TWI692063B

TWI692063B - 電路佈線方法及電路佈線系統

Info

Publication number: TWI692063B
Application number: TW107132313A
Authority: TW
Inventors: 黃㨗允; 蔡青霖; 蔡昆宏; 王仁佑
Original assignee: 奇景光電股份有限公司
Priority date: 2018-09-13
Filing date: 2018-09-13
Publication date: 2020-04-21
Also published as: TW202011526A

Abstract

電路佈線方法包含下列步驟：藉由一處理器分析關聯於一積體電路的一佈局資料，以偵測該積體電路中之一電源線佈線區與對應於該電源線佈線區的一對電源輸入墊；藉由該處理器劃分該電源線佈線區為一第一分區以及一第二分區，其中該第一分區較該第二分區鄰近於該一對電源輸入墊；藉由該處理器於該第一分區中佈建耦接至該對電源輸入墊的複數帶狀電源線；以及藉由該處理器於該第二分區中佈建耦接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。

Description

電路佈線方法及電路佈線系統

本案涉及一種電路規劃方法以及系統，尤為一種電路佈線方法和電路佈線系統。

供應電源的穩定性常常足以決定電子電路的操作效能。因此，對於用於傳輸供應電源相關的電源線常需要特別的考量，以提高供應電源的穩定性。

在一些設計中，為了消除電源上的雜訊，常常全部使用網狀電源線來佈建整個電源線。然而，若全面採用網狀電源線，並無法有效降低電源傳輸時所產生的直流壓差(DC IR-drop)。此外，多數的電路佈線方法和系統皆須於電路板上大部分的電子元件的位置決定之後，方進行去耦合電容的佈建。

本案的一實施態樣係涉及一種電路佈線方法。該電路佈線方法包含：藉由一處理器分析關聯於一積體電路的一佈局資料，以偵測該積體電路中之一電源線佈線區與對應於該電源線佈線區的一對電源輸入墊；藉由該處理器劃分該電源線佈線區為一第一分區以及一第二分區，其中該第一分區較該第二分區鄰近於該一對電源輸入墊；藉由該處理器於該第一分區中佈建耦接至該對電源輸入墊的複數帶狀電源線；以及藉由該處理器於該第二分區中佈建耦接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。

本案的另一實施態樣係涉及一種電路佈線系統。該電路佈線系統包含一記憶體以及一處理器。該記憶體用以儲存複數個電腦程式碼。該處理器用以執行該記憶體中的該些電腦程式碼，以執行下列步驟：分析關聯於一積體電路的一佈局資料，以偵測該積體電路中之一電源線佈線區與對應於該電源線佈線區的一對電源輸入墊；將該電源線佈線區劃分為一第一分區以及一第二分區，其中該第一分區較該第二分區鄰近於該對電源輸入墊；於該第一分區中佈建連接至該對電源輸入墊的複數帶狀電源線；以及於該第二分區中佈建連接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。

本案的又一實施態樣係涉及一種積體電路。該積體電路包含一耗能元件、複數個網狀電源線以及複數個帶狀電源線。該耗能元件設置於一電源線佈線區之一第一分區。該些網狀電源線設置於該第一分區並耦接至該耗能元件。該些帶狀電源線設置於該電源線佈線區之一第二分區並耦接至至少一對電源輸入墊與該些網狀電源線。該耗能元件經由該些網狀電源線以及該些帶狀電源線耦接至該至少一對電源輸入墊。

因此，根據本案之技術內容，本案實施例藉由提供一種積體電路，以及用以製造該積體電路的電路佈線系統以及電路佈線方法，可同時具有低直流壓差以及低交流壓差的特點，使得其操作於更穩定的電壓。

100‧‧‧積體電路

110‧‧‧第一電源線佈線區

110a‧‧‧第一分區

110b‧‧‧第二分區

120‧‧‧第二電源線佈線區

120a‧‧‧第三分區

120b‧‧‧第四分區

130‧‧‧第三電源線佈線區

130a‧‧‧第五分區

130b‧‧‧第六分區

140‧‧‧電源輸入墊

141‧‧‧電源墊

142‧‧‧接地墊

150‧‧‧第一耗能元件

160‧‧‧第二耗能元件

170‧‧‧第三耗能元件

180‧‧‧第四耗能元件

200‧‧‧電路佈線系統

210‧‧‧記憶體

220‧‧‧處理器

300‧‧‧電路佈線方法

S310~S360‧‧‧步驟流程

DIST1、DIST2‧‧‧距離

DL‧‧‧分界線

500‧‧‧積體電路

501~504‧‧‧電源輸入墊

DA‧‧‧佈線區

第1圖為基於本案一實施例所繪示的積體電路示意圖；第2圖為基於本案一實施例所繪示的電路佈線系統示意圖；第3圖為基於本案一實施例所繪示的電路佈線方法示意圖；第4A圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4B圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4C圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4D圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4E圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4F圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4G圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第4H圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第5A圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第5B圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；第5C圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖；以及第5D圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。

以下將以圖式及詳細敘述清楚說明本案之精神，任何所屬技術領域中具有通常知識者在瞭解本案之實施例後，當可由本案所教示之技術，加以改變及修飾，其並不脫離本案之精神與範圍。

本文之用語只為描述特定實施例，而無意為本案之限制。單數形式如“一”、“這”、“此”、“本”以及 “該”，如本文所用，同樣也包含複數形式。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本案，其僅為了區別以相同技術用語描述的元件或操作。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件或裝置相互直接作實體接觸，或是相互間接作實體接觸，亦可指二或多個元件或裝置相互操作或動作。

關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。

關於本文中所使用之『及/或』，係包括所述事物的任一或全部組合。

關於本文中所使用之方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本案。

關於本文中所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在本案之內容中與特殊內容中的平常意義。某些用以描述本案之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本案之描述上額外的引導。

第1圖為基於本案一實施例所繪示的積體電路示意圖。如第1圖所示，在本實施例中，繪示有一積體電路100。該積體電路100以電路佈局的方式繪示。該積體電路100上設置有一第一電源線佈線區110、一第二電源線佈線區120以及一第三電源線佈線區130。該積體電路100的一側設置有一對電源輸入墊(Pads)140，該對電源輸入墊140包含一電源墊141以及一接地墊142。於一些實施例中，電源墊141用以接收用於驅動積體電路100之供應電壓或系統高電壓。於一些實施例中，接地墊142用以接收用於驅動積體電路100之參考地電壓或系統低電壓。

如第1圖所示，在本實施例中，於該積體電路100上，該第一電源線佈線區110分為兩部分，其中，距離該對電源輸入墊140較近的係為一第一分區110a，距離該對電源輸入墊140較遠的係為一第二分區110b。在該第一分區110a當中，佈建了複數帶狀電源線(Power Bus)，該些帶狀電源線當中包含複數電源分線以及複數接地分線。該些帶狀電源線當中的該些電源分線電性耦接於該對電源輸入墊140中的該電源墊141，而該些帶狀電源線當中的接地分線則電性耦接於該對電源輸入墊140中的接地墊142。

對應地，在該第二分區110b當中，佈建了複數網狀電源線(Power Mesh)，該些帶狀電源線當中亦包含複數電源分線以及複數接地分線。該些網狀電源線當中的該些電源分線電性耦接於該第一分區110a中的帶狀電源線的該些電源分線，使該些網狀電源線當中的該些電源分線電性耦接於該對電源輸入墊140中的該電源墊141。對應地，該些網狀電源線當中的該些接地分線電性耦接於該第一分區110a中的帶狀電源線的該些接地分線，使該些網狀電源線當中的該些接地分線電性耦接於該對電源輸入墊140中的該接地墊142。應注意的是，該些網狀電源線的該些電源分線以及該些接地分線之間設置有複數去耦合電容(Decoupling Capacitors)。詳細而言，於該些網狀電源線的該些電源分線(例如為130b-1)以及該些接地分線(例如為130b-2)之間，每隔一段距離設置有一去耦合電容。該些去耦合電容對於交流訊號具有低阻抗，且可用以去除該些電源分線上的高頻噪音。

如第1圖所示，在本實施例中，該第二電源線佈線區120以及該第三電源線佈線區130亦分各自為兩部分。相似於第一電源線佈線區110，於該第二電源線佈線區120中，距離該對電源輸入墊140較近的係為一第三分區120a，而距離該對電源輸入墊140較遠的係為一第四分區120b。該第三分區120a中設置有電性耦接於該對電源輸入墊140的複數帶狀電源線，且該第四分區120b中設置有電性耦接於該些帶狀電源線的複數網狀電源線。相似地，於該第三電源線佈線區130中，距離該對電源輸入墊140的一第五分區130a中設置有電性耦接於該對電源輸入墊140的複數帶狀電源線，而距離該對電源輸入墊140較遠的一第六分區130b中設置有電性耦接於該些帶狀電源線的複數網狀電源線。

如第1圖所示，在本實施例中，於該積體電路100上，一第一耗能元件150以及一第二耗能元件160跨設於該第一電源線佈線區110以及該第二電源線佈線區120之間。詳細而言，該第一耗能元件150跨設於該第一電源線佈線區110的該第一分區110a以及該第二電源線佈線區120的該第三分區120a之間，該第一耗能元件150的一端耦接於該第一分區110a 中的該些帶狀電源線的至少一接地分線，且該第一耗能元件150的另一端耦接於該第三分區120a中的該些帶狀電源線的至少一電源分線，以接收該對電源輸入墊140所接收的供應電壓與地電壓。

另外，該第二耗能元件160跨設於該第一電源線佈線區110的該第二分區110b以及該第二電源線佈線區120的該第四分區120b之間，該第二耗能元件160的一端耦接於該第二分區110b中的該些網狀電源線的至少一接地分線，該第二耗能元件160的另一端耦接於該第四分區120b中的該些網狀電源線的至少一電源分線，以接收該對電源輸入墊140所接收的供應電壓與地電壓。

類似地，在本實施例中，於該積體電路100上，一第三耗能元件170以及一第四耗能元件180跨設於該第二電源線佈線區120以及該第三電源線佈線區130之間。詳細而言，該第三耗能元件170跨設於該第二電源線佈線區120的該第三分區120a的帶狀電源線以及該第三電源線佈線區130的該第五分區130a的帶狀電源線之間。該第四耗能元件180跨設於該第二電源線佈線區120的該第四分區120b的網狀電源線以及該第三電源線佈線區130的該第六分區130b的網狀電源線之間。

在本實施例中，藉由此設置，該積體電路100上的該第一電源線佈線區110、該第二電源線佈線區120以及該第三電源線佈線區130可具有較低的線路阻抗。據此，即便該第三耗能元件170以及該第四耗能元件180所擺設之位置較為遠離該對電源輸入墊140，該第三耗能元件170以及該第四耗能元件180仍可自該對電源輸入墊140獲取足夠的電壓。

於各個實施例中，帶狀電源線能夠提供較低的直流壓差(DC IR-drop)，而具有去耦合電容的網狀電源線能夠提供較低的交流壓差(AC IR-drop)。藉由透過在電源線佈線區進行分區，離電源墊較近的區域設置帶狀電源線，並在離電源墊較遠的區域設置網狀電源線，可讓積體電路100的的各個電路元件獲得穩定的供應電壓。

在一些實施例中，該第一至該第四耗能元件150~180可為靜態隨機存取記憶體(Static Random-Access Memory,SRAM)。一般而言，由於該些靜態隨機存取記憶體屬於須常態性供電的電子元件，是故，該些靜態隨機存取記憶體於該積體電路100上的各種電子元件中，屬於能耗相對較高的元件。上述僅以SRAM為例，但本案並不以此為限。

第2圖為基於本案一實施例所繪示的電路佈線系統200的示意圖。如第2圖所示，該電路佈線系統200包含一記憶體210以及一處理器220。在一些實施例中，該處理器220可包含但不限於單一處理單元或複數微處理器的集合，該單一處理單元或該集合體透過匯流排電性耦接於該記憶體210。於一些實施例中，該記憶體210可包含揮發性或非揮發性的內部記憶體，或是外部記憶體。在一些實施例中，該處理器220係用以自該記憶體210存取至少一指令，並執行該至少一指令，從而根據該至少一指令執行該電路佈線系統200應完成的若干預設程序，該些預設程序將於後述段落中配合圖式詳述。於一些實施例中，上述至少一指令可實作為一設計工具(design tool)，但本案並不以此為限。

於一些實施例中，第2圖的處理器220可自外部輸入輸出介面或自記憶體210接收關於積體電路100的佈局資料。於一些實施例中，佈局資料包含積體電路100所含有的各個電路元件、輸入輸出墊、電壓設置與/或元件連接關係等等資訊。藉由透過後述第3圖的電路佈線方法300，處理器220可基於此佈局資料對積體電路100內進行佈線，以完成前述的分區佈線設置方式。

第3圖為基於本案一實施例所繪示的電路佈線方法300的示意圖。在一些實施例中，該電路佈線方法300包含步驟S310~S350。於一些實例中，步驟S310~S350可由第2圖之實施例當中的該電路佈線系統200所實施。此外，藉由該電路佈線系統200與/或該電路佈線方法300，可完成如本案第1圖實施例所示的該積體電路100之佈局。因此，為易於理解，該電路佈線方法300的實施環境可一併參照第1~2圖之實施例。該電路佈線方法300所包含之步驟將詳述於下列段落中。

步驟S310：藉由處理器分析關聯於積體電路的佈局資料，以偵測該積體電路中之至少一電源線佈線區與對應於該至少一電源線佈線區的至少一對電源輸入墊。

為了更佳地理解本案，請一併參照本案的第4A圖，第4A圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4A圖所示，在本實施例中，繪示有該積體電路100的第一層的佈局資料。同於第1圖之實施例，該積體電路100上設置有該第一電源線佈線區110、該第二電源線佈線區120以及該第三電源線佈線區130。另外，該積體電路100的一側設置有該對電源輸入墊140，該對電源輸入墊140包含該電源墊141以及該接地墊142。

詳細而言，於步驟S310，該處理器220將先自該記憶體210或其他記憶體存取如第4A圖所示的該積體電路100的佈局資料。基於該積體電路100的佈局資料，該處理器220可偵測該第一至第三電源線佈線區110~130需放置的位置，該處理器220並偵測該對電源輸入墊140需放置的位置。

步驟S320：於該至少一電源線佈線區中搜尋耦接至該對電源輸入墊的至少一耗能元件。

詳細而言，於步驟S320，該處理器220將搜尋設置於該第一至第三電源線佈線區110~130當中的耗能元件。在本實施例中，該耗能元件可為如第1圖的實施例所示的該第一至該第四耗能元件150~180，即為跨設於該第一至第三電源線佈線區110~130之間的靜態隨機存取記憶體。

為了更佳地理解本案，請一併參照第4B圖。第4B圖為基於本案一實施例所繪示的積體電路的部分佈局資料之示意圖。如第4B圖的佈局資料所示，在本實施例中，該處理器220可沿一第一方向進行該耗能元件的搜尋，其中該第一方向係為由該對電源輸入墊140設置的該端指向該積體電路100的另一端之方向。如第4B圖的佈局資料所示，若以該第一電源線佈線區110為例，該處理器220針對該第一電源線佈線區110的搜尋結果包含二耗電元件，分別為跨設於該第一電源線佈線區110以及該第二電源線佈線區120之間的該第一耗能元件150以及該第二耗能元件160。

步驟S330：判斷該至少一耗能元件中距離該至少一對電源輸入墊最遠的一者。

如第4B圖之實施例所示，於該第一電源線佈線區110上，該處理器220可搜尋到二個耗能元件，係為該第一耗能元件150以及該第二耗能元件160。於步驟S330，該處理器220將判斷該第一耗能元件150以及該第二耗能元件160中何者係為該第一電源線佈線區110上距離該對電源輸入墊140最遠的耗能元件。

為了更佳地理解本案，請一併參照第4C圖。第4C圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4C圖所示，該處理器220可計算該第一耗能元件150距離該對電源輸入墊140的一距離DIST1。

為了更佳地理解本案，請一併參照第4D圖。第4D圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。承前所述，當該處理器220計算該第一耗能元件150距離該對電源輸入墊140的距離DIST1後，接續地，該處理器220將沿該第一方向繼續搜尋該第一電源線佈線區110上的該第二耗能元件160，並計算該第二耗能元件160距離該對電源輸入墊140的一距離DIST2。

進一步地，該處理器220可比較該第一耗能元件150以及該第二耗能元件160各自與該對電源輸入墊140之間的距離，進而判斷該第一耗能元件150以及該第二耗能元件 160當中何者距離該對電源輸入墊140最遠，該處理器220可選擇距離該對電源輸入墊140最遠的耗能元件為目標元件。為了更佳地理解本案，請一併參照第4D圖。第4D圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4D圖的佈局資料所示，於該第一電源線佈線區110上，對應該第二耗能元件160的距離DIST2長於對應該第一耗能元件150的距離DIST1，該處理器220可判斷該第二耗能元件160係為該第一電源線佈線區110上距離該對電源輸入墊140最遠的目標元件。

步驟S340：將該至少一電源線佈線區中自該至少一電源輸入墊延伸至最遠的該耗能元件之前的區域指定為一第一分區，並將該至少一電源線佈線區中之剩餘區域指定為一第二分區。

為了更佳地理解本案，請一併參照第4E圖。第4E圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4E圖的佈局資料所示，承第4D圖之實施例，於該第一電源線佈線區110上，該處理器220可判斷該第二耗能元件160距離該對電源輸入墊140所設置的該端最遠。基於上述條件，該處理器220可於該第一電源線佈線區110上指定第一以及第二分區。在一些實施例中，該處理器220可依據該第二耗能元件160的設置位置決定一分界線DL，該分界線DL將該第一電源線佈線區110劃分為該第一分區110a以及該第二分區110b。

詳細而言，處理器220可在第二耗能元件160靠近該對電源輸入墊140的一側L1所間隔一預定距離△L的位置上設置分界線DL。接著，該處理器220可依據分界線DL，將相對鄰近於該對電源輸入墊140的區域指定為該第一分區110a，並將相對遠離於該對電源輸入墊140的區域指定為該第二分區110b。於一些實施例中，分界線DL可約貼齊第二耗能元件160靠近該對電源輸入墊140的一側。於各種實施例中，該第一分區110a的寬度可小於或等於該分界線DL與該對電源輸入墊140之間的距離。

步驟S350：藉由該處理器於該第一分區中佈建耦接至該對電源輸入墊的複數帶狀電源線。

為了更佳地理解本案，請一併參照第4F圖。第4F圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4F圖的佈局資料所示，承第4E圖之實施例，詳細而言，當該處理器220依據該分界線DL劃分該第一電源線佈線區110劃分為該第一分區110a以及該第二分區110b後，該處理器220將於該第一分區110a中佈建複數帶狀電源線(Power Bus)，其中該些帶狀電源線耦接至該積體電路100上的該對電源輸入墊140。

步驟S360：藉由該處理器於該第二佈線區中佈建耦接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。

為了更佳地理解本案，請一併參照第4G圖。第4G圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4G圖的佈局資料所示，承第4F圖之實施例，當該處理器220依據該分界線DL劃分該第一電源線佈線區110為該第一分區110a以及該第二分區110b後，該處理器220將於該第二分區110b中佈建複數網狀電源線(Power Mesh)，其中該些網狀電源線藉由該第一分區110a中的該些帶狀電源線耦接至該對電源輸入墊140。接續地，該處理器220於該第二分區110b中的該些網狀電源線之間佈建複數去耦合電容，如同第1圖之實施例所示。

依據上述的步驟S310~S350，該處理器220完成該第一電源線佈線區110當中的電源線佈建。然而，應當理解，上述實施例中所描述的實施態樣僅係用以說明而非用以限定本案，依據類似的流程，該處理器220可完成該第二電源線佈線區120以及該第三電源線佈線區130當中的電源線佈建。

此外，在一些實施例中，當該處理器220係同時依據相鄰的多個電源線佈線區當中的耗能元件之分佈，進而指定分界線的位置。舉例而言，如第1圖的實施例所示，在該第一電源線佈線區110以及該第二電源線佈線區120之間設置有該第二耗能元件160，在該第二電源線佈線區120以及該第三電源線佈線區130之間設置有該第四耗能元件180。然而，該第二耗能元件160以及該第四耗能元件180兩者與該對電源輸入墊140之間的距離不同。在此狀況下，該處理器220將同時依據該第一至第三電源線佈線區110~130當中的耗能元件之分佈，進而指定該分界線DL的位置。

為了更佳地理解本案，請一併參照第4H圖。第4H圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。如第4B圖的佈局資料所示，在本實施例中，該處理器220沿該第一方向同時進行該第一至第三電源線佈線區110~130當中的該耗能元件之搜尋。顯然地，於該第一至第三電源線佈線區110~130當中，該第二耗能元件160以及該第四耗能元件180分別為該第一至第三電源線佈線區110~130上距離該對電源輸入墊140最遠者。是故，在本實施例中，該處理器220將依據該第二耗能元件160以及該第四耗能元件180兩者中相對鄰近該對電源輸入墊140的一者決定該分界線DL。亦即，若相鄰的數個電源線佈線區中皆設置有耗能元件，該處理器220將依據相對鄰近該對電源輸入墊140的耗能元件為該些電源線佈線區決定該分界線DL。

是故，請一併參照第4H圖以及第1圖，當該處理器220同時考慮該第二耗能元件160以及該第四耗能元件180對應的分界線DL時，該第一電源線佈線區110可被劃分為該第一分區110a以及該第二分區110b，該第二電源線佈線區120可被劃分為該第三分區120a以及該第四分區120b，該第三電源線佈線區130可被劃分為該第五分區130a以及該第六分區130b。藉此，該處理器220可進一步地於各分區中佈建帶狀電源線或是網狀電源線。

然而，應理解，上述實施例僅係用以說明而非用以限定本案。在一些實施例中，若相鄰的電源線佈線區中分別具有距離該對電源輸入墊140最遠的耗電元件，該處理器220亦可分別針對各電源線佈線區畫定分界線DL，以分別將各電源線佈線區分割為長度不等的分區。

應注意的是，於上述實施例中，該積體電路100上僅設置有該對電源輸入墊140，然而，本案的實施態樣並不僅限於此。在一些實施例中，該積體電路100上設置有複數對電源輸入墊，該些電源輸入墊可設置於該積體電路100上的相異端。在此狀況下，當該處理器220執行該電路佈線方法300時，該處理器220將同時考慮該些電源輸入墊的設置位置，進而決定該些電源線佈線區當中的電源線佈建方式。

為了更佳地理解本案，請一併參照第5A~5D圖。第5A圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。在本實施例中，類似於上述4A~4H圖之實施例，該積體電路500上僅一端設置有一對電源輸入墊501。在此狀況下，當該處理器220執行該電路佈線方法300後，將以距離該對電源輸入墊501最遠的耗能元件作為判斷基準。整體而言，佈建有網狀電源線的一佈線區DA被規劃於相對遠離該對電源輸入墊501的右側位置。

第5B圖為基於本案一實施例所繪示的積體電路的佈局資料之示意圖。在本實施例中，不同於上述4A~4H圖之實施例，該積體電路500上的相對兩端設置有兩對電源輸入墊501~502。在此狀況下，當該處理器220執行該電路佈線方法300後，將同時以距離該兩對電源輸入墊501~502最遠的耗能元件作為判斷基準。整體而言，佈建有網狀電源線的該佈線區DA被規劃於相對遠離該兩對電源輸入墊501~502的中央位置。

第5C圖為基於本案複數實施例所繪示的積體電路的佈局資料之示意圖。在本實施例中，不同於上述4A~4H圖之實施例，該積體電路500上有三端設置有三對電源輸入墊501~503。在此狀況下，當該處理器220執行該電路佈線方法300後，將同時以距離該三對電源輸入墊501~503最遠的耗能元件作為判斷基準。整體而言，佈建有網狀電源線的該佈線區DA被規劃於相對遠離該三對電源輸入墊501~503的下側位置。

第5D圖為基於本案複數實施例所繪示的積體電路的佈局資料之示意圖。在本實施例中，不同於上述4A~4H圖之實施例，該積體電路500上有四端設置有四對電源輸入墊501~504。在此狀況下，當該處理器220執行該電路佈線方法300後，將同時以距離該四對電源輸入墊501~504最遠的耗能元件作為判斷基準。整體而言，佈建有網狀電源線的該佈線區DA被規劃於相對遠離該三四電源輸入墊501~504的中央位置。

應當理解，在一些實施例中，當該處理器220執行該電路佈線方法300以完成該積體電路100的佈局資料後，此佈局資料可被送至其他處理器，使其他處理器得以修改此佈局資料。抑或是，此佈局資料亦可被送至電路板製造設備，使電路板製造設備可依據此佈局資料製造電路板產品。應理解，依據此佈局資料所製造的電路板產品可參照第1圖之實施例中的該積體電路100。

綜上所述，本案提供一種電路佈線方法以及一種電路佈線系統。此種電路佈線方法以及電路佈線系統於積體電路的高耗能元件的位置決定後即可開始進行電源線的佈建，不須等待大多數的電子元件位置皆決定後方可開始佈建。此外，藉由此種電路佈線方法以及電路佈線系統所製造的積體電路，可同時具有低直流壓差以及低交流壓差的特點，使得其操作於更穩定的電壓。

雖然本案以實施例揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

300‧‧‧電路佈線方法

S310~S360‧‧‧步驟流程

Claims

一種電路佈線方法，包含：藉由一處理器分析關聯於一積體電路的一佈局資料，以偵測該積體電路中之一電源線佈線區與對應於該電源線佈線區的一對電源輸入墊；藉由該處理器劃分該電源線佈線區為一第一分區以及一第二分區，其中該第一分區較該第二分區鄰近於該一對電源輸入墊；藉由該處理器於該第一分區中佈建耦接至該對電源輸入墊的複數帶狀電源線；以及藉由該處理器於該第二分區中佈建耦接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。
如請求項1所述之電路佈線方法，其中藉由該處理器將該電源線佈線區劃分為該第一分區以及該第二分區包含：於該電源線佈線區中搜尋耦接至該對電源輸入墊的至少一耗能元件；判斷該至少一耗能元件中每一者與該對電源輸入墊之間的一距離；以及於該至少一耗能元件中選擇該距離最大者為一目標元件，將該電源線佈線區中自該對電源輸入墊至該目標元件之前的一第一區域指定為該第一分區，並將該電源線佈線區中之剩餘區域指定為該第二分區。
如請求項2所述之電路佈線方法，其中該耗能元件包含一靜態隨機存取記憶體。
一種電路佈線系統，包含：一記憶體，用以儲存複數個電腦程式碼；以及一處理器，用以執行該記憶體中的該些電腦程式碼，以：分析關聯於一積體電路的一佈局資料，以偵測該積體電路中之一電源線佈線區與對應於該電源線佈線區的一對電源輸入墊；將該電源線佈線區劃分為一第一分區以及一第二分區，其中該第一分區較該第二分區鄰近於該對電源輸入墊；於該第一分區中佈建連接至該對電源輸入墊的複數帶狀電源線；以及於該第二分區中佈建連接至該對電源輸入墊的複數網狀電源線，其中該些網狀電源線之間設置有複數個去耦合電容。
如請求項4所述之電路佈線系統，其中該處理器將該電源線佈線區劃分為該第一分區以及該第二分區包含：於該電源線佈線區中搜尋耦接至該對電源輸入墊的至少一耗能元件；判斷該至少一耗能元件中每一者與該對電源輸入墊之間的一距離；以及於該至少一耗能元件中選擇該距離最大者為一目標元件，將該電源線佈線區中自該對電源輸入墊至該目標元件之前的一第一區域指定為該第一分區，並將該電源線佈線區中之剩餘區域指定為該第二分區。
如請求項5所述之電路佈線系統，其中該耗能元件包含一靜態隨機存取記憶體。