TW201820541A - 積體電路結構及其形成方法 - Google Patents

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Abstract

一種積體電路（IC）結構包括：電源軌條，在電源軌條方向上定向；以及多個第一金屬段，位於電源軌條上方，在與電源軌條方向垂直的第一金屬層級方向上定向。位於電源軌條與第一金屬段之間的第一通孔位於第一金屬段與電源軌條交疊的位置處。第二金屬段位於第一金屬段上方，與電源軌條交疊，且在電源軌條方向上定向。第二通孔位於第一金屬段與第二金屬段之間第一通孔上方，且電源條帶位於第二金屬段上方。電源條帶電性連接至電源軌條，多個第一金屬段中的每一第一金屬段具有最小寬度，且電源條帶具有大於最小寬度的寬度。

Description

電源網格結構及其形成方法
在諸多積體電路（integrated circuit，IC）中，使用電源軌條（power rail）將電力分配至在基底中形成的各功能性電路元件。經常使用位於電源軌條與電源條帶（power strap）之間的金屬層在所述電源軌條的層級上方的層級處將電力遞送至電源軌條。
包括此類金屬層的積體電路結構的電阻可影響電力遞送效率、熱產生、及電遷移（electromigration，EM）敏感性。金屬層的佈線亦可影響對通向功能性電路元件的附加電連接的佈線。
以下揭露內容提供用於實作所提供標的物的不同特徵的諸多不同的實施例或實例。以下闡述組件、值、操作、材料、構造等的具體實例以簡化本發明實施例。當然，該些僅為實例且並非旨在進行限制。能設想出其他組件、值、操作、材料、構造等。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一種積體電路結構包括電源軌條及位於所述電源軌條上方的第一金屬段。所述第一金屬段在與電源軌條方向垂直的第一金屬層級方向上定向，且第一通孔位於所述電源軌條與所述第一金屬段之間，且在所述第一金屬段與所述電源軌條交疊的位置處。第二金屬段位於所述第一金屬段上方，與所述電源軌條交疊，且在所述電源軌條方向上定向。第二通孔位於所述第一通孔上方的所述第一金屬段與所述第二金屬段之間。電源條帶位於所述第二金屬段上方，且藉由所述第一金屬段及所述第二金屬段以及所述第一通孔及所述第二通孔電性連接至所述電源軌條。所述多個第一金屬段中的每一第一金屬段具有最小寬度，且所述電源條帶具有大於最小寬度的寬度。在一些實施例中，第二電源條帶電性連接至第二電源軌條。
圖1A、圖1B及圖1C是根據一些實施例的積體電路結構100的圖。圖1A是基於積體電路結構100的下部部分的俯視圖，圖1B是基於積體電路結構100的上部部分的俯視圖，且圖1C是基於積體電路結構100的由平面A-A’橫切出的剖視圖。
如圖1A中所示，積體電路結構100包括電源軌條100A及100B、第一金屬段110A、110B、110C、110D、110E、110F、110G及110H、以及第二金屬段120A、120B、120C及120D。在圖1A中標示第一方向X及與第一方向X垂直的第二方向Y。如圖1B中所示，積體電路結構100亦包括第三金屬段130A、130B、130C、130D、130E、130F、130G及130H。為簡潔起見，在圖1B中省略了第一金屬段110A至110H。
如圖1C中（部分地）所示，電源軌條100A及100B位於電源軌條層級100L處，第一金屬段110A、110B、110C、110D、110E、110F、110G及110H位於電源軌條層級100L上方的第一金屬層級110L處，第二金屬段120A、120B、120C及120D位於第一金屬層級110L上方的第二金屬層級120L處，且第三金屬段130A、130B、130C、130D、130E、130F、130G及130H位於第二金屬層級120L上方的第三金屬層級130L處。
在一些實施例中，第一金屬層級110L緊接地位於電源軌條層級100L上方。在一些實施例中，一或多個金屬層級（圖中未顯示）將第一金屬層級110L與電源軌條層級100L分隔開，且第一金屬層級110L並非緊接地位於電源軌條層級100L上方。
在一些實施例中，第二金屬層級120L緊接地位於第一金屬層級110L上方。在一些實施例中，一或多個金屬層級（圖中未顯示）將第二金屬層級120L與第一金屬層級110L分隔開，且第二金屬層級120L並非緊接地位於第一金屬層級110L上方。
在一些實施例中，第三金屬層級130L緊接地位於第二金屬層級120L上方。在一些實施例中，一或多個金屬層級（圖中未顯示）將第三金屬層級130L與第二金屬層級120L分隔開，且第三金屬層級130L並非緊接地位於第二金屬層級120L上方。
在一些實施例中，電源軌條層級100L是積體電路製程的金屬第0層，第一金屬層級110L是積體電路製程的金屬第1層，第二金屬層級120L是積體電路製程的金屬第2層，且第三金屬層級130L是積體電路製程的金屬第3層。
電源軌條100A及100B、第一金屬段110A、110B、110C、110D、110E、110F、110G及110H、第二金屬段120A、120B、120C及120D、以及第三金屬段130A、130B、130C、130D、130E、130F、130G及130H中的每一者均包含導電材料，例如金屬、金屬複合物、或者藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他適合製程中的一或多者形成為一或多個金屬化層的其他適合材料。
電源軌條100A及100B是平行地位於電源軌條層級100L處且在第一方向X上定向的導電線段。第一方向X亦被闡述為電源軌條方向。在一些實施例中，積體電路結構100僅包括電源軌條100A或100B中的一者。
在一些實施例中，電源軌條100A及100B針對位於電源軌條層級100L處及/或電源軌條層級100L下面的一或多個功能性電路元件（圖中未顯示）的VDD及VSS被配置為外出式（outbound）電源軌條。在一些實施例中，一或多個功能性電路元件被配置為位於電源軌條100A與100B之間的胞元（圖中未顯示）。所述一或多個功能性電路元件包括電晶體、二極體、電阻器、電感器、電容器、或其他適合裝置、或者形成於基底中的一或多個此種裝置的組合。
第一金屬段110A、110B、110C、110D、110E、110F、110G及110H是平行地位於第一金屬層級110L處且在第二方向Y上定向的導電線段。第二方向Y亦被闡述為第一金屬層級方向。
第一金屬段110A、110B、110C、110D、110E、110F、110G及110H中的每一者與電源軌條100A及電源軌條100B二者交疊，且亦被闡述為金屬條帶。第一金屬段110A、110B、110C、110D、110E、110F、110G及110H亦被闡述為多個第一金屬段或多個金屬條帶。在一些實施例中，第一金屬層級110L對應於金屬條帶層級。在一些實施例中，第二方向Y對應於金屬條帶方向。
在圖1A、圖1B及圖1C所示的實施例中，多個第一金屬段包括八個第一金屬段。在一些實施例中，除第一金屬段110A、110B、110C、110D、110E、110F、110G以外，多個第一金屬段亦包括別的第一金屬段（圖中未顯示）。在一些實施例中，多個第一金屬段包括第一金屬段110A、110B、110C、110D、110E、110F、110G的子集。
在一些實施例中，多個第一金屬段中的每一第一金屬段具有與第一金屬層級110L的預定最小寬度對應的寬度。在一些實施例中，多個第一金屬段中的每一第一金屬段具有與積體電路製程的金屬第1層的預定最小寬度對應的寬度。由於存在製程變化，與預定最小寬度對應的寬度具有處於所述預定最小寬度的容差範圍內的值。
第一金屬段110A、110B、110C、110D、110E、110F、110G及110H分別沿軌道112A、112B、112C、112D、112E、112F、112G及112H定位。第一金屬段110A與110B是一對具有間距114的第一金屬段，間距114被定義為軌道112A與112B之間的距離。類似地，第一金屬段110C與110D、110E與110F、以及110G與110H是成對的具有間距114（圖中未標示）的第一金屬段。成對的第一金屬段的間隔在圖1A中被顯示為間距116，即軌道112A與112C之間的距離。
在一些實施例中，間距114對應於積體電路製程的多晶體間距（poly pitch）。在一些實施例中，間距114對應於積體電路製程的與積體電路製程的多晶體間距相同的金屬第1間距。在一些實施例中，間距114對應於積體電路製程的與積體電路製程的多晶體間距不同的金屬第1間距。在一些實施例中，間距114對應於積體電路製程的金屬第1間距的倍數。
在一些實施例中，間距116是間距114的倍數。在一些實施例中，間距116是間距114的介於8至64範圍內的倍數。在一些實施例中，間距116是間距114的等於16的倍數。在一些實施例中，間距114及間距116二者均是積體電路製程的金屬第1間距的倍數。
第一通孔115是位於電源軌條層級100L與第一金屬層級110L之間第一金屬段110A、110B、110E及110F與電源軌條100A交疊的位置處以及金屬段110C、110D、110G及110H與第一電源軌條100B交疊的位置處的通孔。在一些實施例中，第一通孔115是位於金屬段110C、110D、110G及110H與第一電源軌條100B交疊的位置處的單一通孔。在第一金屬段110A、110B、110E及110F與電源軌條100B交疊的位置處或在金屬段110C、110D、110G及110H與第一電源軌條100A交疊的位置處未定位有第一通孔115。
藉由此種配置，第一通孔115將第一金屬段110A、110B、110E及110F電性連接至電源軌條100A，且不將第一金屬段110A、110B、110E及110F電性連接至電源軌條100B。藉由此種配置，第一通孔115亦將第一金屬段110C、110D、110G及110H電性連接至電源軌條100B，且不將第一金屬段110C、110D、110G及110H電性連接至電源軌條100A。
根據此種配置，第一金屬段110A、110B、110E及110F被闡述為由成對的第一金屬段形成的第一集合，且第一金屬段110C、110D、110G及110H被闡述為由成對的第一金屬段形成的第二集合。在圖1A、圖1B及圖1C所示的實施例中，由成對的第一金屬段形成的集合包括兩對第一金屬段。在一些實施例中，除第一金屬段110A、110B、110C、110D、110E、110F、110G及110H以外，由成對的第一金屬段形成的第一集合亦包括別的成對的第一金屬段（圖中未顯示）。
第二金屬段120A、120B、120C及120D是在第一方向X上定向的導電線段。第二金屬段120A在第一金屬段110A及110B與電源軌條100A交疊的位置處與電源軌條100A交疊，且第二金屬段120C在第一金屬段110E及110F與電源軌條100A交疊的位置處與電源軌條100A交疊。第二金屬段120B在第一金屬段110C及110D與電源軌條100B交疊的位置處與電源軌條100B交疊，且第二金屬段120D在第一金屬段110G及110H與電源軌條100B交疊的位置處與電源軌條100B交疊。
第二金屬段120A及120C中的每一者不與第一金屬段110C、110D、110G或110H交疊，且第二金屬段120B及120D中的每一者不與第一金屬段110A、110B、110E或110F交疊。
第二金屬段120A、120B、120C及120D亦被闡述為多個第二金屬段。在圖1A、圖1B及圖1C所示的實施例中，多個第二金屬段包括四個第二金屬段。在一些實施例中，除第二金屬段120A、120B、120C及120D以外，多個第二金屬段亦包括別的第二金屬段（圖中未顯示）。在一些實施例中，多個第二金屬段包括第二金屬段120A、120B、120C及120D的子集。
在一些實施例中，多個第二金屬段中的每一第二金屬段具有與第二金屬層級120L的預定最小寬度對應的寬度。在一些實施例中，多個第二金屬段中的每一第二金屬段具有與積體電路製程的金屬第2層的預定最小寬度對應的寬度。
第二通孔125是位於第一金屬層級110L與第二金屬層級120L之間定位有第一通孔115的位置上方的位置處的通孔。因此，第二通孔位於第二金屬段120A與第一金屬段110A及110B交疊的位置、第二金屬段120B與第一金屬段110C及110D交疊的位置、第二金屬段120C與第一金屬段110E及110F交疊的位置、以及第二金屬段120D與第一金屬段110G及110H交疊的位置處。在一些實施例中，第二通孔125是位於定位有第一通孔115的位置上方的位置處的單一通孔。
藉由此種配置，第二金屬段120A電性連接至第一金屬段110A及110B，第二金屬段120B電性連接至第一金屬段110C及110D，第二金屬段120C電性連接至第一金屬段110E及110F，且第二金屬段120D電性連接至第一金屬段110G及110H。
第三金屬段130A、130B、130C、130D、130E、130F、130G及130H是平行地位於第三金屬層級130L處且在第二方向Y上定向的導電線段。
第三金屬段130A、130B、130C、130D、130E、130F、130G及130H中的每一者與電源軌條100A或電源軌條100B中的僅一者交疊，且亦被闡述為金屬短線（metal stub）。在一些實施例中，第三金屬層級130L對應於金屬短線層級。
第三金屬段130A及130B與第二金屬段120A及電源軌條100A交疊。第三金屬段130C及130D與第二金屬段120B及電源軌條100B交疊。第三金屬段130E及130F與第二金屬段120C及電源軌條100A交疊。第三金屬段130G及130H與第二金屬段120D及電源軌條100B交疊。
第三金屬段130A、130B、130C、130D、130E、130F、130G及130H亦被闡述為多個第三金屬段或多個金屬短線。在圖1A、圖1B及圖1C所示的實施例中，多個第三金屬段包括八個第三金屬段。在一些實施例中，除第三金屬段130A、130B、130C、130D、130E、130F、130G及130H以外，多個第三金屬段亦包括別的第三金屬段（圖中未顯示）。在一些實施例中，多個第三金屬段包括第三金屬段130A、130B、130C、130D、130E、130F、130G及130H的子集。
第三金屬段130A、130B、130C、130D、130E、130F、130G及130H分別沿軌道132A、132B、132C、132D、132E、132F、132G及132H定位。在一些實施例中，軌道132A、132B、132C、132D、132E、132F、132G及132H分別與軌道112A、112B、112C、112D、112E、112F、112G及112H對準。在一些實施例中，軌道132A、132B、132C、132D、132E、132F、132G及132H中的每一軌道不與軌道112A、112B、112C、112D、112E、112F、112G及112H中的對應軌道對準，而是足夠靠近對應軌道以使第三金屬段130A、130B、130C、130D、130E、130F、130G及130H中的對應第三金屬段與第一金屬段110A、110B、110C、110D、110E、110F、110G及110H中的對應第一金屬段交疊。
在一些實施例中，多個第三金屬段中的每一第三金屬段具有與第三金屬層級130L的預定最小寬度對應的寬度。在一些實施例中，多個第三金屬段中的每一第三金屬段具有與積體電路製程的金屬第3層的預定最小寬度對應的寬度。
第三通孔135是位於第二金屬層級120L與第三金屬層級130L之間定位有第二通孔125的位置上方的位置處的通孔。因此，第三通孔位於第三金屬段130A及130B與第二金屬段120A交疊的位置、第三金屬段130C及130D與第二金屬段120B交疊的位置、第三金屬段130E及130F與第二金屬段120C交疊的位置、以及第三金屬段130G及130H與第二金屬段120D交疊的位置處。在一些實施例中，第三通孔135是位於定位有第二通孔125的位置上方的位置處的單一通孔。第三通孔135顯示於圖1A中，其中作為實例標示出一個第三通孔135。
藉由此種配置，第三金屬段130A及130B電性連接至第二金屬段120A，第三金屬段130C及130D電性連接至第二金屬段120B，第三金屬段130E及130F電性連接至第二金屬段120C，且第三金屬段130G及130H電性連接至第二金屬段120D。
第四通孔145是位於第三金屬層級130L上方定位有第三通孔135的位置上方的位置處的通孔。如以下參照積體電路結構500所論述，藉由此種配置，第三金屬段130A及130B電性連接至第四金屬段540A，第三金屬段130C及130D電性連接至第四金屬段540B，第三金屬段130E及130F電性連接至第四金屬段540C，且第三金屬段130G及130H電性連接至第四金屬段540D。在一些實施例中，第四通孔145是位於定位有第三通孔135的位置上方的位置處的單一通孔。第四通孔145顯示於圖1B中，其中作為實例標示出一個第四通孔145。
積體電路結構100與積體電路結構500相組合的配置因此可在位於上部金屬層處的電源條帶與位於下部層處的電源軌條之間使用最小寬度金屬元件且在一些實施例中使用位於所述電源條帶與所述電源軌條之間的層中的單一通孔來建立電連接。藉由提供具有低電阻的平行路徑，一或多個實施例達成有效的電力遞送、有限的熱產生及低的電遷移敏感性。
在至少一些實施例中，所述由成對的第一金屬段形成的集合的雙條帶與延長間距配置（double strap and extended pitch configuration）亦有助於對通向經由電源軌條被供電的功能性電路的各種電連接進行佈線，例如，藉由減少電源網格的面積/佔用面積影響（此增加可用於放置其他結構的空間）。
與使用較最小寬度金屬元件寬的金屬元件及/或在金屬元件交疊的位置處使用多個通孔的方法相較，一或多個實施例因此在對通向功能性電路元件的其他連接的佈線具有較少影響的情況下向該些功能性電路元件提供電力分配。
圖2A、圖2B及圖2C是根據一些實施例的積體電路結構200的圖。圖2A是基於積體電路結構200的下部部分的俯視圖，圖2B是基於積體電路結構200的上部部分的俯視圖，且圖2C是基於積體電路結構200的由平面B-B’橫切出的剖視圖。積體電路結構200中所示的金屬化層級包括以上參照積體電路結構100以及圖1A、圖1B及圖1C所述的電源軌條層級100L（其處定位有電源軌條100A及100B）、第一金屬層級110L、第二金屬層級120L及第三金屬層級130L。在圖2A中標示以上參照積體電路結構100及圖1A所述的第一方向X及第二方向Y。
除積體電路結構100的元件以外，積體電路結構200亦包括位於第一層級110L處的第一金屬段210A、210B、210C及210D、位於第二金屬層級120L處的第二金屬段220A、220B、220C及220D、以及位於第三金屬層級130L處的第三金屬段230A、230B、230C及230D。
第一金屬段210A、210B、210C及210D、第二金屬段220A、220B、220C及220D、以及第三金屬段230A、230B、230C及230D中的每一者均包含導電材料，例如金屬、金屬複合物、或者藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他適合製程中的一或多者形成為一或多個金屬化層的其他適合材料。
第一金屬段210A、210B、210C及210D是平行地位於第一金屬層級110L處且在第二方向Y上定向的導電線段。第一金屬段210A及210C與電源軌條100A交疊，且第一金屬段210B及210D與電源軌條100B交疊。第一金屬段210A、210B、210C及210D中的每一者因此與電源軌條100A或電源軌條100B中的僅一者交疊，且亦被闡述為金屬短線。在一些實施例中，第一金屬層級110L對應於金屬短線層級。
第一金屬段210A、210B、210C及210D亦被闡述為多個第一金屬段或多個金屬短線。在圖2A、圖2B及圖2C所示的實施例中，多個第一金屬段包括四個第一金屬段。在一些實施例中，除第一金屬段210A、210B、210C及210D以外，多個第一金屬段亦包括別的第一金屬段（圖中未顯示）。在一些實施例中，多個第一金屬段包括第一金屬段210A、210B、210C及210D的子集。
在一些實施例中，多個第一金屬段中的每一第一金屬段具有與第一金屬層級110L的預定最小寬度對應的寬度。在一些實施例中，多個第一金屬段中的每一第一金屬段具有與積體電路製程的金屬第1層的預定最小寬度對應的寬度。
第一金屬段210A、210B、210C及210D分別沿軌道212A、212B、212C及212D定位。第一金屬段210A、210B、210C及210D的間隔在圖2A中被顯示為間距216，即軌道212A與212B之間的距離。在一些實施例中，間距216是積體電路製程的與積體電路製程的多晶體間距相同的金屬第1間距的倍數。在一些實施例中，間距216是積體電路製程的與積體電路製程的多晶體間距不同的金屬第1間距的倍數。在一些實施例中，間距216是積體電路製程的金屬第1間距的介於4至16範圍內的倍數。在一些實施例中，間距216是積體電路製程的金屬第1間距的等於8的倍數。
第一通孔215是位於電源軌條層級100L與第一金屬層級110L之間第一金屬段210A及210C與電源軌條100A交疊的位置處以及金屬段210B及210D與第一電源軌條100B交疊的位置處的通孔。在一些實施例中，第一通孔215是位於第一金屬段210A及210C與電源軌條100A交疊的位置以及金屬段210B及210D與第一電源軌條100B交疊的位置處的單一通孔。藉由此種配置，第一通孔215將第一金屬段210A及210C電性連接至電源軌條100A，且將第一金屬段210B及210D電性連接至電源軌條100B。
第二金屬段220A、220B、220C及220D是在第一方向X上定向的導電線段。第二金屬段220A在第一金屬段210A與電源軌條100A交疊的位置處與電源軌條100A交疊，第二金屬段220B在第一金屬段210B與電源軌條100B交疊的位置處與電源軌條100B交疊，第二金屬段220C在第一金屬段210C與電源軌條100A交疊的位置處與電源軌條100A交疊，且第二金屬段220D在第一金屬段210D與電源軌條100B交疊的位置處與電源軌條100B交疊。
第二金屬段220A、220B、220C及220D亦被闡述為多個第二金屬段。在圖2A、圖2B及圖2C所示的實施例中，多個第二金屬段包括四個第二金屬段。在一些實施例中，除第二金屬段220A、220B、220C及220D以外，多個第二金屬段亦包括別的第二金屬段（圖中未顯示）。在一些實施例中，多個第二金屬段包括第二金屬段220A、220B、220C及220D的子集。
在一些實施例中，多個第二金屬段中的每一第二金屬段具有與第二金屬層級120L的預定最小寬度對應的寬度。在一些實施例中，多個第二金屬段中的每一第二金屬段具有與積體電路製程的金屬第2層的預定最小寬度對應的寬度。
第二通孔225是位於第一金屬層級110L與第二金屬層級120L之間定位有第一通孔215的位置上方的位置處的通孔。因此，第二通孔225位於第二金屬段220A與第一金屬段210A交疊的位置、第二金屬段220B與第一金屬段210B交疊的位置、第二金屬段220C與第一金屬段210C交疊的位置、以及第二金屬段220D與第一金屬段210D交疊的位置處。在一些實施例中，第二通孔225是位於定位有第一通孔215的位置上方的位置處的單一通孔。
藉由此種配置，第二金屬段220A電性連接至第一金屬段210A，第二金屬段220B電性連接至第一金屬段210B，第二金屬段220C電性連接至第一金屬段210C，且第二金屬段220D電性連接至第一金屬段210D。
第三金屬段230A、230B、230C及230D是平行地位於第三金屬層級130L處且在第二方向Y上定向的導電線段。
第三金屬段230A、230B、230C及230D中的每一者與電源軌條100A及電源軌條100B二者交疊，且亦被闡述為金屬條帶。第三金屬段230A、230B、230C及230D亦被闡述為多個第三金屬段或多個金屬條帶。在一些實施例中，第三金屬層級130L對應於金屬條帶層級。
第三金屬段230A與第二金屬段220A及電源軌條100A交疊。第三金屬段230B與第二金屬段220B及電源軌條100B交疊。第三金屬段230C與第二金屬段220C及電源軌條100A交疊。第三金屬段230D與第二金屬段220D及電源軌條100B交疊。
在圖2A、圖2B及圖2C所示的實施例中，多個第三金屬段包括四個第三金屬段。在一些實施例中，除第三金屬段230A、230B、230C及230D以外，多個第三金屬段亦包括別的第三金屬段（圖中未顯示）。在一些實施例中，多個第三金屬段包括第三金屬段230A、230B、230C及230D的子集。
第三金屬段230A、230B、230C及230D分別沿軌道232A、232B、232C及232D定位。在一些實施例中，軌道232A、232B、232C及232D分別與軌道212A、212B、212C及212D對準。在一些實施例中，軌道232A、232B、232C及232D中的每一軌道不與軌道212A、212B、212C及212D中的對應軌道對準，而是足夠靠近對應軌道以使第三金屬段230A、230B、230C及230D中的對應第三金屬段與第一金屬段210A、210B、210C及210D中的對應第一金屬段交疊。
在一些實施例中，多個第三金屬段中的每一第三金屬段具有與第三金屬層級130L的預定最小寬度對應的寬度。在一些實施例中，多個第三金屬段中的每一第三金屬段具有與積體電路製程的金屬第3層的預定最小寬度對應的寬度。
第三通孔235是位於第二金屬層級120L與第三金屬層級130L之間定位有第二通孔225的位置上方的位置處的通孔。因此，第三通孔位於第三金屬段230A與第二金屬段220A交疊的位置、第三金屬段230B與第二金屬段220B交疊的位置、第三金屬段230C與第二金屬段220C交疊的位置、以及第三金屬段230D與第二金屬段220D交疊的位置處。在一些實施例中，第三通孔235是位於定位有第二通孔225的位置上方的位置處的單一通孔。第三通孔235顯示於圖2A中，其中作為實例標示出一個第三通孔235。
藉由此種配置，第三金屬段230A電性連接至第二金屬段220A，第三金屬段230B電性連接至第二金屬段220B，第三金屬段230C電性連接至第二金屬段220C，且第三金屬段230D電性連接至第二金屬段220D。
根據此種配置，第三金屬段230A及230C被闡述為由第三金屬段形成的第一集合，且第三金屬段230B及230D被闡述為由第三金屬段形成的第二集合。在圖2A、圖2B及圖2C所示的實施例中，由第三金屬段形成的集合包括兩個第三金屬段。在一些實施例中，除第三金屬段230A、230B、230C及230D以外，由第三金屬段形成的集合亦包括別的第三金屬段（圖中未顯示）。
第四通孔245是位於第三金屬層級130L上方定位有第三通孔235的位置上方的位置處的通孔。如以下參照積體電路結構500所論述，藉由此種配置，第三金屬段230A電性連接至第四金屬段540A，第三金屬段230B電性連接至第四金屬段540B，第三金屬段230C電性連接至第四金屬段540C，且第三金屬段230D電性連接至第四金屬段540D。在一些實施例中，第四通孔245是位於定位有第三通孔235的位置上方的位置處的單一通孔。第四通孔245顯示於圖2B中，其中作為實例標示出一個第四通孔245。
積體電路結構200與積體電路結構500相組合的配置因此在位於上部金屬層處的電源條帶與位於下部層處的電源軌條之間使用最小寬度金屬元件且在一些實施例中使用位於所述電源條帶與所述電源軌條之間的層中的單一通孔來建立電連接。藉由提供具有低電阻的平行路徑，一或多個實施例達成有效的電力遞送、有限的熱產生及低的電遷移敏感性。
在至少一些實施例中，所述由第三金屬段形成的集合的交替式條帶與延長間距配置（alternating strap and extended pitch configuration）亦有助於對通向經由電源軌條被供電的功能性電路的各種電連接進行佈線。
與使用較最小寬度金屬元件寬的金屬元件及/或在金屬元件交疊的位置處使用多個通孔的方法相較，一或多個實施例因此在對通向功能性電路元件的其他連接的佈線具有較少影響的情況下向該些功能性電路元件提供電力分配。
圖3A、圖3B及圖3C是根據一些實施例的積體電路結構300的圖。圖3A是基於積體電路結構300的下部部分的俯視圖，圖3B是基於積體電路結構300的上部部分的俯視圖，且圖3C是基於積體電路結構300的由平面C-C’橫切出的剖視圖。積體電路結構300中所示的金屬化層級包括以上參照積體電路結構100以及圖1A、圖1B及圖1C所述的電源軌條層級100L（其處定位有電源軌條100A及100B）、第一金屬層級110L、第二金屬層級120L及第三金屬層級130L。在圖3A中標示以上參照積體電路結構100及圖1A所述的第一方向X及第二方向Y。
除積體電路結構100的元件以外，積體電路結構300亦包括位於第一層級110L處的第一金屬段310A、310B、310C、310D、310E、310F、310G及310H、位於第二金屬層級120L處的第二金屬段320A及320B、以及位於第三金屬層級130L處的第三金屬段330A、330B、330C及330D。
第一金屬段310A、310B、310C、310D、310E、310F、310G及310H、第二金屬段320A及320B、以及第三金屬段330A、330B、330C及330D中的每一者均包含導電材料，例如金屬、金屬複合物、或者藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他適合製程中的一或多者形成為一或多個金屬化層的其他適合材料。
第一金屬段310A、310B、310C、310D、310E、310F、310G及310H是平行地位於第一金屬層級110L處且在第二方向Y上定向的導電線段。第一金屬段310A、310C、310E及310G與電源軌條100A交疊，且第一金屬段310B、310D、310F及310H與電源軌條100B交疊。第一金屬段310A、310B、310C、310D、310E、310F、310G及310H中的每一者因此與電源軌條100A或電源軌條100B中的僅一者交疊，且亦被闡述為金屬短線。在一些實施例中，第一金屬層級110L對應於金屬短線層級。
第一金屬段310A、310B、310C、310D、310E、310F、310G及310H亦被闡述為多個第一金屬段或多個金屬短線。在圖3A、圖3B及圖3C所示的實施例中，多個第一金屬段包括八個第一金屬段。在一些實施例中，除第一金屬段310A、310B、310C、310D、310E、310F、310G及310H以外，多個第一金屬段亦包括別的第一金屬段（圖中未顯示）。在一些實施例中，多個第一金屬段包括第一金屬段310A、310B、310C、310D、310E、310F、310G及310H的子集。
在一些實施例中，多個第一金屬段中的每一第一金屬段具有與第一金屬層級110L的預定最小寬度對應的寬度。在一些實施例中，多個第一金屬段中的每一第一金屬段具有與積體電路製程的金屬第1層的預定最小寬度對應的寬度。
第一金屬段310A及310B沿軌道312A定位，第一金屬段310C及310D沿軌道312B定位，第一金屬段310E及310F沿軌道312C定位，且第一金屬段310G及310H沿軌道312D定位。第一金屬段310A、310B、310C、310D、310E、310F、310G及310H的間隔在圖3A中被顯示為間距316，即軌道312A與312B之間的距離。在一些實施例中，間距316是積體電路製程的與積體電路製程的多晶體間距相同的金屬第1間距的倍數。在一些實施例中，間距316是積體電路製程的與積體電路製程的多晶體間距不同的金屬第1間距的倍數。在一些實施例中，間距316是積體電路製程的金屬第1間距的介於4至16範圍內的倍數。在一些實施例中，間距316是積體電路製程的金屬第1間距的等於8的倍數。在一些實施例中，間距316是積體電路製程的金屬第1間距的等於12的倍數。
第一通孔315是位於電源軌條層級100L與第一金屬層級110L之間第一金屬段310A、310C、310E及310G與電源軌條100A交疊的位置處以及金屬段310B、310D、310F及310H與第一電源軌條100B交疊的位置處的通孔。在一些實施例中，第一通孔315是位於第一金屬段310A、310C、310E及310G與電源軌條100A交疊的位置以及金屬段310B、310D、310F及310H與第一電源軌條100B交疊的位置處的單一通孔。藉由此種配置，第一通孔315將第一金屬段310A、310C、310E及310G電性連接至電源軌條100A，且將第一金屬段310B、310D、310F及310H電性連接至電源軌條100B。
第二金屬段320A及320B是在第一方向X上定向的導電線段。第二金屬段320A在第一金屬段310A、310C、310E及310G與電源軌條100A交疊的位置處與電源軌條100A交疊，且第二金屬段320B在第一金屬段310B、310D、310F及310H與電源軌條100B交疊的位置處與電源軌條100B交疊。第二金屬段320A及320B亦被闡述為多個第二金屬段。
在一些實施例中，多個第二金屬段中的每一第二金屬段具有與第二金屬層級120L的預定最小寬度對應的寬度。在一些實施例中，多個第二金屬段中的每一第二金屬段具有與積體電路製程的金屬第2層的預定最小寬度對應的寬度。
在一些實施例中，多個第二金屬段中的每一第二金屬段具有較第二金屬層級120L的預定最小寬度大的寬度。在一些實施例中，多個第二金屬段中的每一第二金屬段具有與第二金屬層級120L的預定最小寬度的兩倍對應的寬度。
在一些實施例中，多個第二金屬段中的每一第二金屬段具有較積體電路製程的金屬第2層的預定最小寬度大的寬度。在一些實施例中，多個第二金屬段中的每一第二金屬段具有與積體電路製程的金屬第2層的預定最小寬度的兩倍對應的寬度
第二通孔325是位於第一金屬層級110L與第二金屬層級120L之間定位有第一通孔315的位置上方的位置處的通孔。因此，第二通孔325位於第二金屬段320A與第一金屬段310A、310C、310E及310G交疊的位置處以及第二金屬段320B與第一金屬段310B、310D、310F及310H交疊的位置處。在一些實施例中，第二通孔325是位於定位有第一通孔315的位置上方的位置處的單一通孔。
藉由此種配置，第二金屬段320A電性連接至第一金屬段310A、310C、310E及310G，且第二金屬段320B電性連接至第一金屬段310B、310D、310F及310H。
第三金屬段330A、330B、330C及330D是平行地位於第三金屬層級130L處且在第二方向Y上定向的導電線段。
第三金屬段330A、330B、330C及330D中的每一者與電源軌條100A及100B二者、第二金屬段320A及320B二者交疊，且亦被闡述為金屬條帶。第三金屬段330A、330B、330C及330D亦被闡述為多個第三金屬段或多個金屬條帶。在一些實施例中，第三金屬層級130L對應於金屬條帶層級。
在圖3A、圖3B及圖3C所示的實施例中，多個第三金屬段包括四個第三金屬段。在一些實施例中，除第三金屬段330A、330B、330C及330D以外，多個第三金屬段亦包括別的第三金屬段（圖中未顯示）。在一些實施例中，多個第三金屬段包括第三金屬段330A、330B、330C及330D的子集
第三金屬段330A、330B、330C及330D分別沿軌道332A、332B、332C及332D定位。在一些實施例中，軌道332A、332B、332C及332D分別與軌道312A、312B、312C及312D對準。在一些實施例中，軌道332A、332B、332C及332D中的每一軌道不與軌道312A、312B、312C及312D中的對應軌道對準，而是足夠靠近對應軌道以使第三金屬段330A、330B、330C及330D中的對應第三金屬段與第一金屬段310A、310B、310C、310D、310E、310F、310G及310H中對應的一對第一金屬段交疊。
第三金屬段330A與第二金屬段320A交疊的位置對應於第二金屬段320A與第一金屬段310A交疊的位置，第三金屬段330B與第二金屬段320B交疊的位置對應於第二金屬段320B與第一金屬段310D交疊的位置，第三金屬段330C與第二金屬段320A交疊的位置對應於第二金屬段320A與第一金屬段310E交疊的位置，且第三金屬段330D與第二金屬段320B交疊的位置對應於第二金屬段320B與第一金屬段310H交疊的位置。
在一些實施例中，多個第三金屬段中的每一第三金屬段具有與第三金屬層級130L的預定最小寬度對應的寬度。在一些實施例中，多個第三金屬段中的每一第三金屬段具有與積體電路製程的金屬第3層的預定最小寬度對應的寬度。
第三通孔335是位於第二金屬層級120L與第三金屬層級130L之間定位有第二通孔325的位置的子集上方的位置處的通孔。因此，第三通孔位於第三金屬段330A與第二金屬段320A交疊的位置、第三金屬段330B與第二金屬段320B交疊的位置、第三金屬段330C與第二金屬段320A交疊的位置、以及第三金屬段330D與第二金屬段320B交疊的位置處。在一些實施例中，第三通孔335是位於定位有第二通孔325的位置的子集上方的位置處的單一通孔。第三通孔335顯示於圖3A中，其中作為實例標示出一個第三通孔335。
藉由此種配置，第三金屬段330A及330C電性連接至第二金屬段320A，且第三金屬段330B及330D電性連接至第二金屬段320B。
根據此種配置，第三金屬段330A及330C被闡述為由第三金屬段形成的第一集合，且第三金屬段330B及330D被闡述為由第三金屬段形成的第二集合。在圖3A、圖3B及圖3C所示的實施例中，由第三金屬段形成的集合包括兩個第三金屬段。在一些實施例中，除第三金屬段330A、330B、330C及330D以外，由第三金屬段形成的集合亦包括別的第三金屬段（圖中未顯示）。
第四通孔345是位於第三金屬層級130L上方定位有第三通孔335的位置上方的位置處的通孔。如以下參照積體電路結構500所論述，藉由此種配置，第三金屬段330A電性連接至第四金屬段540A，第三金屬段330B電性連接至第四金屬段540B，第三金屬段330C電性連接至第四金屬段540C，且第三金屬段330D電性連接至第四金屬段540D。在一些實施例中，第四通孔345是位於定位有第三通孔335的位置上方的位置處的單一通孔。第四通孔345顯示於圖3B中，其中作為實例標示出一個第四通孔345。
積體電路結構300與積體電路結構500相組合的配置因此在位於上部金屬層處的電源條帶與位於下部層處的電源軌條之間使用最小寬度金屬短線及條帶且在一些實施例中使用位於所述電源條帶與所述電源軌條之間的層中的單一通孔來建立電連接。藉由尤其在電源軌條與第二金屬段之間提供具有低電阻的平行路徑，一或多個實施例達成有效的電力遞送、有限的熱產生及低的電遷移敏感性。
在至少一些實施例中，所述由第三金屬段形成的集合的交替式條帶與延長間距配置亦有助於對通向經由電源軌條被供電的功能性電路的各種電連接進行佈線。
與使用較最小寬度金屬元件寬的金屬元件及/或在金屬元件交疊的位置處使用多個通孔的方法相較，一或多個實施例因此在對通向功能性電路元件的其他連接的佈線具有較少影響的情況下向該些功能性電路元件提供電力分配。
圖4A及圖4B是根據一些實施例的積體電路結構400的圖，圖4A是基於積體電路結構400的下部部分的俯視圖，且圖4B是基於積體電路結構400的由平面D-D’橫切出的剖視圖。積體電路結構400包括以上參照積體電路結構100以及圖1A、圖1B及圖1C所述的電源軌條100A及100B、電源軌條層級100L、第一金屬層級110L、第二金屬層級120L、以及第三金屬層級130L。積體電路結構400亦包括以上參照積體電路結構300以及圖3A、圖3B及圖3C所述的第一金屬段310A、310B、310C、310D、310E、310F、310G及310H、第二金屬段320A及320B、以及第三金屬段330A、330B、330C及330D。在圖4A中標示以上參照積體電路結構100及圖1A所述的第一方向X及第二方向Y。
除積體電路結構100及300的元件以外，積體電路結構400亦包括位於第一層級110L處的第一金屬段410A及410B。第一金屬段410A及410B中的每一者均包含導電材料，例如金屬、金屬複合物、或者藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他適合製程中的一或多者形成為一或多個金屬化層的其他適合材料。
第一金屬段410A是在第一金屬層級110L處被定位成與第一金屬段310A、310C、310E及310G平行且位於第一金屬段310A、310C、310E及310G之間的導電線段。第一金屬段410A與電源軌條100A交疊且不與電源軌條100B交疊。
第一金屬段410B是在第一金屬層級110L處被定位成與第一金屬段310B、310D、310F及310H平行且位於第一金屬段310B、310D、310F及310H之間的導電線段。第一金屬段410B與電源軌條100B交疊且不與電源軌條100A交疊。
第一金屬段310A、310B、310C、310D、310E、310F、310G、310H、410A及410B亦被闡述為多個第一金屬段或多個金屬短線。在圖4A及圖4B所示的實施例中，多個第一金屬段在第一金屬段310A、310C、310E及310G中的每一者之間包括三個第一金屬段410A，且在第一金屬段310B、310D、310F及310H中的每一者之間包括三個第一金屬段410B。
在一些實施例中，多個第一金屬段在第一金屬段310A、310C、310E及310G中的每一者之間包括少於三個第一金屬段410A。在一些實施例中，多個第一金屬段在第一金屬段310A、310C、310E及310G中的每一者之間包括多於三個第一金屬段410A。
在一些實施例中，多個第一金屬段在第一金屬段310B、310D、310F及310H中的每一者之間包括少於三個第一金屬段410B。在一些實施例中，多個第一金屬段在第一金屬段310B、310D、310F及310H中的每一者之間包括多於三個第一金屬段410B。
第三金屬段330A及330C與第二金屬段320A交疊的位置是第二金屬段320A與第一金屬段310A、310C、310E、310G及410A交疊的位置的子集，且第三金屬段330B及330D與第二金屬段320B交疊的位置是第二金屬段320B與第一金屬段310B、310D、310F、310H及410B交疊的位置的子集。
在一些實施例中，多個第一金屬段中的每一第一金屬段具有與第一金屬層級110L的預定最小寬度對應的寬度。在一些實施例中，多個第一金屬段中的每一第一金屬段具有與積體電路製程的金屬第1層的預定最小寬度對應的寬度。
第一通孔315是位於電源軌條層級100L與第一金屬層級110L之間第一金屬段310A、310C、310E、310G及410A與電源軌條100A交疊的位置處以及金屬段310B、310D、310F、310H及410B與第一電源軌條100B交疊的位置處的通孔。在一些實施例中，第一通孔315是位於第一金屬段310A、310C、310E、310G及410A與電源軌條100A交疊的位置以及金屬段310B、310D、310F、310H及410B與第一電源軌條100B交疊的位置處的單一通孔。藉由此種配置，第一通孔315將第一金屬段310A、310C、310E、310G及410A電性連接至電源軌條100A，且將第一金屬段310B、310D、310F、310H及410B電性連接至電源軌條100B。
第二通孔325是位於第一金屬層級110L與第二金屬層級120L之間定位有第一通孔315的位置上方的位置處的通孔。因此，第二通孔325位於第二金屬段320A與第一金屬段310A、310C、310E、310G及410A交疊的位置處以及第二金屬段320B與第一金屬段310B、310D、310F、310H及410B交疊的位置處。在一些實施例中，第二通孔325是位於定位有第一通孔315的位置上方的位置處的單一通孔。
藉由此種配置，第二金屬段320A電性連接至第一金屬段310A、310C、310E、310G及410A，且第二金屬段320B電性連接至第一金屬段310B、310D、310F、310H及410B。
積體電路結構400與積體電路結構500相組合的配置因此在位於上部金屬層處的電源條帶與位於下部層處的電源軌條之間使用最小寬度金屬短線及條帶且在一些實施例中使用位於所述電源條帶與所述電源軌條之間的層中的單一通孔來建立電連接。藉由尤其在電源軌條與第二金屬段之間提供具有低電阻的平行路徑，一或多個實施例達成有效的電力遞送、有限的熱產生及低的電遷移敏感性。
在至少一些實施例中，所述由第三金屬段形成的集合的交替式條帶與延長間距配置亦有助於對通向經由電源軌條被供電的功能性電路的各種電連接進行佈線。
與使用較最小寬度金屬元件寬的金屬元件及/或在金屬元件交疊的位置處使用多個通孔的方法相較，一或多個實施例因此在對通向功能性電路元件的其他連接的佈線具有較少影響的情況下向該些功能性電路元件提供電力分配。
圖5A及圖5B是根據一些實施例的積體電路結構500的圖。圖5A是基於積體電路結構500的俯視圖，且圖5B是基於積體電路結構500的由平面E-E’橫切出的剖視圖。積體電路結構500包括以上參照積體電路結構100以及圖1A、圖1B及圖1C所述的電源軌條100A及100B、電源軌條層級100L、第一金屬層級110L、第二金屬層級120L、以及第三金屬層級130L。在圖5A中標示以上參照積體電路結構100及圖1A所述的第一方向X及第二方向Y。
除積體電路結構100的元件以外，積體電路結構500亦包括位於第四金屬層級540L處的第四金屬段540A、540B、540C及540D、以及位於電源條帶層級550L處的電源條帶550A、550B、550C及550D。
在一些實施例中，第四金屬層級540L緊接地位於第三金屬層級130L上方。在一些實施例中，一或多個金屬層級（圖中未顯示）將第四金屬層級540L與第三金屬層級130L分隔開，且第四金屬層級540L並非緊接地位於第三金屬層級130L上方。
在一些實施例中，電源條帶層級550L緊接地位於第四金屬層級540L上方。在一些實施例中，一或多個金屬層級（圖中未顯示）將電源條帶層級550L與第四金屬層級540L分隔開，且電源條帶層級550L並非緊接地位於第四金屬層級540L上方。
第四金屬段540A、540B、540C及540D、以及電源條帶550A、550B、550C及550D中的每一者均包含導電材料，例如金屬、金屬複合物、或者藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他適合製程中的一或多者形成為一或多個金屬化層的其他適合材料。
第四金屬段540A、540B、540C及540D是平行地位於第四金屬層級540L處且在第一方向X上定向的導電線段。第四金屬段540A及540C與電源軌條100A交疊，且第四金屬段540B及540D與電源軌條100B交疊。
第四金屬段540A、540B、540C及540D亦被闡述為多個第四金屬段。在圖5A及圖5B所示的實施例中，多個第四金屬段包括四個第四金屬段。在一些實施例中，除第四金屬段540A、540B、540C及540D以外，多個第四金屬段亦包括別的第四金屬段（圖中未顯示）。在一些實施例中，多個第四金屬段包括第四金屬段540A、540B、540C及540D的子集。
在一些實施例中，多個第四金屬段中的每一第四金屬段具有與第四金屬層級540L的預定最小寬度對應的寬度。在一些實施例中，多個第四金屬段中的每一第四金屬段具有與積體電路製程的金屬4層的預定最小寬度對應的寬度。
在一些實施例中，第四金屬段540A與第三金屬段130A及130B交疊，第四金屬段540B與第三金屬段130C及130D交疊，第四金屬段540C與第三金屬段130E及130F交疊，且第四金屬段540D與第三金屬段130G及130H交疊，如以上參照積體電路結構100以及圖1A、圖1B及圖1C所述。在此種配置中，第四通孔145將第四金屬段540A電性連接至第三金屬段130A及130B，將第四金屬段540B電性連接至第三金屬段130C及130D，將第四金屬段540C電性連接至第三金屬段130E及130F，且將第四金屬段540D電性連接至第三金屬段130G及130H。
在一些實施例中，第四金屬段540A與第三金屬段230A交疊，第四金屬段540B與第三金屬段230B交疊，第四金屬段540C與第三金屬段230C交疊，且第四金屬段540D與第三金屬段230D交疊，如以上參照積體電路結構200以及圖2A、圖2B及圖2C所述。在此種配置中，第四通孔245將第四金屬段540A電性連接至第三金屬段230A，將第四金屬段540B電性連接至第三金屬段230B，將第四金屬段540C電性連接至第三金屬段230C，且將第四金屬段540D電性連接至第三金屬段230D。
在一些實施例中，第四金屬段540A與第三金屬段330A交疊，第四金屬段540B與第三金屬段330B交疊，第四金屬段540C與第三金屬段330C交疊，且第四金屬段540D與第三金屬段330D交疊，如以上參照積體電路結構300以及圖3A、圖3B及圖3C所述。在此種配置中，第四通孔345將第四金屬段540A電性連接至第三金屬段330A，將第四金屬段540B電性連接至第三金屬段330B，將第四金屬段540C電性連接至第三金屬段330C，且將第四金屬段540D電性連接至第三金屬段330D。
在一些實施例中，第四金屬段540A與第三金屬段330A交疊，第四金屬段540B與第三金屬段330B交疊，且第四金屬段540C與第三金屬段330C交疊，如以上參照積體電路結構400以及圖4A、圖4B及圖4C所述。在此種配置中，第四通孔345將第四金屬段540A電性連接至第三金屬段330A，將第四金屬段540B電性連接至第三金屬段330B，且將第四金屬段540C電性連接至第三金屬段330C。
電源條帶550A、550B、550C及550D是在第二方向Y上定向的導電線段。電源條帶550A在第四金屬段540A與電源軌條100A交疊的位置處與電源軌條100A交疊，電源條帶550B在第四金屬段540B與電源軌條100B交疊的位置處與電源軌條100B交疊，電源條帶550C在第四金屬段540C與電源軌條100A交疊的位置處與電源軌條100A交疊，且電源條帶550D在第四金屬段540D與電源軌條100B交疊的位置處與電源軌條100B交疊。
電源條帶550A、550B、550C及550D亦被闡述為多個電源條帶。在圖5A及圖5B所示的實施例中，多個電源條帶包括四個電源條帶。在一些實施例中，除電源條帶550A、550B、550C及550D以外，多個電源條帶亦包括別的電源條帶（圖中未顯示）。在一些實施例中，多個電源條帶包括電源條帶550A、550B、550C及550D的子集。
在一些實施例中，多個電源條帶中的每一電源條帶具有與電源條帶層級550L的預定最小寬度的兩倍對應的寬度。在一些實施例中，多個電源條帶中的每一電源條帶具有較電源條帶層級550L的預定最小寬度的兩倍大的寬度。
在一些實施例中，多個電源條帶中的每一電源條帶具有與積體電路製程的金屬5層的預定最小寬度的兩倍對應的寬度。在一些實施例中，多個電源條帶中的每一電源條帶具有較積體電路製程的金屬5層的預定最小寬度的兩倍大的寬度。
第五通孔555是位於第四金屬層級540L與電源條帶層級550L之間電源條帶550A與第四金屬段540A交疊的位置、電源條帶550B與第四金屬段540B交疊的位置、電源條帶550C與第四金屬段540C交疊的位置、以及電源條帶550D與第四金屬段540D交疊的位置處的通孔。在一些實施例中，第五通孔555是位於電源條帶550A與第四金屬段540A交疊的位置、電源條帶550B與第四金屬段540B交疊的位置、電源條帶550C與第四金屬段540C交疊的位置、以及電源條帶550D與第四金屬段540D交疊的位置處的單一通孔。
藉由此種配置，電源條帶550A電性連接至第四金屬段540A，電源條帶550B電性連接至第四金屬段540B，電源條帶550C電性連接至第四金屬段540C，且電源條帶550D電性連接至第四金屬段540D。
藉由積體電路結構500與積體電路結構100、積體電路結構200、積體電路結構300、或積體電路結構400中的任一者相組合的配置，電源條帶550A電性連接至電源軌條100A，電源條帶550B電性連接至電源軌條100B，電源條帶550C電性連接至電源軌條100A，且電源條帶550D電性連接至電源軌條100B。
圖6是根據一或多個實施例形成積體電路結構的方法600的流程圖。實作方法600是為了進行以下中的一或多者：製造積體電路結構（例如以上所論述的積體電路結構100、200、300、400及500中的一或多者）、或設計所述積體電路結構。若執行方法600是為了設計積體電路結構，則方法600由處理器執行，所述處理器被配置成執行電腦可讀取指令的集合，所述電腦可讀取指令與電路設計系統介接，以設計並渲染具有本文所論述特徵的積體電路結構的佈局。
圖6中繪示方法600的操作所依的順序僅為了說明起見；方法600的操作能夠以與圖6所示順序不同的順序來執行。在一些實施例中，除圖6所示操作以外，亦在圖6所示操作之前、之間及/或之後執行操作。
在操作610處，形成第一電源軌條及第二電源軌條。第一電源軌條及第二電源軌條平行地位於電源軌條層級處且在電源軌條方向上定向。
在一些實施例中，形成第一電源軌條及第二電源軌條包括形成第一電源軌條100A及100B，如以上參照積體電路結構100、200、300及400所論述。
在操作620處，在緊接地位於電源軌條層級上方的第一金屬層級處形成多個第一金屬段。所述多個第一金屬段包括在與電源軌條方向垂直的第一金屬方向上定向的第一金屬段。所述多個第一金屬段中的每一第一金屬段與第一電源軌條或第二電源軌條中的一或二者交疊。形成所述多個第一金屬段包括將所述多個第一金屬段中的每一第一金屬段形成為具有與第一金屬層級的預定最小寬度對應的寬度。
在一些實施例中，形成多個第一金屬段包括形成第一金屬段110A、110B、110C、110D、110E、110F、110G及110H，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第一金屬段包括形成第一金屬段210A、210B、210C及210D，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第一金屬段包括形成第一金屬段310A、310B、310C、310D、310E、310F、310G及310H，如以上參照積體電路結構300所論述。在一些實施例中，形成多個第一金屬段包括形成第一金屬段310A、310B、310C、310D、310E、310F、310G、310H、410A及410B，如以上參照積體電路結構400所論述。
在操作630處，在電源軌條層級與第一金屬層級之間形成多個第一通孔。所述多個第一通孔中的每一通孔是位於所述多個第一金屬段中的對應第一金屬段與第一電源軌條或第二電源軌條交疊的位置處的單一通孔。
在一些實施例中，形成多個第一通孔包括在電源軌條100A及100B與第一金屬段110A、110B、110C、110D、110E、110F、110G及110H之間形成多個第一通孔115，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第一通孔包括在電源軌條100A及100B與第一金屬段210A、210B、210C及210D之間形成多個第一通孔215，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第一通孔包括在電源軌條100A及100B與第一金屬段310A、310B、310C、310D、310E、310F、310G及310H之間形成多個第一通孔315，如以上參照積體電路結構300所論述。在一些實施例中，形成多個第一通孔包括在電源軌條100A及100B與第一金屬段310A、310B、310C、310D、310E、310F、310G、310H、410A及410B之間形成多個第一通孔315，如以上參照積體電路結構400所論述。
在操作640處，在緊接地位於第一金屬層級上方的第二金屬層級處形成多個第二金屬段。所述多個第二金屬段中的每一第二金屬段在電源軌條方向上定向，所述多個第二金屬段中的至少一個第二金屬段與第一電源軌條交疊，且所述多個第二金屬段中的至少一個第二金屬段與第二電源軌條交疊。
在一些實施例中，形成多個第二金屬段包括形成第二金屬段120A、120B、120C及120D，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第二金屬段包括形成第二金屬段220A、220B、220C及220D，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第二金屬段包括形成第二金屬段320A及320B，如以上參照積體電路結構300及400所論述。
在操作650處，在第一金屬層級與第二金屬層級之間形成多個第二通孔。所述多個第二通孔中的每一第二通孔是形成於所述多個第一通孔中的對應第一通孔上方的位置處的單一通孔。
在一些實施例中，形成多個第二通孔包括在第一金屬段110A、110B、110C、110D、110E、110F、110G及110H與由金屬段120A、120B、120C及120D形成的第二層之間形成多個第二通孔125，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第二通孔包括在第一金屬段210A、210B、210C及210D與由金屬段220A、220B、220C及220D形成的第二層之間形成多個第二通孔225，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第二通孔包括在第一金屬段310A、310B、310C、310D、310E、310F、310G及310H與由金屬段320A及320B形成的第二層之間形成多個第二通孔325，如以上參照積體電路結構300所論述。在一些實施例中，形成多個第二通孔包括在第一金屬段310A、310B、310C、310D、310E、310F、310G、310H、410A及410B與由金屬段320A及320B形成的第二層之間形成多個第二通孔325，如以上參照積體電路結構400所論述。
在操作660處，在第二金屬層級上方的電源條帶層級處形成第一電源條帶及第二電源條帶。形成第一電源條帶包括將第一電源條帶形成為具有較電源條帶層級的預定最小寬度大的寬度。形成第二電源條帶包括將第二電源條帶形成為具有較電源條帶層級的預定最小寬度大的寬度。在一些實施例中，形成第一電源條帶及第二電源條帶包括形成電源條帶550A、550B、550C及550D，如以上參照積體電路結構500所論述。
操作610至660因此建立自第一電源條帶至第一電源軌條及自第二電源條帶至第二電源軌條的電連接。在一些實施例中，除操作610至660以外，建立自第一電源條帶至第一電源軌條及自第二電源條帶至第二電源軌條的電連接亦包括別的操作。
在一些實施例中，在操作670處，在緊接地位於第二金屬層級上方的第三金屬層級處形成多個第三金屬段。所述多個第三金屬段在第一金屬層級方向上定向。在一些實施例中，多個第三金屬段包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合。
在一些實施例中，形成多個第三金屬段包括形成第三金屬段130A、130B、130C、130D、130E、130F、130G及130H，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第三金屬段包括形成由金屬段230A、230B、230C及230D形成的第三層，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第三金屬段包括形成由金屬段330A、330B、330C及330D形成的第三層，如以上參照積體電路結構300及400所論述。
在一些實施例中，操作680包括形成多個第三通孔。在一些實施例中，多個第三通孔將由第三金屬段形成的第一集合電性連接至多個第二金屬段中與第一電源軌條交疊的至少一個第二金屬段，且將由第三金屬段形成的第二集合電性連接至所述多個第二金屬段中與第二電源軌條交疊的至少一個第二金屬段。
在一些實施例中，形成多個第三通孔包括形成第三通孔135，如以上參照積體電路結構100所論述。在一些實施例中，形成多個第三通孔包括形成第三通孔235，如以上參照積體電路結構200所論述。在一些實施例中，形成多個第三通孔包括形成第三通孔335，如以上參照積體電路結構300及400所論述。
所述各種實施例中的每一者因此使用最小寬度金屬元件及位於電源條帶與電源軌條之間的層中的單一通孔在電源網格的各組件（其包括位於上部金屬層處的電源條帶及位於下部層處的電源軌條）之間建立電連接，且因此減少IR損耗、減少電源網格的面積/佔用面積影響（此增加可用於放置其他結構的空間）等。藉由提供具有低電阻的平行路徑，一或多個實施例達成有效的電力遞送、有限的熱產生及低的電遷移敏感性。
與使用較最小寬度金屬元件寬的金屬元件及/或在金屬元件交疊的位置處使用多個通孔的方法相較，一或多個實施例在對通向功能性電路元件的其他連接的佈線具有較少影響的情況下向該些功能性電路元件提供電力分配。
圖7是根據本發明至少一個實施例的積體電路結構700的方塊圖。
在圖7中，除其他之外，積體電路結構700包括電路巨集/電路模組701。在一些實施例中，在與模組化程式設計的架構階層（architectural hierarchy）類似的背景中來理解電路巨集/電路模組701，其中子常式/程序由主程式（或由其他子常式）調用以實施給定計算功能。在此背景中，積體電路結構700使用電路巨集/電路模組701來形成一或多個給定功能。因此，在此背景中且就架構階層而言，積體電路結構700類似於主程式，且電路巨集/電路模組（下文稱為巨集）701類似於子常式/程序。在一些實施例中，巨集701是軟巨集。在一些實施例中，巨集701是硬巨集。在一些實施例中，巨集701是以暫存器轉移層次（register-transfer level，RTL）碼闡述/表達的軟巨集。在一些實施例中，尚未對巨集701執行合成、放置及佈線，使得可針對各種製程節點對軟巨集進行合成、放置及佈線。在一些實施例中，巨集701是以二進制檔案格式（例如，圖形資料庫系統II（Graphic Database System II，GDSII）串流格式）闡述/表達的硬巨集，其中二進制檔案格式以階層形式表示巨集701的一或多個佈局圖的平面幾何形狀、文字標簽及其他資訊等。在一些實施例中，已對巨集701執行了合成、放置及佈線，以使得硬巨集是特定製程節點所特有的。
在一些實施例中，巨集701是靜態隨機存取記憶體（static random access memory，SRAM）巨集。在一些實施例中，巨集701是另一種巨集，例如另一種類型的隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、鎖相迴路（phase lock loop，PLL）、特殊功能電路等。除其他之外，巨集701包括導電線區702。在一些實施例中，區702對應於標準胞元結構的實例的一部分或全部，其中所述標準胞元結構包含於由各種標準胞元結構形成的庫中。
圖8A是根據本發明至少一個實施例的積體電路結構的導電線結構800A的佈局圖800A。在一些實施例中，所述積體電路結構是圖7所示積體電路結構700。佈局圖800A包括連接式長柱對配置（connected long pillar pair configuration）的實例。
就構造而言，圖8A被排列成由列（包括列ROW1至ROW8）及行（包括行COL1至COL4）形成的陣列。所述列中的每一者被排列成實質上平行於第一方向。相對於第二方向（其實質上垂直於第一方向）而言，列ROW1至ROW8中的每一者具有高度HROW 。在圖8A中，第一方向及第二方向是對應的垂直方向及水平方向。在一些實施例中，第一方向及第二方向是除垂直方向及水平方向之外的對應方向。在一些實施例中，所述列中的每一者包括預定數目的參考線/軌道（圖8A中未顯示）。在一些實施例中，具奇數編號的列具有第一導電性，且具偶數編號的列具有第二導電性。在一些實施例中，具奇數編號的列是針對p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）技術而配置，且具偶數編號的列是針對n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）技術而配置。在一些實施例中，具奇數編號的列是針對n型金屬氧化物半導體技術而配置，且具偶數編號的列是針對p型金屬氧化物半導體技術而配置。
佈局圖800A包括：由長柱圖案形成的集合；由短柱圖案形成的集合；以及第一通孔圖案830。具體而言，所述由長柱圖案形成的集合包括：由長柱圖案804A至804B形成的第一集合802；由長柱圖案808A至808B形成的第二集合806；由長柱圖案812A至812B形成的第四集合810；以及由長柱圖案816A至816B形成的第五集合814。具體而言，所述由短柱圖案形成的集合包括：由短柱圖案820A至820D形成的第三集合818；以及由短柱圖案826A至826D形成的第六集合824。在圖8A中，每一行被顯示為包括兩個集合的集合群組。舉例而言，行COL1包括由長柱圖案804A至804B形成的第一集合802及由長柱圖案808A至808B形成的第二集合806，且行COL2包括由長柱圖案812A至812B形成的第四集合810及由長柱圖案816A至816B形成的第五集合814。在一些實施例中，每一行包括具有除2之外的數目個集合的集合群組。通孔圖案830將第三集合818中的短柱圖案820A至820D及第六集合824中的短柱圖案826A至826D與第一集合802中的長柱圖案804A至804B、第二集合806中的長柱圖案808A至808B、第四集合810中的長柱圖案812A至812B及第五集合814中的長柱圖案816A至816B中的對應者電性連接。
第一集合804、第二集合806、第四集合810、第五集合814等中的成員位於M(i)金屬化層中，其中i是非負整數。第三集合818、第六集合824等中的成員位於M(i+1)金屬化層中。在一些實施例中，i=0。在一些實施例中，i=1。在一些實施例中，能設想出i的除i=0或i=1之外的值。
關於由長柱圖案形成的第一集合802、第二集合806、第四集合810、及第五集合814中的每一者中的成員，其：為實質上相同的長度；彼此不交疊；且具有與第一方向實質上同軸並實質上平行的長軸。在一些實施例中，第一方向是垂直方向。在一些實施例中，在各長柱（包括長柱804A至804B、808A至808B、812A至812B、及816A至816B）中，並非所有長柱均為實質上相同的長度。
就偏移而言，圖8A中所示的偏移包括在第二/水平方向上的成對集合偏移（paired-set offset）、在第一/垂直方向上的成對集合偏移、及在第一/垂直方向上的行內偏移（intra-column offset）。在水平相鄰的由長柱形成的集合之間出現在第二/水平方向上的成對集合偏移。在水平相鄰的集合之間出現在第一/垂直方向上的成對集合偏移。在第一行中由長柱形成的集合與相鄰的第二行中由長柱形成的集合之間出現在第一方向上的行間偏移（inter-column offset）。
在第二/水平方向上的成對集合偏移的實例是：第二集合806相對於第一集合802在第二方向上偏移達偏移距離DOFF1 。第五集合814相對於第四集合810在第二方向上偏移達偏移距離DOFF1 。在一些實施例中，對於對應製程節點，偏移距離DOFF1 是多晶體間距PPOLY ，其中DOFF1 = PPOLY 。在一些實施例中，能設想出DOFF1 的其他值。此外，成對的第一集合802與第四集合810相對於彼此、成對的第二集合806與第五集合814相對於彼此等在第二方向上偏移達偏移距離DOFF2 。相鄰的行相對於彼此在第二方向上偏移達偏移距離DOFF2 。在圖8A中，偏移距離DOFF2 是偏移距離DOFF1 的約六倍，使得DOFF2 ≈ 6*DOFF1 。在一些實施例中，偏移距離DOFF2 是偏移距離DOFF1 的除約六倍之外的近似倍數。在一些實施例中，對於對應製程節點，DOFF2 是相鄰的電源軌條或帶條（stripe）之間的電源間距PV 的一半，其中DOFF2 = ½PV 。在一些實施例中，能設想出DOFF2 的其他值。
就圖8A中所示的尺寸而言，長柱圖案804A至804B、808A至808B、812A至812B、816A至816B等中的每一者具有小於或等於預定長度LLimit 的長度L，其中L ≤ LLimit 。在一些實施例中，LLimit 實質上等於但不大於布萊希長度（Blech length）LBlech ，其中LLimit ≈ LBlech 且LLimit ≤ LBlech 。應注意，LBlech 表示下面實質上不發生電遷移的導體的長度。在一些實施例中，LLimit 是除布萊希長度LBlech 之外的長度。
水平相鄰的由長柱圖案形成的集合之間在第一/垂直方向上的成對集合偏移的實例是：第二集合806（其與第一集合802水平相鄰）相對於第一集合802在第一/垂直方向上偏移達為實質上單列高度HROW 的垂直分隔距離。關於所述實例更具體而言，第一集合802中的長柱圖案808A相對於第二集合806中的長柱圖案804A偏移達為實質上單列高度HROW 的垂直分隔距離。在一些實施例中，在第一/垂直方向上的成對集合偏移具有不同於單列高度HROW 的垂直分隔距離。
第一行中由長柱圖案形成的集合與相鄰的第二行中由長柱圖案形成的集合之間在第一/垂直方向上的行間偏移的實例是：行COL1中由長柱圖案形成的第一集合802及第二集合806相對於行COL2中由長柱圖案形成的第四集合810及第五集合814在第一/垂直方向上偏移達為實質上單列高度HROW 的垂直分隔距離。關於所述實例更具體而言，行COL2的第四集合810中的長柱圖案812B相對於行COL1的第一集合802中的長柱圖案804B偏移達為實質上單列高度HROW 的垂直分隔距離，且行COL2的第五集合814中的長柱圖案816A相對於行COL1的第二集合806中的長柱圖案808A偏移達為實質上單列高度HROW 的垂直分隔距離。在一些實施例中，在第一/垂直方向上的行間偏移具有不同於單列高度HROW 的垂直分隔距離。
在圖8A中，短柱圖案820A至820D、826A至826D等被組織成多個列ROW1至ROW8等。關於由長柱圖案形成的第三集合818及第六集合824中的每一者中的成員，其：彼此不交疊；具有與第二方向實質上平行的長軸；與對應的第一集合802、第二集合806、第四集合810及第五集合814中的對應長柱圖案804A至804B、808A至808B、812A至812B及816A至816B交疊；且被組織成多個群組。第三集合818中的成員相對於第一方向彼此對準。第六集合824中的成員相對於第一方向彼此對準。第三集合818中的相鄰的成員相對於彼此在第一方向上偏移達偏移距離DOFF3 。在圖8A中，DOFF3 是兩列在第一方向上的尺寸。在一些實施例中，DOFF3 是標準胞元在第一方向上的尺寸DSS 的倍數，其中DOFF3 = α*DSS 且其中α是正實數。在一些實施例中，能設想出DOFF3 的其他值。
此外，由短柱圖案形成的第三集合818被組織成群組822A至822B，且由短柱圖案形成的第六集合824被組織成群組828A至828B。群組822A至822B及828A至828B中的每一者具有相同數量Q822 的短柱圖案820A至820D。在圖8A中，為使說明簡潔起見，短柱圖案的數量Q822 被顯示為2，即Q822 =2。在一些實施例中，能設想出Q822 的其他值，其中Q822 是正整數且Q822 ＞ 2。
第三集合818的每一群組822A至822B與由第一集合802中的長柱圖案804A至804B中的一者與第二集合806中的長柱圖案808A至808B中的對應一者形成的對應的一對交疊並電性連接於所述對應的一對之間。此種對的實例是第一集合802中的長柱圖案804B與第二集合806中的長柱圖案808A。因此，在群組822A至822B中的每一者中，對應短柱圖案820A至820D中的每一者與由第一集合802中的長柱圖案804B與第二集合806中的長柱圖案808A形成的對應的一對交疊並電性連接於所述對應的一對之間。在圖8A中，相對於第一/垂直方向，每一短柱圖案位於：離與所述短柱圖案交疊的長柱圖案中的一者的端部實質上短線距離（stub-distance）處；以及與所述短柱圖案交疊的長柱圖案中的另一者的中間區處。作為實例，短柱圖案820A位於離長柱圖案804B的端部實質上短線距離處以及長柱圖案808A的中間區處。短線距離確保長柱的端部與短柱之間具有足夠的交疊量，且取決於製造與短柱圖案、長柱圖案等對應的結構所使用的對應製程節點的對準容差。
在圖8A中，第一集合802中的長柱圖案804A至804B中的每一者及第二集合806中的長柱圖案808A至808B中的每一者與第三集合818中數量Q818 的對應短柱圖案820A至820D交疊且電性連接至所述數量Q818 的對應短柱圖案820A至820D。在圖8A中，各長柱圖案中垂直對準且垂直相鄰的長柱圖案（包括長柱圖案804A至804B及808A至808B中的對應者）具有為實質上單列高度HROW 的垂直分隔距離。舉例而言，垂直對準且垂直相鄰的長柱圖案808A及808B具有為實質上單列高度HROW 的垂直分隔。在一些實施例中，垂直對準且垂直相鄰的長柱圖案具有不同於單列高度HROW 的垂直分隔距離。在圖8A中，為使說明簡潔起見，短柱圖案的數量Q818 被顯示為4，即Q818 =4。在一些實施例中，能設想出Q818 的其他值，其中Q818 是正整數且Q818 ＞ 3。數量Q818 大於數量Q822 ，其中Q822 ＜ Q818 。
圖8B是根據本發明至少一個實施例的積體電路結構的導電線結構800B的剖視圖。在一些實施例中，所述積體電路結構是圖7所示積體電路結構700。在一些實施例中，導電線結構800B是至少部分地根據圖8A所示佈局800A而製作。
在圖8B中，導電線結構800B包括：長柱804B’及808A’；通孔830’；以及短柱820A’。長柱804B’及808A’是導電的，且對應於圖8A所示長柱圖案804B及808A。通孔830’是導電的，且對應於圖8A所示通孔圖案830。短柱820A’是導電的，且對應於圖8A所示短柱圖案820A。
使用連接式長柱對配置（例如圖8A所示佈局800A）的優點包括以下中的至少一者：在不負面地影響例如可佈線性等的情況下使網格更穩健（與例如根據另一種方法的簡單帶條配置形成對比）；在不負面地影響例如可佈線性等的情況下使電遷移敏感性降低（與例如根據另一種方法的簡單帶條配置形成對比）；適用於/適合於任何金屬化層；等等。
圖9A是根據本發明至少一個實施例的積體電路結構的導電線結構900A的佈局圖。在一些實施例中，所述積體電路結構是圖7所示積體電路結構700。佈局圖900A包括連接式長柱對配置的實例。
佈局圖900A包括線圖案902A至902L、長柱圖案904A至904V、及通孔圖案910。通孔圖案910將長柱圖案904A至904V與線圖案902A至902L中的對應者電性連接。線圖案902A至902L位於M(i)金屬化層中，其中i是非負整數。長柱圖案904A至904V位於M(i+1)金屬化層中。在一些實施例中，i=0。在一些實施例中，i=1。在一些實施例中，能設想出i的除i=0或i=1之外的值。
關於線圖案902A至902L，其：彼此不交疊；具有與第一方向實質上平行的長軸。在一些實施例中，第一方向是垂直方向。線圖案902A至902L相對於彼此在第二方向上偏移，第二方向正交於第一方向。在一些實施例中，第二方向是水平方向。
在每一叢集（cluster）內，所述叢集的成員（例如，線圖案902A與902B）相對於彼此在第二方向上偏移達偏移距離DOFF4 。在一些實施例中，對於對應製程節點，偏移距離DOFF4 是多晶體間距PPOLY ，其中DOFF4 = PPOLY 。在一些實施例中，能設想出DOFF4 的其他值。相鄰的叢集相對於彼此在第二方向上偏移達偏移距離DOFF5 。舉例而言，叢集902A與902B的線圖案902B相對於叢集902C與902D的線圖案902D偏移達距離DOFF5 。在一些實施例中，對於對應製程節點，DOFF5 是相鄰的電源軌條或帶條之間的電源間距PV 的一半，其中DOFF5 = ½PV 。在一些實施例中，能設想出DOFF5 的其他值。
長柱圖案904A至904V被組織成集合906A至906I，對於此，每一集合中的長柱圖案成員：彼此不交疊；具有與第二方向實質上同軸且實質上平行的長軸；相對於彼此在第二方向上偏移；且與線圖案902A至902L中的對應者交疊。長柱圖案904A至904V亦被組織成群組908A至908D等。由群組形成的集合被稱為單元（unit）。每一單元包括F個群組，其中F是正整數。在圖9A中，F=4。在一些實施例中，能設想出F的除4之外的值。關於群組908A至908D等，其：相對於彼此在第一方向上偏移；且各自具有相同數量的長柱圖案。對於群組908A至908D等中的每一者，所述群組中的成員長柱圖案：彼此不交疊；且相對於彼此在第一方向上偏移並對準。
線圖案902A至902L被排列成多個集束（bunch），每一集束包括J個叢集，其中所述叢集相對於彼此在第二方向上偏移，其中J是正整數。每一叢集包括線圖案902A至902L中的K個線圖案，其中K是正整數。在圖9A中，J是4，即J=4，且K是2，即K=2。在一些實施例中，能設想出J的除4之外的值。在一些實施例中，能設想出K的除2之外的值。由線圖案902A至902L形成的叢集包括由線圖案902A與902B形成的叢集、由線圖案902C與902D形成的叢集、由線圖案902E與902F形成的叢集，等等。在圖9A中，集束的實例包括以下：包括由線圖案902A與902B形成的線圖案叢集、由線圖案902C與902D形成的線圖案叢集、由線圖案902E與902F形成的線圖案叢集、及由線圖案902G與902H形成的線圖案叢集的集束；包括由線圖案902C與902D形成的線圖案叢集、由線圖案902E與902F形成的線圖案叢集、由線圖案902G與902H形成的線圖案叢集、及由線圖案902I與902J形成的線圖案叢集的集束；等等。對於由長柱圖案形成的集合906A至906I中的每一者，所述集合中的長柱圖案成員中的每一者與J-1個叢集交疊。因此，在圖9A中，對於由長柱圖案形成的集合906A至906I中的每一者，所述集合中的長柱圖案成員中的每一者與J-1=4-1=3個叢集交疊。此外，對於由長柱圖案形成的集合906A至906I中的每一者，所述集合中的長柱圖案成員中的每一者電性連接至J-2個叢集的成員中的每一者。因此，在圖9A中，對於由長柱圖案形成的集合906A至906I中的每一者，所述集合中的長柱圖案成員中的每一者電性連接至J-2=4-2=2個叢集的成員中的每一者。
在長柱圖案904A至904V與線圖案902A至902P的對應部分交越之處，闡述二種類型的相交點，即功能性相交點（functional intersection）914A及飛越式相交點（flyover intersection）914B。關於將至少部分地根據佈局800A製作的導電線結構，且對於功能性相交點914A，長柱圖案904A至904V中的對應者將經由對應通孔圖案910功能性地連接（電性連接）至下伏線圖案902A至902P中的對應者。關於將至少部分地根據佈局800A製作的導電線結構，且對於飛越式相交點914B，長柱圖案904A至904V中的對應者將不功能性地連接（電性連接）至下伏線圖案902A至902P中的對應者，乃因在飛越式相交點914B處不存在通孔圖案910。
對於線圖案902A至902P中的每一者的參考部分912A至912B等，與參考部分交疊的長柱圖案的數目Q1大於電性連接至所述參考部分（或以功能性相交點而非飛越式相交點的形式與所述參考部分相交）的長柱圖案的第二數目Q2。在圖9A中，Q2=Q1-1。在一些實施例中，能設想出Q2與Q1之間的其他關係。
作為實例，考量線圖案902C及902D中的每一者的參考部分912B。長柱圖案904C、904H、904K及904M與線圖案902C及902D的參考部分912B交疊。在所述實例中，與線圖案902C及902D中的每一者的參考部分912B交疊的長柱圖案904A至904V的第一數目是4，即Q1=4。在長柱圖案中的交疊的長柱圖案中，長柱圖案904C、904H及904M以功能性相交點914A的形式與線圖案902C及902D的參考部分912B交疊。相較之下，長柱圖案904K以飛越式相交點914B的形式與線圖案902C及902D的參考部分912B交疊。因此，在所述實例中，與線圖案902C及902D中的每一者的參考部分912B電性連接的長柱圖案的第二數目是3，即Q2=3，使得(Q2=3) ＜ (Q1=4)。此外，在所述實例中，單元中群組的數目F是Q1，其中F=Q1=4，且使得Q2=F-1=3。
圖9B是根據本發明至少一個實施例的積體電路結構的導電線結構900B的剖視圖。在一些實施例中，所述積體電路結構是圖7所示積體電路結構700。在一些實施例中，導電線結構900B是至少部分地根據圖9A所示佈局900A而製作。
在圖9B中，導電線結構900B包括：線902G’、902H’、902I’及902J’；通孔910’；以及長柱904S’。線902G’、902H’、902I’及902J’是導電的，且對應於圖9A所示線圖案902G’、902H’、902I’及902J’。通孔910’是導電的，且對應於圖9A所示通孔圖案910。長柱904S’是導電的，且對應於圖9A所示長柱圖案904S。
使用連接式長柱對配置（例如圖9A所示佈局900A）的優點包括以下中的至少一者：在不負面地影響例如可佈線性等的情況下使網格更穩健（與例如根據另一種方法的簡單帶條配置形成對比）；在不負面地影響例如可佈線性等的情況下使電遷移敏感性降低（與例如根據另一種方法的簡單帶條配置形成對比）；適用於/適合於任何金屬化層；等等。
圖10A是根據一些實施例產生積體電路結構的佈局的方法1000A的流程圖。在一些實施例中，方法1000A用於產生積體電路結構的修整式閘極區（trimmed-gates region）的佈局圖的實例。
在圖10A中，方法1000A的流程圖包括方塊1002至1012。方塊1002（其包括方塊1004至1006）、1008或1010中的至少一者由電腦的處理器執行。所述處理器的實例是圖11（以下論述）所示處理器1102。所述電腦的實例是圖11（以下論述）所示電子設計自動化（EDA）系統1100。在一些實施例中，方塊1002至1010中的每一者由電腦的處理器執行。在一些實施例中，由方法1000A產生的佈局儲存於非暫時性電腦可讀取媒體上。所述非暫時性電腦可讀取媒體的實例是圖11（以下論述）所示佈局1107。
在方塊1002處，產生由長柱圖案形成的第一集合及對應的第二集合。由長柱圖案形成的第一集合及第二集合的實例是圖8A所示由長柱圖案804A至804B形成的第一集合802以及圖8A所示對應的由長柱圖案808A至808B形成的第二集合806。此類長柱圖案：彼此不交疊；且與第一方向實質上同軸並實質上平行。第一集合相對於第二集合在與第一方向正交的第二方向上偏移。自方塊1002，流程繼續進行至方塊1004。
在方塊1004處，產生由短柱圖案形成的第三集合。由短柱圖案形成的第三集合的實例是圖8A所示由短柱圖案820A至820D形成的集合818。此類短柱圖案：彼此不交疊；沿與第二方向實質上平行的長軸排列；與第一集合及第二集合中的對應長柱圖案交疊；且被組織成多個群組。此種群組的實例是圖8A所示群組822A至822B。每一此種群組具有第一數量的短柱圖案。在圖8A所示實例中，第一數量Q822 是2，其中Q822 =2。在一些實施例中，能設想出Q822 的其他值，其中Q822 是正整數且Q822 ＞ 2。
同樣，方塊1004包括方塊1004至1006。在方塊1004內，流程繼續進行至方塊1006。在方塊1006處，將第三集合中的成員排列成使第一集合及第二集合中的每一者中的每一長柱圖案與第二數量的對應短柱圖案交疊且電性連接至所述第二數量的對應短柱圖案。在圖8A所示實例中，第二數量Q818 是3，其中Q818 =3，且其中Q818 大於Q822 使得其中Q822 ＜ Q818 。自方塊1006，流程繼續進行至方塊1008。
在方塊1008處，將第三集合中的成員排列成使得每一群組中的每一短柱圖案與第一集合中的長柱圖案中的對應一者及第二集合中的長柱圖案中的對應一者交疊且電性連接至第一集合中的長柱圖案中的所述對應一者及第二集合中的長柱圖案中的所述對應一者。在圖8A所示實例中，例如，長柱圖案804B經由對應通孔圖案830與短柱圖案820A至820D交疊。自方塊1008，流程退出方塊1004並繼續進行至方塊1010。
在方塊1010處，產生第一通孔圖案，此包括將所述第一通孔圖案排列成將第三集合中的短柱圖案與第一集合中及第二集合中的長柱圖案中的對應者電性連接。在圖8A所示實例中，例如，通孔圖案830將長柱圖案804B電性連接至短柱圖案820A至820D。自方塊1010，流程繼續進行至方塊1012。在方塊1012處，基於佈局，進行以下中的至少一者：（A）製作一或多個半導體罩幕（參見圖12，以下論述），或（B）製作初期（inchoate）半導體積體電路的層中的至少一個組件（同樣，參見圖12，以下論述）。
圖10B是根據本發明至少一個實施例使佈局中的積體電路結構的至少一個柱移位的方法1000B的高階過程流程。
在圖10B中，方法1000B的流程圖包括方塊1022至1042。方塊1022至1040中的至少一者由電腦的處理器執行。所述處理器的實例是圖11（以下論述）所示處理器1102。所述電腦的實例是圖11（以下論述）所示電子設計自動化（EDA）系統1100。在一些實施例中，方塊1022至1040中的每一者由電腦的處理器執行。在一些實施例中，由方法1000B產生的佈局儲存於非暫時性電腦可讀取媒體上。所述非暫時性電腦可讀取媒體的實例是儲存於圖11（以下論述）所示記憶體1104中的佈局1107。
在方塊1022處，對層Mn 中的導電段執行IR壓降分析。對於方塊1022的IR壓降分析，嘗試使用帶條，其中帶條是長於長柱的導電線（其中長柱的長度與以上所論述的布萊希長度LBlech 有關）。對於方塊1022，假定帶條所展現出的IR壓降滿足（即，小於或等於）對應的最大參考值。自方塊1022，流程繼續進行至方塊1024，在方塊1024中，判斷Mn 層中的一或多個帶條中的任一者中是否存在電遷移問題。在一些實施例中，判斷是否存在電遷移問題是基於測試資料、正考量導體的晶粒結構的細節、形成正考量導體所使用的金屬沈積製程等。
若方塊1024的結果是否定，則過程流程繼續進行至方塊1026，在方塊1026中，將帶條用至佈局中，進而得到佈局。在一些實施例中，帶條是長於長柱的導電線（其中長柱的長度與以上所論述的布萊希長度LBlech 有關）。自方塊1026，過程流程接著繼續進行至方塊1042，在方塊1042中，基於佈局，進行以下中的至少一者：（A）製作一或多個半導體罩幕（參見圖12，以下論述），或（B）製作初期半導體積體電路的層中的至少一個組件（同樣，參見圖12，以下論述）。
若方塊1024的結果是肯定，即，確定佈局中存在電遷移問題，則過程流程繼續進行至方塊1028。在方塊1028處，嘗試使用短柱。方塊1028的執行使得短柱替代具有電遷移問題的對應帶條被插入至佈局中。短柱的實例是圖13A（以下論述）所示短柱1302及1304。過程流程接著繼續進行至方塊1030，在方塊1030中，判斷短柱（其是在方塊1028處作為對應帶條的替代品被引入）所展現出的IR壓降相對於對應帶條的IR壓降而言是否已劣化超出對應臨限值。若方塊1030的結果是否定，則過程流程繼續進行至方塊1032，在方塊1032中，使用所述短柱（參見方塊1028），進而得到佈局。在方塊1032處，所述短柱是在不必使所述短柱中的一或多者的軌道對準位置（track-aligned position）移位的情況下使用，以使得所述短柱保持同軌道對準（對於移位，例如，參見圖15所示1514，以下論述）。自方塊1032，過程流程接著繼續進行至方塊1042（以上論述）。
若方塊1030的結果是肯定，則過程流程繼續進行至方塊1034，以嘗試以簡單配對配置（simple pairing configuration）來使用長柱。方塊1034的執行使得長柱替代在方塊1024中被確定為具有電遷移問題的對應帶條而以簡單配對配置被插入至佈局中。在長柱的簡單配對配置中，在第一對長柱的兩個成員之間形成直接電連接（對內連接），但在第一對長柱與第二對長柱之間未形成直接電連接。
自方塊1034，過程流程接著繼續進行至方塊1036，在方塊1036中，判斷長柱（其是在方塊1034處作為對應帶條的替代品被引入）的簡單配對配置所展現出的IR壓降相對於對應帶條的IR壓降而言是否已劣化超出對應臨限值。若方塊1036的結果是否定，則過程流程繼續進行至方塊1038，在方塊1038中，使用長柱的簡單配對配置，進而得到佈局。自方塊1038，過程流程接著繼續進行至方塊1042（以上論述）。
若方塊1036的結果是肯定，則過程流程繼續進行至方塊1040，以使用連接式長柱對配置，進而得到佈局。在長柱的連接式長柱對配置中，形成對內連接且形成對間連接。具有對內連接及對間連接的第一對長柱圖案的實例是圖8A所示的成對的長柱圖案804B與長柱圖案808A，其：藉由短柱圖案820A及820B以及對應通孔圖案830進行對內連接；且此對中的成員長柱圖案804B藉由短柱圖案820C及820D以及對應通孔圖案830被對間連接至長柱圖案808B，其中長柱圖案808B是第二對中的成員。具有對內連接及對間連接的第一對長柱圖案的另一實例是圖9A所示的成對的長柱圖案904F與長柱圖案904P，其：藉由線圖案902E、902F、902I及902J以及對應通孔圖案910被對內連接；且藉由線圖案902E、902F、902I及902J以及對應通孔圖案910被對間連接至至少長柱圖案904A及904K，其中長柱圖案904A及904K是第二對中的成員。在圖9A中，所述第二對包含於由長柱圖案形成的對應的第二群組中，所述第二群組不僅包括長柱圖案904A及904K而且包括長柱圖案904U。在一些實施例中，所述第二群組更包括與長柱圖案904A、904K及904U垂直對準的其他對應長柱圖案，其中所述其他對應長柱圖案未顯示於圖9A中而是由圖9A的頂部及底部處的橢圓暗示。在一些實施例中，所述第一對包含於對應的第一群組中，所述第一群組更包括與長柱圖案904F及904P垂直對準的其他對應長柱圖案，其中所述其他對應長柱圖案未顯示於圖9A中而是由圖9A的頂部及底部處的橢圓暗示。自方塊1040，過程流程接著繼續進行至方塊1042（以上論述）。
圖11是根據本發明至少一個實施例的電子設計自動化（EDA）系統1100的方塊圖。
在一些實施例中，電子設計自動化系統1100包括APR系統。根據一些實施例，例如使用電子設計自動化系統1100來實作圖6及圖10A及圖10B所示流程圖的方法。
在一些實施例中，電子設計自動化系統1100是包括硬體處理器1102及非暫時性電腦可讀取儲存媒體1104的通用計算裝置。除其他形式之外，儲存媒體1104編碼有（即，儲存）電腦程式碼1106（即，可執行指令的集合）。硬體處理器1102對指令1106的執行（至少部分地）表示用於實作例如根據一或多個圖6及圖10A及圖10B實施例所示方法（在下文中稱為所述過程及/或方法）的一部分或全部的電子設計自動化工具。
處理器1102經由匯流排1108電性耦合至電腦可讀取儲存媒體1104。處理器1102亦藉由匯流排1108電性耦合至輸入/輸出（input/output，I/O）介面1110。網路介面1112亦經由匯流排1108電性耦合至處理器1102。網路介面1112連接至網路1114，以使得處理器1102及電腦可讀取儲存媒體1104能夠經由網路1114連接至外部元件。處理器1102被配置成執行編碼於電腦可讀取儲存媒體1104中的電腦程式碼1106，以使系統1100能夠用於執行所述過程及/或方法的一部分或全部。電腦可讀取儲存媒體1104亦包括根據所述過程及/或方法的一部分或全部而產生的一或多個佈局1107。在一或多個實施例中，處理器1102是中央處理單元（central processing unit，CPU）、多處理器（multi-processor）、分佈式處理系統、應用專用積體電路（application specific integrated circuit，ASIC）及/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1104是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統（或者設備或裝置）。舉例而言，電腦可讀取儲存媒體1104包括半導體或固態記憶體、磁帶、可抽換式電腦磁片、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、硬式磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1104包括唯讀光碟記憶體（compact disk-read only memory，CD-ROM）、光碟讀/寫機（compact disk-read/write，CD-R/W）及/或數位視訊光碟（digital video disc，DVD）。
在一或多個實施例中，儲存媒體1104儲存被配置成使系統1100能夠用於執行所述過程及/或方法的一部分或全部的電腦程式碼1106（其中此種執行（至少部分地）表示電子設計自動化工具）。在一或多個實施例中，儲存媒體1104亦儲存有助於執行所述過程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1104儲存標準胞元庫（圖中未顯示）。
電子設計自動化系統1100包括輸入/輸出介面1110。輸入/輸出介面1110耦合至外部電路系統。在一或多個實施例中，輸入/輸出介面1110包括用於向處理器1102傳送資訊及命令的鍵盤、小鍵盤（keypad）、滑鼠、軌跡球（trackball）、軌跡墊（trackpad）、觸控螢幕、及/或遊標方向鍵。
同樣，電子設計自動化系統1100包括網路介面1112。網路介面1112包括例如藍芽（BLUETOOTH）、無線保真（WIFI）、全球互通微波存取（WIMAX）、通用封包無線電服務（GPRS）、或寬頻分碼多重存取（WCDMA）等無線網路介面；或者例如乙太網路（ETHERNET）、通用串列匯流排（USB）、或電氣及電子工程師學會-1364（IEEE-1364）標準等有線網路介面。在一或多個實施例中，在二或更多個系統1100中實作所述過程及/或方法的一部分或全部。
系統1100被配置成經由輸入/輸出介面1110接收資訊。經由輸入/輸出介面1110接收的資訊包括用於由處理器1102進行處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。所述資訊經由匯流排1108被傳輸至處理器1102。電子設計自動化系統1100被配置成經由輸入/輸出介面1110接收與使用者介面（user interface，UI）有關的資訊。所述資訊作為使用者介面（UI）1142儲存於電腦可讀取媒體1104中。
在一些實施例中，所述過程及/或方法的一部分或全部被實作為用於由處理器執行的獨立軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實作為是附加軟體應用一部分的軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實作為軟體應用的外掛（plug-in）。在一些實施例中，所述過程及/或方法中的至少一者被實作為是電子設計自動化工具一部分的軟體應用。在一些實施例中，所述過程及/或方法的一部分或全部被實作為由電子設計自動化系統1100使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司（CADENCE DESIGN SYSTEMS, Inc.）購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生佈局。
在一些實施例中，所述過程被達成為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可抽換式及/或內部/內建式（built-in）儲存器或記憶體單元，例如光碟（例如，數位視訊光碟）、磁碟（例如，硬碟）、半導體記憶體（例如，唯讀記憶體、隨機存取記憶體、記憶卡（memory））等中的一或多者。
圖12是根據本發明至少一個實施例的積體電路（IC）製造系統1200及與其相關聯的積體電路（IC）製造流程的方塊圖。
在圖12中，積體電路製造系統1200包括例如設計機構（design house）1220、罩幕機構（mask house）1230、及積體電路製造商/製作廠（「fabricator，fab」）1240等實體，所述實體在與製造積體電路裝置1260有關的設計、開發及製造循環及/或服務中彼此進行交互。系統1200中的各實體藉由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路（intranet）及網際網路（Internet）。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互，並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構1220、罩幕機構1230、及積體電路製作廠1240中的二或更多者由單一較大的公司擁有。在一些實施例中，設計機構1220、罩幕機構1230、及積體電路製作廠1240中的二或更多者同時存在於公用設施中且使用公用資源。
設計機構（或設計團隊）1220產生積體電路設計佈局1222。積體電路設計佈局1222包括為積體電路裝置1260設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的積體電路裝置1260的各種組件的由金屬層、氧化物層或半導體層形成的圖案。各種層進行組合以形成各種積體電路特徵。舉例而言，積體電路設計佈局1222的一部分包括欲形成於半導體基底（例如，矽晶圓）中的例如主動區（active region）、閘電極、源極及汲極、層間內連線的金屬線或通孔、以及結合墊（bonding pad）的開口等各種積體電路特徵、以及設置於所述半導體基底上的各種材料層。設計機構1220實作恰當的設計程序以形成積體電路設計佈局1222。所述設計程序包括邏輯設計、實體設計、或放置與佈線中的一或多者。在具有幾何圖案資訊的一或多個資料檔案中呈現積體電路設計佈局1222。舉例而言，可以圖形資料庫系統II檔案格式或設計框架II（Design Framework II，DFII）檔案格式來表達積體電路設計佈局1222。
罩幕機構1230包括資料準備（data preparation）1232及罩幕製作（mask fabrication）1234。罩幕機構1230使用積體電路設計佈局1222來製造欲用於根據積體電路設計佈局1222製作積體電路裝置1260的各種層的一或多個罩幕。罩幕機構1230執行罩幕資料準備1232，其中積體電路設計佈局1222被轉譯成代表性資料檔案（「representative data file，RDF」）。罩幕資料準備1232向罩幕製作1234提供代表性資料檔案。罩幕製作1234包括罩幕寫入器（mask writer）。罩幕寫入器將代表性資料檔案轉換成基底（例如罩幕（罩版（reticle））或半導體晶圓）上的影像。所述設計佈局由罩幕資料準備1232進行操縱以符合罩幕寫入器的特定特性及/或積體電路製作廠1240的要求。在圖12中，罩幕資料準備1232及罩幕製作1234被說明為單獨的元件。在一些實施例中，罩幕資料準備1232及罩幕製作1234可被籠統地稱作罩幕資料準備。
在一些實施例中，罩幕資料準備1232包括光學近接校正（optical proximity correction，OPC），以使用微影增強技術（lithography enhancement technique）來補償例如可自繞射（diffraction）、干涉（interference）、其他製程效應等引起的影像誤差（image error）。光學近接校正會對積體電路設計佈局1222進行調整。在一些實施例中，罩幕資料準備1232更包括解析度增強技術（resolution enhancement technique，RET），例如離軸照明（off-axis illumination）、亞解析度輔助特徵（sub-resolution assist feature）、相移罩幕（phase-shifting mask）、其他適合的技術等、或其組合。在一些實施例中，亦使用將光學近接校正作為逆向成像問題進行處理的逆向微影技術（inverse lithography technology，ILT）。
在一些實施例中，罩幕資料準備1232包括罩幕規則檢查（mask rule checker，MRC），所述罩幕規則檢查以含有某些幾何約束條件及/或連接性約束條件的罩幕創建規則（mask creation rule）集合來檢查已歷經光學近接校正中的各過程的積體電路設計佈局，以確保具有足夠的容限（margin），進而考量到半導體製造製程中的可變性（variablity）等。在一些實施例中，罩幕規則檢查修改積體電路設計佈局以補償罩幕製作1234期間的限制，此可解除由光學近接校正執行的修改的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備1232包括微影製程檢查（lithography process checking，LPC），所述微影製程檢查對將由積體電路製作廠1240實作的加工進行模擬以製作積體電路裝置1260。微影製程檢查基於積體電路設計佈局1222來模擬此加工，以創建模擬製造的裝置（例如，積體電路裝置1260）。微影製程檢查模擬中的加工參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數、及/或製造製程的其他態樣。微影製程檢查將各種因數考量在內，例如空中影像對比（aerial image contrast）、焦深（「depth of focus，DOF」）、罩幕誤差增強因數（「mask error enhancement factor，MEEF」）、其他適合的因數等、或其組合。在一些實施例中，在已藉由微影製程檢查而創建模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行光學近接校正及/或罩幕規則檢查以進一步完善積體電路設計佈局1222。
應理解，為清晰起見，對以上對罩幕資料準備1232的說明進行了簡化。在一些實施例中，資料準備1232包括例如邏輯運算（logic operation，LOP）等附加特徵，以根據製造規則來修改積體電路設計佈局。另外，在資料準備1232期間應用於積體電路設計佈局1222的過程可以各種不同的次序來執行。
在罩幕資料準備1232之後及在罩幕製作1234期間，基於經修改積體電路設計佈局來製作罩幕或由罩幕形成的群組。在一些實施例中，使用電子束（electron-beam，e-beam）或多重電子束機制、基於經修改電路設計佈局在罩幕（光罩或罩版）上形成圖案。所述罩幕可以各種技術形成。在一些實施例中，所述罩幕是使用二元技術（binary technology）來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層（例如，光阻）曝光的輻射束（例如，紫外光（ultraviolet，UV）束）被不透明區遮擋且透射穿過透明區。在一個實例中，二元罩幕（binary mask）包括透明基底（例如，熔融石英（fused quartz））及塗佈於所述罩幕的不透明區中的不透明材料（例如，鉻）。在另一實例中，罩幕是使用相移技術來形成。在相移罩幕（phase shift mask，PSM）中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差（phase difference）以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕（attenuated PSM）或交替式相移罩幕。藉由罩幕製作1234產生的罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓中形成各種摻雜區的離子植入製程（ion implantation process）中、在半導體晶圓中形成各種蝕刻區的蝕刻製程（etching process）中、及/或其他適合的製程中。
積體電路製作廠1240是包括用於製作各種不同積體電路產品的一或多個製造設施的積體電路製作企業。在一些實施例中，積體電路製作廠1240是半導體代工廠（foundry）。舉例而言，可存在一種用於多個積體電路產品的前端製作（生產線前端（front-end-of-line，FEOL）製作）的製造設施，同時第二種製造設施可提供用於積體電路產品的內連及封裝的後端製作（生產線後端（back-end-of-line，BEOL）製作），且第三種製造設施可提供其他代工業務服務。
積體電路製作廠1240使用由罩幕機構1230製作的罩幕（或多個罩幕）來製作積體電路裝置1260。因此，積體電路製作廠1240至少間接地使用積體電路設計佈局1222來製作積體電路裝置1260。在一些實施例中，積體電路製作廠1240使用所述罩幕（或多個罩幕）來製作半導體晶圓1242以形成積體電路裝置1260。半導體晶圓1242包括矽基底、或上面形成有材料層的其他恰當的基底。半導體晶圓更包括（在後續製造步驟處形成的）各種摻雜區、介電特徵、多級內連線（multi-level interconnect）等中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第20150278429號、於2014年2月6日公開的美國預先授權公開案第20140040838號、及於2007年8月21日獲得授權的美國專利第7,260,442號中能找到與積體電路（IC）製造系統（例如，圖12所示系統1200）及與其相關聯的積體電路製造流程有關的細節，所述美國專利及美國預先授權公開案中的每一者的全文併入本案供參考。
圖13A及圖13B是根據本發明至少一個實施例的積體電路結構的經移位柱的一部分的佈局圖。
在圖13A中，積體電路中的導電線結構包括相對於網格排列的第一線段1302、第二線段1304、第三線段1306及第四線段1308。所述網格包括與第一方向平行的軌道1a至7a及與第二方向平行的軌道1b至17b，第二方向實質上垂直於第一方向。在圖13A中，第一方向是垂直的，且第二方向是水平的。在一些實施例中，第一方向及第二方向是除對應的垂直方向及水平方向之外的方向。
第一線段1302及第二線段1304：導電；彼此不交疊；且具有與第一方向實質上平行的長軸。第三線段1306及第四線段1308：導電；彼此不交疊；具有與第二方向實質上平行的長軸，第二方向正交於第一方向；且與對應的第一線段1302及第二線段1304交疊。第二線段1304及第四線段1308相對於對應的第一線段1302及第三線段1306在第二方向上偏移。第一線段1302及第二線段1304與軌道4a同軸。第三線段1306及第四線段1308與對應的軌道4b及14b同軸。在一些實施例中，線段1302至1308是短柱。
在圖13A中，第一線段1302及第二線段1304沿軌道4a實質上對準。如軌道4a上的符號X所示，第一線段1302與第二線段1304之間的垂直分隔小於垂直相鄰的同軌道/同軸線段之間的設計規則允許最小偏移（design-rule-permitted minimum offset）MINCOAX ，進而使得圖13A不符合設計規則。在一些實施例中，設計規則的目的是確保垂直分隔大至足以在第一線段1302與第二線段1304之間容置最小長度導電段。
如圖13B中所示，為增加垂直相鄰的同軌道/同軸線段之間的垂直分隔，使第二線段1304相對於第一線段1302在第二方向上移位達移位量Δ，以使得第二線段1304與軌道5a對準。在圖13B中，移位量Δ是單軌道寬度。在一些實施例中，移位量Δ是單軌道寬度的倍數。在一些實施例中，具有量Δ（delta）的偏移等於軌道1a至7a中的相鄰者之間的偏移。所得的沿軌道5a的垂直分隔等於或大於垂直相鄰的同軌道/同軸線段之間的設計規則允許最小偏移MINCOAX ，以使得圖13B符合設計規則。在圖13B中，第二線段1304被向右移位。在一些實施例中，第二線段1304被向左移位。
在一些實施例中，圖13A所示導電線結構包括第五線段（圖中未繪示）及第六線段（圖中未繪示），所述第五線段及第六線段相對於網格被排列成使得：第五線段亦沿軌道4a對準；第六線段沿軌道24b（圖中未顯示）實質上對準；第五線段與第六線段類似於第一線段1302及第二線段1304與對應的第三線段1306及第四線段1308交疊的方式而交疊；第二線段1304與第五線段之間的垂直分隔小於垂直相鄰的同軌道/同軸線段之間的設計規則允許偏移MINCOAX 。因此，在一些實施例中，類似於圖13B中使第二線段1304及第四線段1308移位的方式來使第五線段及第六線段移位，以使得第五線段相對於第二線段1304在第一方向上被移位達移位量Δ，進而使得第五線段（同樣，圖中未顯示）變得與軌道6a對準。在一些實施例中，與圖13B中使第二線段1304及第四線段1308移位的方式形成對比，不使第五線段及第六線段相對於第一線段1302移位，乃因第二線段1304及第四線段1308相對於第一線段1302的移位不僅沿軌道5a達成（垂直相鄰的同軌道/同軸線段之間的）充足垂直分隔，而且沿軌道4a達成充足垂直間隔（此後一者是在第一線段1302與第五線段之間）。
因此，圖13B的優點是：併入有此種柱移位的佈局對佈線資源的消耗降低，使得併入有導電線結構的佈局更密集。在一些實施例中，軌道4a的位於第一線段1302下面的部分（其在圖13A中原本被第二線段1304佔據）用於訊號佈線。在一些實施例中，相對於電源間距而言，併入有此種導電線結構的佈局的更密集之處在於第一參考線存在二或更多個實例。在一些實施例中，電源間距是具有第一參考電壓的電壓位準的線段與具有第二參考電壓的電壓位準的線段之間的距離。在一些實施例中，第一參考電壓是VDD，且第二參考電壓是VSS。
圖14A及圖14B是根據本發明至少一個實施例的積體電路結構的兩個經移位柱的一部分的佈局圖。
圖14A至圖14B是圖13至圖13B的變型，使得圖14A至圖14B更包括第五線段1410及第六線段1412，第五線段1410及第六線段1412：是導電的；彼此不交疊；具有與第一方向實質上平行的長軸；且與對應的第三線段及第四線段交疊。第五線段及第六線段相對於對應的第一線段及第二線段在第二方向上偏移。第六線段相對於第五線段在第一方向上偏移達量Δ。在其中線段1302至1308是短柱的一些實施例中，線段1410及1412亦是短柱。
所述導電線結構及用於產生此種導電線結構的佈局的方法出現於給定半導體技術的製程節點的背景中。在一些實施例中，具有量Δ的偏移等於製程節點的多晶體間距。
在一些實施例中，第一線段及第二線段是長柱。在一些實施例中，第三線段及第四線段是長柱。在一些實施例中，第一線段至第四線段是長柱。在一些實施例中，為長柱的線段具有小於或等於預定長度LLimit 的長度LL ，其中LL ≤ LLimit 。在一些實施例中， LLimit 實質上等於但不大於布萊希長度LBlech ，其中LLimit ≈ LBlech 且LLimit ≤ LBlech 。應注意，LBlech 表示下面實質上不發生電遷移的導體的長度。在一些實施例中，LLimit 是除布萊希長度LBlech 之外的長度。
在一些實施例中，第一線段及第二線段是短柱。在一些實施例中，第三線段及第四線段是短柱。在一些實施例中，第一線段至第四線段是短柱。在一些實施例中，為短柱的線段具有小於預定長度LLimit 的長度LS ，其中LS ＜ LLimit 。
圖15是根據本發明至少一個實施例使佈局中的積體電路結構的至少一個柱移位的方法1500的高階過程流程。
在圖15中，方法1500的流程圖包括方塊1502至1518。方塊1502至1516中的至少一者由電腦的處理器執行。所述處理器的實例是圖11（以上論述）所示處理器1102。所述電腦的實例是圖11（以上論述）所示電子設計自動化（EDA）系統1100。在一些實施例中，方塊中的每一者由電腦的處理器執行。在一些實施例中，由方法1500產生的佈局儲存於非暫時性電腦可讀取媒體上。所述非暫時性電腦可讀取媒體的實例是儲存於圖11（以上論述）所示記憶體1104中的佈局1107。
在方塊1502處，對層Mn 中的導電段執行IR壓降分析。假定在方塊1502中Mn 層中的導電段滿足IR壓降分析，則過程流程接著繼續進行至方塊1504，在方塊1504中，判斷Mn 層中的一或多個帶條中的任一者中是否存在電遷移問題。若方塊1504的結果是否定，則過程流程繼續進行至方塊1506，在方塊1506中，將帶條用至佈局中，進而得到佈局。在一些實施例中，帶條是長於長柱的導電線（其中長柱的長度與以上所論述的布萊希長度LBlech 有關）。自方塊1506，過程流程接著繼續進行至方塊1518，在方塊1518中，基於佈局，進行以下中的至少一者：（A）製作一或多個半導體罩幕（參見圖12，以上論述），或（B）製作初期半導體積體電路的層中的至少一個組件（同樣，參見圖12，以上論述）。
若方塊1504的結果是肯定，即，確定佈局中存在電遷移問題，則過程流程繼續進行至方塊1508，以嘗試使用短柱。方塊1508的執行使得短柱替代具有電遷移問題的對應帶條被插入至佈局中。短柱的實例是圖13A所示短柱1302及1304。過程流程接著繼續進行至方塊1510，在方塊1510中，判斷積體電路結構的兩個給定柱之間是否存在不足以適應最小長度金屬段的垂直分隔。若方塊1510的結果是否定，則過程流程繼續進行至方塊1512，在方塊1512中，在不使位置/軌道對準移位的情況下使用柱，進而得到使得所述兩個給定柱保持同軌道對準的佈局。自方塊1512，過程流程接著繼續進行至方塊1518（以上論述）。
若方塊1510的結果是肯定，則過程流程繼續進行至方塊1514，在方塊1514中，使柱位置在與被確定為空間不充足的方向垂直的方向上移位一個軌道。過程流程接著繼續進行至方塊1516，在方塊1516中，使用經移位柱，進而得到佈局。自方塊1516，過程流程接著繼續進行至方塊1518（以上論述）。
本發明實施例的態樣是有關於一種積體電路結構，包括：電源軌條，位於電源軌條層級處且在電源軌條方向上定向；以及多個第一金屬段，位於所述電源軌條層級上方的第一金屬層級處，所述多個第一金屬段在與所述電源軌條方向垂直的第一金屬層級方向上定向。所述積體電路結構更包括位於所述電源軌條層級與所述第一金屬層級之間的多個第一通孔，所述多個第一通孔中的每一第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述電源軌條交疊的位置處。所述積體電路結構更包括位於所述第一金屬層級上方的第二金屬層級處的第二金屬段，所述第二金屬段與所述電源軌條交疊且在所述電源軌條方向上定向。所述積體電路結構更包括：多個第二通孔，位於所述第一金屬層級與所述第二金屬層級之間，所述多個第二通孔中的每一第二通孔位於所述多個第一通孔中的對應第一通孔上方的位置處；以及電源條帶，位於所述第二金屬層級上方的電源條帶層級處。所述積體電路結構被配置成將所述電源條帶電性連接至所述電源軌條；所述多個第一金屬段中的每一第一金屬段具有與所述第一金屬層級的預定最小寬度對應的寬度，且所述電源條帶具有較所述電源條帶層級的預定最小寬度大的寬度。
關於本發明實施例的所述態樣，所述電源條帶是在所述第一金屬層級方向上定向的多個電源條帶中的一個電源條帶，且所述積體電路結構更包括：多個第三金屬段，位於所述第二金屬層級上方的第三金屬層級處，所述多個第三金屬段在所述第一金屬層級方向上定向；多個第三通孔，位於所述第二金屬層級與所述第三金屬層級之間，所述多個第三通孔中的每一第三通孔位於所述多個第三金屬段中的第三金屬段與所述電源軌條交疊的位置處；多個第四金屬段，位於所述第三金屬層級上方及所述電源條帶層級下方的第四金屬層級處，所述多個第四金屬段在所述電源軌條方向上定向；多個第四通孔，位於所述第三金屬層級與所述第四金屬層級之間，所述多個第四通孔中的每一第四通孔位於所述多個第三通孔中的對應第三通孔上方的位置處；以及多個第五通孔，位於所述第四金屬層級與所述電源條帶層級之間，所述多個第五通孔中的每一第五通孔位於所述多個電源條帶中的電源條帶與所述多個第四金屬段中的對應第四金屬段交疊的位置處。所述多個第三金屬段中的每一第三金屬段具有與所述第三金屬層級的預定最小寬度對應的寬度。所述多個第四金屬段中的每一第四金屬段具有與所述第四金屬層級的預定最小寬度對應的寬度。
關於本發明實施例的所述態樣，所述多個第一金屬段包括：相交替的由成對的第一金屬段形成的第一集合與由成對的第一金屬段形成的第二集合。所述多個第一通孔將所述由成對的第一金屬段形成的第一集合電性連接至所述電源軌條，且不將所述由成對的第一金屬段形成的第二集合電性連接至所述電源軌條。所述第二金屬段是多個第二金屬段中的一個第二金屬段。所述多個第二金屬段中的每一第二金屬段和所述由成對的第一金屬段形成的第一集合中的對應一對與所述電源軌條交疊的所述位置交疊，且不和所述由成對的第一金屬段形成的第二集合與所述電源軌條交疊的所述位置交疊。所述多個第二金屬段中的每一第二金屬段具有與所述第二金屬層級的預定最小寬度對應的寬度。此外，關於本發明實施例的第一態樣，所述由成對的第一金屬段形成的第一集合中及所述由成對的第一金屬段形成的第二集合中的每一對第一金屬段具有第一間距。所述由成對的第一金屬段形成的第一集合中的所述成對的第一金屬段與所述由成對的第一金屬段形成的第二集合中的所述成對的第一金屬段具有第二間距。所述第二間距是所述第一間距的倍數。
關於本發明實施例的所述態樣，所述多個第一通孔中的所述第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述電源軌條交疊的每一所述位置處。所述積體電路結構更包括：多個第三金屬段，位於所述第二金屬層級上方的第三金屬層級處，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合；以及多個第三通孔，所述多個第三通孔中的每一第三通孔位於所述由第三金屬段形成的第一集合中的對應第三金屬段與所述電源軌條交疊的位置處。所述多個第三金屬段中的每一第三金屬段具有與所述第三金屬層級的預定最小寬度對應的寬度。此外，關於本發明實施例的第一態樣，所述第二金屬段是多個第二金屬段中的一個第二金屬段。所述多個第二金屬段中的每一第二金屬段將所述多個第二通孔中的對應第二通孔電性連接至所述多個第三通孔中的對應第三通孔。所述多個第二金屬段中的每一第二金屬段具有與所述第二金屬層級的預定最小寬度對應的寬度。此外，關於本發明實施例的第一態樣，所述第二金屬段將所述多個第二通孔電性連接至所述多個第三通孔。所述第二金屬段具有較所述第二金屬層級的預定最小寬度大的寬度。
本發明實施例的另一態樣是有關於一種積體電路結構，包括：第一電源軌條，位於電源軌條層級處且在電源軌條方向上定向；第二電源軌條，位於所述電源軌條層級處且在所述電源軌條方向上定向；以及第一金屬段，位於所述電源軌條層級上方的金屬段層級處，所述第一金屬段與所述第一電源軌條交疊且在所述電源軌條方向上定向。所述積體電路結構更包括：第二金屬段，位於所述金屬段層級處，所述第二金屬段與所述第二電源軌條交疊且在所述電源軌條方向上定向；多個金屬條帶，位於所述電源軌條層級上方的金屬條帶層級處，所述多個金屬條帶中的每一金屬條帶與所述第一電源軌條及所述第二電源軌條交疊且在與所述電源軌條方向垂直的金屬條帶方向上定向；以及多個金屬短線，位於所述電源軌條層級上方的金屬短線層級處，所述多個金屬短線中的每一金屬短線與所述第一電源軌條或所述第二電源軌條交疊且在所述金屬條帶方向上定向。第一電源條帶位於所述金屬段層級、所述金屬條帶層級及所述金屬短線層級上方的電源條帶層級處，且第二電源條帶位於所述電源條帶層級處。所述積體電路結構更包括多個通孔陣列，所述通孔陣列的數目較金屬層級的總數小1，每一所述通孔陣列包括位於對應相鄰金屬層級的金屬元件交疊的位置處的通孔。所述積體電路結構被配置成將所述第一電源條帶電性連接至所述第一電源軌條且單獨地將所述第二電源條帶電性連接至所述第二電源軌條，所述多個金屬條帶中的每一金屬條帶具有與所述金屬條帶層級的預定最小寬度對應的寬度，所述多個金屬短線中的每一金屬短線具有與所述金屬短線層級的預定最小寬度對應的寬度，且所述第一電源條帶及所述第二電源條帶中的每一者具有較所述電源條帶層級的預定最小寬度大的寬度。
關於本發明實施例的所述另一態樣，所述第一電源條帶是在第一金屬層級方向上定向的多個第一電源條帶中的一個第一電源條帶。所述第二電源條帶是在所述第一金屬層級方向上定向的多個第二電源條帶中的一個第二電源條帶。所述積體電路結構更包括：多個金屬島，位於所述金屬段層級、所述金屬條帶層級及所述金屬短線層級上方以及所述電源條帶層級下方的金屬島層級處，所述多個金屬島在所述電源軌條方向上定向。所述多個金屬島中的每一金屬段具有與所述金屬島層級的預定最小寬度對應的寬度。
關於本發明實施例的所述另一態樣，所述金屬段層級是所述金屬條帶層級上方的層級，且所述金屬短線層級是所述金屬段層級上方的層級。所述多個金屬條帶包括：相交替的由成對的金屬條帶形成的第一集合與由成對的金屬條帶形成的第二集合。所述第一金屬段是多個第一金屬段中的一個第一金屬段。所述多個第一金屬段中的每一第一金屬段和所述由成對的金屬條帶形成的第一集合中的對應一對與所述第一電源軌條交疊的所述位置交疊。所述第二金屬段是多個第二金屬段中的一個第二金屬段。所述多個第二金屬段中的每一第二金屬段和所述由成對的金屬條帶形成的第二集合與所述第二電源軌條交疊的所述位置交疊。所述多個第一金屬段中的每一第一金屬段及所述多個第二金屬段中的每一第二金屬段具有與所述金屬段層級的預定最小寬度對應的寬度。此外，關於本發明實施例的第二態樣，所述由成對的金屬條帶形成的第一集合中及所述由成對的金屬條帶形成的第二集合中的每一對金屬條帶具有第一間距。所述由成對的金屬條帶形成的第一集合中的所述成對的金屬條帶與所述由成對的金屬條帶形成的第二集合中的所述成對的金屬條帶具有第二間距。所述第二間距是所述第一間距的倍數。
關於本發明實施例的所述另一態樣，所述金屬短線層級是所述電源軌條層級上方的層級，所述金屬段層級是所述金屬短線層級上方的層級，且所述金屬條帶層級是所述金屬段層級上方的層級。所述第一金屬段是與所述第一電源軌條交疊的多個第一金屬段中的一個第一金屬段。所述第二金屬段是與所述第二電源軌條交疊的多個第二金屬段中的一個第二金屬段。所述多個第一金屬段中的每一第一金屬段及所述多個第二金屬段中的每一第二金屬段具有與所述金屬段層級的預定最小寬度對應的寬度。所述多個金屬條帶包括：相交替的由金屬條帶形成的第一集合與由金屬條帶形成的第二集合。所述由金屬條帶形成的第一集合中的每一金屬條帶與所述多個第一金屬段中的對應第一金屬段交疊。所述由金屬條帶形成的第二集合中的每一金屬條帶與所述多個第二金屬段中的對應第二金屬段交疊。
關於本發明實施例的所述另一態樣，所述金屬段層級是所述金屬短線層級上方的層級，且所述金屬條帶層級是所述金屬段層級上方的層級。所述多個金屬條帶包括：相交替的由金屬條帶形成的第一集合與由金屬條帶形成的第二集合。所述由金屬條帶形成的第一集合中的每一金屬條帶電性連接至所述第一金屬段。所述由金屬條帶形成的第二集合中的每一金屬條帶電性連接至所述第二金屬段。所述第一金屬段及所述第二金屬段中的每一者與所述多個金屬短線中的多個金屬短線交疊且具有較所述金屬段層級的預定最小寬度寬的寬度。此外，關於本發明實施例的第二態樣，所述第一金屬段或所述第二金屬段與所述多個金屬短線中的所述金屬短線交疊的位置中的每一者對應於所述多個金屬條帶中的金屬條帶與所述第一金屬段或所述第二金屬段交疊的位置。此外，關於本發明實施例的第二態樣，所述多個金屬條帶中的所述金屬條帶與所述第一金屬段或所述第二金屬段交疊的所述位置對應於所述第一金屬段或所述第二金屬段與所述多個金屬短線中的所述金屬短線交疊的所述位置的子集。
本發明實施例的另一態樣是有關於一種形成積體電路結構的方法，包括：在電源軌條層級處形成第一電源軌條及第二電源軌條，所述第一電源軌條及所述第二電源軌條在電源軌條方向上定向；以及在所述電源軌條層級上方的第一金屬層級處形成多個第一金屬段，所述多個第一金屬段在與所述電源軌條方向垂直的第一金屬層級方向上定向，所述多個第一金屬段中的每一第一金屬段與所述第一電源軌條或所述第二電源軌條中的一或二者交疊。所述方法更包括：在所述電源軌條層級與所述第一金屬層級之間形成多個第一通孔，所述多個第一通孔中的每一第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述第一電源軌條或所述第二電源軌條交疊的位置處；以及在所述第一金屬層級上方的第二金屬層級處形成多個第二金屬段，所述多個第二金屬段中的每一第二金屬段在所述電源軌條方向上定向，所述多個第二金屬段中的至少一個第二金屬段與所述第一電源軌條交疊，且所述多個第二金屬段中的至少一個第二金屬段與所述第二電源軌條交疊。所述方法更包括：在所述第一金屬層級與所述第二金屬層級之間形成多個第二通孔，所述多個第二通孔中的每一第二通孔位於所述多個第一通孔中的對應第一通孔上方的位置處；在所述第二金屬層級上方的電源條帶層級處形成第一電源條帶；以及在所述電源條帶層級處形成第二電源條帶。形成所述積體電路結構包括將所述積體電路結構配置成將所述第一電源條帶電性連接至所述第一電源軌條且將所述第二電源條帶電性連接至所述第二電源軌條，形成所述多個第一金屬段包括將所述多個第一金屬段中的每一第一金屬段形成為具有與所述第一金屬層級的預定最小寬度對應的寬度，形成所述第一電源條帶包括將所述第一電源條帶形成為具有較所述電源條帶層級的預定最小寬度大的寬度，且形成所述第二電源條帶包括將所述第二電源條帶形成為具有較所述電源條帶層級的所述預定最小寬度大的所述寬度。
關於本發明實施例的所述另一態樣，所述形成所述多個第一金屬段包括：形成相交替的由成對的第一金屬段形成的第一集合與由成對的第一金屬段形成的第二集合。所述由成對的第一金屬段形成的第一集合中及所述由成對的第一金屬段形成的第二集合中的每一對第一金屬段具有第一間距。所述由成對的第一金屬段形成的第一集合中的所述成對的第一金屬段與所述由成對的第一金屬段形成的第二集合中的所述成對的第一金屬段具有第二間距。所述第二間距是所述第一間距的倍數。所述形成所述多個第二金屬段包括：形成與所述由成對的第一金屬段形成的第一集合及所述第一電源軌條交疊的由第二金屬段形成的第一集合；形成與所述由成對的第一金屬段形成的第二集合及所述第二電源軌條交疊的由第二金屬段形成的第二集合；以及將所述多個第二金屬段中的每一第二金屬段形成為具有與所述第二金屬層級的預定最小寬度對應的寬度。
關於本發明實施例的所述另一態樣，所述形成所述多個第二金屬段包括：形成與所述多個第一金屬段中的對應第一金屬段及所述第一電源軌條交疊的由第二金屬段形成的第一集合；形成與所述多個第一金屬段中的對應第一金屬段及所述第二電源軌條交疊的由第二金屬段形成的第二集合；以及將所述多個第二金屬段中的每一第二金屬段形成為具有與所述第二金屬層級的預定最小寬度對應的寬度。所述形成所述積體電路結構更包括：在所述第二金屬層級上方的第三金屬層級處形成多個第三金屬段，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合。所述形成所述由第三金屬段形成的第一集合包括：形成與所述由第二金屬段形成的第一集合中的對應第二金屬段交疊的第三金屬段。所述形成所述由第三金屬段形成的第二集合包括：形成與所述由第二金屬段形成的第二集合中的對應第二金屬段交疊的第三金屬段。所述形成所述多個第三金屬段包括：將所述多個第三金屬段中的每一第三金屬段形成為具有與所述第三金屬層級的預定最小寬度對應的寬度。
關於本發明實施例的所述另一態樣，所述形成所述多個第一通孔包括：在所述多個第一金屬段中的所述第一金屬段與所述第一電源軌條交疊的每一所述位置處及在所述多個第一金屬段中的所述第一金屬段與所述第二電源軌條交疊的每一所述位置處形成通孔。所述形成所述多個第二金屬段包括：將每一所述第二金屬段形成為與所述多個第一金屬段中的多個第一金屬段交疊且具有較所述第二金屬層級的預定最小寬度寬的寬度。所述形成所述積體電路結構更包括：在緊接地位於所述第二金屬層級上方的第三金屬層級處形成多個第三金屬段，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合。所述形成所述多個第三金屬段包括：將所述多個第三金屬段中的每一第三金屬段形成為與所述第一電源軌條及所述第二電源軌條交疊且具有與所述第三金屬層級的預定最小寬度對應的寬度；以及形成多個第三通孔，所述多個第三通孔將所述由第三金屬段形成的第一集合電性連接至所述多個第二金屬段中與所述第一電源軌條交疊的所述至少一個第二金屬段且將所述由第三金屬段形成的第二集合電性連接至所述多個第二金屬段中與所述第二電源軌條交疊的所述至少一個第二金屬段。
本發明實施例的又一態樣是有關於一種位於積體電路（IC）中的導電線結構，所述導電線結構包括：由長柱形成的第一集合及對應的第二集合；由短柱形成的第三集合；以及第一通孔。所述第一集合及所述第二集合中的每一者中的成員：彼此不交疊；且具有與第一方向實質上同軸並實質上平行的長軸。所述第二集合相對於所述第一集合在第二方向上偏移，所述第二方向正交於所述第一方向。所述由短柱形成的第三集合中的成員：彼此不交疊；具有與所述第二方向實質上平行的長軸；與所述第一集合中及所述第二集合中的對應長柱交疊；且被組織成多個群組。每一群組具有所述第三集合中第一數量的所述短柱。所述第一通孔將所述第三集合中的所述短柱與所述第一集合中及所述第二集合中的所述長柱中的對應者電性連接。所述第三集合的每一群組與由所述第一集合中的所述長柱中的一者與所述第二集合中的所述長柱中的對應一者形成的對應的一對交疊且電性連接於所述對應的一對之間，使得在每一群組中，每一短柱與所述對應的一對交疊且電性連接於所述對應的一對之間。所述第一集合及所述第二集合中的每一者中的每一長柱與所述第三集合中的第二數量的對應短柱交疊且電性連接至所述第二數量的對應短柱。所述第一數量小於所述第二數量。
關於本發明實施例的所述又一態樣，所述第三集合中的成員在所述第一方向上對準。所述導電線結構更包括：由長柱形成的第四集合及對應的第五集合；由短柱形成的第六集合；以及第二通孔。所述第四集合及所述第五集合中的每一者中的成員：彼此不交疊；且具有與所述第一方向實質上同軸並實質上平行的長軸。所述第五集合相對於所述第四集合在所述第二方向上偏移。所述由短柱形成的第六集合中的成員：彼此不交疊；具有與所述第二方向實質上平行的長軸；與所述第四集合中及所述第五集合中的對應長柱交疊；且被組織成多個群組，每一群組具有所述第六集合中所述第一數量的所述短柱。所述第二通孔將所述第六集合中的所述短柱與所述第四集合中及所述第五集合中的所述長柱中的對應者電性連接。所述第四集合及所述第五集合中的每一者中的每一長柱與所述第六集合中所述第二數量的對應短柱交疊且電性連接至所述第二數量的對應短柱。所述第六集合的每一群組中的每一短柱與所述第四集合中的所述長柱中的對應一者及所述第五集合中的所述長柱中的對應一者交疊且電性連接至所述第四集合中的所述長柱中的所述對應一者及所述第五集合中的所述長柱中的所述對應一者。所述第四集合相對於所述第一集合在所述第二方向上偏移達第一距離。所述第五集合相對於所述第二集合在所述第二方向上偏移達所述第一距離。所述第六集合相對於所述第三集合在所述第一方向上偏移達第二距離。
關於本發明實施例的所述又一態樣，所述第二集合相對於所述第一集合在所述第二方向上偏移達第三距離。所述第五集合相對於所述第四集合在所述第二方向上偏移達所述第三距離。所述第三距離小於所述第一距離。所述第一集合中及所述第二集合中的成員位於所述積體電路的M(i)金屬化層中，其中i是非負整數。所述第三集合中的成員位於所述積體電路的M(i+1)金屬化層中。
本發明實施例的再一態樣是有關於一種位於積體電路（IC）中的導電線結構，所述導電線結構包括：線；長柱；以及通孔。關於所述線，其：是導電的；彼此不交疊；且具有與第一方向實質上平行的長軸；並且相對於彼此在第二方向上偏移，所述第二方向正交於所述第一方向。所述長柱被組織成多個集合，其中每一集合中的成員：彼此不交疊；具有與所述第二方向實質上同軸並實質上平行的長軸；相對於彼此在所述第二方向上偏移；且與所述線中的對應者交疊。所述長柱亦被組織成多個群組，其中所述群組：相對於彼此在所述第一方向上偏移；且各自具有相同數量的所述長柱。對於每一群組，所述群組中的成員長柱：彼此不交疊；且相對於彼此在所述第一方向上偏移並對準。所述通孔將所述長柱與所述線中的對應者電性連接。對於所述線中的每一者的參考部分，與所述參考部分交疊的所述長柱的第一數目大於電性連接至所述參考部分的長柱的第二數目。
關於本發明實施例的所述再一態樣，每一集合中的成員在所述第一方向上對準。所述集合相對於彼此在所述第二方向上偏移。所述線被組織成多個集束，每一集束包括J個叢集，每一叢集包括K個線，J及K是正整數。相鄰的叢集相對於彼此在所述第二方向上偏移達第一距離。所述叢集中的每一者中的相鄰的線相對於彼此在所述第二方向上偏移達第二距離，所述第二距離小於所述第一距離。對於所述由長柱形成的集合中的每一者，所述集合中的長柱成員中的每一者與J-1個叢集交疊。對於所述集合中的每一者，所述集合中的長柱成員中的每一者電性連接至J-2個叢集中的成員中的每一者。
關於本發明實施例的所述再一態樣，所述第一集合中的所述線被組織成由所述線形成的第一叢集及第二叢集。所述第一叢集中的相鄰的成員相對於彼此在所述第二方向上偏移達第一距離。所述第二叢集中的相鄰的成員相對於彼此在所述第二方向上偏移達所述第一距離。所述第二叢集中的成員相對於所述第一叢集中的對應成員在所述第二方向上偏移達第二距離。所述第二距離小於所述第一距離。所述第一集合中的成員位於所述積體電路的M(i)金屬化層中，其中i是非負整數；且F個集合中的成員位於所述積體電路的M(i+1)金屬化層中。所述群組的總數是F，F是正整數，且其中：長柱的所述第一數目是F；且長柱的所述第二數目是F-1。
本發明實施例的附加態樣是有關於一種為積體電路（IC）產生導電線結構的佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體上。此種方法包括：產生由長柱圖案形成的第一集合及對應的第二集合；產生由短柱圖案形成的第三集合；以及產生第一通孔圖案。所述產生由長柱圖案形成的第一集合及對應的第二集合包括將所述第一集合及所述第二集合中的每一者中的成員排列成：彼此不交疊；具有與第一方向實質上同軸並實質上平行的長軸；且使所述第二集合相對於所述第一集合在第二方向上偏移，所述第二方向正交於所述第一方向。所述產生由短柱圖案形成的第三集合包括將所述第三集合中的成員排列成：彼此不交疊；具有與所述第二方向實質上平行的長軸；與所述第一集合中及所述第二集合中的對應長柱圖案交疊；且被組織成多個群組，每一群組具有第一數量的所述短柱圖案。所述產生第一通孔圖案包括將所述第一通孔圖案排列成將所述第三集合中的所述短柱圖案與所述第一集合中及所述第二集合中的所述長柱圖案中的對應者電性連接。所述產生第三集合更包括：將所述第三集合中的成員排列成使得所述第三集合的每一群組中的每一短柱圖案與所述第一集合中的所述長柱圖案中的對應一者及所述第二集合中的所述長柱圖案中的對應一者交疊且電性連接至所述第一集合中的所述長柱圖案中的所述對應一者及所述第二集合中的所述長柱圖案中的所述對應一者；將所述第三集合中的成員排列成使得所述第一集合及所述第二集合中的每一者中的每一長柱圖案與第二數量的對應短柱圖案交疊且電性連接至所述第二數量的對應短柱圖案；以及將所述第一數量設定成小於所述第二數量。以下中的至少一者由電腦的處理器執行：所述產生第一集合及對應的第二集合、所述產生第三集合、或所述產生第一通孔圖案。
關於本發明實施例的所述附加態樣，所述方法更包括：基於所述佈局，製作以下中的至少一者：（A）一或多個半導體罩幕，或（B）初期半導體積體電路的層中的至少一個組件。所述產生由短柱圖案形成的第三集合更包括：將所述第三集合中的成員排列成在所述第一方向上對準。
關於本發明實施例的所述附加態樣，所述方法更包括：產生由長柱圖案形成的第四集合及對應的第五集合；產生由短柱圖案形成的第六集合；以及產生第四通孔圖案。所述產生由長柱圖案形成的第四集合及對應的第五集合包括將所述第四集合及所述第五集合中的每一者中的成員排列成：彼此不交疊；具有與第四方向實質上同軸並實質上平行的長軸；且使所述第五集合相對於所述第四集合在第五方向上偏移，所述第五方向正交於所述第四方向。所述產生由短柱圖案形成的第六集合包括將所述第六集合中的成員排列成：彼此不交疊；具有與所述第五方向實質上平行的長軸；與所述第四集合中及所述第五集合中的對應長柱圖案交疊；且被組織成多個群組，每一群組具有所述第六集合中所述第一數量的所述短柱圖案。所述產生第四通孔圖案包括將所述第四通孔圖案排列成：將所述第六集合中的所述短柱圖案與所述第四集合中及所述第五集合中的所述長柱圖案中的對應者電性連接。所述產生第六集合更包括：將所述第六集合中的成員排列成使得所述第四集合及所述第五集合中的每一者中的每一長柱圖案與所述第六集合中所述第二數量的對應短柱圖案交疊且電性連接至所述第二數量的對應短柱圖案；以及將所述第六集合中的成員排列成使得所述第六集合的每一群組中的每一短柱圖案與所述第四集合中的所述長柱圖案中的對應一者及所述第五集合中的所述長柱圖案中的對應一者交疊且電性連接至所述第四集合中的所述長柱圖案中的所述對應一者及所述第五集合中的所述長柱圖案中的所述對應一者。所述產生第四集合及對應的第五集合包括：使所述第四集合相對於所述第一集合在所述第二方向上偏移達第一距離；使所述第五集合相對於所述第二集合在所述第二方向上偏移達所述第一距離。所述產生第六集合又更包括：使所述第六集合相對於所述第三集合在所述第一方向上偏移達第二距離。
關於本發明實施例的所述附加態樣，所述產生第一集合及對應的第二集合包括：使所述第二集合相對於所述第一集合在所述第二方向上偏移達第三距離；以及將所述第三距離設定成小於所述第一距離。所述產生第四集合及對應的第五集合包括：使所述第五集合相對於所述第四集合在所述第二方向上偏移達所述第三距離。所述產生第一集合及對應的第二集合包括：將所述第一集合中及所述第二集合中的成員定位於所述積體電路的M(i)金屬化層中，其中i是非負整數；且所述產生由短柱圖案形成的第三集合更包括：將所述第三集合中的成員定位於所述積體電路的M(i+1)金屬化層中。
本發明實施例的又一態樣是有關於一種位於積體電路（IC）中的導電線結構。所述導電線結構包括第一線段及第二線段，所述第一線段及所述第二線段：是導電的；彼此不交疊；且具有與第一方向實質上平行的長軸。所述導電線結構亦包括第三線段及第四線段，所述第三線段及所述第四線段：是導電的；彼此不交疊；具有與第二方向實質上平行的長軸，所述第二方向正交於所述第一方向；且與對應的第一線段及第二線段交疊。所述第二線段及所述第四線段相對於對應的第一線段及第三線段在所述第二方向上偏移；所述第二線段相對於所述第一線段在所述第一方向上偏移達量Δ；且Δ小於相鄰的同軸線段之間的預定最小偏移MINCOAX ，使得Δ ＜ MINCOAX 。
關於本發明實施例的所述又一態樣，所述第四線段相對於所述第三線段在所述第二方向上偏移。所述第一線段及所述第二線段是短柱。所述第三線段及所述第四線段是短柱。相對於包括與對應的第一方向及第二方向平行的第一參考線的實例及第二參考線的實例的網格而言：所述第一線段及所述第二線段與所述第一參考線的對應實例同軸；且所述第三線段及所述第四線段與所述第二參考線的對應實例同軸；並且具有量Δ的偏移等於第一參考線的相鄰實例之間的偏移。所述導電線結構出現於給定半導體技術的製程節點的背景中；且具有量Δ的偏移等於所述製程節點的多晶體間距。所述第一方向是垂直方向；且所述第二方向是水平方向。本發明實施例的所述又一態樣更包括第五線段及第六線段，所述第五線段及所述第六線段：是導電的；彼此不交疊；具有與所述第一方向實質上平行的長軸；且與對應的第三線段及第四線段交疊；其中所述第五線段及所述第六線段相對於對應的第一線段及第二線段在所述第二方向上偏移；其中所述第六線段相對於所述第五線段在所述第一方向上偏移達量Δ。所述導電線結構出現於給定半導體技術的製程節點的背景中；且具有量Δ的偏移等於所述製程節點的多晶體間距。所述第五線段及所述第六線段相對於對應的第一線段及第二線段在所述第一方向上偏移達為Δ的兩倍（即2*Δ）的量。
本發明實施例的另一態樣是有關於一種用於為積體電路（IC）產生導電線結構的佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體上。所述方法包括：產生第一線段圖案及第二線段圖案，所述第一線段圖案及所述第二線段圖案：是導電的、彼此不交疊、且具有與第一方向實質上平行的長軸；產生第三線段圖案及第四線段圖案，所述第三線段圖案及所述第四線段圖案：是導電的、彼此不交疊、具有與第二方向實質上平行的長軸、且與對應的第一線段圖案及第二線段圖案交疊，所述第二方向正交於所述第一方向；使所述第二線段圖案及所述第四線段圖案相對於對應的第一線段圖案及第三線段圖案在所述第二方向上偏移；以及使所述第二線段圖案相對於所述第一線段圖案在所述第一方向上偏移達量Δ。Δ小於相鄰同軸線段圖案之間的允許最小偏移MINCOAX ，使得Δ ＜ MINCOAX 。
關於本發明實施例的所述另一態樣，所述方法更包括：基於所述佈局，製作以下中的至少一者：（A）一或多個半導體罩幕，或（B）初期半導體積體電路的層中的至少一個組件。所述方法更包括使所述第四線段圖案相對於所述第三線段圖案在所述第二方向上偏移。所述第一線段圖案及所述第二線段圖案是短柱。所述第三線段圖案及所述第四線段圖案是短柱。相對於包括與對應的第一方向及第二方向平行的第一參考線的實例及第二參考線的實例的網格而言，所述方法更包括：將所述第一線段圖案及所述第二線段圖案排列成與所述第一參考線的對應實例同軸；以及將所述第三線段圖案及所述第四線段圖案排列成與所述第二參考線的對應實例同軸；且其中具有量Δ的偏移等於第一參考線的相鄰實例之間的偏移。所述導電線結構出現於給定半導體技術的製程節點的背景中；且具有量Δ的偏移等於所述製程節點的多晶體間距。所述第一方向是垂直方向；且所述第二方向是水平方向。第五線段圖案及第六線段圖案：是導電的；彼此不交疊；具有與所述第一方向實質上平行的長軸；且與對應的第三線段圖案及第四線段圖案交疊；其中所述第五線段圖案及所述第六線段圖案相對於對應的第一線段圖案及第二線段圖案在所述第二方向上偏移；其中所述第六線段圖案相對於所述第五線段圖案在所述第一方向上偏移達量Δ。所述導電線結構出現於給定半導體技術的製程節點的背景中；具有量Δ的偏移等於所述製程節點的多晶體間距。所述第五線段圖案及所述第六線段圖案相對於對應的第一線段圖案及第二線段圖案在所述第一方向上偏移達為Δ的兩倍（即2*Δ）的量。
本發明實施例的另一態樣是有關於一種包含電腦可執行指令的非暫時性電腦可讀取媒體，所述電腦可執行指令用於實施為積體電路（IC）產生導電線結構的佈局的方法，所述佈局儲存於非暫時性電腦可讀取媒體上。所述方法包括：產生第一線段圖案及第二線段圖案，所述第一線段圖案及所述第二線段圖案：是導電的、彼此不交疊、且具有與第一方向實質上平行的長軸；產生第三線段圖案及第四線段圖案，所述第三線段圖案及所述第四線段圖案：是導電的、彼此不交疊、具有與第二方向實質上平行的長軸、且與對應的第一線段圖案及第二線段圖案交疊，所述第二方向正交於所述第一方向；使所述第二線段圖案及所述第四線段圖案相對於對應的第一線段圖案及第三線段圖案在所述第二方向上偏移；以及使所述第二線段圖案相對於所述第一線段圖案在所述第一方向上偏移達量Δ。Δ小於相鄰同軸線段圖案之間的允許最小偏移MINCOAX ，使得Δ ＜ MINCOAX 。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本發明實施例的各態樣。熟習此項技術者應瞭解，他們可易於使用本發明實施例作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明實施例的精神及範圍，且在不背離本發明實施例的精神及範圍的條件下，他們可對本文作出各種改變、替代及變更。
1a、2a、3a、4a、5a、6a、7a、1b、2b、3b、4b、5b、6b、7b、8b、9b、10b、11b、12b、13b、14b、15b、16b、17b、112A、112B、112C、112D、112E、112F、112G、112H、132A、132B、132C、132D、132E、132F、132G、132H、212A、212B、212C、212D、232A、232B、232C、232D、312A、312B、312C、312D、332A、332B、332C、332D‧‧‧軌道
100、200、300、400、500、700‧‧‧積體電路結構
100A、100B‧‧‧電源軌條100L‧‧‧電源軌條層級
110A、110B、110C、110D、110E、110F、110G、110H、210A、210B、210C、210D、310A、310B、310C、310D、310E、310F、310G、310H、410A、410B‧‧‧第一金屬段
110L‧‧‧第一金屬層級114、116、216、316‧‧‧間距
115、215、315‧‧‧第一通孔
120A、120B、120C、120D、220A、220B、220C、220D、320A、320B‧‧‧第二金屬段
120L‧‧‧第二金屬層級
125、225、325‧‧‧第二通孔
130A、130B、130C、130D、130E、130F、130G、130H、230A、230B、230C、230D、330A、330B、330C、330D‧‧‧第三金屬段
130L‧‧‧第三金屬層級
135、235、335‧‧‧第三通孔
145、245、345‧‧‧第四通孔
540A、540B、540C、540D‧‧‧第四金屬段
540L‧‧‧第四金屬層級
550A、550B、550C、550D‧‧‧電源條帶
550L‧‧‧電源條帶層級
555‧‧‧第五通孔
600、1000A、1000B、1500‧‧‧方法
610、620、630、640、650、660、670、680、690‧‧‧操作
701‧‧‧巨集
702‧‧‧導電線區
800A、900A‧‧‧導電線結構
800B、900B‧‧‧導電線結構
802‧‧‧第一集合
804A、804B、808A、808B、812A、812B、816A、816B‧‧‧長柱圖案
804B’、808A’、904S’‧‧‧長柱
806‧‧‧第二集合
810‧‧‧第四集合
814‧‧‧第五集合
818‧‧‧第三集合
820A、820B、820C、820D、826A、826B、826C、826D‧‧‧短柱圖案
820A’‧‧‧短柱
822A、822B、828A、828B、908A、908B、908C、908D‧‧‧群組
824‧‧‧第六集合
830‧‧‧通孔圖案
830’、910’‧‧‧通孔
902A、902B、902C、902D、902E、902F、902G、902H、902I、902J、902K、902L、902M、902N、902O、902P‧‧‧線圖案
902G’、902H’、902I’、902J’‧‧‧線904A、904B、904C、904D、904E、904F、904G、904H、904I、904J、904K、904L、904M、904N、904O、904P、904Q、904R、904S、904T、904U、904V‧‧‧長柱圖案
906A、906B、906C、906D、906E、906F、906G、906H、906I‧‧‧集合
910‧‧‧通孔圖案
912A、912B‧‧‧參考部分
914A‧‧‧功能性相交點
914B‧‧‧飛越式相交點
1002、1004、1006、1008、1010、1012、1022、1024、1026、1028、1030、1032、1034、1036、1038、1040、1042、1502、1504、1506、1508、1510、1512、1514、1516、1518‧‧‧方塊
1100‧‧‧電子設計自動化（EDA）系統/
1102‧‧‧處理器
1104‧‧‧儲存媒體
1106‧‧‧電腦程式碼
1107‧‧‧佈局
1110‧‧‧輸入/輸出（I/O）介面
1112‧‧‧網路介面
1114‧‧‧網路
1142‧‧‧使用者介面（UI）
1200‧‧‧積體電路（IC）製造系統/系統
1220‧‧‧設計機構
1222‧‧‧積體電路設計佈局
1230‧‧‧罩幕機構
1232‧‧‧資料準備/罩幕資料準備
1234‧‧‧罩幕製作
1240‧‧‧積體電路製造商/積體電路製作廠
1242‧‧‧半導體晶圓
1260‧‧‧積體電路裝置
1302‧‧‧第一線段
1304‧‧‧第二線段
1306‧‧‧第三線段
1308‧‧‧第四線段
1410‧‧‧第五線段
1412‧‧‧第六線段
A-A’、B-B’、C-C’、D-D’、E-E’‧‧‧平面
COL1、COL2、COL3、COL4‧‧‧行
DOFF1、DOFF2、DOFF3、DOFF4、DOFF5、DOFF6‧‧‧偏移距離
L‧‧‧長度
LLimit‧‧‧預定長度
VDD‧‧‧第一參考電壓
VSS‧‧‧第二參考電壓
X‧‧‧第一方向
Y‧‧‧第二方向
結合附圖閱讀以下詳細說明，會最佳地理解本發明實施例的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A、圖1B及圖1C是根據一些實施例的積體電路結構的圖。 圖2A、圖2B及圖2C是根據一些實施例的積體電路結構的圖。 圖3A、圖3B及圖3C是根據一些實施例的積體電路結構的圖。 圖4A及圖4B是根據一些實施例的積體電路結構的圖。 圖5A及圖5B是根據一些實施例的積體電路結構的圖。 圖6是根據一些實施例形成積體電路結構的方法的流程圖。 圖7是根據本發明至少一個實施例的積體電路結構的方塊圖。 圖8A是根據本發明至少一個實施例的積體電路結構的導電線結構的佈局圖。 圖8B是根據本發明至少一個實施例與圖8A所示佈局有關的積體電路結構的導電線結構的剖視圖。 圖9A是根據本發明至少一個實施例的積體電路結構的導電線結構的佈局圖。 圖9B是根據本發明至少一個實施例與圖9A所示佈局有關的積體電路結構的導電線結構的剖視圖。 圖10A是根據一些實施例產生積體電路結構的佈局的方法的流程圖。 圖10B是根據本發明至少一個實施例使佈局中的積體電路結構的至少一個柱移位的方法的高階過程流程。 圖11是根據本發明至少一個實施例的電子設計自動化（electronic design automation，EDA）系統的方塊圖。 圖12是根據本發明至少一個實施例的積體電路（IC）製造系統及與其相關聯的積體電路製造流程的方塊圖。 圖13A至圖13B是根據本發明至少一個實施例的積體電路結構的經移位柱的一部分的佈局圖。 圖14A至圖14B是根據本發明至少一個實施例的積體電路結構的兩個經移位柱的一部分的佈局圖。 圖15是根據本發明至少一個實施例使佈局中的積體電路結構的至少一個柱移位的另一種方法的高階過程流程。

Claims (20)

  1. 一種積體電路（IC）結構，包括： 電源軌條，位於電源軌條層級處且在電源軌條方向上定向； 多個第一金屬段，位於所述電源軌條層級上方的第一金屬層級處，所述多個第一金屬段在與所述電源軌條方向垂直的第一金屬層級方向上定向； 多個第一通孔，位於所述電源軌條層級與所述第一金屬層級之間，所述多個第一通孔中的每一第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述電源軌條交疊的位置處； 第二金屬段，位於所述第一金屬層級上方的第二金屬層級處，所述第二金屬段與所述電源軌條交疊且在所述電源軌條方向上定向； 多個第二通孔，位於所述第一金屬層級與所述第二金屬層級之間，所述多個第二通孔中的每一第二通孔位於所述多個第一通孔中的對應第一通孔上方的位置處；以及 電源條帶，位於所述第二金屬層級上方的電源條帶層級處； 其中： 所述積體電路結構被配置成將所述電源條帶電性連接至所述電源軌條； 所述多個第一金屬段中的每一第一金屬段具有與所述第一金屬層級的預定最小寬度對應的寬度；且 所述電源條帶具有較所述電源條帶層級的預定最小寬度大的寬度。
  2. 如申請專利範圍第1項所述的積體電路結構，其中： 所述電源條帶是在所述第一金屬層級方向上定向的多個電源條帶中的一個電源條帶； 所述積體電路結構更包括： 多個第三金屬段，位於所述第二金屬層級上方的第三金屬層級處，所述多個第三金屬段在所述第一金屬層級方向上定向； 多個第三通孔，位於所述第二金屬層級與所述第三金屬層級之間，所述多個第三通孔中的每一第三通孔位於所述多個第三金屬段中的第三金屬段與所述電源軌條交疊的位置處； 多個第四金屬段，位於所述第三金屬層級上方及所述電源條帶層級下方的第四金屬層級處，所述多個第四金屬段在所述電源軌條方向上定向； 多個第四通孔，位於所述第三金屬層級與所述第四金屬層級之間，所述多個第四通孔中的每一第四通孔位於所述多個第三通孔中的對應第三通孔上方的位置處；以及 多個第五通孔，位於所述第四金屬層級與所述電源條帶層級之間，所述多個第五通孔中的每一第五通孔位於所述多個電源條帶中的電源條帶與所述多個第四金屬段中的對應第四金屬段交疊的位置處； 所述多個第三金屬段中的每一第三金屬段具有與所述第三金屬層級的預定最小寬度對應的寬度；且 所述多個第四金屬段中的每一第四金屬段具有與所述第四金屬層級的預定最小寬度對應的寬度。
  3. 如申請專利範圍第1項所述的積體電路結構，其中： 所述多個第一金屬段包括： 相交替的由成對的第一金屬段形成的第一集合與由成對的第一金屬段形成的第二集合； 所述多個第一通孔將所述由成對的第一金屬段形成的第一集合電性連接至所述電源軌條，且不將所述由成對的第一金屬段形成的第二集合電性連接至所述電源軌條； 所述第二金屬段是多個第二金屬段中的一個第二金屬段；且 所述多個第二金屬段中的每一第二金屬段和所述由成對的第一金屬段形成的第一集合中的對應一對與所述電源軌條交疊的所述位置交疊，且不和所述由成對的第一金屬段形成的第二集合與所述電源軌條交疊的所述位置交疊；且 所述多個第二金屬段中的每一第二金屬段具有與所述第二金屬層級的預定最小寬度對應的寬度。
  4. 如申請專利範圍第3項所述的積體電路結構，其中： 所述由成對的第一金屬段形成的第一集合中及所述由成對的第一金屬段形成的第二集合中的每一對第一金屬段具有第一間距； 所述由成對的第一金屬段形成的第一集合中的所述成對的第一金屬段與所述由成對的第一金屬段形成的第二集合中的所述成對的第一金屬段具有第二間距；且 所述第二間距是所述第一間距的倍數。
  5. 如申請專利範圍第1項所述的積體電路結構，其中： 所述多個第一通孔中的所述第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述電源軌條交疊的每一所述位置處。
  6. 如申請專利範圍第5項所述的積體電路結構，更包括： 多個第三金屬段，位於所述第二金屬層級上方的第三金屬層級處，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合；以及 多個第三通孔，所述多個第三通孔中的每一第三通孔位於所述由第三金屬段形成的第一集合中的對應第三金屬段與所述電源軌條交疊的位置處； 其中所述多個第三金屬段中的每一第三金屬段具有與所述第三金屬層級的預定最小寬度對應的寬度。
  7. 如申請專利範圍第6項所述的積體電路結構，其中： 所述第二金屬段是多個第二金屬段中的一個第二金屬段； 所述多個第二金屬段中的每一第二金屬段將所述多個第二通孔中的對應第二通孔電性連接至所述多個第三通孔中的對應第三通孔；且 所述多個第二金屬段中的每一第二金屬段具有與所述第二金屬層級的預定最小寬度對應的寬度。
  8. 如申請專利範圍第6項所述的積體電路結構，其中： 所述第二金屬段將所述多個第二通孔電性連接至所述多個第三通孔；且 所述第二金屬段具有較所述第二金屬層級的預定最小寬度大的寬度。
  9. 一種積體電路（IC）結構，包括： 第一電源軌條，位於電源軌條層級處且在電源軌條方向上定向； 第二電源軌條，位於所述電源軌條層級處且在所述電源軌條方向上定向； 第一金屬段，位於所述電源軌條層級上方的金屬段層級處，所述第一金屬段與所述第一電源軌條交疊且在所述電源軌條方向上定向； 第二金屬段，位於所述金屬段層級處，所述第二金屬段與所述第二電源軌條交疊且在所述電源軌條方向上定向； 多個金屬條帶，位於所述電源軌條層級上方的金屬條帶層級處，所述多個金屬條帶中的每一金屬條帶與所述第一電源軌條及所述第二電源軌條交疊且在與所述電源軌條方向垂直的金屬條帶方向上定向； 多個金屬短線，位於所述電源軌條層級上方的金屬短線層級處，所述多個金屬短線中的每一金屬短線與所述第一電源軌條或所述第二電源軌條交疊且在所述金屬條帶方向上定向； 第一電源條帶，位於所述金屬段層級、所述金屬條帶層級及所述金屬短線層級上方的電源條帶層級處； 第二電源條帶，位於所述電源條帶層級處；以及 多個通孔陣列，所述通孔陣列的數目較金屬層級的總數小1，每一所述通孔陣列包括位於對應相鄰金屬層級的金屬元件交疊的位置處的通孔； 其中： 所述積體電路結構被配置成將所述第一電源條帶電性連接至所述第一電源軌條且單獨地將所述第二電源條帶電性連接至所述第二電源軌條； 所述多個金屬條帶中的每一金屬條帶具有與所述金屬條帶層級的預定最小寬度對應的寬度； 所述多個金屬短線中的每一金屬短線具有與所述金屬短線層級的預定最小寬度對應的寬度；且 所述第一電源條帶及所述第二電源條帶中的每一者具有較所述電源條帶層級的預定最小寬度大的寬度。
  10. 如申請專利範圍第9項所述的積體電路結構，其中： 所述第一電源條帶是在第一金屬層級方向上定向的多個第一電源條帶中的一個第一電源條帶； 所述第二電源條帶是在所述第一金屬層級方向上定向的多個第二電源條帶中的一個第二電源條帶；且 所述積體電路結構更包括： 多個金屬島，位於所述金屬段層級、所述金屬條帶層級及所述金屬短線層級上方以及所述電源條帶層級下方的金屬島層級處，所述多個金屬島在所述電源軌條方向上定向； 所述多個金屬島中的每一金屬段具有與所述金屬島層級的預定最小寬度對應的寬度。
  11. 如申請專利範圍第9項所述的積體電路結構，其中： 所述金屬段層級是所述金屬條帶層級上方的層級，且所述金屬短線層級是所述金屬段層級上方的層級； 所述多個金屬條帶包括： 相交替的由成對的金屬條帶形成的第一集合與由成對的金屬條帶形成的第二集合； 所述第一金屬段是多個第一金屬段中的一個第一金屬段； 所述多個第一金屬段中的每一第一金屬段和所述由成對的金屬條帶形成的第一集合中的對應一對與所述第一電源軌條交疊的所述位置交疊； 所述第二金屬段是多個第二金屬段中的一個第二金屬段； 所述多個第二金屬段中的每一第二金屬段和所述由成對的金屬條帶形成的第二集合與所述第二電源軌條交疊的所述位置交疊；且 所述多個第一金屬段中的每一第一金屬段及所述多個第二金屬段中的每一第二金屬段具有與所述金屬段層級的預定最小寬度對應的寬度。
  12. 如申請專利範圍第11項所述的積體電路結構，其中： 所述由成對的金屬條帶形成的第一集合中及所述由成對的金屬條帶形成的第二集合中的每一對金屬條帶具有第一間距； 所述由成對的金屬條帶形成的第一集合中的所述成對的金屬條帶與所述由成對的金屬條帶形成的第二集合中的所述成對的金屬條帶具有第二間距；且 所述第二間距是所述第一間距的倍數。
  13. 如申請專利範圍第9項所述的積體電路結構，其中： 所述金屬短線層級是所述電源軌條層級上方的層級，所述金屬段層級是所述金屬短線層級上方的層級，且所述金屬條帶層級是所述金屬段層級上方的層級； 所述第一金屬段是與所述第一電源軌條交疊的多個第一金屬段中的一個第一金屬段； 所述第二金屬段是與所述第二電源軌條交疊的多個第二金屬段中的一個第二金屬段； 所述多個第一金屬段中的每一第一金屬段及所述多個第二金屬段中的每一第二金屬段具有與所述金屬段層級的預定最小寬度對應的寬度； 所述多個金屬條帶包括： 相交替的由金屬條帶形成的第一集合與由金屬條帶形成的第二集合； 所述由金屬條帶形成的第一集合中的每一金屬條帶與所述多個第一金屬段中的對應第一金屬段交疊；且 所述由金屬條帶形成的第二集合中的每一金屬條帶與所述多個第二金屬段中的對應第二金屬段交疊。
  14. 如申請專利範圍第9項所述的積體電路結構，其中： 所述金屬段層級是所述金屬短線層級上方的層級，且所述金屬條帶層級是所述金屬段層級上方的層級； 所述多個金屬條帶包括： 相交替的由金屬條帶形成的第一集合與由金屬條帶形成的第二集合； 所述由金屬條帶形成的第一集合中的每一金屬條帶電性連接至所述第一金屬段； 所述由金屬條帶形成的第二集合中的每一金屬條帶電性連接至所述第二金屬段；且 所述第一金屬段及所述第二金屬段中的每一者與所述多個金屬短線中的多個金屬短線交疊且具有較所述金屬段層級的預定最小寬度寬的寬度。
  15. 如申請專利範圍第14項所述的積體電路結構，其中： 所述第一金屬段或所述第二金屬段與所述多個金屬短線中的所述金屬短線交疊的位置中的每一者對應於所述多個金屬條帶中的金屬條帶與所述第一金屬段或所述第二金屬段交疊的位置。
  16. 如申請專利範圍第14項所述的積體電路結構，其中： 所述多個金屬條帶中的所述金屬條帶與所述第一金屬段或所述第二金屬段交疊的所述位置對應於所述第一金屬段或所述第二金屬段與所述多個金屬短線中的所述金屬短線交疊的所述位置的子集。
  17. 一種形成積體電路（IC）結構的方法，所述方法包括： 在電源軌條層級處形成第一電源軌條及第二電源軌條，所述第一電源軌條及所述第二電源軌條在電源軌條方向上定向； 在所述電源軌條層級上方的第一金屬層級處形成多個第一金屬段，所述多個第一金屬段在與所述電源軌條方向垂直的第一金屬層級方向上定向，所述多個第一金屬段中的每一第一金屬段與所述第一電源軌條或所述第二電源軌條中的一或二者交疊； 在所述電源軌條層級與所述第一金屬層級之間形成多個第一通孔，所述多個第一通孔中的每一第一通孔位於所述多個第一金屬段中的對應第一金屬段與所述第一電源軌條或所述第二電源軌條交疊的位置處； 在所述第一金屬層級上方的第二金屬層級處形成多個第二金屬段，所述多個第二金屬段中的每一第二金屬段在所述電源軌條方向上定向，所述多個第二金屬段中的至少一個第二金屬段與所述第一電源軌條交疊，且所述多個第二金屬段中的至少一個第二金屬段與所述第二電源軌條交疊； 在所述第一金屬層級與所述第二金屬層級之間形成多個第二通孔，所述多個第二通孔中的每一第二通孔位於所述多個第一通孔中的對應第一通孔上方的位置處； 在所述第二金屬層級上方的電源條帶層級處形成第一電源條帶；以及 在所述電源條帶層級處形成第二電源條帶； 其中： 所述形成所述積體電路結構包括： 將所述積體電路結構配置成將所述第一電源條帶電性連接至所述第一電源軌條且將所述第二電源條帶電性連接至所述第二電源軌條； 所述形成所述多個第一金屬段包括： 將所述多個第一金屬段中的每一第一金屬段形成為具有與所述第一金屬層級的預定最小寬度對應的寬度； 所述形成所述第一電源條帶包括： 將所述第一電源條帶形成為具有較所述電源條帶層級的預定最小寬度大的寬度；且 所述形成所述第二電源條帶包括： 將所述第二電源條帶形成為具有較所述電源條帶層級的所述預定最小寬度大的所述寬度。
  18. 如申請專利範圍第17項所述的方法，其中： 所述形成所述多個第一金屬段包括： 形成相交替的由成對的第一金屬段形成的第一集合與由成對的第一金屬段形成的第二集合； 所述由成對的第一金屬段形成的第一集合中及所述由成對的第一金屬段形成的第二集合中的每一對第一金屬段具有第一間距； 所述由成對的第一金屬段形成的第一集合中的所述成對的第一金屬段與所述由成對的第一金屬段形成的第二集合中的所述成對的第一金屬段具有第二間距；且 所述第二間距是所述第一間距的倍數；且 所述形成所述多個第二金屬段包括： 形成與所述由成對的第一金屬段形成的第一集合及所述第一電源軌條交疊的由第二金屬段形成的第一集合； 形成與所述由成對的第一金屬段形成的第二集合及所述第二電源軌條交疊的由第二金屬段形成的第二集合；以及 將所述多個第二金屬段中的每一第二金屬段形成為具有與所述第二金屬層級的預定最小寬度對應的寬度。
  19. 如申請專利範圍第17項所述的方法，其中： 所述形成所述多個第二金屬段包括： 形成與所述多個第一金屬段中的對應第一金屬段及所述第一電源軌條交疊的由第二金屬段形成的第一集合； 形成與所述多個第一金屬段中的對應第一金屬段及所述第二電源軌條交疊的由第二金屬段形成的第二集合；以及 將所述多個第二金屬段中的每一第二金屬段形成為具有與所述第二金屬層級的預定最小寬度對應的寬度；且 所述形成所述積體電路結構更包括： 在所述第二金屬層級上方的第三金屬層級處形成多個第三金屬段，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合； 所述形成所述由第三金屬段形成的第一集合包括： 形成與所述由第二金屬段形成的第一集合中的對應第二金屬段交疊的第三金屬段； 所述形成所述由第三金屬段形成的第二集合包括： 形成與所述由第二金屬段形成的第二集合中的對應第二金屬段交疊的第三金屬段；且 所述形成所述多個第三金屬段包括： 將所述多個第三金屬段中的每一第三金屬段形成為具有與所述第三金屬層級的預定最小寬度對應的寬度。
  20. 如申請專利範圍第17項所述的方法，其中： 所述形成所述多個第一通孔包括： 在所述多個第一金屬段中的所述第一金屬段與所述第一電源軌條交疊的每一所述位置處及在所述多個第一金屬段中的所述第一金屬段與所述第二電源軌條交疊的每一所述位置處形成通孔； 所述形成所述多個第二金屬段包括： 將每一所述第二金屬段形成為與所述多個第一金屬段中的多個第一金屬段交疊且具有較所述第二金屬層級的預定最小寬度寬的寬度；且 所述形成所述積體電路結構更包括： 在緊接地位於所述第二金屬層級上方的第三金屬層級處形成多個第三金屬段，所述多個第三金屬段在所述第一金屬層級方向上定向且包括相交替的由第三金屬段形成的第一集合與由第三金屬段形成的第二集合； 所述形成所述多個第三金屬段包括： 將所述多個第三金屬段中的每一第三金屬段形成為與所述第一電源軌條及所述第二電源軌條交疊且具有與所述第三金屬層級的預定最小寬度對應的寬度；以及 形成多個第三通孔，所述多個第三通孔將所述由第三金屬段形成的第一集合電性連接至所述多個第二金屬段中與所述第一電源軌條交疊的所述至少一個第二金屬段且將所述由第三金屬段形成的第二集合電性連接至所述多個第二金屬段中與所述第二電源軌條交疊的所述至少一個第二金屬段。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692063B (zh) * 2018-09-13 2020-04-21 奇景光電股份有限公司 電路佈線方法及電路佈線系統
TWI692848B (zh) * 2018-06-19 2020-05-01 旺宏電子股份有限公司 電路結構及其製作方法
TWI727441B (zh) * 2018-09-28 2021-05-11 台灣積體電路製造股份有限公司 積體電路及其形成方法以及用於設計積體電路的系統

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651201B2 (en) 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US10943045B2 (en) * 2018-01-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including standard-cell-adapted power grid arrangement and method for generating layout diagram of same
US10878165B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
US10396033B1 (en) * 2018-07-23 2019-08-27 Qualcomm Incorporated First power buses and second power buses extending in a first direction
US10733353B2 (en) * 2018-09-18 2020-08-04 Taiwan Semiconductor Manufacturing Company Ltd. System and method for forming integrated device
US10483200B1 (en) 2018-09-27 2019-11-19 Qualcomm Incorporated Integrated circuits (ICs) employing additional output vertical interconnect access(es) (VIA(s)) coupled to a circuit output VIA to decrease circuit output resistance
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
CN111987064A (zh) * 2019-05-22 2020-11-24 三星电子株式会社 抽头单元和半导体单元
FR3097683A1 (fr) 2019-06-19 2020-12-25 Stmicroelectronics (Grenoble 2) Sas Connexion de plusieurs circuits d'une puce électronique
US11251117B2 (en) * 2019-09-05 2022-02-15 Intel Corporation Self aligned gratings for tight pitch interconnects and methods of fabrication
KR20210049252A (ko) 2019-10-24 2021-05-06 삼성전자주식회사 반도체 소자
KR20210134112A (ko) 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
DE102021109463B4 (de) * 2020-05-14 2024-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und verfahren
US11842963B2 (en) 2020-05-14 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11308255B2 (en) * 2020-05-28 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Generation of layout including power delivery network
CN116325147A (zh) * 2021-08-24 2023-06-23 京东方科技集团股份有限公司 显示面板、显示装置
US20240070364A1 (en) * 2022-08-23 2024-02-29 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit cells having power grid stubs

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917683B2 (ja) 1996-04-25 2007-05-23 株式会社ルネサステクノロジ 半導体集積回路装置
US6184477B1 (en) * 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
JP2004186671A (ja) 2002-11-18 2004-07-02 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
US7205684B2 (en) * 2002-11-18 2007-04-17 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for designing the same
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
CN100468735C (zh) * 2006-08-25 2009-03-11 威盛电子股份有限公司 集成电路的电源地网络及其布置方法
US7989849B2 (en) 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
US8856782B2 (en) 2007-03-01 2014-10-07 George Mason Research Foundation, Inc. On-demand disposable virtual work system
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
JP5944464B2 (ja) 2008-08-19 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
JP6342165B2 (ja) * 2014-01-24 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びｉｏセル
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9425085B2 (en) 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9412742B2 (en) 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9690892B2 (en) 2014-07-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Masks based on gate pad layout patterns of standard cell having different gate pad pitches
US11239154B2 (en) * 2015-01-20 2022-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692848B (zh) * 2018-06-19 2020-05-01 旺宏電子股份有限公司 電路結構及其製作方法
TWI692063B (zh) * 2018-09-13 2020-04-21 奇景光電股份有限公司 電路佈線方法及電路佈線系統
TWI727441B (zh) * 2018-09-28 2021-05-11 台灣積體電路製造股份有限公司 積體電路及其形成方法以及用於設計積體電路的系統
US11188703B2 (en) 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system, and method of forming the same

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