CN108122883A - 电网结构、集成电路结构及其形成方法 - Google Patents

电网结构、集成电路结构及其形成方法 Download PDF

Info

Publication number
CN108122883A
CN108122883A CN201711187431.3A CN201711187431A CN108122883A CN 108122883 A CN108122883 A CN 108122883A CN 201711187431 A CN201711187431 A CN 201711187431A CN 108122883 A CN108122883 A CN 108122883A
Authority
CN
China
Prior art keywords
section
metallic
metallic section
metal
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711187431.3A
Other languages
English (en)
Inventor
希兰梅·比斯瓦斯
余基业
王中兴
杨国男
斯帝芬·鲁苏
林晋申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN202211358064.XA priority Critical patent/CN115662974A/zh
Publication of CN108122883A publication Critical patent/CN108122883A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inverter Devices (AREA)
  • Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)

Abstract

集成电路(IC)结构包括定向为电源导轨方向的电源导轨，和位于电源导轨之上且定向为与电源导轨方向垂直的第一金属层级方向的第一金属区段。位于电源导轨和第一金属区段之间的第一通孔定位于第一金属区段和电源导轨重叠的位置处。第二金属区段定位于第一金属区段之上，与电源导轨重叠，并且定向为电源导轨方向。第二通孔定位于第一金属区段和第二金属区段之间的第一通孔之上，并且电源带定位于第二金属区段之上。电源带电连接至电源导轨，多个第一金属区段中的每个第一金属区段具有最小宽度，并且电源带的宽度大于最小宽度。本发明还提供了集成电路(IC)结构及其形成方法。

Description

电网结构、集成电路结构及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及电网结构、集成电路结构及其形成方法。
背景技术
在许多集成电路(IC)中，电源导轨用于将电源分配到形成在衬底中的功能电路元件。通常使用金属层将电源传输至电源导轨，其中，金属层位于电源导轨和电源导轨的层级之上的层级处的电源带之间。
包括这种金属层的IC结构的电阻可以影响电源传输效率、热量生成以及对电迁移(EM)的敏感性。金属层的布线还可以影响额外的电连接至功能电路元件的布线。
发明内容
根据本发明的一方面，提供了一种集成电路(IC)结构，包括：电源导轨，定位于电源导轨层级上并且定向为电源导轨方向；多个第一金属区段，定位于所述电压导轨层级之上的第一金属层级处，所述多个第一金属区段定向为与所述电源导轨方向垂直的第一金属层级方向；多个第一通孔，位于所述电源导轨层级和所述第一金属层级之间，所述多个第一通孔中的每个第一通孔定位于所述多个第一金属区段中的相应第一金属区段与所述电源导轨重叠的位置处；第二金属区段，定位于所述第一金属层级之上的第二金属层级处，所述第二金属区段与所述电源导轨重叠并且定向为所述电源导轨方向；多个第二通孔，位于所述第一金属层级和所述第二金属层级之间，所述多个第二通孔中的每个第二通孔定位于所述多个第一通孔中的相应第一通孔之上的位置处，以及电源带，定位于所述第二金属层级之上的电源带层级处；其中：IC结构被配置为将所述电源带电连接至所述电源导轨；所述多个第一金属区段中的每个第一金属区段的宽度与所述第一金属层级的预定最小宽度相对应；以及所述电源带的宽度大于所述电源带层级的预定最小宽度。
根据本发明的另一方面，提供了一种集成电路(IC)结构，包括：第一电源导轨，定位于电源导轨层级处且定向为电源导轨方向；第二电源导轨，定位于所述电源导轨层级处且定向为所述电源导轨方向；第一金属区段，定位于所述电源导轨层级之上的金属区段层级处，所述第一金属区段与所述第一电源导轨重叠并且定向为所述电源导轨方向；第二金属区段，定位于所述金属区段层级处，所述第二金属区段与所述第二电源导轨重叠并且定向为所述电源导轨方向；多个金属带，定位于所述电源导轨层级之上的金属带层级处，所述多个金属带中的每个金属带与所述第一电源导轨和所述第二电源导轨重叠，并且定向为与所述电源导轨方向垂直的金属带方向；多个金属短线，定位于所述电源导轨层级之上的金属短线层级处，所述多个金属短线中的每个金属短线与所述第一电源导轨或所述第二电源导轨重叠，并且定向为所述金属带方向；第一电源带，定位于所述金属区段层级、所述金属带层级和所述金属短线层级之上的电源带层级处；第二电源带，定位于所述电源带层级处；以及多个通孔阵列，通孔阵列的数量比金属层级的总数少一个，每个通孔阵列包括定位于相应的相邻金属层级的金属元件重叠的位置处的多个通孔；其中，所述IC结构配置为将所述第一电源带电连接至所述第一电源导轨并且将所述第二电源带单独地电连接至所述第二电源导轨；多个金属带中的每个金属带的宽度与所述金属带层级的预定最小宽度相对应；多个金属短线中的每个金属短线的宽度与所述金属短线层级的预定最小宽度相对应；以及第一电源带和第二电源带中的每个的宽度大于所述电源带层级的预定最小宽度。
根据本发明的又一方面，提供了一种形成集成电路(IC)结构的方法，所述方法包括：在电源导轨层级处形成第一电源导轨和第二电源导轨，所述第一电源导轨和所述第二电源导轨定向为电源导轨方向；在所述电源导轨层级之上的第一金属层级处形成多个第一金属区段，所述多个第一金属区段定向为与所述电源导轨方向垂直的第一金属层级方向上，所述多个第一金属区段中的每个第一金属区段与所述第一电源导轨和所述第二电源导轨中的一个或两个重叠；在所述电源导轨层级和所述第一金属层级之间形成多个第一通孔，所述多个第一通孔中的每个第一通孔定位于所述多个第一金属区段中的相应第一金属区段与所述第一电源导轨或所述第二电源导轨重叠的位置处；在所述第一金属层级之上的第二金属层级处形成多个第二金属区段，所述多个第二金属区段中的每个第二金属区段定向为所述电源导轨方向，所述多个第二金属区段中的至少一个第二金属区段与所述第一电源导轨重叠，并且所述多个第二金属区段中的至少一个第二金属区段与所述第二个电源导轨重叠；在所述第一金属层级和所述第二金属层级之间形成多个第二通孔，所述多个第二通孔中的每个第二通孔定位于所述多个第一通孔中的相应第一通孔之上的位置处；以及在所述第二金属层级之上的电源带层级处形成第一电源带；以及在所述电源带层级处形成第二电源带；其中：形成所述集成电路结构包括：配置所述集成电路结构以将所述第一电源带电连接至所述第一电源导轨并且将所述第二电源带电连接至所述第二电源导轨；形成所述多个第一金属区段包括：形成具有与所述第一金属层级的预定最小宽度相对应的宽度的所述多个第一金属区段中的每个第一金属区段；形成所述第一电源带包括：形成具有比所述电源带层级的预定最小宽度更大的宽度的所述第一电源带；以及形成所述第二电源带包括：形成具有比所述电源带层级的预定最小宽度更大的宽度的所述第二电源带。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B和图1C是根据一些实施例的IC结构的示图。
图2A、图2B和图2C是根据一些实施例的IC结构的示图。
图3A、图3B和图3C是根据一些实施例的IC结构的示图。
图4A和图4B是根据一些实施例的IC结构的示图。
图5A和图5B是根据一些实施例的IC结构的示图。
图6是根据一些实施例的形成IC结构的方法的流程图。
图7是根据本发明的至少一个实施例的IC结构的框图。
图8A是根据本发明的至少一个实施例的IC结构的导线结构的布局图。
图8B是根据本发明的至少一个实施例的与图8A的布局相关的IC结构的导线结构的截面图。
图9A是根据本发明的至少一个实施例的IC结构的导线结构的布局图。
图9B是根据本发明的至少一个实施例与图9A的布局相关的IC结构的导线结构的截面图。
图10A是根据一些实施例的生成IC结构的布局的方法的流程图。
图10B是根据本发明的至少一个实施例的在布局中移动IC结构的至少一个柱的方法的高等级工艺流程图。
图11是根据本发明的至少一个实施例的电子设计自动化(EDA)系统的框图。
图12是根据本发明的至少一个实施例的集成电路(IC)制造系统和与其相关的IC制造流程的框图。
图13A-图13B是根据本发明的至少一个实施例的IC结构的一个移动柱的部分的布局图。
图14A-图14B是根据本发明的至少一个实施例的IC结构的两个移动柱的部分的布局图。
图15是根据本发明的至少一个实施例的在布局中移动IC结构的至少一个柱的另一方法的高等级工艺流程图。
图16是集成电路(IC)制造系统1600的实施例和与IC制造系统相关联的IC制造流程的简化框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文描述了组件、值、操作、材料、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
IC结构包括电源导轨和位于电源导轨之上的第一金属区段。第一金属区段定向为垂直于电源导轨方向的第一金属层级方向上，并且第一通孔在电源导轨和第一金属区段之间定位于第一金属区段与电源导轨重叠的位置处。第二金属区段定位于第一金属区段之上，与电源导轨重叠，并且定向为电源导轨方向上。第二通孔定位于第一金属区段和第二金属区段之间的第一通孔之上。电源带定位于第二金属区段之上，并通过第一金属区段和第二金属区段以及第一通孔和第二通孔电连接至电源导轨。多个第一金属区段中的每个第一金属区段具有最小宽度，并且电源带的宽度大于最小宽度。在一些实施例中，第二电源带电连接至第二电源导轨。
图1A、图1B和图1C是根据一些实施例的IC结构100的示图。图1A是基于IC结构100的下部的顶视图的示图，图1B是基于IC结构100的上部的顶视图的示图，以及图1C是基于与平面A-A'相交的IC结构100的截面图的示图。
如图1A所示，IC结构100包括电源导轨100A和100B，第一金属区段110A、110B、110C、110D、110E、110F、110G和110H以及第二金属区段120A、120B、120C和120D。在图1A中示出第一方向X和与第一方向X垂直的第二方向Y。如图1B所示，IC结构100还包括第三金属区段130A、130B、130C、130D、130E、130F、130G和130H。为了简明，图1B中省略了第一金属区段110A-110H。
如图1C(部分)所示，电源导轨100A和100B定位于电源导轨层级100L处，第一金属区段110A、110B、110C、110D、110E、110F、110G和110H定位于电源导轨层级100L之上的第一金属层级110L处，第二金属区段120A、120B、120C和120D定位于第一金属层级110L之上的第二金属层级120L处，并且第三金属区段130A、130B、130C、130D、130E、130F、130G和130H定位于第二金属层级120L之上的第三金属层级130L处。
在一些实施例中，第一金属层级110L直接位于电源导轨层级100L之上。在一些实施例中，一个或多个金属层级(未示出)将第一金属层级110L与电源导轨层级100L分离，并且第一金属层级110L不直接位于电源导轨层级100L之上。
在一些实施例中，第二金属层级120L直接位于第一金属层级110L之上。在一些实施例中，一个或多个金属层级(未示出)将第二金属层级120L与第一金属层级110L分离，并且第二金属层级120L不直接位于第一金属层级110L之上。
在一些实施例中，第三金属层级130L直接位于第二金属层级120L之上。在一些实施例中，一个或多个金属层级(未示出)将第三金属层级130L与第二金属层级120L分离，并且第三金属层级130L不直接位于第二金属层级120L之上。
在一些实施例中，电源导轨层级100L是IC工艺的金属零层，第一金属层级110L是IC工艺的金属一层，第二金属层级120L是IC工艺的金属二层，以及第三金属层级130L是IC工艺的金属三层。
电源导轨100A和100B，第一金属区段110A、110B、110C、110D、110E、110F、110G和110H，第二金属区段120A、120B、120C和120D以及第三金属区段130A、130B、130C、130D、130E、130F、130G和130H中每个包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种工艺在一个或多个金属化层中形成该导电材料。
电源导轨100A和100B是平行定位于电源导轨层级100L处且定向为第一方向X上的导线区段。第一方向X还被描述为电源导轨方向。在一些实施例中，IC结构100仅包括电源导轨100A和100B中的一个。
在一些实施例中，电源导轨100A和100B配置为带外(outbound)电源导轨，从而用于定位于电源导轨层级100L处和/或下方的一个或多个功能电路元件(未示出)的VDD和VSS。在一些实施例中，一个或多个功能电路元件配置为定位于电源导轨100A和100B之间的单元(未示出)。一个或多个功能电路元件包括晶体管、二极管、电阻器、电感器、电容器或其他合适的器件，或形成在衬底中的一个或多个这种器件的组合。
第一金属区段110A、110B、110C、110D、110E、110F、110G和110H是平行定位于第一金属层级110L处且定向为第二方向Y的导线区段。第二方向Y还被描述为第一金属层级方向。
第一金属区段110A、110B、110C、110D、110E、110F、110G和110H中的每个均与电源导轨100A和电源导轨100B这两者重叠，并且还被描述为金属带。第一金属区段110A、110B、110C、110D、110E、110F、110G和110H还被描述为多个第一金属区段或多个金属带。在一些实施例中，第一金属层级110L与金属带层级相对应。在一些实施例中，第二方向Y与金属带方向相对应。
在图1A、图1B和图1C所示的实施例中，多个第一金属区段包括八个第一金属区段。在一些实施例中，多个第一金属区段包括除了第一金属区段110A、110B、110C、110D、110E、110F、110G和110H之外的第一金属区段(未示出)。在一些实施例中，多个第一金属区段包括第一金属区段110A、110B、110C、110D、110E、110F、110G和110H的子集。
在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与第一金属层级110L的预定最小宽度相对应。在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与IC工艺的金属一层的预定最小宽度相对应。由于工艺变化，与预定最小宽度相对应的宽度具有在预定最小宽度附近的公差范围内的值。
第一金属区段110A、110B、110C、110D、110E、110F、110G和110H分别沿迹线112A、112B、112C、112D、112E、112F、112G和112H定位。第一金属区段110A和110B是一对第一金属区段，其间距114定义为迹线112A和112B之间的距离。类似地，第一金属区段110C和110D、110E和110F以及110G和110H是具有间距114(未标记)的多对第一金属区段。多对第一金属区段之间的间隔在图1A中示出为间距116，其中，该间距116是迹线112A和112C之间的距离。
在一些实施例中，间距114与IC工艺的多个间距(poly pitch)相对应。在一些实施例中，间距114与IC工艺的金属一间距相对应，其中，该金属一间距与IC工艺的多个间距相同。在一些实施例中，间距114与IC工艺的金属一间距相对应，其中，该金属一间距与IC工艺的多个间距不同。在一些实施例中，间距114与IC工艺的金属一间距的倍数相对应。
在一些实施例中，间距116是间距114的倍数。在一些实施例中，间距116是间距114的倍数，其中，该倍数在8至64的范围内。在一些实施例中，间距116是间距114的倍数，其中，该倍数等于16。在一些实施例中，间距114和间距116两者都是IC工艺的金属一间距的倍数。
第一通孔115是在第一金属区段110A、110B、110E和110F与电源导轨100A重叠的位置处并且在第一金属区段110C、110D、110G和110H与第一电源导轨110B重叠的位置处定位于电源导轨层级100L与第一金属层级110L之间的通孔。在一些实施例中，第一通孔115是定位于第一金属区段110C、110D、110G和110H与第一电源导轨100B重叠的位置处的单个通孔。第一通孔115不定位于第一金属区段110A、110B、110E和110F与电源导轨100B重叠的位置处且不定位于第一金属区段110C、110D、110G和110H与第一电源导轨100A重叠的位置处。
通过这种配置，第一通孔115将第一金属区段110A、110B、110E和110F电连接至电源导轨100A，并且不将第一金属区段110A、110B、110E和110F电连接至电源导轨100B。通过这种配置，第一通孔115还将第一金属区段110C、110D、110G和110H电连接至电源导轨100B，并且不将第一金属区段110C、110D、110G和110H电连接至电源导轨100A。
根据这种配置，第一金属区段110A、110B、110E和110F被描述为多对第一金属区段中的第一集合，并且第一金属区段110C、110D、110G和110H被描述为多对第一金属区段中的第二集合。在图1A、图1B和图1C所示的实施例中，多对第一金属区段的一个集合包括两对第一金属区段。在一些实施例中，多对第一金属区段的一个集合包括除了第一金属区段110A、110B、110C、110D、110E、110F、110G和110H之外的多对第一金属区段(未示出)。
第二金属区段120A、120B、120C和120D是定向为第一方向X的导线区段。第二金属区段120A在第一金属区段110A和110B与电源导轨100A重叠的位置处与电源导轨100A重叠，并且第二金属区段120C在第一金属区段110E和110F与电源导轨100A重叠的位置处与电源导轨100A重叠。第二金属区段120B在第一金属区段110C和110D与电源导轨100B重叠的位置处与电源导轨100B重叠，并且第二金属区段120D在第一金属区段110G和110H与电源导轨100B重叠的位置处与电源导轨100B重叠。
第二金属区段120A和120C中的每个不与第一金属区段110C、110D、110G或110H重叠，并且第二金属区段120B和120D中的每个不与第一金属区段110A、110B、110E或110F重叠。
第二金属区段120A、120B、120C和120D还被描述为多个第二金属区段。在图1A、图1B和图1C所示的实施例中，多个第二金属区段包括四个第二金属区段。在一些实施例中，多个第二金属区段包括除了第二金属区段120A、120B、120C和120D之外的第二金属区段(未示出)。在一些实施例中，多个第二金属区段包括第二金属区段120A、120B、120C和120D的子集。
在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与第二金属层级120L的预定最小宽度相对应。在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与IC工艺的金属二层的预定最小宽度相对应。
第二通孔125是第一通孔115所在的位置之上的位置处定位于第一金属层级110L和第二金属层级120L之间的通孔。因此，第二通孔定位于第二金属区段120A与第一金属区段110A和110B重叠的位置处、第二金属区段120B与第一金属区段110C和110D重叠的位置处、第二金属区段120C与第一金属区段110E和110F重叠的位置处以及第二金属区段120D与第一金属区段110G和110H重叠的位置处。在一些实施例中，第二通孔125是定位于第一通孔115所在的位置之上的位置处的单个通孔。
通过这种配置，第二金属区段120A电连接至第一金属区段110A和110B，第二金属区段120B电连接至第一金属区段110C和110D，第二金属区段120C电连接至第一金属区段110E和110F，以及第二金属区段120D电连接至第一金属区段110G和110H
第三金属区段130A、130B、130C、130D、130E、130F、130G和130H是平行定位于第三金属层级130L处且定向为第二方向Y的导线区段。
第三金属区段130A、130B、130C、130D、130E、130F、130G和130H中的每个仅与电源导轨100A或电源导轨100B中的一个重叠，并且还被描述为金属短线(metal stub)。在一些实施例中，第三金属层级130L与金属短线层级相对应。
第三金属区段130A和130B与第二金属区段120A和电源导轨100A重叠。第三金属区段130C和130D与第二金属区段120B和电源导轨100B重叠。第三金属区段130E和130F与第二金属区段120C和电源导轨100A重叠。第三金属区段130G和130H与第二金属区段120D和电源导轨100B重叠。
第三金属区段130A、130B、130C、130D、130E、130F、130G和130H还被描述为多个第三金属区段或多个金属短线。在图1A、图1B和图1C所示的实施例中，多个第三金属区段包括八个第三金属区段。在一些实施例中，多个第三金属区段包括除了第三金属区段130A、130B、130C、130D、130E、130F、130G和130H之外的第三金属区段(未示出)。在一些实施例中，多个第三金属区段包括第三金属区段130A、130B、130C、130D、130E、130F、130G和130H的子集。
第三金属区段130A、130B、130C、130D、130E、130F、130G和130H分别沿着迹线132A、132B、132C、132D、132E、132F、132G和132H定位。在一些实施例中，迹线132A、132B、132C、132D、132E、132F、132G和132H分别与迹线112A、112B、112C、112D、112E、112F、112G和112H对准。在一些实施例中，迹线132A、132B、132C、132D、132E、132F、132G和132H中的每个迹线与迹线112A、112B、112C、112D、112E、112F、112G和112H中的相应迹线不对准，但是足够靠近相应迹线，从而使得第三金属区段130A、130B、130C、130D、130E、130F、130G和130H中的相应第三金属区段与第一金属区段110A、110B、110C、110D、110E、110F、110G和110H中的相应第一金属区段重叠。
在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与第三金属层级130L的预定最小宽度相对应。在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与IC工艺的金属三层的预定最小宽度相对应。
第三通孔135是定位于第二通孔125所在的位置之上的位置处的第二金属层级120L和第三金属层级130L之间的通孔。因此，第三通孔定位于第三金属区段130A和130B与第二金属区段120A重叠的位置处、第三金属区段130C和130D与第二金属区段120B重叠的位置处、第三金属区段130E和130F与第二金属区段120C重叠的位置处以及第三金属区段130G和130H与第二金属区段120D重叠的位置处。在一些实施例中，第三通孔135是位于第二通孔125所在的位置之上的位置处的单个通孔。图1A中示出第三通孔135，其中，作为实例标记一个第三通孔135。
通过这种配置，第三金属区段130A和130B电连接至第二金属区段120A，第三金属区段130C和130D电连接至第二金属区段120B，第三金属区段130E和130F电连接至第二金属区段120C，以及第三金属区段130G和130H电连接至第二金属区段120D。
第四通孔145是定位于第三通孔135所在的位置之上的位置处的第三金属层级130L之上的通孔。如下文相对于IC结构500所讨论的，通过这种配置，第三金属区段130A和130B电连接至第四金属区段540A，第三金属区段130C和130D电连接至第四金属区段540B，第三金属区段130E和130F电连接至第四金属区段540C，并且第三金属区段130G和130H电连接至第四金属区段540D。在一些实施例中，第四通孔145是位于第三通孔135所在的位置之上的位置处的单个通孔。图1B中示出第四通孔145，其中，作为实例标记一个第四通孔145。
IC结构100的配置与IC结构500结合，由此使用最小宽度金属元件在定位于上部金属层处的电源带和下部层处的电源导轨之间建立电连接，以及在一些实施例中，单个通孔位于电源带和电源导轨之间的层中。通过提供具有低电阻的平行路径，一个或多个实施例能够实现有效的电源传输、有限的热量生成和对EM的低敏感性。
在至少一些实施例中，多对第一金属区段对(the sets of pairs of firstmetal segments)中的多个集合的双带和延伸的间距配置例如通过减小电网的面积/占位面积的影响(增加可用于放置其他结构的间隔)还有助于到达由电源导轨供电的功能电路的各个电连接的布线。
与使用比最小宽度金属元件更宽的金属元件和/或在金属元件重叠的位置处使用多个通孔方法相比较，一个或多个实施例由此向功能电路元件提供电源分配，其中，该电源分配对到达那些功能电路元件的其他连接的布线具有较小的影响。
图2A、图2B和图2C是根据一些实施例的IC结构200的示图。图2A是基于IC结构200的下部的顶视图的示图，图2B是基于IC结构200的上部的顶视图的示图，以及图2C是基于与平面B-B'相交的IC结构200的截面图的示图。IC结构200中所示的金属化层级包括电源导轨层级100L(电源导轨100A和100B所在的位置处)、第一金属层级110L、第二金属层级120L和第三金属层级130L(如上文相对于IC结构100以及图1A、图1B和图1C所述)。在图2A中示出如上文相对于IC结构100和图1A所述的第一方向X和第二方向Y。
除了IC结构100的元件之外，IC结构200包括定位于第一层级110L处的第一金属区段210A、210B、210C和210D，定位于第二金属层级120L处的第二金属区段220A、220B、220C和220D，以及定位于第三金属层级130L处的第三金属区段230A、230B、230C和230D。
第一金属区段210A、210B、210C和210D，第二金属区段220A、220B、220C和220D以及第三金属区段230A、230B、230C和230D中的每个包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种在一个或多个金属化层中形成导电材料。
第一金属区段210A、210B、210C和210D是平行定位于第一金属层级110L处且定向为第二方向Y的导线区段。第一金属区段210A和210C与电源导轨100A重叠，并且第一金属区段210B和210D与电源导轨100B重叠。因此，第一金属区段210A、210B、210C和210D中的每个仅与电源导轨100A和电源导轨100B中的一个重叠，并且还被描述为金属短线。在一些实施例中，第一金属层级110L与金属短线层级相对应。
第一金属区段210A、210B、210C和210D还被描述为多个第一金属区段或多个金属短线。在图2A、图2B和图2C所示的实施例中，多个第一金属区段包括四个第一金属区段。在一些实施例中，多个第一金属区段包括除了第一金属区段210A、210B、210C和210D之外的第一金属区段(未示出)。在一些实施例中，多个第一金属区段包括第一金属区段210A、210B、210C和210D中的子集。
在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与第一金属层级110L的预定最小宽度相对应。在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与IC工艺的金属一层的预定最小宽度相对应。
第一金属区段210A、210B、210C和210D分别沿着迹线212A、212B、212C和212D定位。第一金属区段210A、210B、210C和210D之间的间隔在图2A中示出为间距216，其中，该间距216是迹线212A和212B之间的距离。在一些实施例中，间距216是IC工艺的金属一间距的倍数，其中，该金属一间距与IC工艺的多个间距相同。在一些实施例中，间距216是IC工艺的金属一间距的倍数，其中，该金属一间距与IC工艺的多个间距不同。在一些实施例中，间距216是IC工艺的金属一间距的倍数，其中，该倍数在4至16的范围内。在一些实施例中，间距216是IC工艺的金属一间距的倍数，其中，该倍数等于8。
第一通孔215是在第一金属区段210A和210C与电源导轨100A重叠的位置处，以及在第一金属区段210B和210D与第一电源导轨100B重叠的位置处定位于电源导轨层级100L与第一金属层级110L之间的通孔。在一些实施例中，第一通孔215是定位于第一金属区段210A和210C与电源导轨100A重叠的位置处，以及第一金属区段210B和210D与第一电源导轨100B重叠的位置处的单个通孔。通过这种配置，第一通孔215将第一金属区段210A和210C电连接至电源导轨100A，并将第一金属区段210B和210D电连接至电源导轨100B。
第二金属区段220A、220B、220C和220D是定向为第一方向X的导线区段。第二金属区段220A在第一金属区段210A与电源导轨100A重叠的位置处与电源导轨100A重叠；第二金属区段120B在第一金属区段210B与电源导轨100B重叠的位置处与电源导轨100B重叠；第二金属区段120C在第一金属区段210C与电源导轨100A重叠的位置处与电源导轨100A重叠，以及第二金属区段220D在第一金属区段210D与电源导轨100B重叠位置处与电源导轨100B重叠。
第二金属区段220A、220B、220C和220D还被描述为多个第二金属区段。在图2A、图2B和图2C所示的实施例中，多个第二金属区段包括四个第二金属区段。在一些实施例中，多个第二金属区段包括除了第二金属区段220A、220B、220C和220D之外的第二金属区段(未示出)。在一些实施例中，多个第二金属区段包括第二金属区段220A、220B、220C和220D的子集。
在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与第二金属层级120L的预定最小宽度相对应。在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与IC工艺的金属二层的预定最小宽度相对应。
第二通孔225是在第一通孔215所在的位置之上的位置处定位于第一金属层级110L和第二金属层级120L之间的通孔。因此，第二通孔225定位于第二金属区段220A与第一金属区段210A重叠的位置处、第二金属区段220B与第一金属区段210B重叠的位置处、第二金属区段220C与第一金属区段210C重叠的位置处、以及第二金属区段220D与第一金属区段210D重叠的位置处。在一些实施例中，第二通孔225是定位于第一通孔215所在的位置之上的位置处的单个通孔。
通过这种配置，第二金属区段220A电连接至第一金属区段210A，第二金属区段220B电连接至第一金属区段210B，第二金属区段220C电连接至第一金属区段210C，以及第二金属区段220D电连接至第一金属区段210D。
第三金属区段230A、230B、230C和230D是平行定位于第三金属层级130L处且定向为第二方向Y的导线区段。
第三金属区段230A、230B、230C和230D中的每个与电源导轨100A和电源导轨100B这两者均重叠，并且还被描述为金属带。第三金属区段230A、230B、230C和230D还被描述为多个第三金属区段或多个金属带。在一些实施例中，第三金属层级130L与金属带层级相对应。
第三金属区段230A与第二金属区段220A和电源导轨100A重叠。第三金属区段230B与第二金属区段220B和电源导轨100B重叠。第三金属区段230C与第二金属区段220C和电源导轨100A重叠。第三金属区段230D与第二金属区段220D和电源导轨100B重叠。
在图2A、图2B和图2C所示的实施例中，多个第三金属区段包括四个第三金属区段。在一些实施例中，多个第三金属区段包括除了第三金属区段230A、230B、230C和230D之外的第三金属区段(未示出)。在一些实施例中，多个第三金属区段包括第三金属区段230A、230B、230C和230D的子集。
第三金属区段230A、230B、230C和230D分别沿着迹线232A、232B、232C和232D定位。在一些实施例中，迹线232A、232B、232C和232D分别与迹线212A、212B、212C和212D对准。在一些实施例中，迹线232A、232B、232C和232D中的每个迹线与迹线212A、212B、212C和212D中的相应迹线不对准，但是足够靠近相应的迹线，从而使得第三金属区段230A、230B、230C和230D中的相应第三金属区段与第一金属区段210A、210B、210C和210D中的相应第一金属区段重叠。
在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与第三金属层级130L的预定最小宽度相对应。在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与IC工艺的金属三层的预定最小宽度相对应。
第三通孔235是在第二通孔225所在的位置之上的位置处定位于第二金属层级120L和第三金属层级130L之间的通孔。因此，第三通孔定位于第三金属区段230A与第二金属区段220A重叠的位置处、第三金属区段230B与第二金属区段220B重叠的位置处、第三金属区段230C与第二金属区段220C重叠的位置处、以及第三金属区段230D与第二金属区段220D重叠的位置处。在一些实施例中，第三通孔235是位于第二通孔225所在的位置之上的位置处的单个通孔。图2A中示出第三通孔235，其中，作为实例标记一个第三通孔235。
通过这种配置，第三金属区段230A电连接至第二金属区段220A，第三金属区段230B电连接至第二金属区段220B，第三金属区段230C电连接至第二金属区段220C，以及第三金属区段230D电连接至第二金属区段220D。
根据这种配置，第三金属区段230A和230C被描述为第三金属区段的第一集合，以及第三金属区段230B和230D被描述为第三金属区段的第二集合。在图2A、图2B和图2C所示的实施例中，第三金属区段的一个集合包括两个第三金属区段。在一些实施例中，第三金属区段的一个集合包括除了第三金属区段230A、230B、230C和230D之外的第三金属区段(未示出)。
第四通孔245是在第三通孔235所在的位置之上的位置处定位于第三金属层级130L之上的通孔。如下文相对于IC结构500所述，通过这种配置，第三金属区段230A电连接至第四金属区段540A，第三金属区段230B电连接至第四金属区段540B，第三金属区段230C电连接至第四金属区段540C，并且第三金属区段230D电连接至第四金属区段540D。在一些实施例中，第四通孔245是位于第三通孔235所在的位置之上的位置处的单个通孔。图2B中示出第四通孔245，其中，作为实例标记一个第四通孔245。
IC结构200的配置与IC结构500结合，由此利用最小宽度金属元件在定位于上部金属层处的电源带和下部层处的电源导轨之间建立电连接，并且在一些实施例中，单个通孔位于电源带和电源导轨之间的层中。通过提供具有低电阻的平行路径，一个或多个实施例能够实现有效的电源传输、有限的热量生成和对EM的低敏感性。
在至少一些实施例中，第三金属区段的多个集合的交替带和延伸的间距配置还有助于到达由电源导轨供电的功能电路的各个电连接的布线。
与使用比最小宽度金属元件更宽的金属元件和/或在金属元件重叠的位置处使用多个通孔的方法相比，一个或多个实施例由此向功能电路元件提供电源分配，其中，该电源分配对到达那些功能电路元件的其他连接的布线具有较小的影响。
图3A、图3B和图3C是根据一些实施例的IC结构300的示图。图3A是基于IC结构300的下部的顶视图的示图，图3B是基于IC结构300的上部的顶视图的示图，以及图3C是基于与平面C-C'相交的IC结构300的截面图的示图。IC结构300中所示的金属化层级包括电源导轨层级100L(电源导轨100A和100B所在的位置处)、第一金属层级110L、第二金属层级120L和第三金属层级130L(上文相对于IC结构100以及图1A、图1B和图1C所述的)。在图3A中示出如上文相对于IC结构100和图1A所述的第一方向X和第二方向Y。
除了IC结构100的元件之外，IC结构300还包括定位于第一层级110L处的第一金属区段310A、310B、310C、310D、310E、310F、310G和310H，定位于第二金属级120L处的第二金属区段320A和320B，以及定位于第三金属层级130L处的第三金属区段330A、330B、330C和330D。
第一金属区段310A、310B、310C、310D、310E、310F、310G和310H，第二金属区段320A和320B以及第三金属区段330A、330B、330C和330D中的每个包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种在一个或多个金属化层中形成该导电材料。
第一金属区段310A、310B、310C、310D、310E、310F、310G和310H是平行定位于第一金属层级110L处且定向为第二方向Y的导线区段。第一金属区段310A、310C、310E和310G与电源导轨100A重叠，并且第一金属区段310B、310D、310F和310H与电源导轨100B重叠。因此，第一金属区段310A、310B、310C、310D、310E、310F、310G和310H中的每个仅与电源导轨100A和电源导轨100B中的一个重叠，并且还被描述为金属短线。在一些实施例中，第一金属层级110L与金属短线层级相对应。
第一金属区段310A、310B、310C、310D、310E、310F、310G和310H还被描述为多个第一金属区段或多个金属短线。在图3A、图3B和图3C所示的实施例中，多个第一金属区段包括八个第一金属区段。在一些实施例中，多个第一金属区段包括除了第一金属区段310A、310B、310C、310D、310E、310F、310G和310H之外的第一金属区段(未示出)。在一些实施例中，多个第一金属区段包括第一金属区段310A、310B、310C、310D、310E、310F、310G和310H的子集。
在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与第一金属层级110L的预定最小宽度相对应。在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与IC工艺的金属一层的预定最小宽度相对应。
第一金属区段310A和310B沿着迹线312A定位，第一金属区段310C和310D沿着迹线312B定位，第一金属区段310E和310F沿着迹线212C定位，并且第一金属区段310G和310H沿着迹线212D定位。第一金属区段310A、310B、310C、310D、310E、310F、310G和310H之间的间隔在图3A中示出为间距316，其中，该间距316是迹线312A和312B之间的距离。在一些实施例中，间距316是IC工艺的金属一间距的倍数，其中，金属一间距与IC工艺的多个间距相同。在一些实施例中，间距316是IC工艺的金属一间距的倍数，其中，金属一间距与IC工艺的多个间距不同。在一些实施例中，间距316是IC工艺的金属一间距的倍数，其中，该倍数在4至16的范围内。在一些实施例中，间距316是IC工艺的金属一间距的倍数，其中，该倍数等于8。在一些实施例中，间距316是IC工艺的金属一间距的倍数，其中，该倍数等于12。
第一通孔315是在第一金属区段310A、310C、310E和310G与电源导轨100A重叠的位置处，以及第一金属区段310B、310D、310F和310H与第一电源导轨100B重叠的位置处定位于电源导轨层级100L与第一金属层级110L之间的通孔。在一些实施例中，第一通孔315是定位于第一金属区段310A、310C、310E和310G与电源导轨100A重叠的位置处、以及第一金属区段310B、310D、310F和310H与第一电源导轨100B重叠的位置处的单个通孔。通过这种配置，第一通孔315将第一金属区段310A、310C、310E和310G电连接至电源导轨100A，并将第一金属区段310B、310D、310F和310H电连接至电源导轨100B。
第二金属区段320A、320B是定向为第一方向X的导线区段。第二金属区段320A在第一金属区段310A、310C、310E和310G与电源导轨100A重叠的位置处与电源导轨100A重叠，并且第二金属区段320B在第一金属区段310B、310D、310F和310H与电源导轨100B重叠的位置处与电源导轨100B重叠。第二金属区段320A和320B还被描述为多个第二金属区段。
在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与第二金属层级120L的预定最小宽度相对应。在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与IC工艺的金属二层的预定最小宽度相对应。
在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度大于第二金属层级120L的预定最小宽度。在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与第二金属层级120L的预定最小宽度的两倍相对应。
在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度大于IC工艺的金属二层的预定最小宽度。在一些实施例中，多个第二金属区段中的每个第二金属区段的宽度与IC工艺的金属二层的预定最小宽度的两倍相对应。
第二通孔325是在第一通孔315所在的位置之上的位置处定位于第一金属层级110L和第二金属层级120L之间的通孔。因此，第二通孔325定位于第二金属区段320A与第一金属区段310A、310C、310E和310G重叠的位置处，并且定位于第二金属区段320B与第一金属区段310B、310D、310F和310H重叠的位置处。在一些实施例中，第二通孔325是位于第一通孔315所在的位置之上的位置处的单个通孔。
通过这种配置，第二金属区段320A电连接至第一金属区段310A、310C、310E和310G，并且第二金属区段320B电连接至第一金属区段310B、310D、310F和310H。
第三金属区段330A、330B、330C和330D是平行定位于第三金属层级130L处且定向为第二方向Y的导线区段。
第三金属区段330A、330B、330C和330D中的每个与电源导轨100A和100B这两者均重叠，与第二金属区段320A和320B这两者均重叠，并且还被描述为金属带。第三金属区段330A、330B、330C和330D还被描述为多个第三金属区段或多个金属带。在一些实施例中，第三金属层级130L与金属带层级相对应。
在图3A、图3B和图3C所示的实施例中，多个第三金属区段包括四个第三金属区段。在一些实施例中，多个第三金属区段包括除了第三金属区段330A、330B、330C和330D之外的第三金属区段(未示出)。在一些实施例中，多个第三金属区段包括第三金属区段330A、330B、330C和330D的子集。
第三金属区段330A、330B、330C和330D分别沿着迹线332A、332B、332C和332D定位。在一些实施例中，迹线332A、332B、332C和332D分别与迹线312A、312B、312C和312D对准。在一些实施例中，迹线332A、332B、332C和332D中的每个迹线与迹线312A、312B、312C和312D中的相应迹线不对准，但是足够靠近相应的迹线，从而使得第三金属区段330A、330B、330C和330D中的相应第三金属区段与第一金属区段310A、310B、310C、310D、310E、310F、310G和310H中的相应对第一金属区段重叠。
第三金属区段330A和第二金属区段320A重叠的位置与第二金属区段320A和第一金属区段310A重叠的位置相对应，第三金属区段330B和第二金属区段320B重叠的位置与第二金属区段320B和第一金属区段310D重叠的位置相对应，第三金属区段330C和第二金属区段320A重叠的位置与第二金属区段320A和第一金属区段310E重叠的位置相对应，以及第三金属区段330D和第二金属区段320B重叠的位置与第二金属区段320B和第一金属区段310H重叠的位置相对应。
在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与第三金属层级130L的预定最小宽度相对应。在一些实施例中，多个第三金属区段中的每个第三金属区段的宽度与IC工艺的金属三层的预定最小宽度相对应。
第三通孔335是在第二通孔325所在的位置的子集之上的位置处定位于第二金属层级120L和第三金属层级130L之间的通孔。因此，第三通孔定位于第三金属区段330A与第二金属区段320A重叠的位置处，第三金属区段330B与第二金属区段320B重叠的位置处，第三金属区段330C与第二金属区段320A重叠的位置处，以及第三金属区段330D与第二金属区段320B重叠的位置处。在一些实施例中，第三通孔335是位于第二通孔325所在的位置的子集之上的位置处的单个通孔。图3A中示出第三通孔335，其中，作为实例标记一个第三通孔335。
通过这种配置，第三金属区段330A和330C电连接至第二金属区段320A，并且第三金属区段330B和330D电连接至第二金属区段320B。
根据这种配置，第三金属区段330A和330C被描述为第三金属区段的第一集合，以及第三金属区段330B和330D被描述为第三金属区段的第二集合。在图3A、图3B和图3C所示的实施例中，第三金属区段的一个集合包括两个第三金属区段。在一些实施例中，第三金属区段的一个集合包括除了第三金属区段330A、330B、330C和330D之外的第三金属区段(未示出)。
第四通孔345是在第三通孔335所在的位置之上的位置处定位于第三金属层级130L之上的通孔。如下文相对于IC结构500所述，通过这种配置，第三金属区段330A电连接至第四金属区段540A，第三金属区段330B电连接至第四金属区段540B，第三金属区段330C电连接至第四金属区段540C，并且第三金属区段330D电连接至第四金属区段540D。在一些实施例中，第四通孔345是定位于第三通孔335所在的位置之上的位置处的单个通孔。图3B中示出第四通孔345，其中，作为实例标记一个第四通孔345。
IC结构300的配置与IC结构500结合，由此利用最小宽度的金属短线和金属带在定位于上部金属层处的电源带和下部层处的电源导轨之间建立电连接，以及在一些实施例中，单个通孔位于电源带和电源导轨之间的层中。通过提供具有低电阻的平行路径(特别地，位于电源导轨和第二金属区段之间)，一个或多个实施例能够实现有效的电源传输、有限的热量生成和对EM的低敏感性。
在至少一些实施例中，第三金属区段的多个集合的交替带和延伸的间距配置还有助于到达由电源导轨供电的功能电路的各个电连接的布线。
与使用比最小宽度金属元件更宽的金属元件和/或在金属元件重叠的位置处使用多个通孔的方法相比较，一个或多个实施例由此向功能电路元件提供电源分配，其中，该电源分配对到达那些功能电路元件的其他连接的布线具有较小的影响。
图4A和图4B是根据一些实施例的IC结构400的示图。图4A是基于IC结构400的下部的顶视图的示图，以及图4B是基于与平面D-D'相交的IC结构400的截面图的示图。IC结构400包括电源导轨100A和100B、电源导轨层级100L、第一金属层级110L、第二金属层级120L和第三金属层级130L(如上文相对于IC结构100以及图1A、图1B和图1C所述)。IC结构400还包括第一金属区段310A、310B、310C、310D、310E、310F、310G和310H，第二金属区段320A和320B，以及第三金属区段330A、330B、330C和330D(如上文相对于IC结构300以及图3A、图3B和图3C所述的)。在图4A中示出如上文相对于IC结构100和图1A所述的第一方向X和第二方向Y。
除了IC结构100和300的元件之外，IC结构400还包括定位于第一层级110L处的第一金属区段410A和410B。第一金属区段410A和410B中的每个包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种在一个或多个金属化层中形成导电材料。
第一金属区段410A是与第一金属区段310A、310C、310E和310G平行地定位于第一金属层级110L处且位于第一金属区段310A、310C、310E和310G之间的导线区段。第一金属区段410A与电源导轨100A重叠，并且与电源导轨100B不重叠。
第一金属区段410B是与第一金属区段310B、310D、310F和310H平行地定位于第一金属层级110L处并且位于第一金属区段310B、310D、310F和310H之间的导线区段。第一金属区段410B与电源导轨100B重叠，并且与电源导轨100A不重叠。
第一金属区段310A、310B、310C、310D、310E、310F、310G、310H、410A和410B还被描述为多个第一金属区段或多个金属短线。在图4A和图4B所示的实施例中，多个第一金属区段包括位于第一金属区段310A、310C、310E和310G中的每两个之间的三个第一金属区段410A，以及位于第一金属区段310B、310D、310F和310H中的每两个之间的三个第一金属区段410B。
在一些实施例中，多个第一金属区段包括位于第一金属区段310A、310C、310E和310G中的每两个之间的少于三个的第一金属区段410A。在一些实施例中，多个第一金属区段包括位于第一金属区段310A、310C、310E和310G中的每两个之间的多于三个的第一金属区段410A。
在一些实施例中，多个第一金属区段包括位于第一金属区段310B、310D、310F和310H中的每两个之间的少于三个的第一金属区段410B。在一些实施例中，多个第一金属区段包括位于第一金属区段310B、310D、310F和310H中的每两个之间的多于三个的第一金属区段410B。
第三金属区段330A和330C与第二金属区段320A重叠的位置是第二金属区段320A与第一金属区段310A、310C、310E、310G和410A重叠的位置的子集，以及第三金属区段330B和330D与第二金属区段320B重叠的位置是第二金属区段320B与第一金属区段310B、310D、310F、310H和410B重叠的位置的子集。
在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与第一金属层级110L的预定最小宽度相对应。在一些实施例中，多个第一金属区段中的每个第一金属区段的宽度与IC工艺的金属一层的预定最小宽度相对应。
第一通孔415是在第一金属区段310A、310C、310E、310G和410A与电源导轨100A重叠的位置处，以及第一金属区段310B、310D、310F、310H和410B与第一电源导轨100B重叠的位置处定位于电源导轨层级100L与第一金属层级110L之间的通孔。在一些实施例中，第一通孔415是定位于第一金属区段310A、310C、310E、310G和410A与电源导轨100A重叠的位置处，以及金属区段310B、310D、310F、310H和410B与第一电源导轨100B重叠的位置处的单个通孔。通过这种配置，第一通孔415将第一金属区段310A、310C、310E、310G和410A电连接至电源导轨100A，并将第一金属区段310B、310D、310F、310H和410B电连接至电源导轨100B。
第二通孔425是在第一通孔415所在的位置之上的位置处定位于第一金属层级110L和第二金属层级120L之间的通孔。因此，第二通孔425定位于第二金属区段420A与第一金属区段310A、310C、310E、310G和410A重叠的位置处，并且定位于第二金属区段420B与第一金属区段310B、310D、310F、310H和410B重叠的位置处。在一些实施例中，第二通孔425是位于第一通孔415所在的位置之上的位置处的单个通孔。
通过这种配置，第二金属区段420A电连接至第一金属区段310A、310C、310E、310G和410A，并且第二金属区段420B电连接至第一金属区段310B、310D、310F、310H和410B。
IC结构400的配置与IC结构500结合，由此利用最小宽度的金属短线和金属带在定位于上部金属层的电源带和下部层处的电源导轨之间建立电连接，以及在一些实施例中，单个通孔位于电源带和电源导轨之间的层中。通过提供具有低电阻的平行路径(特别地，位于电源导轨和第二金属区段之间)，一个或多个实施例能够实现有效的电源传输、有限的热量生成和对EM的低敏感性。
在至少一些实施例中，第三金属区段的多个集合的交替带和延伸的间距配置还有助于到达由电源导轨供电的功能电路的各个连接的布线。
与使用比最小宽度金属元件更宽的金属元件和/或在金属元件重叠的位置处使用多个通孔的方法相比较，一个或多个实施例由此向功能电路元件提供电源分配，其中，该电源分配对到达那些功能电路元件的其他连接的布线具有较小的影响。
图5A和图5B是根据一些实施例的IC结构500的示图。图5A是基于IC结构500的顶视图的示图，图5B是基于与平面D-D'相交的IC结构500的截面图的示图。IC结构500包括电源导轨100A和100B、电源导轨层级100L、第一金属层级110L、第二金属层级120L和第三金属层级130L(如上文相对于IC结构100以及图1A、图1B和图1C所述)。在图5A中示出如上文相对于IC结构100和图1A所述的第一方向X和第二方向Y。
除了IC结构100的元件之外，IC结构500包括定位于第四金属层级540L处的第四金属区段540A、540B、540C和540D以及定位于电源带层级550L处的电源带550A、550B、550C和550D。
在一些实施例中，第四金属层级540L直接位于第三金属层级130L之上。在一些实施例中，一个或多个金属层级(未示出)将第四金属层级540L与第三金属层级130L分离，并且第四金属层级540L不直接位于第三金属层级130L之上。
在一些实施例中，电源带层级550L直接位于第四金属层级540L之上。在一些实施例中，一个或多个金属层级(未示出)将电源带层级550L与第四金属层级540L分离，并且电源带层级550L不直接位于第四金属层级540L之上。
第四金属区段540A、540B、540C和540D以及电源带550A、550B、550C和550D中的每个包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种在一个或多个金属化层中形成导电材料。
第四金属区段540A、540B、540C和540D是平行定位于第四金属层级540L处且定向为第一方向X的导线区段。第四金属区段540A和540C与电源导轨100A重叠，并且第四金属区段540B和540D与电源导轨100B重叠。
第四金属区段540A、540B、540C和540D还被描述为多个第四金属区段。在图5A和图5B所示的实施例中，多个第四金属区段包括四个第四金属区段。在一些实施例中，多个第四金属区段包括除了第四金属区段540A、540B、540C和540D之外的第四金属区段(未示出)。在一些实施例中，多个第四金属区段包括第四金属区段540A、540B、540C和540D的子集。
在一些实施例中，多个第四金属区段中的每个第四金属区段的宽度与第四金属层级540L的预定最小宽度相对应。在一些实施例中，多个第四金属区段中的每个第四金属区段的宽度与IC工艺的金属四层的预定最小宽度相对应。
在一些实施例中，如上文相对于IC结构100以及图1A、图1B和图1C所述，第四金属区段540A与第三金属区段130A和130B重叠，第四金属区段540B与第三金属区段130C和130D重叠，第四金属区段540C与第三金属区段130E和130F重叠，并且第四金属区段540D与第三金属区段130G和130H重叠。在这种配置中，第四通孔145将第四金属区段540A电连接至第三金属区段130A和130B，将第四金属区段540B电连接至第三金属区段130C和130D，将第四金属区段540C电连接至第三金属区段130E和130F，以及将第四金属区段540D电连接至第三金属区段130G和130H。
在一些实施例中，如上文相对于IC结构200以及图2A、图2B和图2C所述的，第四金属区段540A与第三金属区段230A重叠，第四金属区段540B与第三金属区段230B重叠，第四金属区段540C与第三金属区段230C重叠，并且第四金属区段540D与第三金属区段230D重叠。在这种配置中，第四通孔245将第四金属区段540A电连接至第三金属区段230A，将第四金属区段540B电连接至第三金属区段230B，将第四金属区段540C电连接至第三金属区段230C，以及将第四金属区段540D电连接至第三金属区段230D。
在一些实施例中，如上文相对于IC结构300以及图3A、图3B和图3C所述的，第四金属区段540A与第三金属区段330A重叠，第四金属区段540B与第三金属区段330B重叠，第四金属区段540C与第三金属区段330C重叠，并且第四金属区段540D与第三金属区段330D重叠。在这种配置中，第四通孔345将第四金属区段540A电连接至第三金属区段330A，将第四金属区段540B电连接至第三金属区段330B，将第四金属区段540C电连接至第三金属区段330C，并且将第四金属区段540D电连接至第三金属区段330D。
在一些实施例中，如上文相对于IC结构400和图4A、图4B所述的，第四金属区段540A与第三金属区段430A重叠，第四金属区段540B与第三金属区段430B重叠，第四金属区段540C与第三金属区段430C重叠，以及第四金属区段540D与第三金属区段430D重叠。在该配置中，第四通孔445将第四金属区段540A电连接至第三金属区段430A，将第四金属区段540B电连接至第三金属区段430B，将第四金属区段540C电连接至第三金属区段330C并且将第四金属区段540D电连接至第三金属区段330D。
电源带550A、550B、550C和550D是定向为第二方向Y的导线区段。电源带550A在第四金属区段540A与电源导轨100A重叠的位置处与电源导轨100A重叠，电源带550B在第四金属区段540B与电源导轨100B重叠的位置与电源导轨100B重叠，电源带550C在第四金属区段540C与电源导轨100A重叠的位置处与电源导轨100A重叠，并且电源导轨550D在第四金属区段540D与电源导轨100B重叠的位置处与电源导轨100B重叠。
电源带550A、550B、550C和550D还被描述为多个电源带。在图5A和图5B所示的实施例中，多个电源带包括四个电源带。在一些实施例中，多个电源带包括除了电源带550A、550B、550C和550D之外的电源带(未示出)。在一些实施例中，多个电源带包括电源带550A、550B、550C和550D的子集。
在一些实施例中，多个电源带中的每个电源带的宽度与电源带层级550L的预定最小宽度的两倍相对应。在一些实施例中，多个电源带中的每个电源带的宽度大于电源带层级550L的预定最小宽度的两倍。
在一些实施例中，多个电源带中的每个电源带的宽度与IC工艺的金属五层的预定的最小宽度的两倍相对应。在一些实施例中，多个电源带中的每个电源带的宽度大于IC工艺的金属五层的预定最小宽度的两倍。
第五通孔555是在电源带550A与第四金属区段540A重叠的位置处、电源带550B与第四金属区段540B重叠的位置处、电源带550C与第四金属区段540C重叠的位置处、以及电源带550D与第四金属区段540D重叠的位置处定位于第四金属层级540L与电源带层级550L之间的通孔。在一些实施例中，第五通孔555是定位于电源带550A与第四金属区段540A重叠的位置处、电源带550B与第四金属区段540B重叠的位置处、电源带550C与第四金属区段540C重叠的位置处、以及电源带550D与第四金属区段540D重叠的位置处的单个通孔。
通过这种配置，电源带550A电连接至第四金属区段540A，电源带550B电连接至第四金属区段540B，电源带550C电连接至第四金属区段540C，以及电源带550D电连接至第四金属区段540D。
通过将IC结构500的配置与IC结构100、IC结构200、IC结构300或IC结构400中的任何一个结合，电源带550A电连接至电源导轨100A，电源带550B电连接至电源导轨100B，电源带550C电连接至电源导轨100A，以及电源带550D电连接至电源轨100B。
图6是根据一个或多个实施例的形成IC结构的方法600的流程图。方法600实现为制造或设计以下IC结构中一个或多个，诸如上述讨论的IC结构100、200、300、400和500中的一个或多个。如果实施方法600为设计IC结构，则方法600通过处理器来实现，其中，该处理器配置为执行与电路设计系统接口连接的计算机可读指令集，以设计和实施具有本文所讨论的部件的IC结构的布局。
图6所示的方法600的操作顺序仅用于说明；方法600的操作能够以不同于图6所示的顺序执行。在一些实施例中，可以在图6所示的操作之前、期间和/或之后实施除了图6所述的操作之外的操作。
在操作610处，形成第一电源导轨和第二电源导轨。第一电源导轨和第二电源导轨平行定位于电源导轨层级处且定向为电源导轨方向。
在一些实施例中，如上文相对于IC结构100、200、300和400所述的，形成第一电源导轨和第二电源导轨包括形成第一电源导轨100A和100B。
在操作620处，在直接位于电源导轨层级之上的第一金属层级处形成多个第一金属区段。多个第一金属区段包括定向为第一金属方向的第一金属区段，其中，第一金属方向垂直于电源导轨方向。多个第一金属区段中的每个第一金属区段与第一电源导轨或第二电源导轨中的一个或两个重叠。形成多个第一金属区段包括形成具有与第一金属层级的预定最小宽度相对应的宽度的多个第一金属区段中的每个第一金属区段。
在一些实施例中，如上文相对于IC结构100所述的，形成多个第一金属区段包括形成第一金属区段110A、110B、110C、110D、110E、110F、110G和110H。在一些实施例中，如上文相对于IC结构200所述的，形成多个第一金属区段包括形成第一金属区段210A、210B、210C和210D。在一些实施例中，如上文相对于IC结构300所述的，形成多个第一金属区段包括形成第一金属区段310A、310B、310C、310D、310E、310F、310G和310H。在一些实施例中，如上文相对于IC结构400所述的，形成多个第一金属区段包括形成第一金属区段310A、310B、310C、310D、310E、310F、310G、310H、410A和410B。
在操作630处，在电源导轨层级和第一金属层级之间形成多个第一通孔。多个第一通孔中的每个通孔是定位于多个第一金属区段中的相应第一金属区段与第一电源导轨或第二电源导轨重叠的位置处的单个通孔。
在一些实施例中，如上文相对于IC结构100所述，形成多个第一通孔包括在电源导轨100A和100B与第一金属区段110A、110B、110C、110D、110E、110F、110G和110H之间形成多个第一通孔115。在一些实施例中，如上文相对于IC结构200所述，形成多个第一通孔包括在电源导轨100A和100B与第一金属区段210A、210B、210C和210D之间形成多个第一通孔215。在一些实施例中，如上文相对于IC结构300所述，形成多个第一通孔包括在电源导轨100A和100B与第一金属区段310A、310B、310C、310D、310E、310F、310G和310H之间形成多个第一通孔315。在一些实施例中，如上文相对于IC结构400所述，形成多个第一通孔包括在电源导轨100A和100B与第一金属区段310A、310B、310C、310D、310E、310F、310G、310H、410A和410B之间形成多个第一通孔415。
在操作640处，在直接位于第一金属层级之上的第二金属层级处形成多个第二金属区段。多个第二金属区段中的每个第二金属区段定向为电源导轨方向，多个第二金属区段中的至少一个第二金属区段与第一电源导轨重叠，并且多个第二金属区段中的至少一个第二金属区段与第二个电源导轨重叠。
在一些实施例中，如上文相对于IC结构100所述的，形成多个第二金属区段包括形成第二金属区段120A、120B、120C和120D。在一些实施例中，如上文相对于IC结构200所述，形成多个第二金属区段包括形成第二金属区段220A、220B、220C和220D。在一些实施例中，如上文相对于IC结构300和400所述，形成多个第二金属区段包括形成第二金属区段320A和320B。
在操作650处，在第一金属层级和第二金属层级之间形成多个第二通孔。多个第二通孔中的每个第二通孔是形成在多个第一通孔中的相应第一通孔之上的位置处的单个通孔。
在一些实施例中，如上文相对于IC结构100所述的，形成多个第二通孔包括在第一金属区段110A、110B、110C、110D、110E、110F、110G和110H与第二金属区段120A、120B、120C和120D之间形成多个第二通孔125。在一些实施例中，如上文相对于IC结构200所述的，形成多个第二通孔包括在第一金属区段210A、210B、210C和210D与第二金属区段220A、220B、220C和220D之间形成多个第二通孔225。在一些实施例中，如上文相对于IC结构300所述的，形成多个第二通孔包括在第一金属区段310A、310B、310C、310D、310E、310F、310G和310H与第二金属区段320A和320B之间形成多个第二通孔325。在一些实施例中，如上文相对于IC结构400所述的，形成多个第二通孔包括在第一金属区段310A、310B、310C、310D、310E、310F、310G、310H、410A和410B与第二金属区段320A和320B之间形成多个第二通孔425。
在操作660处，在第二金属层级之上的电源带层级处形成第一电源带和第二电源带。形成第一电源带包括形成具有比电源带层级的预定最小宽度更大的宽度的第一电源带。形成第二电源带包括形成具有比电源带层级的预定最小宽度更大的宽度的第二电源带。在一些实施例中，如上文相对于IC结构500所述，形成第一电源带和第二电源带包括形成电源带550A、550B、550C和550D。
操作610-660因此建立了从第一电源带至第一电源导轨以及从第二电源带至第二电源导轨的电连接。在一些实施例中，建立从第一电源带至第一电源导轨以及从第二电源带至第二电源导轨的电连接包括除了操作610-660之外的操作。
在一些实施例中，在操作670处，在直接位于第二金属层级之上的第三金属层级处形成多个第三金属区段。多个第三金属区段定向为第一金属层级方向。在一些实施例中，多个第三金属区段包括交替的第二集合的第三金属区段与第一集合的第三金属区段。
在一些实施例中，如上文相对于IC结构100所述的，形成多个第三金属区段包括形成第三金属区段130A、130B、130C、130D、130E、130F、130G和130H。在一些实施例中，如上文相对于IC结构200所述的，形成多个第三金属区段包括形成第三金属区段230A、230B、230C和230D。在一些实施例中，如上文相对于IC结构300和400所述，形成多个第三金属区段包括形成第三金属区段330A、330B、330C和330D。
在一些实施例中，操作680包括形成多个第三通孔。在一些实施例中，多个第三通孔将第一集合的第三金属区段电连接至与第一电源导轨重叠的多个第二金属区段中的至少一个第二金属区段，并将第二集合的第三金属区段电连接至与第二电源导轨重叠的多个第二金属区段中的至少一个第二金属区段。
在一些实施例中，如上文相对于IC结构100所述的，形成多个第三通孔包括形成第三通孔135。在一些实施例中，如上文相对于IC结构200所述的，形成多个第三通孔包括形成第三通孔235。在一些实施例中，如上文相对于IC结构300和400所述的，形成多个第三通孔包括形成第三通孔335、435。
在一些实施例中，在操作690处，生成用于IC结构元件的一系列掩模包括制造一个或多个掩模以用于制造IC结构元件的各个层。
各个实施例中的每个因此在电网的组件(其包括使用最小宽度金属元件定位于上部金属层处的电源带和下部层处的电源导轨以及位于电源带和电源导轨之间的层中的单个通孔)之间建立电连接，从而减少IR损耗，减少电网的面积/占位面积的影响等(这增加了可用于放置其他结构的间隔)。通过提供具有低电阻的平行路径，一个或多个实施例能够实现有效的电源传输、有限的热量生成和对EM的低敏感性。
与使用比最小宽度金属元件更宽的金属元件和/或在金属元件重叠的位置处的多个通孔的方法相比较，一个或多个实施例向功能电路元件提供电源分配，其中，该电源分配对到达那些功能电路元件的其他连接的布线具有较小的影响。
图7是根据本发明的至少一个实施例的IC结构700的框图。
在图7中，IC结构700尤其包括电路宏/模块701。在一些实施例中，在类似于模块化编程的架构层次(architectural hierarchy)的背景下来理解电路宏/模块701，其中，通过主程序(或被其他子例程)调用(called)子例程/线程以执行给定的计算功能。在这种背景下，IC结构700使用电路宏/模块701来形成一个或多个给定的功能。因此，在本背景下并且在架构层次上，IC结构700类似于主程序，并且电路宏/模块(以下称为宏)701类似于子例程/线程。在一些实施例中，宏701是软件宏。在一些实施例中，宏701是硬件宏。在一些实施例中，宏701是在寄存器传输级(RTL)代码中描述/表达的软件宏。在一些实施例中，仍然必须对宏701上实施合成、放置和布线，从而使得对于各个工艺节点可以合成、放置和布线软件宏。在一些实施例中，宏701是以二进制文件格式(例如，图形数据库系统Ⅱ(GDSII)流格式)描述/表达的硬件宏，其中二进制文件格式以分层形式表示宏701的一个或多个布局图的平面几何形状、文本标签、其他信息等。在一些实施例中，已经对宏701实施合成、放置和布线，从而使得硬件宏专门用于特定的工艺节点。
在一些实施例中，宏701是SRAM宏。在一些实施例中，宏701是诸如另一种类型的RAM、ROM、锁相环(PLL)、特殊功能电路等另一种宏。宏701尤其包括导线区702。在一些实施例中，区域702与标准单元结构的实例的部分或整体相对应，其中，标准单元结构包括在各个标准单元结构的库中。
图8A是根据本发明的至少一个实施例的IC结构的导线结构800A的布局图800A。在一些实施例中，IC结构是图7的IC结构700。布局图800A包括连接的长柱对配置的实例。
在布置方面，图8A布置为多行(包括行ROW1-ROW8)和多列(包括COL1-COL4)的阵列。每行布置为大致平行于第一方向。相对于第二方向(大致垂直于第一方向)，行ROW1-ROW8中的每行具有高度HROW。在图8A中，第一方向和第二方向是相应的垂直方向和水平方向。在一些实施例中，第一方向和第二方向是垂直方向和水平方向以外的相应方向。在一些实施例中，每行包括预定数量的参考线/迹线(图8A中未示出)。在一些实施例中，奇数行具有第一导电性，而偶数行具有第二导电性。在一些实施例中，奇数行被配置为用于PMOS技术，以及偶数行被配置为用于NMOS技术。在一些实施例中，奇数行被配置用于NMOS技术，以及偶数行被配置用于PMOS技术。
布局图800A包括长柱图案集合、短柱图案集合和第一通孔图案830。特别地，长柱图案集合包括：长柱图案804A-804B的第一集合802；长柱图案808A-808B的第二集合806；长柱图案812A-812B的第四集合810；和长柱图案816A-816B的第五集合814。特别地，短柱图案集合包括：短柱图案820A-820D的第三集合818；以及短柱图案826A-826D的第六集合824。在图8A中，每列示出为包括两个集合的集合组。例如，柱COL1包括长柱图案804A-804B的第一集合802和长柱图案808A-808B的第二集合806，以及列COL2包括长柱图案812A-812B的第四集合810和长柱图案816A-816B的第五集合814。在一些实施例中，每列包括具有多于两个集合数目的集合组。通孔图案830将相应的第三集合818和第六集合824的短柱图案820A-820D和826A-826D与相应的第一集合802、第二集合806、第四集合810和第五集合814的长柱图案804A-804B、808A-808B、812A-812B和816A-816B电连接。
第一集合804、第二集合806、第四集合810、第五集合814等的构件位于M(i)金属化层中，其中，i是非负整数。第三集合818、第六集合824等的构件位于M(i+1)金属化层中。在一些实施例中，i＝0。在一些实施例中，i＝1。在一些实施例中，考虑除了i＝0或i＝1之外的i的值。
关于长柱图案的第一集合802、第二集合806、第四集合810和第五集合814中的每个的构件，它们：具有大致相同的长度；彼此不重叠；并且具有大致同轴且大致平行于第一方向的长轴。在一些实施例中，第一方向是垂直方向。在一些实施例中，在长柱(包括长柱804A-804B、808A-808B、812A-812B和816A-816B)中，并非所有的长柱都具有大致相同的长度。
在偏移方面，图8A所示的偏移包括第二/水平方向上的配对集合(paired-set)偏移、第一/垂直方向上的配对集合偏移和第一/垂直方向上的列内(intra-column)偏移。在长柱的水平相邻集合之间发生在第二/水平方向上的配对集合偏移。在水平相邻集合之间发生在第一/垂直方向上的配对集合偏移。在第一列中的长柱集合和相邻的第二列中的长柱集合之间发生第一方向上的列间(inter-column)偏移。
在第二/水平方向上的配对集合偏移的实例是第二组806相对于第一组802在第二方向上以偏移距离DOFF1偏移。第五组814相对于第四组810在第二方向上以偏移距离DOFF1偏移。在一些实施例中，偏移距离DOFF1是用于相应的工艺节点的多个间距PPOLY，其中DOFF1＝PPOLY。在一些实施例中，考虑了DOFF1的其他值。此外，第一组802和第四组810、第二组806和第五组814等的多对相对于彼此在第二方向上以偏移距离DOFF2偏移。相邻列相对于彼此在第二方向上以偏移距离DOFF2偏移。在图8A中，偏移距离DOFF2是偏移距离DOFF1的约六倍，从而使得DOFF2≈6*DOFF1。在一些实施例中，偏移距离DOFF2是偏移距离DOFF1的除了约六倍之外的近似倍数。在一些实施例中，DOFF2是用于相应工艺节点的相邻的电源导轨或电源带之间的电源间距PV的一半，其中，DOFF2＝1/2PV。在一些实施例中，考虑了DOFF2的其他值。
在图8A所示的尺寸方面，长柱图案804A-804B、808A-808B、810A-810B、816A-816B等中的每个具有小于或等于预定长度LLIMIT的长度L，其中，L≤LLIMIT。在一些实施例中，LLIMIT大致等于，但不大于布莱什长度(Blech length)LBlech，其中，LLIMIT≈LBlech并且LLIMIT≤LBlech。应注意，LBlech表示，其下基本不发生电迁移的导体的长度。在一些实施例中，LLIMIT是除了Blech长度LBlech之外的长度。
介于长柱图案的水平相邻集合之间的配对集合在第一/垂直方向上偏移的实例是第二集合806(其与第一集合802水平相邻)相对于第一集合802在第一/垂直方向上以大致一行高度HROW的垂直间隔距离偏移。更特别地，关于该实例，第一集合802中的长柱图案804A相对于第二集合806中的长柱图案808A以大致一行高度HROW的垂直间隔距离偏移。在一些实施例中，第一/垂直方向上的配对集合偏移的垂直分离距离不同于一行高度HROW。
在第一/垂直方向上在第一列中的长柱图案集合和相邻的第二列中的长柱图案集合之间的列间偏移的实例是列COL1中的第一集合802和第二集合806中的长柱图案相对于列COL2中的第四集合810和第五集合814中的长柱图案在第一/垂直方向上以大致一行高度HROW的垂直间隔距离偏移。更特别地，关于该实例，列COL2的第四集合810中的长柱图案812B相对于列COL1的第一集合802中的长柱图案804B以大致一行高度HROW的垂直间隔距离偏移，以及列COL2的第五集合814中的长柱图案816A相对于列COL1的第二集合806中的长柱图案808A以大致一行高度HROW的垂直间隔距离偏移。在一些实施例中，在第一/垂直方向上的列间偏移的垂直间隔距离不同于一行高度HROW。
在图8A中，根据行ROW1-ROW8等将短柱图案820A-820D、826A-826D等进行分组。关于短柱图案的第三集合818和第六集合824的每个集合中的构件，它们：彼此不重叠；具有大致平行于第二方向的长轴；与相应的第一集合802、第二集合806、第四集合810和第五集合814中的相应长柱图案804A-804B、808A-808B、812A-812B和816A-816B重叠；并分组成多组。第三集合818的构件相对于第一方向彼此对准。第六集合824的构件相对于第一方向彼此对准。第三集合818的相邻构件相对于彼此在第一方向上以偏移距离DOFF3偏移。在图8A中，DOFF3是在第一方向上两行之间的尺寸。在一些实施例中，DOFF3是尺寸DSS的倍数，其中，DSS是在第一方向上标准单元之间的尺寸，其中，DOFF3＝α*DSS，并且其中，α是正实数。在一些实施例中，考虑了DOFF3的其他值。
此外，将短柱图案的第三集合818分组成组822A-822B，并且将短柱图案的第六集合824分组成组828A-828B。组822A-822B和组828A-828B中的每组具有相同数量Q822的短柱图案。在图8A中，为了简明，短柱图案的数量Q822表示为二，Q822＝2。在一些实施例中，考虑了Q822的其他值，其中，Q822是正整数，Q822>2。
第三集合818中的每组822A-822B与第一集合802中的长柱图案804A-804B中的一个长柱图案和第二集合806中的长柱图案808A-808B中的相应一个长柱图案的所组成的相应一对长柱图案重叠并且连接在它们之间。这样一对长柱图案的实例是第一集合802中的长柱图案804B和第二集合806中的长柱图案808A。因此，在组822A-822B的每个中，相应的短柱图案820A-820D中的每个与第一集合802中的长柱图案804B和第二集合806中的长柱图案808A所组成的一对长柱图案重叠并电连接在它们之间。在图8A中，相对于第一/垂直方向，每个短柱图案位于：距离与短柱图案重叠的一个长柱图案的一端大致一短线距离(stub-distance)处；以及与短柱图案重叠的另一个长柱图案的中间区域处。作为实例，短柱图案820A位于距离长柱图案804B的一端大致一短线距离处且位于长柱图案808A的中间区域处。短线距离确保了长柱的端部与短柱之间足够的重叠量，并且取决于用于制造与短柱图案、长柱图案等相对应的结构的相应工艺节点的对准公差。
在图8A中，第一集合802中的长柱图案804A-804B的每个和第二集合806中的长柱图案808A-808B的每个与第三集合818中的数量Q818的相应的短柱图案820A-820D重叠，并且与其电连接。在图8A中，包括相应的长柱图案804A-804B和808A-808B的垂直对准且垂直相邻的长柱图案具有大致一行高度HROW的垂直间隔距离。例如，垂直对准且垂直相邻的长柱图案808A和808B具有大致一行高度HROW的垂直间隔。在一些实施例中，垂直对准且垂直相邻的长柱图案具有不同于一行高度HROW的垂直间隔距离。在图8A中，为了简明，短柱图案的数量Q818表示为四，Q818＝4。在一些实施例中，考虑了Q818的其他值，其中，Q818是正整数且Q818>3。数量Q818大于数量Q822，其中，Q822<Q818。
图8B是根据本发明的至少一个实施例的IC结构的导线结构800B的截面图。在一些实施例中，IC结构是图7的IC结构700。在一些实施例中，根据图8A的布局800A至少部分地制造导线结构800B。
在图8B中，导线结构800B包括：长柱804B'和808A'；通孔830'；和短柱820A'。长柱804B'和808A'是导电的并且与图8A的长柱图案804B和808A相对应。通孔830'是导电的并且与图8A的通孔图案830相对应。短柱820A'是导电的并且与图8A的短柱图案820A相对应。
使用诸如图8A的布局800A的连接的长柱对配置的优势包括以下优势中的至少一个：较稳固的网格(与例如根据另一方法的简单带的配置相反)而不会对例如可布线性等产生负面影响；降低的电迁移敏感性(与例如根据另一方法的简单带的配置相反)而不会对例如可布线性等产生负面影响；适合/合适于任何金属化层等。
图9A是根据本发明的至少一个实施例的IC结构的导线结构900A的布局图。在一些实施例中，IC结构是图7的IC结构700。布局图900A包括连接的长柱对配置的实例。
布局图900A包括线图案902A-902P、长柱图案904A-904V和通孔图案910。通孔图案910将长柱图案904A-904V与相应的线图案902A-902P电连接。线图案902A-902P位于M(i)金属化层中，其中，i是非负整数。长柱图案904A-904V位于M(i+1)金属化层中。在一些实施例中，i＝0。在一些实施例中，i＝1。在一些实施例中，考虑了除了i＝0或i＝1之外的i的值。
关于线图案902A-902P，它们：彼此不重叠；具有大致平行于第一方向的长轴。在一些实施例中，第一方向是垂直方向。线图案902A-902P相对于彼此在第二方向上偏移，第二方向与第一方向正交。在一些实施例中，第二方向是水平方向。
在每个簇(cluster)内，簇的构件(例如线图案902A和902B)相对于彼此在第二方向上以偏移距离DOFF4偏移。在一些实施例中，偏移距离DOFF4是用于相应的工艺节点的多个间距PPOLY，其中DOFF4＝PPOLY。在一些实施例中，考虑了DOFF4的其他值。相邻的簇相对于彼此在第二方向上以偏移距离DOFF2偏移。例如，簇902A和902B的线图案902B以距离DOFF5与簇902C和902D的线图案902D偏移。在一些实施例中，DOFF5是用于相应工艺节点的相邻的电源导轨或电源带之间的电源间距PV的一半，其中，DOFF5＝1/2PV。在一些实施例中，考虑了DOFF5的其他值。
将长柱图案904A-904V分组成集合906A-906I，每个集合的长柱图案构件：彼此不重叠；具有大致同轴且大致平行于第二方向的长轴；相对于彼此在第二方向上偏移；并且与相应的线图案902A-902P重叠。还将长柱图案904A-904V分组成组908A-908D等。组的集合称为单元。每个单位包括F组，其中，F是正整数。在图9A中，F＝4。在一些实施例中，考虑了除了4以外的F的值。关于组908A-908D等，它们：相对于彼此在第一方向上偏移；并且每个具有相同数量的长柱图案。对于组908A-908D等中的每组，该组中的长柱图案构件：彼此不重叠；并且相对于彼此在第一方向上偏移；以及相对于彼此在第一方向上对准。
将线图案902A-902P布置成束(bunches)，每束包括J个簇，其中，簇相对于彼此在第二个方向上偏移，其中，J是正整数。每个簇包括线图案902A-902P中的K个线图案，其中，K是正整数。在图9A中，J为4，J＝4，以及K为2，K＝2。在一些实施例中，考虑了除四之外的J的值。在一些实施例中，考虑了除二之外的K的值。线图案902A-902P的簇包括线图案902A和902B、902C和902D、902E和902F等的簇。在图9A中，束的实例包括以下束：包括线图案902A和902B、902C和902D、902E和902F以及902G和902H的线图案簇的束；包括线图案902C和902D、902E和902F、902G和902H以及902I和902J的线图案簇的束等。对于长柱图案的组906A-906I中的每个，其长柱图案构件中的每个与J-1簇重叠。因此，在图9A中，对于长柱图案集合906A-906I中的每个，其长柱图案构件中的每个与J-1＝4-1＝3个簇重叠。对于长柱图案集合906A-906I中的每个，其长柱图案构件中的每个电连接至J-2个簇中的每个构件。因此，在图9A中，对于长柱图案集合906A-906I中的每个，其长柱图案构件中的每个电连接至J-2＝4-2＝2个簇中的每个构件。
在长柱图案904A-904V跨越线图案902A-902P的相应部分的情况下，描述了两种类型的交叉点，即功能交叉点914A和分层(flyover)交叉点914B。关于将根据布局800A至少部分地制造的导线结构，并且对于功能交叉点914A，相应的长柱图案904A-904V将通过相应的通孔图案910功能性地连接(电连接)至相应的下面的线图案902A-902P。关于将根据布局800A至少部分地制造的导线结构，并且对于分层交叉点914B，相应的长柱图案904A-904V将不会功能性地连接(电连接)至相应的下面的线图案902A-902P，因为在分层交叉点处不存在通孔图案910。
对于线图案902A-902P中每个的参考部分912A-912B，长柱图案中的与参考部分重叠的数量Q1大于长柱图案中的电连接至参考部分的第二数量Q2(或以功能交叉点的形式而不是分层交叉点的形式交叉)。在图9A中，Q2＝Q1-1。在一些实施例中，考虑了Q2和Q1之间的其他关系。
作为实例，考虑线图案902C和902D中每个的参考部分912B。长柱图案904C、904H、904K和904M与线图案902C和902D的参考部分912B重叠。在该实例中，长柱图案904A-904V中的与每个线图案902C和902D中的参考部分912B重叠的第一数量为四，Q1＝4。在重叠的长柱图案中，长柱图案904C、904H和904M以功能交叉点914A的形式与线图案902C和902D的参考部分912B重叠。相比之下，长柱图案904K以分层交点914B的形式与线图案902C和902D的参考部分912B重叠。因此，在该实例中，长柱图案中的与线图案902C和902D的每个的参考部分912B电连接的第二数量是三，Q2＝3，从而使得(Q2＝3)<(Q1＝4)。此外，在该实例中，单元中的组数F为Q1，其中，F＝Q1＝4，并且使得Q2＝F-1＝3。
图9B是根据本发明的至少一个实施例的IC结构的导线结构900B的截面图。在一些实施例中，IC结构是图7的IC结构700。在一些实施例中，根据图9A的布局900A至少部分地制造导线结构900B。
在图9B中，导线结构900B包括：线902G'、902H'、902I'和902J'；通孔910'；和长柱904S'。线902G'、902H'、902I'和902J'是导电的并且与图9A的线图案902G、902H、902I和902J相对应。通孔910'是导电的并且与图9A的通孔图案910相对应。长柱904S'是导电的并且与图9A的长柱图案904S相对应。
使用诸如图9A的布局900A的连接的长柱对配置的优势包括以下优势中的至少一个：较稳固的网格(与例如根据另一方法的简单带的配置相反)而不会对例如可布线性等产生负面影响；降低的电迁移敏感性(与例如根据另一方法的简单带的配置相反)而不会对例如可布线性等产生负面影响；适合/合适于任何金属化层等。
图10A是根据一些实施例的生成IC结构的布局的方法1000A的流程图。在一些实施例中，方法1000用于生成IC结构的修整栅极区的布局图的实例。
在图10A中，方法1000A的流程图包括框1002-1012。由计算机的处理器执行框1002、1004(包括框1006-1008)或1010中的至少一个。处理器的实例是图11的处理器1102(如下所述)。计算机的实例是图11的电子设计自动化(EDA)系统1100(如下所述)。在一些实施例中，由计算机的处理器执行框1002-1010中的每个。在一些实施例中，将由方法1000生成的布局存储在非暂时性计算机可读介质上。非暂时性计算机可读介质的实例是图11的布局1107(如下所述)。
在框1002处，生成第一集合的长柱图案和相应的第二集合的长柱图案。第一集合的长柱图案和第二集合的长柱图案的实例是图8A的第一集合802的长柱图案804A-804B和图8A的第二集合806的相应的长柱图案808A-808B。这种长柱图案是：彼此不重叠；并且大致同轴，且大致平行于第一方向。第一集合在与第一方向正交的第二方向上从第二集合偏移。流程从框1002进行至框1004。
在框1004处，生成第三集合的短柱图案。第三集合的短柱图案的实例是图8A的短柱图案820A-820D的集合818。这种短柱图案是：彼此不重叠；布置有大致平行于第二方向的长轴；与第一集合和第二集合中相应的长柱图案重叠；并分组成多组。这种组的实例是图8A的组822A-822B。每个这种组具有第一数量的短柱图案。在图8A的实例中，第一数量Q822为2，其中Q822＝2。在一些实施例中，考虑了Q822的其他值，其中，Q822是正整数，且Q822>2。
再次，框1004包括框1006-1008。在框1004内，流程进行至框1006。在框1006处，布置第三集合的构件，从而使得第一集合和第二集合的每个中的每个长柱图案与第二数量的相应短柱图案重叠并且与其电连接。在图8A的实例中，第二数量Q818为3，其中，Q818＝3，并且其中，Q818大于Q822，从而使得其中，Q822<Q818。流程从框1006进行至框1008。
在框1008处，布置第三集合的构件，从而使得每组中的每个短柱图案与第一集合中的长柱图案的相应一个长柱图案重叠并且与第二集合中的长柱图案的相应一个长柱图案重叠，并且与其电连接。在图8A的实例中，例如长柱图案804B通过相应的通孔图案830与短柱图案820A-820D重叠。流程离开框1004并从框1008进行至框1010。
在框1010处，生成第一通孔图案，其包括布置相同，以将第三集合中的短柱图案与第一集合和第二集合中的长柱图案的相应长柱图案电连接。在图8A的实例中，例如，通孔图案830将长柱图案804B电连接至短柱图案820A-820D。流程从框1010进行至框1012。在框1012处，基于该布局，制造(A)一个或多个半导体掩模(参见图12，如下所述)或(B)制造未完成的半导体集成电路的层中的至少一个组件(再次参见图12，如下所述)中的至少一个。
图10B是根据本发明的至少一个实施例的在布局中移动IC结构的至少一个柱的方法1000B的高等级工艺流程图。
在图10B中，方法1000B的流程图包括框1022-1042。由计算机的处理器执行框1022-1040中的至少一个。处理器的实例是图11的处理器1102(如上所述)。计算机的一个实例是图11的电子设计自动化(EDA)系统1100(如下所述)。在一些实施例中，由计算机的处理器执行框1022-1040中的每个。在一些实施例中，将由方法1000B生成的布局存储在非暂时性计算机可读介质上。非暂时性计算机可读介质的实例是存储在图11的存储器1104中的布局1107(如下所述)。
在框1022处，对层Mn中的导电区段执行IR压降分析。对于框1022的IR压降分析，尝试使用带，其中带是比长柱(其中，如上所述，长柱的长度与布莱什长度LBlech相关)更长的导线。对于框1022，假设由带所呈现的IR压降满足小于或等于相应的最大参考值。流程从框1022进行至框1024，其中，确定Mn层中的一个或多个带的任一个中是否存在电迁移问题。在一些实施例中，基于测试数据确定是否存在电迁移问题，需要考虑导体的晶粒结构的具体细节，需要考虑用于形成导体的金属沉积工艺等。
如果框1024的结果为否定的，则工艺流程进行至框1026，其中，在布局中使用带，从而生成布局。在一些实施例中，带是比长柱(其中，如上所述，长柱的长度与布莱什长度LBlech相关)更长的导线。然后工艺流程从框1026进行至框1042，其中，基于布局，制造(A)一个或多个半导体掩模(参见图12，如下所述)或(B)制造未完成的半导体集成电路的层中的至少一个组件(再次参见图12，如下所述)中的至少一个。
如果框1024的结果为肯定的，即确定布局中存在电迁移问题，则工艺流程进行至框1028。在框1028处，尝试使用短柱。框1028的执行导致将短柱插入到布局中以替换具有电迁移问题的相应带。短柱的实例是图13A的短柱1302和1304(如下所述)。然后，工艺流程进行至框1030，确定短柱(在框1028处，其被引入作为相应带的替换件)所呈现的IR压降是否劣化为超过相对于相应带的IR压降的相应阈值。如果框1030的结果为否定的，则工艺流程进行至框1032，其中，使用短柱(参见框1028)，从而生成布局。在框1032处，使用短柱而不需要偏移一个或多个短柱的迹线对准位置，从而使得短柱保持同迹线对准(对于偏移，例如，参见图15的1514，如下所述)。然后工艺流程从框1032进行至框1042(如上所述)。
如果框1030的结果为肯定的，则工艺流程进行至框1034，其中，框1034尝试使用简单的配对配置的长柱。框1034的执行导致将简单配对配置的长柱插入到布局中以替换在框1024中确定为具有电迁移问题的相应带(多个相应带)。在长柱的简单配对配置中，在第一对长柱(对内连接)的两个构件之间进行直接电连接，但是在第一对长柱和第二对长柱之间不进行直接的电连接。
然后，工艺流程从框1034进行至框1036，确定长柱的简单配对配置(在框1034处将引入作为相应带的替换)所呈现的IR压降是否劣化为超过相对于相应带的IR压降的相应阈值。如果框1036的结果为否定的，则工艺流程进行至框1038，其中，使用长柱的简单配对配置，从而生成布局。然后工艺流程从框1038进行至框1042(如上所述)。
如果框1036的结果为肯定的，则工艺流程进行至框1040，其中，使用连接的长柱对配置，从而生成布局。在长柱的连接的长柱对配置中，进行对-内连接，并进行对-间连接。具有对-内连接和对-间连接的第一对长柱图案的实例是图8A的一对长柱图案804B和长柱图案808A，其：通过短柱图案820A和820B以及相应的通孔图案830进行对-内连接；并且长柱图案804B的构件通过短柱图案820C和820D以及相应的通孔图案830对-间连接至长柱图案808B，其中，长柱图案808B是第二对的构件。具有对-内和对-间连接的第一对长柱图案的另一实例是图9A的一对长柱图案904F和长柱图案904P，其：通过线图案902E、902F、902I和902J以及相应的通孔图案910进行对-内连接；并且通过线图案902E、902F、902I和902J以及相应的通孔图案910至少对-间连接至长柱图案904A和904K，其中，长柱图案904A和904K是第二对的构件。在图9A中，所述第二对包括在相应的第二组长柱图案中，其中，第二组长柱图案不仅包括长柱图案904A和904K中，而且包括长柱图案904U。在一些实施例中，第二组还包括与长柱图案904A、904K和904U垂直对准的其他相应的长柱图案，其中，在图9A中未示出其他相应的长柱图案，但是在图9A的顶部和底部由椭圆形暗示出。在一些实施例中，所述第一对包括在相应的第一集合中，其中该第一集合还包括与长柱图案904F和904P垂直对准的其他相应的长柱图案，其中，在图9A中未示出其他相应的长柱图案，但是在图9A的顶部和底部由椭圆形暗示出。然后工艺流程从框1040进行至框1042(如上所述)。
图11是根据本发明的至少一个实施例的电子设计自动化(EDA)系统1100的框图。
在一些实施例中，EDA系统1100包括APR系统。根据一些实施例，例如使用EDA系统1100来实现图6和图10A和图10B的流程图的方法。
在一些实施例中，EDA系统1100是包括硬件处理器1102和非暂时性计算机可读存储介质1104的通用计算器件。存储介质1104尤其编码有，即，存储有计算机程序代码1106，即，可执行指令集。根据一个或多个实施例(以下，所述工艺和/或方法)，由硬件处理器1102执行的指令1106代表(至少部分地)EDA工具，其中，该EDA工具实现例如图6和图10A-10B的方法的部分或全部。
处理器1102通过总线1108电连接至计算机可读存储介质1104。处理器1102还通过总线1108电连接至I/O接口1110。网络接口1112还通过总线1108电连接至处理器1102。网络接口1112连接至网络1114，从而使得处理器1102和计算机可读存储介质1104能够经由网络1114连接至外部元件。处理器1102配置为执行编码在计算机可读存储介质1104中的计算机程序代码1106，以便使得系统1100可用于实施所述工艺和/或方法的部分或全部。计算机可读存储介质1104还包括根据所述工艺和/或方法的部分或全部生成的一个或多个布局1107。在一个或多个实施例中，处理器1102是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1104是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1104包括半导体或固态存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1104包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1104存储计算机程序代码1106，其中，计算机程序代码1106配置为使得系统1100(其中这种执行(至少部分地)代表EDA工具)可用于实施所述工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质1104还存储有助于实施所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1104存储标准单元库(未示出)。
EDA系统1100包括I/O接口1110。I/O接口1110连接至外部电路。在一个或多个实施例中，I/O接口1110包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器1102传送信息和命令的光标方向键。
此外，EDA系统1100包括网络接口1112。网络接口1112包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的有线网络接口。在一个或多个实施例中，在两个或更多个系统1100中实现所述工艺和/或方法的部分或全部。
系统1100配置为通过I/O接口1110接收信息。通过I/O接口1110接收的信息包括用于由处理器1102处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线1108传送至处理器1102。EDA系统1100配置为通过I/O接口1110接收与UI有关的信息。该信息作为用户界面(UI)1142存储在计算机可读介质1104中。
在一些实施例中，所述工艺和/或方法的部分或全部实现为由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为额外的软件应用的部分的软件应用。在一些实施例中，所述的工艺和/或方法的部分或全部实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个实现为部分EDA工具的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为由EDA系统1100使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS,Inc.获得的工具(诸如)或其他合适的布局生成工具来生成布局。
在一些实施例中，工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括，但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM)、存储卡等中的一种或多种。
图12是根据本发明的至少一个实施例的集成电路(IC)制造系统1200和与其相关的IC制造流程的框图。
在图12中，IC制造系统1200包括诸如设计室1220、掩模室1230和IC制造商/制造者(“fab”)1250的实体和/或与制造IC器件1260有关的服务，其中，这些实体在设计、开发和制造周期中彼此相互作用。通过通信网络连接系统1200中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，单个较大的公司拥有设计室1220、掩模室1230和IC制造商1250中的两个或多个。在一些实施例中，设计室1220、掩模室1230和IC制造商1250中的两个或多个共存有共同设备并且使用公共资源。
设计室(或设计团队)1220生成IC设计布局1222。IC设计布局1222包括为IC器件1260设计的各种几何图案。几何图案与构成要制造的IC器件1260的各个部件的金属、氧化物或半导体层的图案相对应。各个层结合以形成各种IC部件。例如，IC设计布局1222的部分包括各种IC部件，其中，例如，在诸如硅晶圆的半导体衬底中形成有源区、栅电极、源极和漏极、金属线或层间互连的通孔和用于接合焊盘的开口，以及设置在半导体衬底上的各个材料层。设计室1220实施适当的设计程序以形成IC设计布局1222。设计程序包括逻辑设计、物理设计或放置和布线中的一个或多个。在具有几何图案信息的一个或多个数据文件中具有IC设计布局1222。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1222。
掩模室1230包括数据制备1232和掩模制造1244。掩模室1230使用IC设计布局1222制造一个或多个掩模，其中，该一个或多个掩模用于根据IC布局1222制造IC器件1260的各个层。掩模室1230实施掩模数据制备1232，其中，IC设计布局1222转换为代表性的数据文件(“RDF”)。掩模数据制备1232为掩模制造1244提供RDF。掩模制造1244包括掩模写入器。掩模写入器将RDF转换为诸如掩模(中间掩模(reticle，又称掩模版))或半导体晶圆的衬底上的图像。由掩模数据制备1232控制设计布局以符合掩模写入器的特定性能和/或IC制造者1250的要求。在图12中，掩模数据制备1232和掩模制造1244示出为单独的部分。在一些实施例中，掩模数据制备1232和掩模制造1244可以统称为掩模数据制备。
在一些实施例中，掩模数据制备1232包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他工艺效应等引起的那些图像误差。OPC调整IC设计布局1222。在一些实施例中，掩模数据制备1232还包括分辨率增强技术(RET)，诸如离轴照明、亚分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据制备1232包括掩模规则检查器(MRC)，以利用一系列掩模创建规则检查已经经受OPC工艺的IC设计布局以考虑半导体制造工艺中的变化性等，其中，掩模创建规则包括特定的几何形状和/或连接性限制以确保足够的裕度。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1244期间的限制，这可以消除OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据制备1232包括光刻工艺检查(LPC)，其中，光刻工艺检查(LPC)模拟将由IC制造者1250实施的处理以制造IC器件1260。LPC基于IC设计布局1222模拟该处理以创建诸如IC器件1260的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等的各个因素或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不足接近以满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局1222。
应当理解，为了简明，已经简化了掩模数据制备1232的上述描述。在一些实施例中，数据制备1232包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局。此外，在数据制备1232期间应用于IC设计布局1222的工艺可以以各种不同的顺序执行。
在掩模数据制备1232之后和在掩模制造1244期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，电子束(e束)或多个电子束的机制用于在掩模(光刻掩模或中间掩模)上形成图案。可以采用各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的诸如紫外线(UV)束的辐射束被不透明区阻挡而透过透明区。在实施例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在晶圆的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1244生成的掩模用于各个工艺中。例如，这种掩模可以用在离子注入工艺中以在半导体晶圆中形成各种掺杂区，用在蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用在其他合适的工艺中。
IC制造者1250是IC制造公司，其包括一个或多个用于制造各种不同IC产品的制造设备。在一些实施例中，IC制造者1250是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品制造)互连和封装的后段制造(后段制程(BEOL)，以及第三个制造设备可能为代工公司提供其他服务。
IC制造者1250使用由掩模室1230制造的掩模(或多个掩模)来制造IC器件1260。因此，IC制造者1250至少间接地使用IC设计布局1222来制造IC器件1260。在一些实施例中，使用掩模(或多个掩模)由IC制造者1250制造半导体晶圆1252以形成IC器件1260。半导体晶圆1252包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括一个或多个各种掺杂区、介电部件、多层互连件等(在后续的制造步骤中形成的)。
在以下专利文件中发现关于集成电路(IC)制造系统(例如，图12的系统1200)以及与其相关联的IC制造流程的具体细节：例如，在于2016年2月9日授权的第9,256,709号美国专利，于2015年10月1日公开的第201502128429号美国预授权公开文本，于2014年2月6日公开的第20140040838号美国预授权公开文本和于2007年8月21日授权的第7,260,442号美国专利，其全部内容结合于此作为参考。
图16是集成电路(IC)制造系统1600的实施例和与IC制造系统相关联的IC制造流程的简化框图。IC制造系统1600包括在设计，开发和制造周期中彼此相互作用的多个实体，诸如设计室1620、掩模室1630和IC制造商1650(即，晶圆厂)和与制造集成电路(IC)器件1660有关的服务。多个实体由通信网络连接，通信网络可以是单个网络或各种不同的网络，诸如内联网和因特网，并且可以包括有线和/或无线通信信道。每个实体可以与其他实体交互，并且可以向其他实体提供服务和/或从其他实体接收服务。设计室1620、掩模室1630和IC制造商1650可以是单个实体或单独的实体。
设计室(或设计团队)1620生成IC设计布局1622。基于要制造的IC产品的规格，IC设计布局1622包括针对IC产品设计的各种几何图案。几何图案对应于构成要制造的IC器件1660的各种部件的金属、氧化物或半导体层的图案。各层结合形成各种IC功能。例如，IC设计布局1622的一部分包括各种IC部件，例如有源区、栅电极、源极和漏极、金属线或层间互连的通孔以及用于接合焊盘的开口，以形成在半导体衬底(例如硅晶圆)；和设置在半导体衬底上的各种材料层。设计室1620实施适当的设计程序以形成IC设计布局1622。设计过程可以包括逻辑设计、物理设计和/或放置和布线。IC设计布局1622呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1622可以以GDSII文件格式(或DFII文件格式)表示。
掩模室1630使用IC设计布局1622来制造用于根据IC设计布局1622来制造IC产品的各个层的一个或多个掩模。掩模室1630执行掩模数据制备1632，其中IC设计布局1622被转换成可由掩模写入器物理写入的形式；以及掩模制造1644，其中由掩模数据制备1632制备的设计布局被修改为符合特定的掩模写入器和/或掩模制造商，然后被制造。在本实施例中，掩模数据制备1632和掩模制造1644被示为分离元件，然而，掩模数据制备1632和掩模制造1644可以统称为掩模数据制备。
掩模数据制备1632包括光学邻近校正(OPC)1638和光刻处理检查(LPC)1640。OPC1638是用于补偿图像误差的光刻增强技术，例如可能由衍射、干涉或其它过程效应引起的图像误差。OPC 1638可以根据光学模型或规则向IC设计布局1622添加诸如散射棒、衬线和/或锤头的部件，使得在光刻工艺之后，以更高的分辨率和精度提高晶圆上的最终图案。下面将更详细地描述根据所示实施例的掩模数据制备1632。掩模数据制备1632可以包括进一步的分辨率增强技术，例如离轴照射、亚分辨率辅助部件，相移掩模，其它合适的技术或其组合。
LPC 1640模拟将由IC制造商1650实现的处理，以制造IC设备1660。LPC 1640基于IC设计布局1622模拟该处理，以创建诸如IC器件1660的模拟制造的器件。模拟制造的器件包括IC设计布局的全部或部分的模拟轮廓。在本实施例中，LPC 1640模拟已经经过OPC和/或EPC 1638的经修改的IC设计布局的处理。LPC 1640使用一个或多个LPC模型(或规则)1642。LPC模型(或规则)1642可以基于IC制造商1650的实际处理参数。处理参数可以包括与IC制造周期的各种过程相关的参数，与用于制造IC的工具相关的参数和/或制造过程的其它方面。LPC 1640考虑了各种因素，例如空间图像对比度，焦深(“DOF”)，掩模误差灵敏度(“MEEF”)，其它合适的因素或其组合。
在LPC 1640已经创建了仿真器件之后，如果模拟器件的形状不够接近以满足设计规则，则可以重复掩模数据制备1632(例如OPC 1638)中的某些步骤来进一步改进IC设计布局。应当理解，为了清楚起见，已经简化了掩模数据制备1632的上述描述，并且数据制备可以包括附加特征，例如根据制造规则修改IC设计布局的逻辑操作(LOP)，重新定位处理(RET)来修改IC设计布局以补偿IC制造商1650使用的光刻处理的限制，以及掩模规则检查(MRC)来修改IC设计布局以补偿掩模制造1644期间的限制。此外，在数据制备1632期间应用于IC设计布局1622的处理可以以各种不同的顺序执行。
在掩模数据制备1632之后和掩模制造1644期间，基于修改的IC设计布局制造掩模或一组掩模。例如，基于改进的IC设计布局，使用电子束(电子束)或多个电子束的机构作为曝光源以在掩模(光掩模或中间掩模)上形成图案。下面将更详细地描述根据所示实施例的掩模制造1644。IC制造商1650使用由掩模室1630制造的掩模(或掩模)来制造晶圆1652以以形成IC器件1660。
图13A和图13B是根据本发明的至少一个实施例的IC结构的移动柱的部分的布局图。
在图13A中，IC中的导线结构包括相对于网格布置的第一线区段1302、第二线区段1304、第三线区段1306和第四线区段1308。网格包括平行于第一方向的迹线1a-7a和平行于第二方向的迹线1b-17b，第二方向大致垂直于第一方向。在图13A中，第一方向是垂直的并且第二方向是水平的。在一些实施例中，第一方向和第二方向是相应的垂直方向和水平方向以外的方向。
第一线区段1302和第二线区段1304：是导电的；彼此不重叠；并且具有大致平行于第一方向的长轴。第三线区段1306和第四线区段1308：是导电的；彼此不重叠；具有大致平行于第二方向的长轴，第二方向与第一方向垂直；并且与相应的第一线区段1302和第二线区段1304重叠。第二线区段1304和第四线区段1308相对于相应的第一线区段1302和第三线区段1306在第二个方向上移动。第一线区段1302和第二线区段1304与迹线4a同轴。第三线区段1306和第四线区段1308与相应的迹线4b和14b同轴。在一些实施例中，线区段1302-1308是短柱。
在图13A中，第一线区段1302和第二线区段1304大致沿着迹线4a对准。如迹线4a上的X符号所示，第一线区段1302和第二线区段1304之间的垂直间隔小于垂直相邻的同迹线/同轴线区段之间的设计规则允许的最小偏移MINCOAX，从而使得图13A不符合设计规则。在一些实施例中，设计规则的目的是确保足够大的垂直间隔以容纳第一线区段1302和第二线区段1304之间的最小长度导电区段。
如图13B所示，为了增加垂直相邻的同迹线/同轴线区段之间的垂直间隔，第二线区段1304相对于第一线区段1302在第一方向上以移动量Δ移动，从而使得第二线区段1304与迹线5a对准。在图13B中，移动量Δ是一个迹线宽度。在一些实施例中，移动量Δ是一个迹线宽度的倍数。在一些实施例中，量delta的偏移等于迹线1a-7a中的相邻迹线之间的偏移。沿着迹线5a所得的垂直间隔等于或大于垂直相邻的同迹线/同轴线区段之间的设计规则允许的最小偏移MINCOAX，从而使得图13B符合设计规则。在图13B中，第二线区段1304向右移动。在一些实施例中，第二线区段1304向左移动。
在一些实施例中，图13A的导线结构包括相对于网格布置的第五线区段(未示出)和第六线区段(未示出)，从而使得：第五线区段也沿着迹线4a对准；第六线区段沿着迹线24b(未示出)大致对准；第五线区段和第六线区段的重叠方式类似于第一线区段1302和第二线区段1304与相应的第三线区段1306和第四线区段1308的重叠方式；第二线区段1304和第五线区段之间的垂直间隔小于垂直相邻的同迹线/同轴线区段之间的设计规则允许的最小偏移MINCOAX。因此，在一些实施例中，第五线区段和第六线区段的移动方式类似于13B中的第二线区段1304和第四线区段1308的移动方式，从而使得第五线区段相对于第二线区段1304在第一方向上以移动量Δ移动，从而使得第五线区段(再次，现在示出)变得与迹线6a对准。在一些实施例中，与图13B中的第二线区段1304和第四线区段1308的移动方式相反，第五线区段和第六线区段相对于第一线区段1302不移动，因为第二线区段1304和第四线区段1308相对于第一线区段1302的移动不仅实现了沿着迹线5a的足够的垂直间隔(垂直相邻的同迹线/同轴线区段之间)，而且对于迹线4a也是如此(后者位于第一线区段1302和第五线区段之间)。
因此，图13B的优势是包括这种具有降低的布线资源消耗的柱移动的布局，从而使得结合导线结构的布局更加密集。在一些实施例中，迹线4a的位于第一线区段1302下方的部分(另外，在图13A中被第二线区段1304占据)用于信号布线。在一些实施例中，包括这种导线结构的布局相对于电源间距通过第一参考线的两个或多个实例变得更密集。在一些实施例中，电源间距是位于具有第一参考电压的电压电平的线区段与具有第二参考电压的电压电平的线区段之间的距离。在一些实施例中，第一参考电压为VDD，以及第二参考电压为VSS。
图14A和14B是根据本发明的至少一个实施例的IC结构的两个移动柱的部分的布局图。
图14A-图14B是图13A-图13B的变型，从而使得图14A-图14B还包括：第五线区段1410和第六线区段1412，其中，第五线区段1410和第六线区段1412：彼此不重叠；具有大致平行于第一方向的长轴；并且与相应的第三线区段和第四线区段重叠。第五线区段和第六线区段相对于相应的第一线区段、第二线区段在第二方向上偏移。第六线区段相对于第五线区段在第一方向上偏移量delta，Δ。在线区段1302-1308是短柱的一些实施例中，线区段1410和1412也是短柱。
导线结构和用于生成这种导线结构的布局的方法在用于给定半导体技术的工艺节点的上下文环境中产生。在一些实施例中，量delta的偏移等于工艺节点的多个间距。
在一些实施例中，第一线区段和第二线区段是长柱。在一些实施例中，第三线区段和第四线区段是长柱。在一些实施例中，第一线区段至第四线区段是长柱。在一些实施例中，作为长柱的线区段的长度LL小于或等于预定长度LLIMIT，其中LL≤LLIMIT。在一些实施例中，LLIMIT大致等于，但不大于布莱什长度LBlech，其中，LLIMIT≈LLlech以及LLIMIT≤LLlech。应注意，LBlech表示导体的长度，其中，该导体下面基本不发生电迁移。在一些实施例中，LLIMIT是除了布莱什长度LBlech之外的长度。
在一些实施例中，第一线区段和第二线区段是短柱。在一些实施例中，第三线区段和第四线区段是短柱。在一些实施例中，第一线区段至第四线区段是短柱。在一些实施例中，作为短柱的线区段的长度LS小于预定长度LLIMIT，其中，LS<LLIMIT。
图15是根据本发明的至少一个实施例的在布局中移动IC结构的至少一个柱的方法1500的高等级工艺流程图。
在图15中，方法1500的流程图包括框1502-1518。由计算机的处理器执行框1502-1516中的至少一个。处理器的实例是图11的处理器1102(如上所述)。计算机的一个实例是图11的电子设计自动化(EDA)系统1100(如上所述)。在一些实施例中，由计算机的处理器执行每个框中。在一些实施例中，将由方法1500生成的布局存储在非暂时性计算机可读介质上。非暂时性计算机可读介质的实例是存储在图11的存储器1104中的布局1107(如上所述)。
在框1502处，对层Mn中的导电区段执行IR压降分析。假设Mn层中的导电区段满足框1502的IR压降分析，则工艺流程进行至框1504，其中，确定Mn层的一个或多个带中是否存在电迁移问题。如果框1504的结果为否定的，则工艺流程进行至框1506，其中，在布局中使用带，从而生成布局。在一些实施例中，带是比长柱(其中，如上所述，长柱的长度与布莱什长度LBlech相关)更长的导线。然后工艺流程从框1506进行至框1518，基于布局，(A)制造一个或多个半导体掩模(参见图12，如上所述)或(B)制造未完成的半导体集成电路的层中的至少一个组件(再次参见图12，如上所述)中的至少一个。
如果框1504的结果为肯定的，即确定布局中存在电迁移问题，则工艺流程进行至框1508，其中，尝试使用短柱。框1508的执行导致将短柱插入到布局中以替换具有电迁移问题的相应带。短柱的实例是图13A的短柱1302和1304。然后，工艺流程进行至框1510，其中，确定垂直间隔是否不足以适合IC结构的两个给定柱之间的最小长度金属区段。如果框1510的结果是否定的，则工艺流程进行至框1512，其中，在没有位置/迹线对准的移动的情况下使用柱，从而生成布局，使得两个给定的柱保持同迹线对准。然后工艺流程从框1512进行至框1518(如上所述)。
如果框1510的结果为肯定的，则工艺流程进行至框1514，其中，柱位置在与确定间隔不足的方向垂直的方向上移动一个迹线。然后，工艺流程进行至框1516，其中，使用移动的柱，从而生成布局。然后工艺流程从框1516进行至框1518(如上所述)。
本发明的一个方面涉及一种IC结构，其中，该IC结构包括定位于电源导轨层级处并且定向为电源导轨方向的电源导轨、以及定位于电源导轨层级之上的第一金属层级处的多个第一金属区段，多个第一金属区段定向为与电源导轨方向垂直的第一金属层级方向。IC结构还包括位于电源导轨层级和第一金属层级之间的多个第一通孔，多个第一通孔中的每个第一通孔定位于多个第一金属区段中相应的第一金属区段与电源导轨重叠的位置处。IC结构还包括定位于第一金属层级之上的第二金属层级处的第二金属区段，第二金属区段与电源导轨重叠并且定向为电源导轨方向。IC结构还包括多个第二通孔，位于第一金属层级和第二金属层级之间，多个第二通孔中的每个第二通孔定位于多个第一通孔的相应第一通孔之上的位置处；以及电源带，定位于第二金属层级之上的电源带层级处。IC结构配置为将电源带电连接至电源导轨，多个第一金属区段中的每个第一金属区段的宽度与第一金属层级的预定最小宽度相对应，以及电源带的宽度大于电源带层级的预定最小宽度。
在实施例中，所述电源带是定向为所述第一金属层级方向的多个电源带中的一个电源带；所述集成电路结构还包括：多个第三金属区段，位于所述第二金属层级之上的第三金属层级处，所述多个第三金属区段定向为所述第一金属层级方向；多个第三通孔，位于所述第二金属层级和所述第三金属层级之间，所述多个第三通孔中的每个第三通孔定位于所述多个第三金属区段中第三金属区段与所述电源导轨重叠的位置处；多个第四金属区段，位于所述第三金属层级之上且位于所述电源带层级之下的第四金属层级处，所述多个第四金属区段定向为所述电源导轨方向；多个第四通孔，位于所述第三金属层级和所述第四金属层级之间，所述多个第四通孔中的每个第四通孔定位于所述多个第三通孔的相应第三通孔之上的位置处；以及多个第五通孔，位于所述第四金属层级和所述电源带层级之间，所述多个第五通孔中的每个第五通孔定位于所述多个电源带中的电源带与所述多个第四金属区段中的相应第四金属区段重叠的位置处；所述多个第三金属区段中的每个第三金属区段的宽度与所述第三金属层级的预定最小宽度相对应；以及所述多个第四金属区段中的每个第四金属区段的宽度与所述第四金属层级的预定最小宽度相对应。
在实施例中，所述多个第一金属区段包括：交替的第一集合的多对第一金属区段和第二集合的多对第一金属区段；所述多个第一通孔将所述第一集合的多对第一金属区段电连接至所述电源导轨，并且不将所述第二集合的多对第一金属区段电连接至所述电源导轨；所述第二金属区段是多个第二金属区段中的一个第二金属区段；以及所述多个第二金属区段中的每个第二金属区段在所述第一集合的多对第一金属区段中的相应对第一金属区段与所述电源导轨重叠的位置处与所述电源导轨重叠，并且在所述第二集合的多对第一金属区段与所述电源导轨重叠的位置处与所述电源导轨不重叠；以及所述多个第二金属区段中的每个第二金属区段的宽度与所述第二金属层级的预定最小宽度相对应。
在实施例中，所述第一集合的多对第一金属区段中的每对第一金属区段和所述第二集合的多对第一金属区段中的每对第一金属区段之间具有第一间距；所述第一集合的多对第一金属区段中的所述多对第一金属区段与所述第二集合的多对第一金属区段中的所述多对第一金属区段之间具有第二间距；以及所述第二间距是所述第一间距的倍数。
在实施例中，所述多个第一通孔中的第一通孔，定位于所述多个第一金属区段中的相应第一金属区段与所述电源导轨重叠的每个位置处。
在实施例中，集成电路结构还包括：多个第三金属区段，定位于所述第二金属层级之上的第三金属层级处，所述多个第三金属区段定向为所述第一金属层级方向并且包括交替的第二集合的第三金属区段和第一集合的第三金属区段；以及多个第三通孔，所述多个第三通孔中的每个第三通孔定位于所述第一集合的第三金属区段中的相应第三金属区段与所述电源导轨重叠的位置处；其中，所述多个第三金属区段中的每个第三金属区段的宽度与所述第三金属层级的预定最小宽度相对应。
在实施例中，所述第二金属区段是多个所述第二金属区段的一个第二金属区段；多个所述第二金属区段中的每个第二金属区段将所述多个第二通孔中的相应第二通孔电连接至所述多个第三通孔中的相应第三通孔；以及所述多个第二金属区段中的每个第二金属区段的宽度与所述第二金属层级的预定最小宽度相对应。
在实施例中，所述第二金属区段将所述多个第二通孔电连接至所述多个第三通孔；以及所述第二金属区段的宽度大于所述第二金属层级的预定最小宽度。
关于本发明的各个方面，电源带是定向为第一金属层级方向的多个电源带中的一个电源带，并且IC结构还包括：位于第二金属层级之上的第三金属层级处的多个第三金属区段，多个第三金属区段定向为第一金属层级方向；位于第二金属层级和第三金属层级之间的多个第三通孔，多个第三通孔中的每个第三通孔定位于多个第三金属区段中的第三金属区段与电源导轨重叠的位置处；位于第三金属层级之上且位于电源带层级之下的第四金属层级处的多个第四金属区段，多个第四金属区段定向为电源导轨方向；位于第三金属层级和第四金属层级之间的多个第四通孔，多个第四通孔中的每个第四通孔定位于多个第三通孔中的相应第三通孔之上的位置处，以及位于第四金属层级和电源带层级之间的多个第五通孔，多个第五通孔中的每个第五通孔定位于多个电源带中的电源带与多个第四金属区段中的相应第四金属区段重叠的位置处。多个第三金属区段中的每个第三金属区段的宽度与第三金属层级的预定最小宽度相对应。多个第四金属区段中的每个第四金属区段的宽度与第四金属层级的预定最小宽度相对应。
关于本发明的各个方面，多个第一金属区段包括：交替的第一集合的多对第一金属区段和第二集合的多对第一金属区段。多个第一通孔将第一集合的多对第一金属区段电连接至电源导轨，并且不将第二集合的多对第一金属区段电连接至电源导轨。第二金属区段是多个第二金属区段中的一个第二金属区段。多个第二金属区段中的每个第二金属区段在第一集合的多对第一金属区段中的相应对第一金属区段与电源导轨重叠的位置处与电源导轨重叠，并且不在第二集合的多对第一金属区段与电源导轨重叠的位置处与电源导轨重叠。多个第二金属区段中的每个第二金属区段的宽度与第二金属层级的预定最小宽度相对应。还关于本发明的第一方面，第一集合的多对第一金属区段中的每对第一金属区段之间和第二集合的多对第一金属区段中的每对第一金属区段之间具有第一间距。第一集合的多对第一金属区段中的多对第一金属区段与第二集合的多对第一金属区段中的多对第一金属区段之间具有第二间距。第二间距是第一间距的倍数。
关于本发明的各个方面，多个第一通孔中的第一通孔定位于多个第一金属区段中的相应第一金属区段与电源导轨重叠的位置处。IC结构还包括：定位于第二金属层级之上的第三金属层级处的多个第三金属区段，多个第三金属区段定向为第一金属层级方向并且包括交替的第一集合的第三金属区段与第二集合的第三金属区段，以及多个第三通孔，多个第三通孔中的每个第三通孔定位于第一集合的第三金属区段中的相应第三金属区段与电源导轨重叠的位置处。多个第三金属区段中的每个第三金属区段的宽度与第三金属层级的预定最小宽度相对应。还关于本发明的第一方面，第二金属区段是多个第二金属区段的一个第二金属区段。多个第二金属区段中的每个第二金属区段将多个第二通孔中的相应第二通孔电连接至多个第三通孔中的相应第三通孔。多个第二金属区段中的每个第二金属区段的宽度与第二金属层级的预定最小宽度相对应。此外，关于本发明的第一方面，第二金属区段将多个第二通孔电连接至多个第三通孔。第二金属区段的宽度大于第二金属层级的预定最小宽度。
本发明的另一方面涉及一种IC结构，其中，该IC结构包括定位于电源导轨层级处并且定向为电源导轨方向的第一电源导轨；定位于电源导轨层级处并且定向为电源导轨方向的第二电源导轨，以及定位于电源导轨层级之上的金属区段层级处的第一金属区段，第一金属区段与第一电源导轨重叠且定向为电源导轨方向。IC结构还包括定位于金属区段层级处的第二金属区段，第二金属区段与第二电源导轨重叠并且定向为电源导轨方向；定位于电源导轨层级之上的金属带层级处的多个金属带，多个金属带中的每个金属带与第一电源导轨和第二电源导轨重叠，并且定向为与电源导轨方向垂直的金属带方向，以及定位于电源导轨层级之上的金属短线层级处的多个金属短线，多个金属短线中的每个金属短线与第一电源导轨或第二电源导轨重叠并且定向为金属带方向。第一电源带定位于金属区段层级、金属带层级和金属短线层级处之上的电源带层级处，以及第二电源带定位于该电源带层级处。IC结构还包括多个通孔阵列，通孔阵列的数量比金属层级的总数少一个，每个通孔阵列包括定位于相应的相邻金属层级的金属元件重叠的位置处的通孔。IC结构配置为将第一电源带电连接至第一电源导轨并且将第二电源带单独地电连接至第二电源导轨，多个金属带中的每个金属带的宽度与金属带层级的预定最小宽度相对应，多个金属短线中的每个金属短线的宽度与金属短线层级的预定最小宽度相对应，并且第一电源带和第二电源带中的每个的宽度大于电源带层级的预定最小宽度。
关于本发明的另一方面，第一电源带是定向为金属带方向的多个第一电源带的一个第一电源带。第二电源带是定向为金属带方向的多个第二电源带中的一个第二电源带。该IC结构还包括：位于金属区段层级、金属带层级和金属短线层级之上且位于电源带层级之下的金属岛状件层级处的多个金属岛状件(metal island)，多个金属岛状件定向为电源导轨方向。多个金属岛状件中的每个金属区段的宽度与金属岛状件层级的预定最小宽度相对应。
在实施例中，所述第一电源带是定向为所述金属带方向的多个第一电源带中的一个第一电源带；所述第二电源带是定向为所述金属带方向上的多个第二电源带中的一个第二电源带；以及所述集成电路结构还包括：多个金属岛状件，位于所述金属区段层级、所述金属带层级和所述金属短线层级之上且位于所述电源带层级之下的金属岛状件层级处，所述多个金属岛状件定向为所述电源导轨方向；所述多个金属岛状件中的每个金属区段的宽度与所述金属岛状件层级的预定最小宽度相对应。
在实施例中，所述金属区段层级是位于所述金属带层级之上的层级，并且所述金属短线层级是位于所述金属区段层级之上的层级；所述多个金属带包括：交替的第一集合的多对金属带与第二集合的多对金属带；所述第一金属区段是多个所述第一金属区段中的一个第一金属区段；多个所述第一金属区段中的每个第一金属区段在所述第一集合的多对金属带中的相应对金属带与所述第一电源导轨重叠的位置处与所述第一电源导轨重叠；所述第二金属区段是多个所述第二金属区段中的一个第二金属区段；多个所述第二金属区段中的每个第二金属区段在所述第二集合的多对金属带的相应对金属带与所述第二电源导轨重叠的位置处与所述第二电源导轨重叠；以及多个所述第一金属区段中的每个第一金属区段和多个所述第二金属区段中的每个第二金属区段的宽度与所述金属区段层级的预定最小宽度相对应。
在实施例中，所述第一集合的多对金属带和所述第二集合的多对金属带中的每对金属带之间具有第一间距；所述第一集合的多对金属带中的多对金属带与所述第二集合的多对金属带中的多对金属带之间具有第二间距；以及所述第二间距是所述第一间距的倍数。
在实施例中，所述金属短线层级是位于所述电源导轨层级之上的层级，所述金属区段层级是位于所述金属短线层级之上的层级，并且所述金属带层级是位于所述金属区段层级之上的层级；所述第一金属区段是多个第一金属区段中的与所述第一电源导轨重叠的一个第一金属区段；所述第二金属区段是多个第二金属区段中的与所述第二电源导轨重叠的一个第二金属区段；所述多个第一金属区段中的每个第一金属区段和所述多个第二金属区段中的每个第二金属区段的宽度与所述金属区段层级的预定最小宽度相对应；所述多个金属带包括：交替的第一集合的金属带与第二集合的金属带；所述第一集合的金属带中的每个金属带与所述多个第一金属区段中的相应第一金属区段重叠；以及所述第二集合的金属带中的每个金属带与所述多个第二金属区段中的相应第二金属区段重叠。
在实施例中，所述金属区段层级是位于所述金属短线层级之上的层级，并且所述金属带层级是位于所述金属区段层级之上的层级；所述多个金属带包括：交替的第一集合的金属带和第二集合的金属带；所述第一集合的金属带中的每个金属带电连接至所述第一金属区段；所述第二集合的金属带中的每个金属带电连接至所述第二金属区段；以及所述第一金属区段和所述第二金属区段中的每个与所述多个金属短线中的多个金属短线重叠，并且具有比所述金属区段层级的预定最小宽度更宽的宽度。
在实施例中，所述第一金属区段或所述第二金属区段与所述多个金属短线中的金属短线重叠的每个位置与所述多个金属带中的金属带与所述第一金属区段或所述第二金属区段重叠的位置相对应。
在实施例中，所述多个金属带中的金属带与所述第一金属区段或所述第二金属区段重叠的位置与所述第一金属区段或所述第二金属区段与所述多个金属短线中的金属短线重叠的位置的子集相对应。
关于本发明的另一方面，金属区段层级是位于金属带层级之上的层级，并且金属短线层级是位于金属区段层级之上的层级。多个金属带包括：交替的第一集合的多对金属带和第二集合的多对金属带。第一金属区段是多个第一金属区段中的一个第一金属区段。多个第一金属区段中的每个第一金属区段在第一集合的多对金属带中的相应对金属带与第一电源导轨重叠的位置处与第一电源导轨重叠。第二金属区段是多个第二金属区段中的一个第二金属区段。多个第二金属区段中的每个第二金属区段在第二集合的多对金属带的相应对金属带与第二电源导轨重叠的位置处与第二电源导轨重叠。多个第一金属区段中的每个第一金属区段和多个第二金属区段中的每个第二金属区段的宽度与金属区段层级的预定最小宽度相对应。还关于本发明的第二方面，第一集合的多对金属带和第二集合的多对金属带中的每对金属带之间具有第一间距。第一集合的多对金属带的多对金属带与第二集合的多对金属带的多对金属带之间具有第二间距。第二间距是第一间距的倍数。
关于本发明的另一方面，金属短线层级是位于电源导轨层级之上的层级，金属区段层级是位于金属短线层级之上的层级，并且金属带层级是位于金属区段层级之上的层级。第一金属区段是与多个第一金属区段中的第一电源导轨重叠的一个第一金属区段。第二金属区段是多个第二金属区段中的与第二电源导轨重叠的一个第二金属区段。多个第一金属区段中的每个第一金属区段和多个第二金属区段中的每个第二金属区段的宽度与金属区段层级的预定最小宽度相对应。多个金属带包括：交替的第一集合的金属带和第二集合的金属带。第一集合的金属带中的每个金属带与多个第一金属区段中的相应第一金属区段重叠。第二集合的金属带的每个金属带与多个第二金属区段中的相应第二金属区段重叠。
关于本发明的另一方面，金属区段层级是位于金属短线层级之上的层级，并且金属带层级是位于金属区段层级之上的层级。多个金属带包括：交替的第一集合的金属带和第二集合的金属带。第一集合的金属带中的每个金属带电连接至第一金属区段。第二集合的金属带中的每个金属带电连接至第二金属区段。第一金属区段和第二金属区段中的每个与多个金属短线中的多个金属短线重叠，并且具有比金属区段层级的预定最小宽度更宽的宽度。此外，关于本发明的第二方面，第一金属区段或第二金属区段与多个金属短线中的金属短线重叠的位置中的每个与多个金属带中的金属带与第一金属区段或第二金属区段重叠的位置相对应。此外，关于本发明的第二方面，多个金属带中的金属带与第一金属区段或第二金属区段重叠的位置与第一金属区段或第二金属区段与多个金属短线中的金属短线重叠的位置的子集相对应。
本发明的另一方面涉及一种形成IC结构的方法，包括在电源导轨层级处形成第一电源导轨和第二电源导轨，第一电源导轨和第二电源导轨定向为电源导轨方向，并且在电源导轨层级之上的第一金属层级处形成多个第一金属区段，多个第一金属区段定向为与电源导轨方向垂直的第一金属层级方向，多个第一金属区段中的每个第一金属区段与第一电源导轨或第二电源导轨中的一个或两个重叠。该方法还包括在电源导轨层级和第一金属层级之间形成多个第一通孔，多个第一通孔中的每个第一通孔定位于多个第一金属区段中相应第一金属区段与第一电源导轨或第二电源导轨重叠的位置处，并且在位于第一金属层级之上的第二金属层级处形成多个第二金属区段，多个第二金属区段中的每个第二金属区段定向为电源导轨方向，多个第二金属区段中的至少一个第二金属区段与第一电源导轨重叠，并且多个第二金属区段中的至少一个第二金属区段与第二电源导轨重叠。该方法还包括在第一金属层级和第二金属层级之间形成多个第二通孔，多个第二通孔中的每个第二通孔定位于多个第一通孔的相应第一通孔之上的位置处，在第二金属层级之上的电源带层级处形成第一电源带，以及在电源带层级处形成第二电源带。形成IC结构包括配置IC结构以将第一电源带电连接至第一电源导轨并将第二电源带电连接至第二电源导轨，形成多个第一金属区段包括形成具有与第一金属层级的预定最小宽度相对应的宽度的多个第一金属区段中的每个第一金属区段，形成第一电源带包括形成具有比电源带层级的预定最小宽度更大的宽度的第一电源带，以及形成具有比电源带层级的预定最小宽度更大的宽度的第二电源带。
在实施例中，形成所述多个第一金属区段包括：形成交替的第一集合的多对第一金属区段和第二集合的多对第一金属区段；所述第一集合的多对第一金属区段中的每对第一金属区段之间和所述第二集合的多对第一金属区段中的每对第一金属区段之间具有第一间距；所述第一集合的多对第一金属区段中的多对第一金属区段与所述第二集合的多对第一金属区段中的多对第一金属区段之间具有第二间距；以及所述第二间距是所述第一间距的倍数；以及形成所述多个第二金属区段包括：形成与所述第一集合的多对第一金属区段和所述第一电源导轨重叠的第一集合的多对第二金属区段；形成与所述第二集合的多对第一金属区段和所述第二电源导轨重叠的第二集合的多对第二金属区段；以及形成具有与所述第二金属层级的预定最小宽度相对应的宽度的所述多个第二金属区段中的每个第二金属区段。
在实施例中，形成所述多个第二金属区段包括：形成与所述多个第一金属区段中的相应第一金属区段和所述第一电源导轨重叠的第一集合的第二金属区段；形成与所述多个第一金属区段中的相应第一金属区段和所述第二电源导轨重叠的第二集合的第二金属区段；形成具有与所述第二金属层级的预定最小宽度相对应的宽度的所述多个第二金属区段中的每个第二金属区段；以及形成所述集成电路结构还包括：在所述第二金属层级之上的第三金属层级处形成多个第三金属区段，所述多个第三金属区段定向为所述第一金属层级方向并且包括交替的第一集合的第三金属区段和第二集合的第三金属区段；形成所述第一集合的第三金属区段，包括：形成与所述第一集合的第二金属区段中的相应第二金属区段重叠的第三金属区段；形成所述第二集合的第三金属区段，包括：形成与所述第二集合的第二金属区段中的相应第二金属区段重叠的第三金属区段；以及形成所述多个第三金属区段包括：形成具有与所述第三金属层级的预定最小宽度相对应的宽度的所述多个第三金属区段中的每个第三金属区段。
在实施例中，形成所述多个第一通孔，包括：在所述多个第一金属区段中的第一金属区段与所述第一电源导轨重叠的每个位置处并且在所述多个第一金属区段中的第一金属区段与所述第二电源导轨重叠的每个位置处形成通孔；形成所述多个第二金属区段包括：形成与所述多个第一金属区段中的多个第一金属区段重叠并且具有比第二金属层级的预定最小宽度更宽的宽度的每个第二金属区段；以及形成所述集成电路结构还包括：在直接位于所述第二金属层级之上的第三金属层级处形成多个第三金属区段，所述多个第三金属区段定向为所述第一金属层级方向并且包括交替的第一集合的第三金属区段和第二集合的第三金属区段；形成所述多个第三金属区段包括：形成与所述第一电源导轨和所述第二电源导轨重叠并且具有与所述第三金属层级的预定最小宽度相对应的宽度的所述多个第三金属区段中的每个第三金属区段；以及形成多个第三通孔，所述多个第三通孔将所述第一集合的第三金属区段电连接至所述多个第二金属区段中的与所述第一电源导轨重叠的至少一个第二金属区段，并将所述第二集合的第三金属区段电连接至所述多个第二金属区段中的与所述第二电源导轨重叠的至少一个第二金属区段。
关于本发明的各个方面，形成多个第一金属区段包括：形成交替的第一集合的多对第一金属区段和第二集合的多对第一金属区段。第一集合的多对第一金属区段中的每对第一金属区段之间和第二集合的多对第一金属区段中的每对第一金属区段之间第一金属区段具有第一间距。第一集合的多对第一金属区段中的多对第一金属区段与第二集合的多对第一金属区段中的多对第一金属区段之间具有第二间距。第二间距是第一间距的倍数。形成多个第二金属区段包括：形成与第一集合的多对第一金属区段和第一电源导轨重叠的第一集合的第二金属区段；形成与第二集合的多对第一金属区段和第二电源导轨重叠的第二集合的第二金属区段；以及形成具有与第二金属层级的预定最小宽度相对应的宽度的多个第二金属区段中的每个第二金属区段。
关于本发明的另一方面，形成多个第二金属区段包括：形成与多个第一金属区段中的相应第一金属区段和第一电源导轨重叠的第一集合的第二金属区段；形成与多个第一金属区段中的相应第一金属区段和第二电源导轨重叠的第二集合的第二金属区段；以及形成具有与第二金属层级的预定最小宽度相对应的宽度的多个第二金属区段中的每个第二金属区段。形成IC结构还包括：在第二金属层级之上的第三金属层级处形成多个第三金属区段，多个第三金属区段定向为第一金属层级方向并且包括交替的第一集合的第三金属区段和第二集合的第三金属区段。形成第一集合的第三金属区段包括：形成与第一集合的第二金属区段中的相应第二金属区段重叠的第三金属区段。形成第二集合的第三金属区段包括：形成与第二集合的第二金属区段中的相应第二金属区段重叠的第三金属区段。形成多个第三金属区段包括：形成具有与第三金属层级的预定最小宽度相对应的宽度的多个第三金属区段中的每个第三金属区段。
关于本发明的另一方面，形成多个第一通孔包括：在多个第一金属区段中的第一金属区段与第一电源导轨重叠的每个位置处，并且在多个第一金属区段中的第一金属区段与第二电源导轨重叠的每个位置处形成通孔。形成多个第二金属区段包括：形成与多个第一金属区段中的多个第一金属区段重叠，并且具有比第二金属区段层级的预定最小宽度更宽的宽度的每个第二金属区段。形成IC结构还包括：在直接位于第二金属层级之上的第三金属层级处形成多个第三金属区段，多个第三金属区定向为第一金属层级方向并且包括交替的第一集合的第三金属区段和第二集合的第三金属区段。形成多个第三金属区段包括：形成与第一电源导轨和第二电源导轨重叠，并且具有与第三金属层级的预定最小宽度相对应的宽度的多个第三金属区段中的每个第三金属区段；并且形成多个第三通孔，多个第三通孔将第一集合的第三金属区段电连接至多个第二金属区段中的与第一电源导轨重叠的至少一个第二金属区段，并且将第二集合的第三金属区段电连接至多个第二金属区段中的与第二电源导轨重叠的至少一个第二金属区段。
本发明的另一方面涉及集成电路(IC)中的导线结构，该导电线结构包括：第一集合的长柱和相应的第二集合的长柱；第三集合的短柱；和第一通孔。第一集合和第二集合的每个中的构件：彼此不重叠；并且具有大致同轴且大致平行于第一方向的长轴。第二集合相对于第一集合在第二方向上偏移，第二方向与第一方向正交。第三集合的短柱的构件：彼此不重叠；具有大致平行于第二方向的长轴；与第一集合和第二集合中的相应长柱重叠；并分组成多组。每组在第三集合中都有第一数量的短柱。第一通孔将第三集合中的短柱与第一集合和第二集合中的相应长柱电连接。第三集合中的每组短柱与第一集合中的相应一对长柱和第二集合中的相应一对长柱重叠并且电连接在它们之间，从而使得在每组中，每个短柱与相应的一对长柱重叠并且电连接在相应的一对长柱之间。第一集合和第二集合中的每个中的每个长柱与第三集合中的第二数量的相应短柱重叠，并且与其电连接。第一数量小于第二数量。
关于本发明的另一方面，第三集合的构件在第一方向上对准。导线结构还包括：第四集合长柱和相应的第五集合长柱；第六集合短柱；和第二通孔。第四集合和第五集合的每个中的构件：彼此不重叠；并且具有大致同轴且大致平行于第一方向的长轴。第五集合相对于第四集合在第二方向上偏移。第六集合的短柱的构件：彼此不重叠；具有大致平行于第二方向的长轴；与第四集合和第五集合中的相应长柱重叠；并分组成多组，每组在第六集合中具有第一数量的短柱。第二通孔将第六集合中的短柱与第四集合和第五集合中的相应长柱电连接。第四集合和第五集合的每个中的每个长柱与第六集合中的第二数量的相应短柱重叠，并且与其电连接。第六集合的每组中的每个短柱与第四集合中的长柱中的相应长柱和第五集合中的相应长柱重叠，并与其电连接。第四集合相对于第一集合在第二方向上偏移第一距离。第五集合相对于第二集合在第二方向上偏移第一距离。第六集合相对于第三集合在第一方向上偏移第二距离。
关于本发明的另一方面，第二集合相对于第一集合在第二方向上偏移第三距离。第五集合相对于第四集合在第二方向上偏移第三距离。第三距离小于第一距离。第一集合和第二集合的构件位于IC的M(i)金属化层中，其中，i是非负整数。第三集合的构件位于IC的M(i+1)金属化层中。
本发明的另一方面涉及集成电路(IC)中的导线结构，该导电线结构包括：线；长柱；和通孔。关于线，它们：是导电的；彼此不重叠；并且具有大致平行于第一方向的长轴；并且相对于彼此在第二方向上偏移，第二方向与第一方向正交。长柱分组成集合，其中，每个集合的构件：彼此不重叠；具有大致同轴并且大致平行于第二方向的长轴；相对于彼此在第二方向上偏移；并且与线中的相应线重叠。还将长柱分组成多组，其中，每组：相对于彼此在第一方向上偏移；并且每个具有相同数量的长柱。对于每个组，该组的长柱构件：彼此不重叠；并且相对于彼此在第一方向上偏移且对准。通孔将长柱与线中的相应线电连接。对于每条线的参考部分，与参考部分重叠的长柱的第一数量大于电连接至参考部分的长柱的第二数量。
关于本发明的另一方面，每个集合的构件在第一方向上对准。这些集合相对于彼此在第二方向上偏移。将线分组成束，每束包括J个簇，每个簇包括K条线，J和K是正整数。相邻的簇相对于彼此在第二方向上偏移第一距离。每个簇中的相邻线相对于彼此在第二方向上偏移第二距离，第二距离小于第一距离。对于每个集合的长柱，每个集合中的每个长柱构件与J-1个簇重叠。对于每个集合，每集合中的每个长柱构件电连接至J-2个簇中的每个构件。
关于本发明的另一方面，将第一集合中的线分组成线的第一簇和第二簇。第一簇中的相邻构件相对于彼此在第二方向上偏移第一距离。第二簇中的相邻构件相对于彼此在第二方向上偏移第一距离。第二簇中的构件相对于第一簇中的相应构件在第二方向上偏移第二距离。第二距离小于第一距离。第一集合的构件位于IC的M(i)金属化层中，其中，i是非负整数；并且F个集合的构件位于IC的M(i+1)金属化层中。组的总数为F，F为正整数，其中：长柱的第一数量为F；长柱的第二数量为F-1。
本发明的另一方面涉及一种生成用于集成电路(IC)的导线结构的布局的方法，该布局存储在非暂时计算机可读介质上。这种方法包括：生成第一集合的长柱图案和相应的第二集合的长柱图案；生成第三集合的短柱图案；并生成第一通孔图案。生成第一集合的长柱图案和相应的第二集合的长柱图案包括布置第一集合和第二集合中的每个的构件以使得：彼此不重叠；具有大致同轴并大致平行第一方向的长轴；并且具有相对于第一集合在第二方向上偏移的第二集合，第二方向与第一方向正交。生成第三集合短柱图案包括布置第三集合的构件，以使得：彼此不重叠；具有大致平行于第二方向的长轴；与第一集合和第二集合中相应长柱图案重叠；并且分组成多组，每个组具有第一数量的短柱图案。生成第一通孔图案包括布置第一通孔图案，以将第三集合中的短柱图案与第一集合和第二集合中的相应长柱图案电连接。生成第三集合还包括：布置第三集合的构件，从而使得第三集合的每组中的每个短柱图案与第一集合中的相应长柱图案，和第二集合中的相应长柱图案重叠，并且与其电连接；布置第三集合的构件，从而使得第一集合和第二集合的每个集合中的每个长柱图案与第二数量的相应短柱图案重叠并与其电连接；并将第一数量设定为小于第二数量。由计算机的处理器执行生成第一集合和相应的第二集合、生成第三集合，或生成第一通孔图案中的至少一个。
关于本发明的额外的方面，该方法还包括：基于布局制造(A)一个或多个半导体掩模或(B)未完成的半导体集成电路的层中的至少一个部件中的至少一个。生成第三集合的短柱图案还包括：将第三集合中的构件布置成在第一方向上对准。
关于本发明的额外的方面，该方法还包括：生成第四集合的长柱图案和相应的第五集合的长柱图案；生成第六集合的短柱图案；并生成第四通孔图案。生成第四集合的长柱图案和相应的第五集合的长柱图案包括布置第四集合和第五集合的每个中的构件，以使得：彼此不重叠；具有大致同轴并大致平行第四方向的长轴；并且具有相对于第四集合在第五方向上偏移的第五集合，第五方向与第四方向正交。生成第六集合的短柱图案包括布置第六集合中的构件，以使得：彼此不重叠；具有大致平行于第五方向的长轴；与第四集合和第五集合中相应长柱图案重叠；并且分组成多组，每组都具有第一数量的第六集合中的短柱图案。生成第四通孔图案包括布置第四通孔图案，以使得：将第六集合中的短柱图案与第四集合和第五集合中的相应长柱图案电连接。生成第六集合还包括：布置第六集合的构件，从而使得第四集合和第五集合的每个中的每个长柱图案与第六集合中的第二数量的相应短柱图案重叠，并且与其电连接；以及布置第六集合的构件，从而使得第六集合的每组中的每个短柱图案与第四集合中的相应长柱图案和第五集合中的相应长柱图案重叠，并且与其电连接。生成的第四集合和相应第五集合包括：使第四集合相对于第一集合在第二方向上偏移第一距离；使第五集合相对于第二集合在第二方向上偏移第一距离。生成第六集合还包括：使第六集合相对于第三集合在第一方向上偏移第二距离。
关于本发明的额外的方面，生成第一集合和相应的第二集合包括：使第二集合相对于第一集合在第二方向上偏移第三距离；并将第三距离设定为小于第一距离。生成第四集合和相应的第五集合包括：使第五集合相对于第四集合在第二方向上偏移第三距离。生成第一集合和相应的第二集合包括：在IC的M(i)金属化层中定位第一集合和第二集合的构件，其中，i是非负整数；并且生成第三集合的短柱图案还包括：在IC的M(i+1)金属化层中定位第三集合的构件。
本发明的另一方面还涉及集成电路(IC)中的导线结构。导线结构包括第一线区段和第二线区段，其中，第一线区段和第二线区段：是导电的，彼此不重叠；并且具有大致平行于第一方向的长轴。导线结构包括第三线区段和第四线区段，其中，第三线区段和第四线区段：是导电的；彼此不重叠；具有大致平行于第二方向的长轴，第二方向与第一方向正交；并且与相应的第一线区段和第二线区段重叠。第二线区段和第四线区段相对于相应的第一线区段和第三线区段在第二方向上偏移；第二线区段相对于第一线区段在第一方向上偏移量delta，Δ；并且，delta，Δ小于相邻的同轴线区段MINCOAX之间允许的最小偏移，从而使得Δ<MINCOAX。
关于本发明的另一方面，第四线区段相对于第三线区段在第二方向上偏移。第一线区段和第二线区段是短柱。第三线区段和第四线区段是短柱。相对于包括平行于相应的第一方向和第二方向的第一参考线的实例和第二参考线的实例的网格：第一线区段和第二线区段与第一参考线的相应实例同轴；并且第三线区段和第四线区段与第二参考线的相应实例同轴；并且量delta的偏移等于第一参考线的相邻实例之间的偏移。导线结构在给定半导体技术的工艺节点的背景中出现；并且量delta的偏移等于工艺节点的多个间距。第一方向是垂直方向；第二方向是水平方向。本发明的另一方面还包括：第五线区段和第六线区段，其中，第五线区段和第六线区段：是导电的；彼此不重叠；具有大致平行于第一方向的长轴；并且与相应的第三线区段和第四线区段重叠；其中，第五线区段和第六线区段相对于相应的第一线区段和第二线区段在第二方向上偏移；其中，第六线区段相对于第五线区段在第一方向上偏移量delta，Δ。导线结构在给定半导体技术的工艺节点的背景中出现；量delta的偏移等于工艺节点的多个间距。第五线区段和第六行段相对于相应的第一线区段和第二行段在第一方向上偏移两倍的2*Δ的量。
本发明的另一方面涉及一种生成用于集成电路(IC)的导线结构的布局的方法，该布局存储在非暂时性计算机可读介质上。该方法包括：生成第一线区段图案和第二线区段图案，其中，第一线区段图案和第二线区段图案：是导电的；彼此不重叠；并且具有大致平行于第一方向的长轴；生成第三线区段图案和第四线区段图案，其中，第三线区段图案和第四线区段图案：是导电的；彼此不重叠；具有大致平行于第二方向的长轴，第二方向与第一方向正交；并且与相应的第一线区段图案和第二线区段图案重叠；使第二线区段图案和第四线区段图案相对于相应的第一线区段图案和第三线区段图案在第二方向上偏移；并且第二线区段图案相对于第一线区段图案在第一方向上偏移量delta，Δ。Delta小于相邻的同轴线区段图案MINCOAX之间允许的最小偏移量，从而使得Δ<MINCOAX。
关于本发明的另一方面，该方法还包括：基于布局制造(A)一个或多个半导体掩模或(B)未完成的半导体集成电路的层中的至少一个部件中的至少一个。该方法还包括第四线区段图案相对于第三线区段图案在第二方向上偏移。第一线区段图案和第二线区段图案是短柱。第三线区段图案和第四线区段图案是短柱。相对于包括平行于相应的第一方向和第二方向的第一参考线的实例和第二参考线的实例的网格，该方法还包括：将第一线区段图案和第二线区段图案布置为与第一参考线的相应实例同轴；并且将第三线区段图案和第四线区段图案布置为与第二参考线的相应实例同轴；并且量delta上的偏移等于第一参考线的相邻实例之间的偏移。导线结构在给定半导体技术的工艺节点的背景中出现；并且量delta的偏移等于工艺节点的多个间距。第一方向是垂直方向；第二方向是水平方向。其中，第五线区段图案和第六线区段图案：是导电的；彼此不重叠；具有大致平行于第一方向的长轴；并且与相应的第三线区段图案和第四线区段图案重叠；其中，第五线区段图案和第六线区段图案相对于相应的第一线区段图案和第二线区段图案在第二方向上偏移；其中，第六线区段图案相对于第五线区段图案在第一方向上偏移量Δ。导线结构在给定半导体技术的工艺节点的背景中出现；量delta的偏移等于工艺节点的多个间距。第五线区段图案和第六行段图案相对于相应的第一线区段图案和第二行段图案在第一方向上偏移两倍的2*Δ的量。
本发明的另一方面涉及一种非暂时性计算机可读介质，其包括用于执行生成用于集成电路(IC)的导线结构的布局的方法的计算机可执行指令，该布局被存储在非暂时性计算机可读介质上。该方法包括：生成第一线区段图案和第二线区段图案，其中，第一线区段图案和第二线区段图案：是导电的；彼此不重叠；并且具有大致平行于第一方向的长轴；生成第三线区段图案和第四线区段图案，其中，第三线区段图案和第四线区段图案：是导电的；彼此不重叠；具有大致平行于第二方向的长轴，第二方向与第一方向正交；并且与相应的第一线区段和第二线区段图案重叠；使第二线区段图案和第四线区段图案相对于相应的第一线区段图案和第三线区段图案在第二方向上偏移；并且第二线区段图案相对于第一线区段图案在第一方向上偏移量delta，Δ。Delta小于相邻的同轴线区段图案MINCOAX之间允许的最小偏移量，从而使得Δ<MINCOAX。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)结构，包括：
电源导轨，定位于电源导轨层级上并且定向为电源导轨方向；
多个第一金属区段，定位于所述电压导轨层级之上的第一金属层级处，所述多个第一金属区段定向为与所述电源导轨方向垂直的第一金属层级方向；
多个第一通孔，位于所述电源导轨层级和所述第一金属层级之间，所述多个第一通孔中的每个第一通孔定位于所述多个第一金属区段中的相应第一金属区段与所述电源导轨重叠的位置处；
第二金属区段，定位于所述第一金属层级之上的第二金属层级处，所述第二金属区段与所述电源导轨重叠并且定向为所述电源导轨方向；
多个第二通孔，位于所述第一金属层级和所述第二金属层级之间，所述多个第二通孔中的每个第二通孔定位于所述多个第一通孔中的相应第一通孔之上的位置处，以及
电源带，定位于所述第二金属层级之上的电源带层级处；
其中：
IC结构被配置为将所述电源带电连接至所述电源导轨；
所述多个第一金属区段中的每个第一金属区段的宽度与所述第一金属层级的预定最小宽度相对应；以及
所述电源带的宽度大于所述电源带层级的预定最小宽度。
2.根据权利要求1所述的集成电路结构，其中，
所述电源带是定向为所述第一金属层级方向的多个电源带中的一个电源带；
所述集成电路结构还包括：
多个第三金属区段，位于所述第二金属层级之上的第三金属层级处，所述多个第三金属区段定向为所述第一金属层级方向；
多个第三通孔，位于所述第二金属层级和所述第三金属层级之间，所述多个第三通孔中的每个第三通孔定位于所述多个第三金属区段中第三金属区段与所述电源导轨重叠的位置处；
多个第四金属区段，位于所述第三金属层级之上且位于所述电源带层级之下的第四金属层级处，所述多个第四金属区段定向为所述电源导轨方向；
多个第四通孔，位于所述第三金属层级和所述第四金属层级之间，所述多个第四通孔中的每个第四通孔定位于所述多个第三通孔的相应第三通孔之上的位置处；以及
多个第五通孔，位于所述第四金属层级和所述电源带层级之间，所述多个第五通孔中的每个第五通孔定位于所述多个电源带中的电源带与所述多个第四金属区段中的相应第四金属区段重叠的位置处；
所述多个第三金属区段中的每个第三金属区段的宽度与所述第三金属层级的预定最小宽度相对应；以及
所述多个第四金属区段中的每个第四金属区段的宽度与所述第四金属层级的预定最小宽度相对应。
3.根据权利要求1所述的集成电路结构，其中，
所述多个第一金属区段包括：
交替的第一集合的多对第一金属区段和第二集合的多对第一金属区段；
所述多个第一通孔将所述第一集合的多对第一金属区段电连接至所述电源导轨，并且不将所述第二集合的多对第一金属区段电连接至所述电源导轨；
所述第二金属区段是多个第二金属区段中的一个第二金属区段；以及
所述多个第二金属区段中的每个第二金属区段在所述第一集合的多对第一金属区段中的相应对第一金属区段与所述电源导轨重叠的位置处与所述电源导轨重叠，并且在所述第二集合的多对第一金属区段与所述电源导轨重叠的位置处与所述电源导轨不重叠；以及
所述多个第二金属区段中的每个第二金属区段的宽度与所述第二金属层级的预定最小宽度相对应。
4.根据权利要求3所述的集成电路结构，其中，
所述第一集合的多对第一金属区段中的每对第一金属区段和所述第二集合的多对第一金属区段中的每对第一金属区段之间具有第一间距；
所述第一集合的多对第一金属区段中的所述多对第一金属区段与所述第二集合的多对第一金属区段中的所述多对第一金属区段之间具有第二间距；以及
所述第二间距是所述第一间距的倍数。
5.根据权利要求1所述的集成电路结构，其中，
所述多个第一通孔中的第一通孔，定位于所述多个第一金属区段中的相应第一金属区段与所述电源导轨重叠的每个位置处。
6.根据权利要求5所述的集成电路结构，还包括：
多个第三金属区段，定位于所述第二金属层级之上的第三金属层级处，所述多个第三金属区段定向为所述第一金属层级方向并且包括交替的第二集合的第三金属区段和第一集合的第三金属区段；以及
多个第三通孔，所述多个第三通孔中的每个第三通孔定位于所述第一集合的第三金属区段中的相应第三金属区段与所述电源导轨重叠的位置处；
其中，所述多个第三金属区段中的每个第三金属区段的宽度与所述第三金属层级的预定最小宽度相对应。
7.根据权利要求6所述的集成电路结构，其中，
所述第二金属区段是多个所述第二金属区段的一个第二金属区段；
多个所述第二金属区段中的每个第二金属区段将所述多个第二通孔中的相应第二通孔电连接至所述多个第三通孔中的相应第三通孔；以及
所述多个第二金属区段中的每个第二金属区段的宽度与所述第二金属层级的预定最小宽度相对应。
8.根据权利要求6所述的集成电路结构，其中，
所述第二金属区段将所述多个第二通孔电连接至所述多个第三通孔；以及
所述第二金属区段的宽度大于所述第二金属层级的预定最小宽度。
9.一种集成电路(IC)结构，包括：
第一电源导轨，定位于电源导轨层级处且定向为电源导轨方向；
第二电源导轨，定位于所述电源导轨层级处且定向为所述电源导轨方向；
第一金属区段，定位于所述电源导轨层级之上的金属区段层级处，所述第一金属区段与所述第一电源导轨重叠并且定向为所述电源导轨方向；
第二金属区段，定位于所述金属区段层级处，所述第二金属区段与所述第二电源导轨重叠并且定向为所述电源导轨方向；
多个金属带，定位于所述电源导轨层级之上的金属带层级处，所述多个金属带中的每个金属带与所述第一电源导轨和所述第二电源导轨重叠，并且定向为与所述电源导轨方向垂直的金属带方向；
多个金属短线，定位于所述电源导轨层级之上的金属短线层级处，所述多个金属短线中的每个金属短线与所述第一电源导轨或所述第二电源导轨重叠，并且定向为所述金属带方向；
第一电源带，定位于所述金属区段层级、所述金属带层级和所述金属短线层级之上的电源带层级处；
第二电源带，定位于所述电源带层级处；以及
多个通孔阵列，通孔阵列的数量比金属层级的总数少一个，每个通孔阵列包括定位于相应的相邻金属层级的金属元件重叠的位置处的多个通孔；
其中，
所述IC结构配置为将所述第一电源带电连接至所述第一电源导轨并且将所述第二电源带单独地电连接至所述第二电源导轨；
多个金属带中的每个金属带的宽度与所述金属带层级的预定最小宽度相对应；
多个金属短线中的每个金属短线的宽度与所述金属短线层级的预定最小宽度相对应；以及
第一电源带和第二电源带中的每个的宽度大于所述电源带层级的预定最小宽度。
10.一种形成集成电路(IC)结构的方法，所述方法包括：
在电源导轨层级处形成第一电源导轨和第二电源导轨，所述第一电源导轨和所述第二电源导轨定向为电源导轨方向；
在所述电源导轨层级之上的第一金属层级处形成多个第一金属区段，所述多个第一金属区段定向为与所述电源导轨方向垂直的第一金属层级方向上，所述多个第一金属区段中的每个第一金属区段与所述第一电源导轨和所述第二电源导轨中的一个或两个重叠；
在所述电源导轨层级和所述第一金属层级之间形成多个第一通孔，所述多个第一通孔中的每个第一通孔定位于所述多个第一金属区段中的相应第一金属区段与所述第一电源导轨或所述第二电源导轨重叠的位置处；
在所述第一金属层级之上的第二金属层级处形成多个第二金属区段，所述多个第二金属区段中的每个第二金属区段定向为所述电源导轨方向，所述多个第二金属区段中的至少一个第二金属区段与所述第一电源导轨重叠，并且所述多个第二金属区段中的至少一个第二金属区段与所述第二个电源导轨重叠；
在所述第一金属层级和所述第二金属层级之间形成多个第二通孔，所述多个第二通孔中的每个第二通孔定位于所述多个第一通孔中的相应第一通孔之上的位置处；以及
在所述第二金属层级之上的电源带层级处形成第一电源带；以及
在所述电源带层级处形成第二电源带；
其中：
形成所述集成电路结构包括：
配置所述集成电路结构以将所述第一电源带电连接至所述第一电源导轨并且将所述第二电源带电连接至所述第二电源导轨；
形成所述多个第一金属区段包括：
形成具有与所述第一金属层级的预定最小宽度相对应的宽度的所述多个第一金属区段中的每个第一金属区段；
形成所述第一电源带包括：
形成具有比所述电源带层级的预定最小宽度更大的宽度的所述第一电源带；以及
形成所述第二电源带包括：
形成具有比所述电源带层级的预定最小宽度更大的宽度的所述第二电源带。
CN201711187431.3A 2016-11-29 2017-11-24 电网结构、集成电路结构及其形成方法 Pending CN108122883A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211358064.XA CN115662974A (zh) 2016-11-29 2017-11-24 集成电路结构的形成方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427630P 2016-11-29 2016-11-29
US62/427,630 2016-11-29
US15/729,281 US11251124B2 (en) 2016-11-29 2017-10-10 Power grid structures and method of forming the same
US15/729,281 2017-10-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202211358064.XA Division CN115662974A (zh) 2016-11-29 2017-11-24 集成电路结构的形成方法

Publications (1)

Publication Number Publication Date
CN108122883A true CN108122883A (zh) 2018-06-05

Family

ID=62190480

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202211358064.XA Pending CN115662974A (zh) 2016-11-29 2017-11-24 集成电路结构的形成方法
CN201711187431.3A Pending CN108122883A (zh) 2016-11-29 2017-11-24 电网结构、集成电路结构及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202211358064.XA Pending CN115662974A (zh) 2016-11-29 2017-11-24 集成电路结构的形成方法

Country Status (5)

Country Link
US (2) US11251124B2 (zh)
KR (1) KR102011932B1 (zh)
CN (2) CN115662974A (zh)
DE (1) DE102017124097B4 (zh)
TW (1) TWI649837B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993599A (zh) * 2018-09-28 2020-04-10 台湾积体电路制造股份有限公司 集成电路及其形成方法和用于设计集成电路的系统
CN111987064A (zh) * 2019-05-22 2020-11-24 三星电子株式会社 抽头单元和半导体单元
CN112470271A (zh) * 2018-07-23 2021-03-09 高通股份有限公司 沿第一方向延伸的第一功率总线和第二功率总线
WO2023023949A1 (zh) * 2021-08-24 2023-03-02 京东方科技集团股份有限公司 显示面板、显示装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651201B2 (en) 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US10943045B2 (en) * 2018-01-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including standard-cell-adapted power grid arrangement and method for generating layout diagram of same
US10497566B1 (en) * 2018-06-19 2019-12-03 Macronix International Co., Ltd. Layout design for fanout patterns in self-aligned double patterning process
US10878165B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
TWI692063B (zh) * 2018-09-13 2020-04-21 奇景光電股份有限公司 電路佈線方法及電路佈線系統
US10733353B2 (en) * 2018-09-18 2020-08-04 Taiwan Semiconductor Manufacturing Company Ltd. System and method for forming integrated device
US10483200B1 (en) 2018-09-27 2019-11-19 Qualcomm Incorporated Integrated circuits (ICs) employing additional output vertical interconnect access(es) (VIA(s)) coupled to a circuit output VIA to decrease circuit output resistance
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
FR3097683A1 (fr) 2019-06-19 2020-12-25 Stmicroelectronics (Grenoble 2) Sas Connexion de plusieurs circuits d'une puce électronique
US11251117B2 (en) * 2019-09-05 2022-02-15 Intel Corporation Self aligned gratings for tight pitch interconnects and methods of fabrication
KR20210049252A (ko) 2019-10-24 2021-05-06 삼성전자주식회사 반도체 소자
KR20210134112A (ko) 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
DE102021109463B4 (de) * 2020-05-14 2024-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und verfahren
US11842963B2 (en) 2020-05-14 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11308255B2 (en) * 2020-05-28 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Generation of layout including power delivery network
US20240070364A1 (en) * 2022-08-23 2024-02-29 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit cells having power grid stubs

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293843A (ja) * 1996-04-25 1997-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6184477B1 (en) * 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
CN1501213A (zh) * 2002-11-18 2004-06-02 松下电器产业株式会社 半导体集成电路装置及其设计方法
CN1917206A (zh) * 2006-08-25 2007-02-21 威盛电子股份有限公司 集成电路的电源地网络及其布置方法
US20080111158A1 (en) * 2006-11-15 2008-05-15 Deepak Sherlekar Apparatuses and methods for efficient power rail structures for cell libraries
CN101656253A (zh) * 2008-08-19 2010-02-24 株式会社瑞萨科技 半导体器件
CN204720445U (zh) * 2014-01-24 2015-10-21 瑞萨电子株式会社 半导体器件和io单元
US20160211212A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186671A (ja) 2002-11-18 2004-07-02 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US8856782B2 (en) 2007-03-01 2014-10-07 George Mason Research Foundation, Inc. On-demand disposable virtual work system
JP5944464B2 (ja) 2008-08-19 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9425085B2 (en) 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9412742B2 (en) 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9690892B2 (en) 2014-07-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Masks based on gate pad layout patterns of standard cell having different gate pad pitches

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293843A (ja) * 1996-04-25 1997-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6184477B1 (en) * 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
CN1501213A (zh) * 2002-11-18 2004-06-02 松下电器产业株式会社 半导体集成电路装置及其设计方法
CN1917206A (zh) * 2006-08-25 2007-02-21 威盛电子股份有限公司 集成电路的电源地网络及其布置方法
US20080111158A1 (en) * 2006-11-15 2008-05-15 Deepak Sherlekar Apparatuses and methods for efficient power rail structures for cell libraries
CN101656253A (zh) * 2008-08-19 2010-02-24 株式会社瑞萨科技 半导体器件
CN204720445U (zh) * 2014-01-24 2015-10-21 瑞萨电子株式会社 半导体器件和io单元
US20160211212A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112470271A (zh) * 2018-07-23 2021-03-09 高通股份有限公司 沿第一方向延伸的第一功率总线和第二功率总线
CN112470271B (zh) * 2018-07-23 2022-05-24 高通股份有限公司 沿第一方向延伸的第一功率总线和第二功率总线
CN110993599A (zh) * 2018-09-28 2020-04-10 台湾积体电路制造股份有限公司 集成电路及其形成方法和用于设计集成电路的系统
CN111987064A (zh) * 2019-05-22 2020-11-24 三星电子株式会社 抽头单元和半导体单元
WO2023023949A1 (zh) * 2021-08-24 2023-03-02 京东方科技集团股份有限公司 显示面板、显示装置

Also Published As

Publication number Publication date
US11935833B2 (en) 2024-03-19
CN115662974A (zh) 2023-01-31
DE102017124097A1 (de) 2018-06-28
US20180151496A1 (en) 2018-05-31
US11251124B2 (en) 2022-02-15
KR20180061000A (ko) 2018-06-07
US20220093513A1 (en) 2022-03-24
KR102011932B1 (ko) 2019-08-26
DE102017124097B4 (de) 2023-08-10
TWI649837B (zh) 2019-02-01
TW201820541A (zh) 2018-06-01

Similar Documents

Publication Publication Date Title
CN108122883A (zh) 电网结构、集成电路结构及其形成方法
US20210294962A1 (en) Power structure with power pick-up cell connecting to buried power rail
KR102254358B1 (ko) 집적 회로 레이아웃, 구조물, 시스템, 및 방법들
TWI713040B (zh) 記憶體結構、記憶體元件及產生記憶體元件佈局圖的方法
KR102284996B1 (ko) 메모리 어레이 회로 및 그 제조 방법
CN111834362B (zh) 集成电路和制造集成电路的方法
KR102131143B1 (ko) 병합된 필러 구조 및 이 구조의 레이아웃 다이어그램을 생성하는 방법
CN109427741B (zh) 包括pg对准单元的半导体器件和生成其布局的方法
CN113536727B (zh) 存储器器件及制造半导体器件的方法
CN110276088A (zh) 用以产生包含布线配置的布局图的方法
CN110098176A (zh) 半导体器件及其电网（pg）的布局图的生成方法
TW202334955A (zh) 積體電路裝置及製造積體電路裝置的方法
CN113343631B (zh) 集成电路结构以及生成集成电路布局图的系统和方法
CN115528043A (zh) 集成电路和其制造方法、以及在集成电路中的电路单元
CN115114883A (zh) 设计集成电路的方法及系统
CN107564858A (zh) 未加顶部标准单元重新配置方法、可读介质和半导体装置
US20240234321A1 (en) Conductive line structures and method of forming same
TWI843950B (zh) 背面信號路由的系統及產生積體電路佈局的方法
US20220328409A1 (en) Targeted power grid structure and method
US11935830B2 (en) Integrated circuit with frontside and backside conductive layers and exposed backside substrate
US20230045167A1 (en) Power rail and signal conducting line arrangement
CN117438448A (zh) 具有包括不同宽度源极和漏极端子的晶体管的集成电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20180605

RJ01 Rejection of invention patent application after publication