CN115528043A - 集成电路和其制造方法、以及在集成电路中的电路单元 - Google Patents

集成电路和其制造方法、以及在集成电路中的电路单元 Download PDF

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CN115528043A CN202210534894.7A CN202210534894A CN115528043A CN 115528043 A CN115528043 A CN 115528043A CN 202210534894 A CN202210534894 A CN 202210534894A CN 115528043 A CN115528043 A CN 115528043A
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张玮玲
陈志良
吴佳典
吴国晖
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Abstract

一种集成电路和其制造方法、以及在集成电路中的电路单元，集成电路包括在第一连接层中的多个水平导线、低于第一连接层的多个栅极导体、低于第一连接层的多个端子导体、以及导孔连接器其将多个水平导线中的一者与多个栅极导体中的一者或与多个端子导体中的一者直接地连接。集成电路也包括在高于第一连接层在第二连接层中的多个垂直导线，以及用于电路单元的多个引脚连接器。第一引脚连接器直接地连接在介于第一水平导线和在多个栅极导体中的一者的顶部上的第一垂直导线之间。第二引脚连接器直接地连接在介于第二水平导线和在电路单元的垂直边界的顶部上的第二垂直导线之间。

Description

集成电路和其制造方法、以及在集成电路中的电路单元
技术领域
本揭示内容是关于信号导线排列，特别是具有此信号导线排列的集成电路、在集成电路中的电路单元、以及制造具有此信号导线排列的集成电路装置的方法。
背景技术
在将集成电路(integrated circuits,ICs)小型化的最新趋势导致了较小的装置其消耗较少的功率，但以较高的速度提供较多的功能性。小型化过程也导致了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(electronic design automation,EDA)工具产生、优化、和验证用于集成电路的标准单元布局设计，同时确保符合标准单元布局设计和制造规范。
发明内容
本揭示内容的一些实施方式提供了一种集成电路，包含：电路单元、多个水平导线、多个栅极导体、多个端子导体、导孔连接器、多个垂直导线、以及多个引脚连接器。电路单元具有在垂直于第一方向的第二方向延伸的两个垂直边界，其中这些垂直边界中的各者通过至少一个单元边界隔离区域。多个水平导线在第一连接层中，其中这些水平导线中的各者在第一方向延伸，并且其中这些水平导线包括第一水平导线和第二水平导线。多个栅极导体低于第一连接层，其中这些栅极导体中的各者在第二方向延伸介于所述两个垂直边界之间，并且其中在电路单元中的两个邻近的栅极导体沿着第一方向分隔第一节距距离。多个端子导体低于第一连接层，其中这些端子导体中的各者在第二方向延伸介于所述两个垂直边界之间。导孔连接器直接地连接这些水平导线中的一者与这些栅极导体中的一者、或与这些端子导体中的一者。多个垂直导线在高于第一连接层的第二连接层中，其中这些垂直导线中的各者在第二方向延伸，并且其中这些垂直导线包括第一垂直导线和第二垂直导线。多个引脚连接器用于此电路单元，这些引脚连接器的各者在垂直于第一方向和第二方向的第三方向延伸。其中第一引脚连接器直接地连接在介于第一水平导线和在这些栅极导体中的一者的顶部上的第一垂直导线之间，并且其中第二引脚连接器直接地连接在介于第二水平导线和在这些垂直边界中的第一者的顶部上的第二垂直导线之间。
本揭示内容的另一些实施方式提供了一种在集成电路中的电路单元，包含：多个水平导线、多个栅极导体、多个端子导体、导孔连接器、以及第一引脚连接器和第二引脚连接器。多个水平导线在第一连接层中，其中这些水平导线中的各者在第一方向延伸，并且其中这些水平导线包括第一水平导线和第二水平导线。多个栅极导体低于第一连接层，其中这些栅极导体中的各者在垂直于第一方向的第二方向延伸，其中两个邻近的栅极导体沿着第一方向分隔第一节距距离。多个端子导体低于第一连接层，其中这些端子导体中的各者在第二方向延伸。导孔连接器将这些水平导线中的一者与这些栅极导体中的一者、或与这些端子导体中的一者直接地连接。第一引脚连接器和一第二引脚连接器其各者在垂直于第一方向和第二方向的第三方向延伸。其中第一引脚连接器在第一栅极导体的顶部上的第一位置处直接地连接到第一水平导线，第二引脚连接器在沿第二方向延伸的垂直边界的顶部上的第二位置处直接地连接到第二水平导线。其中第二水平导线与垂直边界相交。
本揭示内容的另一些实施方式提供了一种制造集成电路的方法，包含：在第一类型主动区域中制造第一半导体结构，和在第二类型主动区域中制造第二半导体结构，其中第一半导体结构和第二半导体结构中的各者在第一方向延伸；制造各自在第二方向延伸的多个栅极导体，其中这些栅极导体中的各者与第一半导体结构或第二半导体结构中的至少一者相交，并且其中第二方向垂直于第一方向；沉积第一绝缘材料其覆盖第一半导体结构、第二半导体结构、和这些栅极导体；在第一绝缘材料上方沉积第一金属层并且图案化第一金属层以形成在第一方向延伸的多个水平导线；沉积第二绝缘材料其覆盖第一金属层；以及在第二绝缘材料上方沉积第二金属层并且图案化第二金属层以形成在第二方向延伸的多个垂直导线，其中第一垂直导线与在下方的第一栅极导体对准并且通过第一引脚连接器直接地连接到第一水平导线，并且其中第二垂直导线与电路单元的垂直边界对准并且通过第二引脚连接器直接地连接到第二水平导线。
附图说明
本揭示内容的多个态样可由以下的详细描述并且与所附附图一起阅读，得到最佳的理解。注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论的清楚性起见，各个特征的尺寸可任意地增加或减小。
图1A是根据一些实施方式的反相器电路的布局图；
图1B是根据一些实施方式由在图1A中的布局图所指定的反相器电路的等效电路；
图1C至图1G是根据一些实施方式由在图1A中的布局图所指定的反相器电路的截面视图；
图2A是根据一些实施方式中的与非(NAND)电路的布局图；
图2B是根据一些实施方式由在图2A中的布局图所指定的与非电路的等效电路；
图2C至图2E是根据一些实施方式在图2A中的布局图所指定的与非电路的截面视图；
图3A是根据一些实施方式的或非(NOR)电路的布局图；
图3B是根据一些实施方式由在图3A中的布局图所指定的或非电路的等效电路；
图3C至图3E是根据一些实施方式由在图3A中的布局图所指定的或非电路的截面视图；
图4A是根据一些实施方式的与或非(AND-OR-INVENTER,AOI)电路的布局图；
图4B是根据一些实施方式由在图4A中的布局图所指定的与或非电路的等效电路；
图4C至图4E是根据一些实施方式由在图4A中的布局图所指定的与或非电路的截面视图；
图5是根据一些实施方式的集成电路的局部布局图；
图6是根据一些实施方式由一处理器产生集成电路的布局设计的方法的流程图；
图7是根据一些实施方式的制造集成电路的方法的流程图；
图8是根据一些实施方式的电子设计自动化(electronic design automation,EDA)系统的框图；
图9是根据一些实施方式的集成电路(IC)制造系统和与其相关联的集成电路制造流程的框图。
【符号说明】
100:反相器电路
111:垂直单元边界(垂直边界)
112:水平单元边界
118:水平单元边界
119:垂直单元边界
120:水平导线
132n:端子导体
132p:端子导体
138:端子导体
140:水平导线
151:虚拟栅极导体
151i:边界隔离区域
155:栅极导体
159:虚拟栅极导体
159i:边界隔离区域
160:水平导线
170:垂直导线
172:垂直导线
190:导孔连接器
192:导孔连接器
1CPP:一个节距距离
20:电源轨
200:与非电路
220:水平导线
232n:端子导体
232p:端子导体
235n:端子导体
235p:端子导体
238:端子导体
240:水平导线
260:水平导线
270:垂直导线
272:垂直导线
274:垂直导线
290:导孔连接器
292:导孔连接器
294:导孔连接器
2CMD1:布局图案
2CMD2:布局图案
2CMD3:布局图案
2CMD4:布局图案
300:或非电路
320:水平导线
332n:端子导体
332p:端子导体
335n:端子导体
335p:端子导体
338:端子导体
340:水平导线
360:水平导线
370:垂直导线
372:垂直导线
374:垂直导线
390:导孔连接器
392:导孔连接器
394:导孔连接器
3CMD1:布局图案
3CMD2:布局图案
3CMD3:布局图案
3CMD4:布局图案
40:电源轨
400:与或非电路
420:水平导线
432n:端子导体
432p:端子导体
434n:端子导体
434p:端子导体
435n:端子导体
435p:端子导体
436n:端子导体
436p:端子导体
438n:端子导体
438p:端子导体
442:水平导线
444:水平导线
462:水平导线
464:水平导线
466:水平导线
470:垂直导线
472:垂直导线
474:垂直导线
476:垂直导线
478:垂直导线
490:导孔连接器
492:导孔连接器
494:导孔连接器
496:导孔连接器
498:导孔连接器
50:基板
520:水平导线
532:端子导体
534:端子导体
535:端子导体
536:端子导体
538:端子导体
540:水平导线
552:栅极导体
554:栅极导体
556:栅极导体
558:栅极导体
562:水平导线
564:水平导线
566:水平导线
568:水平导线
570:垂直导线
572:垂直导线
574:垂直导线
576:垂直导线
578:垂直导线
600:方法
610:操作
620:操作
630:操作
640:操作
650:操作
660:操作
670:操作
700:方法
710:操作
720:操作
730:操作
740:操作
745:操作
750:操作
760:操作
765:操作
800:系统
802:处理器
804:储存介质
806:指令(代码)
807:标准单元的库
808:总线
809:布局图
810:输入/输出接口
812:网络接口
814:网络
842:使用者界面
80n:n型主动区域
80p:p型主动区域
900:系统
920:设计公司
922:设计布局图
930:遮罩公司
932:数据准备
944:遮罩制造
945:遮罩
950:集成电路制造厂
952:制造工具
953:半导体晶圆
960:集成电路装置
A-A’:切割平面
B-B’:切割平面
C-C’:切割平面
CMD1:布局图案
CMD2:布局图案
CMD3:布局图案
gA1:栅极导体
gA2:栅极导体
gB1:栅极导体
gB2:栅极导体
nA1:n型晶体管
nA2:n型晶体管
nB1:n型晶体管
nB2:n型晶体管
pA1:p型晶体管
pA2:p型晶体管
pB1:p型晶体管
pB2:p型晶体管
P-P’:切割平面
Q-Q:切割平面
T1n:n型晶体管
T1p:p型晶体管
VD:导孔连接器
VDD:第一供应电压
VG:导孔连接器
VSS:第二供应电压
X:方向
Y:方向
Z:方向
ZN:输出信号
具体实施方式
之后的揭示内容提供了许多不同的实施方式或实施例，以实现所提供的主题的不同的特征。为了简化本揭示内容，以下描述组件、数值、操作、材料、排列、或类似者的具体实施例。这些当然仅是实施例，并不意图为限制性的。也设想了其他的组件、数值、操作、材料、排列、或类似者。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可包括第一特征和第二特征以直接接触而形成的实施方式，并且也可包括附加的特征可形成在介于第一特征和第二特征之间，因此第一特征和第二特征可不是直接接触的实施方式。另外，本揭示内容可在各个实施例中重复参考标号和/或字母。此重复是为了简化和清楚性的目的，重复本身不意指所论述的各个实施方式和/或配置之间的关系。
此外，为了便于描述如在附图中所绘示的一个元件或特征与另一个元件或特征之间的关系，在此可能使用空间相对性用语，例如“之下”、“低于”、“较下”、“高于”、“较上”、和类似的用语。除了在附图中所描绘的方向之外，空间相对性用语旨在涵盖装置在使用中或操作中的不同方向。设备可经其他方式定向(旋转90度或处于其他定向)，并且由此可同样地解读本文所使用的空间相对性描述词。
集成电路装置通常包括在各个连接层中的晶体管和信号导线。晶体管的通道区域、源极区域、和漏极区域通常在沿第一方向延伸的主动区域之内对准，而与晶体管的通道区域相交的栅极导体在垂直于第一方向的第二方向延伸。与晶体管的源极区域或漏极区域相交的端子导体也在第二方向延伸。在一些实施方式中，集成电路装置包括在第一连接层中的水平导线(例如，金属层M0)、和在第二连接层中的垂直导线(例如，金属层M1)。第一连接层紧挨着高于栅极导体和端子导体。第二连接层高于第一连接层并且在将第二连接层和第一连接层分隔的层间介电质(ILD)材料上方。在第一连接层中的一些水平导线连接到多个端子导体中的一者或多个栅极导体中的一者。在第二连接层中的一些垂直导线连接到在第一连接层中的多个水平导线中的一者。
在一些实施方式中，电路单元的高度受到用于提供电源供应的两个电源轨之间的距离所限制，并且电路单元的宽度是在主动区域内的介于多个边界隔离区域之间的距离。边界隔离区域将在电路单元中的主动区域(例如，源极区域、漏极区域、和通道区域)与在邻近的单元中的其他主动区域隔离。随着电路单元的高度降低，用于定位水平导线的可用的水平轨道的数量也减少，并且信号布线的灵活性变得较为限制。例如，在一些实施方式中，只有三个水平轨道可用于在第一连接层(例如，金属层M0)中的信号连接。在一些实施方式中，当在第二连接层(例如，金属层M1)中的电路单元的多个垂直导线中的各者与多个栅极导体中的一者对准并位于其顶部上时，与在第二连接层中的多个垂直导线中的各者在多个端子导体中的一者的顶部上的替代设计相比，信号布线灵活性得到改善。此外，在一些实施方式中，多个水平导线中的一者延伸并越过垂直单元边界(例如，虚拟栅极导体)，并且垂直导线在垂直单元边界的顶部上。当导孔连接器将在垂直单元边界的顶部上的垂直导线与跨越垂直单元边界的水平导线直接地连接时，在垂直单元边界的顶部上的垂直导线也可以用于信号连接。在垂直单元边界的顶部上的垂直导线为信号布线灵活性提供了更多改进。
图1A是根据一些实施方式的反相器电路100的布局图。图1A的布局图包括多个布局图案其用于指定都在X方向延伸的p型主动区域80p和n型主动区域80n、在Y方向延伸的栅极导体155、在Y方向延伸的多个端子导体(132p、132n、和138)、以及在Y方向延伸的多个虚拟栅极导体(151和159)。图1A的布局图也包括多个布局图案其用于指定在X方向延伸的多个电源轨(40和20)、在X方向延伸的多个水平导线(120、140、和160)、在Y方向延伸的多个垂直导线(170和172)、以及各个导孔连接器。反相器电路100在由多个单元边界所界定的一单元中，并且沿着X方向的单元宽度以在Y方向延伸的两个垂直单元边界111和119为边界。
图1B是根据一些实施方式由在图1A中的布局图所指定的反相器电路100的等效电路。图1C至图1G是根据一些实施方式由在图1A中的布局图所指定的反相器电路100的截面视图。
在由图1A的布局图所指定的反相器电路100中并且如在图1B的等效电路中所示，栅极导体155在p型晶体管T1p的通道区域处与在p型主动区域80p中的半导体结构相交。栅极导体155也在n型晶体管T1n的通道区域处与在n型主动区域80n中的半导体结构相交。端子导体132p在p型晶体管T1p的源极区域处与在p型主动区域80p中的半导体结构相交。端子导体132n在n型晶体管T1n的源极区域处与在n型主动区域80n中的半导体结构相交。端子导体138在p型晶体管T1p的漏极区域处与在p型主动区域80p中的半导体结构相交，并且在n型晶体管T1n的漏极区域处与在n型主动区域80n中的半导体结构相交。
在一些实施方式中，当在p型主动区域80p中的半导体结构与在n型主动区域80n中的半导体结构是鳍片结构时，p型晶体管T1p和n型晶体管T1n是鳍式场效晶体管。在一些实施方式中，当在p型主动区域80p中的半导体结构与在n型主动区域80n中的半导体结构是纳米片结构时，p型晶体管T1p和n型晶体管T1n是纳米片晶体管。在一些实施方式中，当在p型主动区域80p中的半导体结构与在n型主动区域80n中的半导体结构是纳米线结构时，p型晶体管T1p和n型晶体管T1n是纳米线晶体管。在图1A中，用于在反相器电路100的多个垂直单元边界处的多个虚拟栅极导体151和159的布局图案指定了p型主动区域80p和n型主动区域80n不延伸到邻近的单元中。也就是说，在p型主动区域80p和n型主动区域80n中的源极区域、漏极区域、和通道区域都不与在邻近的单元中的其他主动区域(例如，源极区域、漏极区域、和通道区域)接合。
在由图1A的布局图所指定的反相器电路100中并且如在图1B的等效电路中所示，多个水平导线(120、140、和160)和多个电源轨(40和20)位在第一连接层M0中，此第一连接层M0在直接地覆盖栅极导体155和多个端子导体(132p、132n、和138)的隔离材料上方。端子导体132p导电性地连接到电源轨40，电源轨40配置为用于提供第一供应电压VDD。端子导体132n导电性地连接到电源轨20，电源轨20配置为用于提供第二供应电压VSS。水平导线140通过栅极导孔连接器VG而导电性地连接到栅极导体155。水平导线120通过导孔连接器VD而导电性地连接到端子导体138。水平导线160没有导电性地连接到在反相器电路100中的任何栅极导体、端子导体、或其他导电元件。
在由图1A的布局图所指定的反相器电路100中并且如在图1B的等效电路中所示，多个垂直导线(170和172)位在第二连接层M1中，此第二连接层M1在将第二连接层M1和第一连接层M0分隔的层间介电质(ILD)材料上方。此外，多个垂直导线(170和172)中的各者与包含反相器电路100的电路单元重叠。通常，如果垂直导线与电路单元的至少一个单元边界相交，则垂直导线与电路单元重叠。
在由图1A的布局图所指定的反相器电路100中并且如在图1B的等效电路中所示，多个垂直导线(170和172)位在第二连接层M1中。垂直导线172通过导孔连接器192而导电性地连接到水平导线120，并且垂直导线170通过导孔连接器190而导电性地连接到水平导线140。导孔连接器190和导孔连接器192中的各者都是导孔连接器VIA0，导孔连接器VIA0穿过将第二连接层M1和第一连接层M0分隔的层间介电质材料。垂直导线172在栅极导体155的顶部上，并且垂直导线170在虚拟栅极导体151的顶部上。多个导孔连接器190和192中的各者功能作为引脚连接器。垂直导线170、导孔连接器190、和水平导线140导电性地连接在一起，以传送反相器电路100的输入信号“I”。垂直导线172、导孔连接器192、和水平导线120导电性地连接在一起，以传送反相器电路100的输出信号“ZN”。
在图1A的布局图中，布局图案CMD1指定了端子导体132p和端子导体132n彼此物理性地分隔，而多个端子导体132p和132n中的各者由在Y方向延伸的相同的端子导体图案的一部分所指定，并且此相同的端子导体图案由布局图案CMD1所分割。布局图案CMD2指定了在第一连接层M0中，端子导体138不直接地连接到电源轨40。布局图案CMD3指定了在第一连接层M0中，端子导体138不直接地连接到电源轨20。
图1C是根据一些实施方式由图1A所指定的反相器电路100在切割平面A-A’中的截面视图。如在图1C中所示，在p型主动区域80p中的半导体结构在基板50上。端子导体132p、栅极导体155、和端子导体138中的各者都与在p型主动区域80p中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线172通过导孔连接器192而导电性地连接到水平导线120。水平导线120通过导孔连接器VD而导电性地连接到端子导体138。
图1D是根据一些实施方式由图1A所指定的反相器电路100在切割平面B-B’中的截面视图。如在图1D中所示，垂直导线170通过导孔连接器190而导电性地连接到水平导线140。水平导线140通过导孔连接器VG而导电性地连接到栅极导体155。水平导线140在负X方向延伸，并越过虚拟栅极导体151。
图1E是根据一些实施方式由图1A所指定的反相器电路100在切割平面C-C’中的截面视图。如在图1E中所示，在n型主动区域80n中的半导体结构在基板50上。端子导体132n、栅极导体155、和端子导体138中的各者与在n型主动区域80n中的半导体结构相交。在一些实施方式中，在n型主动区域80n中的多个主动区域(例如源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。
图1F是根据一些实施方式由图1A所指定的反相器电路100在切割平面P-P’中的截面视图。图1G是根据一些实施方式由图1A所指定的反相器电路100在切割平面Q-Q’中的截面视图。在图1F至图1G中，多个电源轨(40和20)和多个水平导线(120、140、和160)在第一连接层M0中。在图1F中，栅极导体155与在p型主动区域80p中的半导体结构和在n型主动区域80n中的半导体结构二者相交。垂直导线172在第二连接层M1中。垂直导线172通过导孔连接器192而导电性地连接到水平导线140。水平导线140通过栅极导孔连接器VG而导电性地连接到栅极导体155。在图1G中，端子导体132p在p型晶体管T1p的源极区域处与在p型主动区域80p中的半导体结构相交(如在图1B所示)，并且端子导体132n在n型晶体管T1n的源极区域处与在n型主动区域80n中的半导体结构相交(如在图1B中所示)。电源轨40通过端子导孔连接器VD而导电性地连接到端子导体132p，并且电源轨20也通过端子导孔连接器VD而导电性地连接到端子导体132n。
图2A是根据一些实施方式的与非(NAND)电路200的布局图。图2A的布局图包括多个布局图案其用于指定都在X方向延伸的p型主动区域80p和n型主动区域80n、在Y方向延伸的多个栅极导体(gA2和gA1)、在Y方向延伸的多个端子导体(232p、232n、235p、235n、和238)、以及在Y方向延伸的多个虚拟栅极导体(151和159)。图2A的布局图也包括多个布局图案其用于指定在X方向上延伸的多个电源轨(40和20)、在X方向延伸的多个水平导线(220、240、和260)、在Y方向延伸的多个垂直导线(270、272、和274)、以及各个导孔连接器。与非电路200在由多个单元边界所界定的一单元中，并且沿着X方向的单元宽度以在Y方向延伸的两个垂直单元边界111和119为边界。
图2B是根据一些实施方式由在图2A中的布局图所指定的与非电路200的等效电路。图2C至图2E是根据一些实施方式由在图2A中的布局图所指定的与与非电路200的截面视图。
在由图2A的布局图指定的与非电路200中并且如在图2B的等效电路中所示，栅极导体gA2在p型晶体管pA2的通道区域处与在p型主动区域80p中的多个半导体结构相交，并且在n型晶体管nA2的通道区域处与n型主动区域80n相交。栅极导体gA1在p型晶体管pA1的通道区域处与在p型主动区域80p中的多个半导体结构相交，并且在n型晶体管nA1的通道区域处与n型主动区域80n相交。多个端子导体232p和235p在多个p型晶体管pA2和pA1的各个源极/漏极区域处与在p型主动区域80p中的半导体结构相交。多个端子导体232n和235n在多个n型晶体管nA2和nA1的各个源极/漏极区域处与在n型主动区域80n中的半导体结构相交。端子导体238在p型晶体管pA1的漏极区域处与在p型主动区域80p中的半导体结构相交，并且在n型晶体管nA1的漏极区域处与n型主动区域80n相交。多个p型晶体管(pA2和pA1)和多个n型晶体管(nA2和nA1)的非限制性实施例包括鳍式场效晶体管、纳米片晶体管、和纳米线晶体管。在图2A中的用于虚拟栅极导体151和159的布局图案指定了在与非电路200中的多个主动区域(例如，源极区域、漏极区域、和通道区域)与在邻近的单元中的主动区域隔离。
在由图2A的布局图所指定的与非电路200中并且如在图2B的等效电路中所示，多个水平导线(220、240、和260)和多个电源轨(40和20)位在第一连接层M0中。端子导体235p导电性地连接到电源轨40，电源轨40配置为用于提供第一供应电压VDD。端子导体232n导电性地连接到电源轨20，电源轨20配置用于提供第二供应电压VSS。水平导线240和水平导线260中的各者通过栅极导孔连接器VG而对应地连接到栅极导体gA2和栅极导体gA1中的一者。水平导线220通过导孔连接器VD而导电性地连接到多个端子导体232p和238中的各者。
在由图2A的布局图所指定的与非电路200中并且如在图2B的等效电路中所示，多个垂直导线(270、272、和274)在高于第一连接层M0的第二连接层M1中(如在图2C至图2E中所示)，并且多个垂直导线中的各者与包含与非电路200的电路单元重叠。多个垂直导线270、272、和274中的各者通过多个导孔连接器290、292、和294中的一者而对应地连接到多个水平导线240、260、和220中的一者。多个导孔连接器290、292、和294中的各者是导孔连接器VIA0，导孔连接器VIA0穿过将第二连接层M1和第一连接层M0分隔的层间介电质材料。多个垂直导线272和274中的各者在多个栅极导体gA2和gA1中的一者的顶部上，而垂直导线270在虚拟栅极导体151的顶部上。多个导孔连接器290、292、和294中的各者功能作为引脚连接器。垂直导线270、导孔连接器290、和水平导线240导电性地连接在一起，以传送与非电路200的输入信号“A2”。垂直导线272、导孔连接器292、和水平导线260导电性地连接在一起，以传送与非电路200的输入信号“A1”。垂直导线274、导孔连接器294、和水平导线220导电性地连接在一起，以传送与非电路200的输出信号“ZN”。
在图2A的布局图中，布局图案2CMD1指定了在第一连接层M0中，端子导体232p不直接地连接到电源轨40。布局图案2CMD2指定了在第一连接层M0中，端子导体238不直接地连接到电源轨40。布局图案2CMD4指定了在第一连接层M0中，多个端子导体235n和238不直接地连接到电源轨20。布局图案2CMD3指定了在第一连接层M0中，多个端子导体232p和232n不直接地连接在一起，并且多个端子导体235p和235n不直接地连接在一起。
图2C是根据一些实施方式由图2A所指定的与非电路200在切割平面A-A’中的截面视图。如在图2C中所示，在p型主动区域80p中的半导体结构在基板50上。多个端子导体232p、235p、和238中的各者与在p型主动区域80p中的半导体结构相交。多个栅极导体gA2和gA1中的各者也与在p型主动区域80p中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线274通过导孔连接器294而导电性地连接到水平导线220。水平导线220通过对应的导孔连接器VD而导电性地连接到多个端子导体232p和238中的各者。
图2D是根据一些实施方式由图2A所指定的与非电路200在切割平面B-B’中的截面视图。如在图2D中所示，垂直导线270通过导孔连接器290而导电性地连接到水平导线240。水平导线240通过导孔连接器VG而导电性地连接到栅极导体gA2。水平导线240在负X方向延伸，并越过虚拟栅极导体151。
图2E是根据一些实施方式由图2A所指定的与非电路200在切割平面C-C’中的截面视图。如在图2E所示，在n型主动区域80n中的半导体结构在基板50上。多个端子导体232n、235n、和238中的各者在n型主动区域80n中与半导体结构相交。多个栅极导体gA2和gA1中的各者也与在n型主动区域80n中的半导体结构相交。在一些实施方式中，在n型主动区域80n中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线272通过导孔连接器292而导电性地连接到水平导线260。水平导线260通过导孔连接器VG而导电性地连接到栅极导体gA1。
图3A是根据一些实施方式的或非(NOR)电路300的布局图。图3A的布局图包括多个布局图案，用于指定都在X方向延伸的p型主动区域80p和n型主动区域80n、在Y方向延伸的多个栅极导体(gA2和gA1)、在Y方向延伸的多个端子导体(332p、332n、335p、335n、和338)、以及在Y方向延伸的多个虚拟栅极导体(151和159)。图3A的布局图也包括多个布局图案其用于指定在X方向延伸的多个电源轨(40和20)、在X方向延伸的多个水平导线(320、340、和360)、在Y方向延伸的多个垂直导线(370、372、和374)、以及各个导孔连接器。或非电路300由多个单元边界所界定的一单元中，并且沿着X方向的单元宽度以在Y方向延伸的两个垂直单元边界111和119为边界。
图3B是根据一些实施方式由在图3A中的布局图所指定的或非电路300的等效电路。图3C至图3E是根据一些实施方式由在图3A中的布局图所指定的或非电路300的截面视图。
在由图3A的布局图所指定的或非电路300中并且如在图3B的等效电路中所示，栅极导体gA2在p型晶体管pA2的通道区域处与在p型主动区域80p中的多个半导体结构相交，并且在n型晶体管nA2的通道区域处与n型主动区域80n相交。栅极导体gA1在p型晶体管pA1的通道区域处与在p型主动区域80p中的半导体结构相交，并且在n型晶体管nA1的通道区域处与n型主动区域80n相交。多个端子导体332p和335p在多个p型晶体管pA2和pA1的各个源极/漏极区域处与在p型主动区域80p中的半导体结构相交。多个端子导体332n和335n在多个n型晶体管nA2和nA1的各个源极/漏极区域处与在n型主动区域80n中的半导体结构相交。端子导体338对应地在p型晶体管pA1的漏极区域处和在n型晶体管nA1的漏极区域处与在p型主动区域80p中和n型主动区域80n中的多个半导体结构相交。多个p型晶体管(pA2和pA1)和多个n型晶体管(nA2和nA1)的多个非限制性实施例包括鳍式场效晶体管、纳米片晶体管、和纳米线晶体管。在图3A中用于多个虚拟栅极导体151和159的布局图案指定了在或非电路300中的多个主动区域(例如，源极区域、漏极区域、和通道区域)与在邻近的单元中的主动区域隔离。
在由图3A的布局图所指定的或非电路300中并且如在图3B的等效电路中所示，多个水平导线(320、340、和360)和多个电源轨(40和20)位在第一连接层M0中。端子导体332p导电性地连接到电源轨40，电源轨40配置用于提供第一供应电压VDD。端子导体335n导电性地连接到电源轨20，电源轨20配置用于提供第二供应电压VSS。水平导线340和水平导线320中的各者通过栅极导孔连接器VG而对应地连接到栅极导体gA2和栅极导体gA1中的一者。水平导线360通过导孔连接器VD而导电性地连接到多个端子导体332n和338中的各者。
在由图3A的布局图所指定的或非电路300中并且如在图3B的等效电路中所示，多个垂直导线(370、372、和374)在高于第一连接层M0的第二连接层M1中(如在图3C至图3E中所示)，并且多个垂直导线中的各者与包含或非电路300的电路单元重叠。多个垂直导线370、372、和374中的各者通过多个导孔连接器390、392、和394中的一者而对应地连接到多个水平导线340、320、和360中的一者。多个导孔连接器390、392、和394中的各者是导孔连接器VIA0，导孔连接器VIA0穿过将第二连接层M1和第一连接层M0分隔的层间介电质材料。多个垂直导线372和374中的各者在多个栅极导体gA2和gA1中的一者的顶部上，而垂直导线370在虚拟栅极导体151的顶部上。多个导孔连接器390、392、和394中的各者功能作为引脚连接器。垂直导线370、导孔连接器390、和水平导线340导电性地连接在一起，以传送或非电路300的输入信号“A2”。垂直导线372、导孔连接器392、和水平导线320导电性地连接在一起，以传送或非电路300的输入信号“A1”。垂直导线374、导孔连接器394、和水平导线360导电性地连接在一起，以传送或非电路300的输出信号“ZN”。
在图3A的布局图中，布局图案3CMD1指定了在第一连接层M0中，多个端子导体335p和338不直接地连接到电源轨40。布局图案3CMD2指定了在第一连接层M0中，端子导体332p和332n不直接地连接在一起，并且端子导体335p和335n不直接地连接在一起。在图3A的布局图中，布局图案3CMD3指定了在第一连接层M0中，端子导体332n不直接地连接到电源轨20。布局图案3CMD4指定了在第一连接层M0中，端子导体338不直接地连接到电源轨20。
图3C是根据一些实施方式由图3A所指定的或非电路300在切割平面A-A’中的截面视图。如在图3C中所示，在p型主动区域80p中的半导体结构在基板50上。多个端子导体332p、355p、和338中的各者与在p型主动区域80p中的半导体结构相交。多个栅极导体gA2和gA1中的各者也与在p型主动区域80p中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线372通过导孔连接器392而导电性地连接到水平导线320。水平导线320通过导孔连接器VG而导电性地连接到栅极导体gA1。
图3D是根据一些实施方式由图3A所指定的或非电路300在切割平面B-B’中的截面视图。如在图3D中所示，垂直导线370通过导孔连接器390而导电性地连接到水平导线340。水平导线340通过导孔连接器VG而导电性地连接到栅极导体gA2。水平导线340跨过虚拟栅极导体151，同时在负X方向延伸。
图3E是根据一些实施方式由图3A所指定的或非电路300在切割平面C-C’中的截面视图。如在图3E中所示，在n型主动区域80n中的半导体结构在基板50上。多个端子导体332n、355n、和338中的各者与在n型主动区域80n中的半导体结构相交。多个栅极导体gA2和gA1中的各者也与在n型主动区域80n中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线374通过导孔连接器394而导电性地连接到水平导线360。水平导线360通过对应的导孔连接器VD而导电性地连接到多个端子导体332n和338中的各者。
图4A是根据一些实施方式的与或非电路(And-Or-Invertor circuit,“AOI电路400”)的布局图。图4A的布局图包括多个布局图案，用于指定都在X方向延伸的p型主动区域80p和n型主动区域80n、在Y方向延伸的多个栅极导体(gA2、gA1、gB1、和gB2)、在Y方向延伸的多个端子导体(432p、432n、434p、434n、435p、435n、436p、436n、438p、438n)、以及在Y方向延伸的多个虚拟栅极导体(151和159)。图4A的布局图也包括多个布局图案其用于指定在X方向延伸的多个电源轨(40和20)、在X方向延伸的多个水平导线(420、442、444、462、464、和466)、在Y方向延伸的多个垂直导线(470、472、474、476、和478)、以及各个导孔连接器。与或非电路400在由多个单元边界所界定的一单元中，并且沿着X方向的单元宽度以在Y方向延伸的两个垂直单元边界111和119为边界。
图4B是根据一些实施方式由在图4A中的布局图所指定的与或非电路400的等效电路。图4C至图4E是根据一些实施方式由在图4A中的布局图所指定的与或非电路400的截面视图。
在由图4A的布局图所指定的与或非电路400中并且如在图4B的等效电路中所示，多个栅极导体gA2、gA1、gB1、和gB2中的各者与在p型主动区域80p中的半导体结构相交，并且对应地形成用于多个p型晶体管pA2、pA1、pB1、和pB2中的各者的栅极端子。多个栅极导体gA2、gA1、gB1、和gB2中的各者也与在n型主动区域80n中的半导体结构相交，并且对应地形成用于多个n型晶体管nA2、nA1、nB1、和nB2中的各者的栅极端子。多个端子导体432p、434p、435p、436p、和438p中的各者与在p型主动区域80p中的半导体结构相交，并且形成用于多个p型晶体管pA2、pA1、pB1、和pB2的各个源极/漏极端子。多个端子导体432n、434n、435n、436n、和438n中的各者与在n型主动区域80n中的半导体结构相交，并且形成用于多个n型晶体管nA2、nA1、nB1、和nB2的各个源极/漏极端子。p型晶体管和n型晶体管的多个非限制性实施例包括鳍式场效晶体管、纳米片晶体管、和纳米线晶体管。在图4A中的用于虚拟栅极导体151和159的布局图案指定了在与或非电路400中的多个主动区域(例如，源极区域、漏极区域、和通道区域)与在邻近的单元中的主动区域隔离。
在由图4A的布局图所指定的与或非电路400中并且如在图4B的等效电路中所示，多个水平导线(420、442、444、462、464、和466)和多个电源轨(40和20)位在第一连接层M0中。端子导体436p导电性地连接到电源轨40，电源轨40配置为用于提供第一供应电压VDD。多个端子导体432n和438n中的各者导电性地连接到电源轨20，电源轨20配置为用于提供第二供应电压VSS。多个水平导线462、464、466、和444中的各者通过栅极导孔连接器VG而对应地连接到多个栅极导体gA2、gA1、gB1、和gB2中的一者。水平导线442通过导孔连接器VD而导电性地连接到多个端子导体434p和435n中的各者。水平导线420通过导孔连接器VD而导电性地连接到多个端子导体432p、435p、和438p中的各者。
在由图4A的布局图所指定的与或非电路400中并且如在图4B的等效电路中所示，多个垂直导线(470、472、474、476、和478)在高于第一连接层M0的第二连接层M1中(如在图4C至图4E中所示)，并且多个垂直导线中的各者与包含与或非电路400的电路单元重叠。多个垂直导线470、472、474、476、和478中的各者通过多个导孔连接器490、492、494、496、和498中的各者对应地连接到多个水平导线442、462、464、466、和444中的一者。多个导孔连接器490、492、494、496、和498中的各者是导孔连接器VIA0，导孔连接器VIA0穿过将第二连接层M1和第一连接层M0的分隔的层间介电质材料。多个垂直导线472、474、476、和478中的各者对应地在多个栅极导体gA2、gA1、gB1、和gB2中的一者的顶部上，而垂直导线470在虚拟栅极导体151的顶部上。
多个导孔连接器490、492、494、496、和498中的各者功能作为引脚连接器。垂直导线470、导孔连接器490、和水平导线442导电性地连接在一起，以传送与或非电路400的输出信号“ZN”。垂直导线470、导孔连接器490、和水平导线442导电性地连接在一起，以传送与或非电路400的输出信号“ZN”。垂直导线472、导孔连接器492、和水平导线462导电性地连接在一起，以传送与或非电路400的输入信号“A2”。垂直导线474、导孔连接器494、和水平导线464导电性地连接在一起，以传送与或非电路400的输入信号“A1”。垂直导线476、导孔连接器496、和水平导线466导电性地连接在一起，以传送与或非电路400的输入信号“B1”。垂直导线478、导孔连接器498、和水平导线444导电性地连接在一起，以传送与或非电路400的输入信号“B2”。
图4C是根据一些实施方式由图4A所指定的与或非电路400在切割平面A-A’中的截面视图。如在图4C中所示，在p型主动区域80p中的半导体结构在基板50上。多个端子导体432p、434p、435p、436p、和438p中的各者与在p型主动区域80p中的半导体结构相交。多个栅极导体gA2、gA1、gB1、和gB2中的各者也与在p型主动区域80p中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。水平导线420通过对应的导孔连接器VD而导电性地连接到多个端子导体432p、435p、和438p中的各者。
图4D是根据一些实施方式由图4A所指定的与或非电路400在切割平面B-B’中的截面视图。如在图4D中所示，垂直导线470通过导孔连接器490而导电性地连接到水平导线442。水平导线442通过对应的导孔连接器VD而导电性地连接到多个端子导体434p和435n中的各者。水平导线442跨过虚拟栅极导体151，同时在负X方向延伸。此外，垂直导线478通过导孔连接器498而导电性地连接到水平导线444，而水平导线444通过导孔连接器VG而导电性地连接到栅极导体gB2。
图4E是根据一些实施方式由图4A所指定的与或非电路400在切割平面C-C’中的截面视图。如在图4E中所示，在n型主动区域80n中的半导体结构在基板50上。多个端子导体432n、434n、435n、436n、和438n中的各者与在n型主动区域80n中的半导体结构相交。多个栅极导体gA2、gA1、gB1、和gB2中的各者也与在n型主动区域80n中的半导体结构相交。在一些实施方式中，在p型主动区域80p中的多个主动区域(例如，源极区域、通道区域、或漏极区域)经由在虚拟栅极导体151下方的边界隔离区域151i和在虚拟栅极导体159下方的边界隔离区域159i而与在邻近的单元中的主动区域隔离。垂直导线472通过导孔连接器492而导电性地连接到水平导线462，并且水平导线462通过导孔连接器VG而导电性地连接到栅极导体gA2。垂直导线474通过导孔连接器494而导电性地连接到水平导线464，并且水平导线464通过导孔连接器VG而导电性地连接到栅极导体gA1。垂直导线476通过导孔连接器496而导电性地连接到水平导线466，而水平导线466通过导孔连接器VG而导电性地连接到栅极导体gB1。
图5是根据一些实施方式的集成电路的部分布局图。图5的布局图包括多个布局图案其用于指定在Y方向延伸的多个栅极导体(552、554、556、和558)、在Y方向延伸的多个端子导体(532、534、535、536、和538)、以及在Y方向延伸的多个虚拟栅极导体(151和159)。图5的布局图也包括多个布局图案其用于指定在X方向延伸的多个水平导线(520、540、562、564、566、和568)、在Y方向延伸的多个垂直导线(570、572、574、576、和578)、以及各个导孔连接器。集成电路在由四个单元边界所界定的一单元中。在X方向延伸的单元宽度由两个垂直单元边界111和119所界定，并且在Y方向延伸的单元高度由两个水平单元边界112和118所界定。
在一些实施方式中，将附加的多个布局图案添加到图5。例如，在一些实施方式中，将用于指定栅极导体的分割(亦即切割)的布局图案添加到图5。作为另一个实施例，在一些实施方式中，将用于指定端子导体的分割(亦即切割)的布局图案添加到图5。作为又另一个实施例，在一些实施方式中，当集成电路包括了比起在图5中的布局图案已指定的连接更多的连接时，将用于指定附加的导孔连接器的附加的布局图案添加到图5。
在由图5的布局图所指定的集成电路中，多个水平导线(520、540、562、564、566、和568)在紧挨着高于栅极导体和端子导体的第一连接层M0中，并且一些导孔连接器将各个水平导线与各个栅极导体和/或端子导体直接地连接。多个垂直导线(570、572、574、576、和578)在第二连接层M1中，其在将第二连接层M1和第一连接层M0分隔的层间介电质(ILD)材料上方。多个垂直导线(572、574、576、和578)中的各者对应地在多个栅极导体(552、554、556、和558)中的一者的顶部上，而垂直导线570在虚拟栅极导体151的顶部上。
在由图5的布局图指定的集成电路中，多个水平导线(562、564、566、和568)中的各者通过栅极导孔连接器VG而对应地连接到多个栅极导体(552、554、556、和558)中的一者。多个垂直导线(572、574、576、和578)中的各者通过对应的导孔连接器VIA0而对应地连接到多个水平导线(562、564、566、和568)中的一者。垂直导线570通过在集成电路的垂直单元边界111处的导孔连接器VIA0而连接到水平导线540。多个导孔连接器VIA0中的各者穿过将第二连接层M1和第一连接层M0分隔的层间介电质材料。在一些实施方式中，在对应的垂直导线下方的多个导孔连接器VIA0中的各者提供引脚连接器的功能。在一些实施方式中，每个引脚连接器配置为传送集成电路的多个输入信号中的一者或多个输出信号中的一者。
在由图5的布局图所指定的集成电路中，水平导线540朝向电路单元的一侧偏移，并穿过垂直单元边界111，这使得有可能在介于水平导线540和垂直导线570之间的交叉点处放置导孔连接器VIA0。此外，水平导线540朝向电路单元一侧的偏移而在水平导线540的相对端处留下了靠近另一个垂直单元边界119的空区域。在第一连接层M0中的空区域允许邻近的单元具有位在垂直单元边界119上的垂直导线，并允许邻近的单元在垂直单元边界119处放置引脚连接器用于邻近的单元。
在图5的布局图所指定的集成电路中，除了在多个垂直单元边界中的一者处放置引脚连接器的可行性之外，当多个垂直导线中的各者在多个栅极导体或多个虚拟栅极导体151中的一者的顶部上时，在X方向延伸的水平导线的最小宽度也可以减小到一个CPP。一个CPP的单位是介于两个邻近的栅极导体之间的节距距离，如在附图中所示。
图6是根据一些实施方式由一处理器产生集成电路的布局设计的方法600的流程图。应当理解，可在图6中所描绘的方法600之前、期间、和/或之后执行附加的操作，并且一些其他的制程可以仅在此简要描述。在一些实施方式中，方法600可用于产生一或多个布局设计，例如在图1A、图2A、图3A、图4A、和图5中的布局设计。在一些实施方式中，方法600可用于形成集成电路其具有与在图1C至图1G、图2C至图2E、图3C至3E图、或图4C至图4E中的一或多个元件相似的结构关系。在一些实施方式中，方法600由处理装置(例如，在图8中的处理器802)所执行，此处理装置配置为执行用于产生一或多个布局设计的指令，例如在图1A、或图2A、图3A、图4A、和在图5中的多个布局设计。
在方法600的操作610中，产生在X方向延伸的多个主动区域图案。所产生的主动区域图案包括第一类型主动区域图案和第二类型主动区域图案。在图1A、图2A、图3A、图4A、和图5的实施例布局设计中，在X方向延伸的p型主动区域80p由对应的p型主动区域图案所指定，而在X方向延伸的n型主动区域80n由对应的n型主动区域图案所指定。在操作610之后，流程进行到操作620。
在方法600的操作620中，产生在Y方向延伸的多个栅极导体图案。在图1A的实施例布局设计中，栅极导体155由在Y方向延伸的对应的栅极导体图案所指定。在图2A和图3A的实施例布局设计中，多个栅极导体gA2和gA1中的各者由在Y方向延伸的对应的栅极导体图案所指定。在图4A的实施例布局设计中，多个栅极导体gA2、gA1、gB1、和gB2中的各者由在Y方向延伸的对应的栅极导体图案所指定。在图5的实施例布局设计中，多个栅极导体552、554、556、和558中的各者由在Y方向延伸的对应的栅极导体图案所指定。在图1A、图2A、图3A、图4A、和图5的实施例布局设计中，在操作620中所产生的多个栅极导体图案也包括用于多个虚拟栅极导体151和159的多个布局图案。在操作620之后，流程进行到操作630。
在方法600的操作630中，产生在X方向延伸的多个水平导线图案。水平导线图案的实施例包括在图1A至图1B中用于指定多个水平导线(120、140、和160)的多个布局图案、在图2A至图2B中用于指定多个水平导线(220、240、和260)的多个布局图案、在图3A至图3B中用于指定多个水平导线(320、340、和360)的多个布局图案、在图4A至图4B中用于指定多个水平导线(420、442、444、462、464、466)的多个布局图案，以及在图5中用于指定多个水平导线(520、540、562、564、566、和568)的多个布局图案。在操作630之后，流程进行到操作640。
在方法600的操作640中，将导孔连接器图案定位在介于水平导线图案和栅极导体图案之间的选定的交叉点处。在图1A、图2A、图3A、图4A、和图5的实施例布局设计中，在介于水平导线图案和栅极导体图案之间的选定的交叉点处的导孔连接器图案被确定为用于栅极导孔连接器VG的布局图案。在操作640之后，流程进行到操作650。
在方法600的操作650中，产生在Y方向延伸的多个垂直导线图案。垂直导线图案的实施例包括在图1A至图1B中用于指定多个垂直导线(170和172)的多个布局图案、在图2A至图2B中用于指定多个垂直导线(270、272、和274)的多个布局图案、在图3A至图3B中用于指定多个垂直导线(370、372、和374)的多个布局图案、在图3A至图3B中用于指定多个垂直导线(470、472、474、476、和478)的多个布局图案、和在图5中用于指定多个垂直导线(570、572、574、576、和578)的多个布局图案。在操作650之后，流程进行到操作660。
在方法600的操作660中，将一或多个引脚连接器图案定位在与栅极导体图案对准的垂直导线图案上。引脚连接器图案的实施例包括在图1A至图1B中用于指定导孔连接器192的布局图案、在图2A至图2B中用于指定多个导孔连接器(292和294)的多个布局图案、在图3A至图3B中用于指定多个导孔连接器(392和394)的多个布局图案、在图4A至图4B中用于指定多个导孔连接器(492、494、496、和498)的多个布局图案、以及在图5中用于指定导孔连接器VIA0的布局图案。操作660之后，流程进行到操作670。
在方法600的操作670中，将引脚连接器图案定位在与虚拟栅极导体图案对准的垂直导线图案上。引脚连接器图案的实施例包括在图1A至图1B中用于指定导孔连接器190的布局图案、在图2A至图2B中用于指定导孔连接器290的布局图案、在图3A至图3B中用于指定导孔连接器390的布局图案、以及在图4A至图4B中用于指定导孔连接器490的布局图案。在操作670中产生的引脚连接器图案的另一个实施例是用于指定介在垂直导线570和水平导线540之间的交叉点处的导孔连接器VIA0的布局图案，如在图5中所示。
在方法600中，在一些操作(在图6中未示出)中，产生在Y方向延伸的多个端子导体图案。端子导体图案的实施例包括在图1A至图1B中用于指定多个端子导体(132p、132n、和138)的多个布局图案、在图2A至图2B中用于指定多个端子导体(232p、232n、235p、235n、和238)的多个布局图案、在图3A至图3B中用于指定多个端子导体(332p、332n、335p、335n、和338)的多个布局图案、在图4A至图4B中用于指定多个端子导体(432p、432n、434p、434n、435p、435n、436p、436n、438p、438n)的多个布局图案，以及在图5中用于指定多个端子导体(532、534、535、536、和538)的多个布局图案。
在方法600中，按照流程图所指示的顺序来执行操作610至670。提供了在图6的流程图中的操作610至670的执行顺序作为非限制性实施例。用于操作610至670的其他的替代性执行顺序在本揭示内容的设想范围之内。例如，在一些替代性实施方式中，在操作660之前执行操作670。
图7是根据一些实施方式的制造集成电路的方法700的流程图。应当理解，可在图7所示的方法700之前、期间、和/或之后执行附加的操作。在一些实施方式中，方法700可用在用于制造一或多个集成电路的制程中，例如由图1A、图2A、图3A、图4A、或图5中的布局设计所指定的集成电路。在一些实施方式中，方法700可用在用于制造具有类似于在图1C至图1G、图2C至图2E、图3C至图3E、或图4C至图4E中的一或多个元件之间的结构关系的一或多个集成电路的制程中。
在方法700的操作710中，在第一类型主动区域中制造第一半导体结构，并且在第二类型主动区域中制造第二半导体结构。第一类型主动区域和第二类型主动区域中的各者在X方向延伸。在图1C至图1G的非限制性实施例中，在p型主动区域80p中制造用于p型晶体管T1p的第一半导体结构，并且在n型主动区域80n中制造用于n型晶体管T1n的第二半导体结构。在操作710之后，制程流程进行到操作720。
在方法700的操作720中，制造在Y方向延伸的一或多个栅极导体。多个栅极导体中的各者与第一半导体结构和第二半导体结构中的至少一者相交。在图1C至图1G的非限制性实施例中，栅极导体155与在p型主动区域80p中的半导体结构、和在n型主动区域80n中的半导体结构二者相交。在一些实施方式中，在方法700的操作720中，制造虚拟栅极导体，并且虚拟栅极导体与电路单元的垂直边界对准。在图1C至图1G的非限制性实施例中，虚拟栅极导体151与电路单元的垂直边界111对准。在操作720之后，制程流程进行到操作730。
在方法700的操作730中，沉积覆盖多个栅极导体的第一绝缘材料。第一绝缘材料也覆盖第一半导体结构和第二半导体结构。接下来，在方法700的操作740中，在第一绝缘材料上方沉积第一金属层。然后，在方法700的操作745中，将第一金属层图案化，以形成在X方向延伸的多个水平导线。在一些实施方式中，多个水平导线中一者在垂直边界处与虚拟栅极导体交叉。在图1C至图1G的非限制性实施例中，多个水平导线120、140、和160形成在第一金属层M0中，并且水平导线140在垂直边界111处与虚拟栅极导体151交叉。在操作740之后，在方法700的操作750中，沉积覆盖第一金属层的第二绝缘材料。
接下来，在方法700的操作760中，在第二绝缘材料上方沉积第二金属层。然后，在方法700的操作765中，将第二金属层图案化以形成在Y方向延伸的多个垂直导线。多个垂直导线中的第一者与在下方的第一栅极导体对准，并且通过第一引脚连接器而直接地连接到第一水平导线。多个垂直导线中的第二者与电路单元的垂直边界对准，并且通过第二引脚连接器而直接地连接到第二水平导线。在一些实施方式中，多个垂直导线中的一者在电路单元的垂直边界处与在下方的虚拟栅极导体对准。在图1C至图1G的非限制性实施例中，多个垂直导线172和170形成在第二金属层M1中。垂直导线172与栅极导体155对准，并且垂直导线170在垂直边界111处与虚拟栅极导体151对准。垂直导线172通过导孔连接器192而导电性地连接到水平导线120，并且垂直导线170通过导孔连接器190而导电性地连接到水平导线140。
图8是根据一些实施方式的电子设计自动化(EDA)系统800的框图。
在一些实施方式中，电子设计自动化系统800包括自动布局和布线(AutomaticPlacement&Routing,APR)系统。本文所描述的根据一或多个实施方式的设计布局图表示布线排列的多个方法是可实施的，例如，根据一些实施方式使用电子设计自动化系统800。
在一些实施方式中，电子设计自动化系统800是通用的计算装置，通用的计算装置包括硬件处理器802和非暂态计算机可读储存介质804。其中，储存介质804用计算机程序代码806(亦即一组可执行的指令)编码(亦即储存)。由硬件处理器802对指令806的执行代表(至少部分地)一电子设计自动化工具其根据一或多个实施方式(下文中，所述的多个制程和/或多个方法)实施本文所描述的多个方法的一部分或全部。
处理器802经由总线808而电性耦合到计算机可读的储存介质804。处理器802也经由总线808而电性耦合到输入/输出接口810。网络接口812也经由总线808而电性地连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读的储存介质804能够经由网络814而连接到外部的多个元件。处理器802配置成执行编码在计算机可读的储存介质804中的计算机程序代码806，以便使系统800可用于执行所述的制程和/或方法的一部分或全部。在一或多个实施方式中，处理器802是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特定应用集成电路(application specific integratedcircuit,ASIC)、和/或合适的处理单元。
在一或多个实施方式中，计算机可读的储存介质804是电子的、磁的、光的、电磁的、红外线的、和/或半导体系统(或设备或装置)。例如，计算机可读的储存介质804包括半导体或固态记忆体、磁带、可移动计算机磁盘、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、硬磁盘、和/或光盘。在使用光盘的一或多个实施方式中，计算机可读的储存介质804包括光盘只读记忆体(CD-ROM)、可读写光盘(compactdisk-read/write,CD-R/W)、和/或数字影音光盘(digital video disc,DVD)。
在一或多个实施方式中，储存介质804储存了计算机程序代码806，计算机程序代码806配置为使得系统800(其中这种执行表示(至少部分地)电子设计自动化工具)可用于执行所述的制程和/或方法的一部分或全部。在一或多个实施方式中，储存介质804也储存了有助于执行所述的制程和/或方法的一部分或全部的信息。在一或多个实施方式中，储存介质804储存了标准单元的库807其包括本文所揭示的多个标准单元。在一或多个实施方式中，储存介质804储存了对应于本文所揭示的一或多个布局的一或多个布局图809。
电子设计自动化系统800包括输入/输出接口810。输入/输出接口810耦合到外部电路。在一或多个实施方式中，输入/输出接口810包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏、和/或游标方向键，用于向处理器802传送信息和命令。
电子设计自动化系统800也包括网络接口812其耦合到处理器802。网络接口812允许系统800与网络814通信，一或多个其他计算机系统连接到网络814。网络接口812包括无线网络接口，例如蓝牙、无线保真(WIFI)、全球无线微波存取(WIMAX)、通用封包无线服务(GPRS)、或宽频分码多工接取(WCDMA)，或包括有线网络接口，例如以太网(ETHERNET)、通用串行总线(USB)、或高效能串联总线1364(IEEE-1364)。在一或多个实施方式中，所述的制程和/或方法的一部分或全部在两个或多个系统800中实施。
系统800配置为通过输入/输出接口810而接收信息。通过输入/输出接口810所接收的信息包括指令、数据、设计规则、多个标准单元的库、和/或由处理器802所处理的其他参数中的一或多者。此信息经由总线808而传送到处理器802。电子设计自动化系统800配置为通过输入/输出接口810而接收与使用者界面(UI)相关的信息。信息储存在计算机可读的介质804中作为使用者界面(user interface,UI)842。
在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为由处理器所执行的独立软件应用。在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为一附加的软件应用的一部分的软件应用。在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为软件应用的插件。在一些实施方式中，将所述的制程和/或方法中的至少一者实施为电子设计自动化工具的一部分的软件应用。在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为由电子设计自动化系统800所使用的软件应用。在一些实施方式中，包括多个标准单元的布局图是使用诸如可从益华电脑股份有限公司(CADENCEDESIGN SYSTEMS，Inc)获得的像是
Figure BDA0003647025950000301
的工具、或另一种合适的布局产生工具。
在一些实施方式中，这些制程被实现为储存在非暂态计算机可读记录介质中的程序的多个功能。非暂态计算机可读记录介质的实施例包括但不限于外部的/可移动的和/或内部的/内建的储存或记忆体单位，诸如光盘(例如，DVD)、磁盘(例如，硬盘)、半导体记忆体(例如，只读记忆体、随机存取记忆体)、记忆卡、和类似者中一或多者。
图9是根据一些实施方式的集成电路制造系统900以及与其相关联的集成电路制造流程的框图。在一些实施方式中，基于布局图，使用制造系统900制造(A)一或多个半导体遮罩或(B)半导体集成电路的一层中的至少一个组件，制造(A)或(B)中的至少一者。
在图9中，集成电路制造系统900包括在与制造集成电路装置960相关的设计、开发、和制造周期、和/或服务中相互作用的多个实体，例如设计公司920、遮罩公司930、和集成电路制造商/制造厂(“fab”)950。在系统900中的多个实体经由通信网络而连接。在一些实施方式中，通信网络是单个网络。在一些实施方式中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一或多个其他实体交互作用，并且向一或多个其他实体提供服务、和/或从一或多个其他实体接收服务。在一些实施方式中，设计公司920、遮罩公司930、和集成电路制造厂950中的两者或多者由单个较大的公司所拥有。在一些实施方式中，设计公司920、遮罩公司930、和集成电路制造厂950中的两者或多者共存于一共用设施中并使用共用资源。
设计公司(或设计团队)920产生集成电路设计布局图922。集成电路设计布局图922包括为集成电路装置960设计的各种几何图案。几何图案对应于构成待制造的集成电路装置960的各种组件的金属、氧化物、或半导体层的多个图案。各个层结合以形成各个集成电路特征。例如，集成电路设计布局图922的一部分包括各种集成电路特征，例如主动区域、栅极电极、源极和漏极、层间互连的金属线或导孔、以及用于接合垫的开口，这些特征将形成在半导体基板(例如硅晶圆)中和设置在半导体基板上的各种材料层中。设计公司920实施适当的设计程序，以形成集成电路设计布局图922。设计程序包括逻辑设计、物理设计、或位置和布线中的一或多者。集成电路设计布局图922呈现在具有多个几何图案的信息的一或多个数据文件中。例如，集成电路设计布局图922可以用GDSII文件格式或DFII文件格式表达。
遮罩公司930包括数据准备932和遮罩制造944。遮罩公司930使用集成电路设计布局图922，以制造一或多个遮罩945，遮罩945用于根据集成电路设计布局图922来制造集成电路装置960的各个层。遮罩公司930执行遮罩数据准备932，其中将集成电路设计布局图922转译成代表性数据文件(representative data file,“RDF”)。遮罩数据准备932提供代表性数据文件(RDF)至遮罩制造944。遮罩制造944包括遮罩写入器。遮罩写入器将代表性数据文件(RDF)转换成在基板上的影像，基板例如遮罩(倍缩光罩)945或半导体晶圆953。设计布局图922由遮罩数据准备932所操纵，以符合遮罩写入器的特定特性和/或集成电路制造厂950的要求。在图9中，将遮罩数据准备932和遮罩制造944绘示为分隔的多个元件。在一些实施方式中，遮罩数据准备932和遮罩制造944可以统称为遮罩数据准备。
在一些实施方式中，遮罩数据准备932包括光学邻近校正(optical proximitycorrection,OPC)，其使用微影增强技术以补偿影像误差，例如可能由绕射、干涉、其他制程效应、和类似者所引起的影像误差。光学邻近校正调整集成电路设计布局图922。在一些实施方式中，遮罩数据准备932包括进一步的解析度增强技术(resolution enhancementtechniques,RET)，例如离轴照射、亚解析度辅助特征、相位移遮罩、其他合适的技术、和类似者、或其组合。在一些实施方式中，还使用反相微影技术(inverse lithographytechnology,ILT)，其将光学邻近校正视为逆成像问题。
在一些实施方式中，遮罩数据准备932包括遮罩规则检查器(mask rule checker，MRC)，此遮罩规则检查器使用一组的遮罩创建规则来检查已经在光学邻近校正中经历了处理的集成电路设计布局图922，该组的遮罩创建规则包含某些几何性和/或连接性限制，以确保足够的余量，从而解决在半导体制造制程中的变异性、和类似者。在一些实施方式中，遮罩规则检查器修改集成电路设计布局图922，以补偿在遮罩制造944期间的限制，这可以取消由光学邻近校正所执行的部分的修改，以满足遮罩创建规则。
在一些实施方式中，遮罩数据准备932包括微影制程检查(lithography processchecking,LPC)，其模拟将由集成电路制造厂950所实施以制造集成电路装置960的处理。微影制程检查基于集成电路设计布局图922模拟此处理，以创建模拟制造的装置，例如集成电路装置960。在微影制程检查模拟中的多个处理参数可以包括与集成电路制造周期的各种制程相关联的多个参数、与用于制造集成电路的工具相关联的多个参数、和/或制造制程的其他方面。微影制程检查考虑了各种因素，例如空间影像对比度、聚焦的深度(depth offocus,DOF)、遮罩误差增强因子(mask error enhancement factor,MEEF)、其他合适的因素、和类似者、或其组合。在一些实施方式中，在模拟的制造的装置已经由微影制程检查创建之后，如果所模拟的装置在形状上不够接近以满足设计规则，则重复光学邻近校正和/或遮罩规则检查器，以进一步再细化集成电路设计布局图922。
应当理解，为了清楚性的目的，已经简化了遮罩数据准备932的上述描述。在一些实施方式中，数据准备932包括附加的特征，例如逻辑操作(LOP)，以根据制造规则修改集成电路设计布局图922。另外，在数据准备932期间应用于集成电路设计布局图922的多个制程可以用各种不同的顺序来执行。
在遮罩数据准备932之后和在遮罩制造944期间，基于修改的集成电路设计布局图922来制造遮罩945或一组的多个遮罩945。在一些实施方式中，遮罩制造944包括基于集成电路设计布局图922来执行一或多次微影曝光。在一些实施方式中，基于修改的集成电路设计布局图922，使用电子束(e-beam)或多个e-beam的机制在遮罩(光遮罩或倍缩光罩)945上形成图案。形成遮罩945可以用各种技术。在一些实施方式中，形成遮罩945使用二元技术。在一些实施方式中，遮罩图案包括不透明区域和透明区域。使用辐射束(例如紫外线(UV))，以曝光已经涂覆在晶圆上的影像敏感材料层(例如，光阻剂)，辐射束被不透明区域所阻挡并通过透明区域而传输。在一个实施例中，遮罩945的二元遮罩版本包括透明基板(例如熔融的石英)和涂覆在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个实施例中，形成遮罩945使用相位移技术。在遮罩945的相位移遮罩(Phase shift mask,PSM)版本中，在相位移遮罩上所形成的图案中的各种特征配置为具有适当的相位差异，以提高分辨率和成像品质。在各个实施例中，相位移遮罩可以是衰减式相位移遮罩(attenuated PSM)或交替式相位移遮罩(alternating PSM)。在各个制程中，使用由遮罩制造944所产生的遮罩。例如，使用这样的遮罩在离子布植制程中以在半导体晶圆953中形成各种掺杂的区域，在蚀刻制程中以形成在半导体晶圆953中的各种蚀刻区域，和/或在其他合适的制程中。
集成电路制造厂950是一个集成电路制造企业其包括一或多个用于制造各种不同的集成电路产品的制造设施。在一些实施方式中，集成电路制造厂950是半导体代工厂。例如，可存在用于多个集成电路产品的前段制造(产线的前段(front-end-of-line,FEOL)制造)的制造设施，而第二制造设施可提供用于集成电路产品的互连件和封装的后段制造(产线的后段(back-end-of-line,BEOL)制造)，并且第三制造设施可为代工业务提供其他的服务。
集成电路制造厂950包括制造工具952，其配置为在半导体晶圆953上执行各种制造操作，因而根据遮罩(例如遮罩945)来制造集成电路装置960。在各个实施方式中，制造工具952包括晶圆步进机、离子布植机、光阻剂涂覆机、处理腔室(例如，化学气相沉积室或低压化学气相沉积炉)、化学机械研磨系统、电浆蚀刻系统、晶圆清洁系统、或能够执行本文所讨论的一或多种合适的制造制程的其他制造设备中的一或多种。
集成电路制造厂950使用由遮罩公司930所制造的遮罩945，以制造集成电路装置960。因此，集成电路制造厂950至少间接地使用集成电路设计布局图922以制造集成电路装置960。在一些实施方式中，集成电路制造厂950使用遮罩945来制造半导体晶圆953，以形成集成电路装置960。在一些实施方式中，集成电路制造包括至少间接地基于集成电路设计布局图922来执行一或多次微影曝光。半导体晶圆953包括在其上形成具有多个材料层的硅基板或其他合适的基板。半导体晶圆953还包括一或多个各种掺杂的区域、介电的特征、多层级互连件、和类似者(在后续制造步骤中所形成)。
关于集成电路(IC)制造系统(例如，图9的系统900)的细节，以及与之相关联的集成电路制造流程，例如，可以在以下内容中找到，例如在2016年2月9日授予的美国专利其案号9,256,709、2015年10月1日公布的美国专利公开案其案号20150278429、2014年2月6日公布的美国专利公开案其案号20140040838、和2007年8月21日授予的美国专利案其案号7,260,442，其中各者的全部内容在此通过参考而将其并入本文。
本揭示内容的一个态样涉及集成电路。集成电路包括电路单元，此电路单元具有在垂直于第一方向的第二方向延伸的两个垂直边界。这些垂直边界中的各者通过至少一个单元边界隔离区域。此集成电路也包括在第一连接层中的多个水平导线、低于第一连接层的多个栅极导体、低于第一连接层的多个端子导体、以及将多个水平导线中的一者与多个栅极导体中的一者或与多个端子导体中的一者直接地连接的导孔连接器。多个水平导线中的各者在第一方向延伸。多个水平导线包括第一水平导线和第二水平导线。多个栅极导体中的各者在介于两个垂直边界之间在第二方向延伸。在电路单元中的两个邻近的栅极导体沿着第一方向分隔第一节距距离。多个端子导体中的各者在介于两个垂直边界之间在第二方向延伸。集成电路也包括在高于第一连接层的第二连接层中的多个垂直导线，以及用于电路单元的多个引脚连接器，每个引脚连接器在垂直于第一方向和第二方向的第三方向延伸。多个垂直导线中的各者在第二方向延伸。垂直导线包括第一垂直导线和第二垂直导线。第一引脚连接器直接地连接在介于第一水平导线和在多个栅极导体中的一者的顶部上的第一垂直导线之间。第二引脚连接器直接地连接在介于第二水平导线和在多个垂直边界中的第一者的顶部上的第二垂直导线之间。
在一些实施方式中，在集成电路中，与电路单元重叠的这些垂直导线中的各者在这些栅极导体中的一者的顶部上或者在这些垂直边界中的一者的顶部上。
在一些实施方式中，在集成电路中，与电路单元重叠的任意两个邻近的垂直导线之间的一节距距离等于第一节距距离。
在一些实施方式中，在集成电路中，这些引脚连接器中的各者配置为传送此电路单元的输入信号或输出信号。
在一些实施方式中，在集成电路中，这些引脚连接器中的各者是导孔连接器，此导孔连接器穿过介于第一连接层和第二连接层之间的层间介电质层。
在一些实施方式中，在集成电路中，第二水平导线与电路单元的这些垂直边界中的第一者相交。
在一些实施方式中，集成电路还包含：虚拟栅极导体。虚拟栅极导体在第二方向延伸并且与这些垂直边界中的第一者对准。其中第二水平导线与虚拟栅极导体相交。
在一些实施方式中，集成电路还包含：虚拟栅极导体。虚拟栅极导体在第二方向延伸并且与电路单元的这些垂直边界中的一者对准。其中第二引脚连接器直接地连接在介于第二水平导线和在虚拟栅极导体的顶部上的第二垂直导线之间。
在一些实施方式中，在集成电路中，介于这些垂直边界中的第一者与这些栅极导体中的一者之间的一节距距离等于第一节距距离。
本揭示内容的另一个态样涉及在集成电路中的电路单元。此电路单元包括在第一连接层中的多个水平导线、低于第一连接层的多个栅极导体、低于第一连接层的多个端子导体、以及将多个水平导线中的一者与多个栅极导体中的一者或与多个端子导体中的一者直接地连接的导孔连接器。多个水平导线中的各者在第一方向延伸，并且其中这些水平导线包括第一水平导线和第二水平导线。多个栅极导体中的各者在垂直于第一方向的第二方向延伸。两个邻近的栅极导体沿着第一方向分隔第一节距距离。多个端子导体中的各者在第二方向延伸。电路单元包括第一引脚连接器和第二引脚连接器其各者在垂直于第一方向和第二方向的第三方向延伸。第一引脚连接器在第一栅极导体的顶部上的第一位置处直接地连接到第一水平导线。第二引脚连接器在沿第二方向延伸的垂直边界的顶部上的第二位置处直接地连接到第二水平导线。第二水平导线与垂直边界相交。
在一些实施方式中，在集成电路中的电路单元中，每个引脚连接器配置为传送电路单元的输入信号或输出信号。
在一些实施方式中，在集成电路中的电路单元中，介于垂直边界和这些栅极导体中的一者之间的一节距距离等于第一节距距离。
在一些实施方式中，在集成电路中的电路单元中，第一引脚连接器在第一栅极导体的顶部上的第一位置处直接地连接在介于第一水平导线和第一垂直导线之间，并且第二引脚连接器在垂直边界的顶部上的第二位置处直接地连接在介于第二水平导线和第二垂直导线之间。并且其中第一垂直导线和第二垂直导线中的各者在第二方向延伸，与电路单元重叠，并且位在高于第一连接层的第二连接层中。
在一些实施方式中，在集成电路中的电路单元还包含：虚拟栅极导体。虚拟栅极导体在第二方向延伸并且与电路单元的垂直边界对准。其中第二引脚连接器在虚拟栅极导体顶部上的第二位置处将第二垂直导线与第二水平导线直接地连接。
本揭示内容的另一个态样涉及一种制造集成电路的方法。此方法包括在第一类型主动区域中制造第一半导体结构和在第二类型主动区域中制造第二半导体结构。第一半导体结构和第二半导体结构中的各者在第一方向延伸。此方法包括制造各自在第二方向延伸的多个栅极导体。多个栅极导体中的各者与第一半导体结构或第二半导体结构中的至少一者相交。第二方向垂直于第一方向。此方法包括沉积第一绝缘材料其覆盖第一半导体结构、第二半导体结构、和栅极导体。此方法包括在第一绝缘材料上方沉积第一金属层，并且将第一金属层图案化，以形成在第一方向延伸的多个水平导线。此方法包括沉积第二绝缘材料其覆盖第一金属层，在第二绝缘材料上方沉积第二金属层，以及将第二金属层图案化，以形成在第二方向延伸的多个垂直导线。第一垂直导线与在下方的第一栅极导体对准，并且通过第一引脚连接器而直接地连接到第一水平导线。第二垂直导线与电路单元的垂直边界对准，并且通过第二引脚连接器而直接地连接到第二水平导线。
在一些实施方式中，在制造集成电路的方法中，图案化第一金属层以形成多个水平导线包含：布置第二水平导线以穿过电路单元的垂直边界。
在一些实施方式中，在制造集成电路的方法中，所述图案化第二金属层以形成多个垂直导线包含：将与电路单元重叠的每个垂直导线布置为与在下方的对应的栅极导体对准。
在一些实施方式中，在制造集成电路的方法中，制造这些栅极导体包含：制造与电路单元的垂直边界对准的虚拟栅极导体。
在一些实施方式中，在制造集成电路方法中，所述图案化第二金属层以形成多个垂直导线包含：将第二垂直导线与虚拟栅极导体对准。
在一些实施方式中，在制造集成电路的方法中，所述图案化第一金属层以形成多个水平导线包含：将第二水平导线布置为与虚拟栅极导体交叉。
本领域普通技术人员将容易看到，一或多个揭示的实施方式实现了上述一或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现各种变化、均等者的替换、以及这里广泛揭示的各种其他的实施方式。因此，在此授予的保护仅由所附权利要求以及其均等者中所包含的定义来限制。

Claims (10)

1.一种集成电路，其特征在于，包含：
一电路单元，具有在垂直于一第一方向的一第二方向延伸的两个垂直边界，其中该些垂直边界中的各者通过至少一个单元边界隔离区域；
多个水平导线，在一第一连接层中，其中该些水平导线中的各者在该第一方向延伸，并且其中该些水平导线包括一第一水平导线和一第二水平导线；
多个栅极导体，低于该第一连接层，其中该些栅极导体中的各者在该第二方向延伸介于所述两个垂直边界之间，并且其中在该电路单元中的两个邻近的栅极导体沿着该第一方向分隔一第一节距距离；
多个端子导体，低于该第一连接层，其中该些端子导体中的各者在该第二方向延伸介于所述两个垂直边界之间；
一导孔连接器，直接地连接该些水平导线中的一者与该些栅极导体中的一者、或与该些端子导体中的一者；
多个垂直导线，在高于该第一连接层的一第二连接层中，其中该些垂直导线中的各者在该第二方向延伸，并且其中该些垂直导线包括一第一垂直导线和一第二垂直导线；
多个引脚连接器，用于该电路单元，该些引脚连接器的各者在垂直于该第一方向和该第二方向的一第三方向延伸；以及
其中一第一引脚连接器直接地连接在介于该第一水平导线和在该些栅极导体中的一者的顶部上的该第一垂直导线之间，并且其中该第二引脚连接器直接地连接在介于该第二水平导线和在该些垂直边界中的一第一者的顶部上的该第二垂直导线之间。
2.根据权利要求1所述的集成电路，其特征在于，与该电路单元重叠的该些垂直导线中的各者在该些栅极导体中的一者的顶部上或者在该些垂直边界中的一者的顶部上。
3.根据权利要求1所述的集成电路，其特征在于，与该电路单元重叠的任意两个邻近的垂直导线之间的一节距距离等于该第一节距距离。
4.根据权利要求1所述的集成电路，其特征在于，该些引脚连接器中的各者配置为传送该电路单元的一输入信号或一输出信号。
5.根据权利要求1所述的集成电路，其特征在于，该些引脚连接器中的各者是一导孔连接器，该导孔连接器穿过介于该第一连接层和该第二连接层之间的一层间介电质层。
6.一种在集成电路中的电路单元，其特征在于，包含：
多个水平导线，在一第一连接层中，其中该些水平导线中的各者在一第一方向延伸，并且其中该些水平导线包括一第一水平导线和一第二水平导线；
多个栅极导体，低于该第一连接层，其中该些栅极导体中的各者在垂直于该第一方向的一第二方向延伸，其中两个邻近的栅极导体沿着该第一方向分隔一第一节距距离；
多个端子导体，低于该第一连接层，其中该些端子导体中的各者在该第二方向延伸；
一导孔连接器，将该些水平导线中的一者与该些栅极导体中的一者、或与该些端子导体中的一者直接地连接；
一第一引脚连接器和一第二引脚连接器其各者在垂直于该第一方向和该第二方向的一第三方向延伸；
其中该第一引脚连接器在该第一栅极导体的顶部上的一第一位置处直接地连接到该第一水平导线，该第二引脚连接器在沿该第二方向延伸的一垂直边界的顶部上的一第二位置处直接地连接到该第二水平导线；以及
其中该第二水平导线与该垂直边界相交。
7.根据权利要求6所述的在集成电路中的电路单元，其特征在于，每个引脚连接器配置为传送该电路单元的一输入信号或一输出信号。
8.一种制造集成电路的方法，其特征在于，包含：
在一第一类型主动区域中制造一第一半导体结构，和在一第二类型主动区域中制造一第二半导体结构，其中该第一半导体结构和该第二半导体结构中的各者在一第一方向延伸；
制造各自在一第二方向延伸的多个栅极导体，其中该些栅极导体中的各者与该第一半导体结构或该第二半导体结构中的至少一者相交，并且其中该第二方向垂直于该第一方向；
沉积一第一绝缘材料其覆盖该第一半导体结构、该第二半导体结构、和该些栅极导体；
在该第一绝缘材料上方沉积一第一金属层并且图案化该第一金属层以形成在该第一方向延伸的多个水平导线；
沉积一第二绝缘材料其覆盖该第一金属层；以及
在该第二绝缘材料上方沉积一第二金属层并且图案化该第二金属层以形成在该第二方向延伸的多个垂直导线，其中一第一垂直导线与在下方的一第一栅极导体对准并且通过一第一引脚连接器直接地连接到一第一水平导线，并且其中一第二垂直导线与一电路单元的一垂直边界对准并且通过一第二引脚连接器直接地连接到一第二水平导线。
9.根据权利要求8所述的制造集成电路的方法，其特征在于，所述图案化该第一金属层以形成多个水平导线包含：
布置该第二水平导线以穿过该电路单元的该垂直边界。
10.根据权利要求8所述的制造集成电路的方法，其特征在于，所述图案化该第二金属层以形成多个垂直导线包含：
将与该电路单元重叠的每个垂直导线布置为与在下方的一对应的栅极导体对准。
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