TW202310189A - 積體電路 - Google Patents

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陳志良
吳佳典
吳國暉
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Abstract

一種積體電路，包括在第一連接層中的複數個水平導線、低於第一連接層的複數個閘極導體、低於第一連接層的複數個端子導體、以及導孔連接器其將多個水平導線中的一者與多個閘極導體中的一者或與多個端子導體中的一者直接地連接。積體電路也包括在高於第一連接層在第二連接層中的複數個垂直導線，以及用於電路單元的複數個引腳連接器。第一引腳連接器直接地連接在介於第一水平導線和在多個閘極導體中的一者的頂部上的第一垂直導線之間。第二引腳連接器直接地連接在介於第二水平導線和在電路單元的垂直邊界的頂部上的第二垂直導線之間。

Description

在積體電路中的信號導線排列
無
在將積體電路(integrated circuits, ICs)小型化的最新趨勢導致了較小的裝置其消耗較少的功率，但以較高的速度提供較多的功能性。小型化過程也導致了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation, EDA)工具產生、優化、和驗證用於積體電路的標準單元佈局設計，同時確保符合標準單元佈局設計和製造規範。
無
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的主題的不同的特徵。為了簡化本揭示內容，以下描述組件、數值、操作、材料、排列、或類似者的具體實施例。這些當然僅是實施例，並不意圖為限制性的。也設想了其他的組件、數值、操作、材料、排列、或類似者。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一特徵和第二特徵以直接接觸而形成的實施方式，並且也可包括附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。此重複是為了簡化和清楚性的目的，重複本身不意指所論述的各個實施方式和/或配置之間的關係。
此外，為了便於描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵之間的關係，在此可能使用空間相對性用語，例如「之下」、「低於」、「較下」、「高於」、「較上」、和類似的用語。除了在圖式中所描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可經其他方式定向(旋轉90度或處於其他定向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
積體電路裝置通常包括在各個連接層中的電晶體和信號導線。電晶體的通道區域、源極區域、和汲極區域通常在沿第一方向延伸的主動區域之內對準，而與電晶體的通道區域相交的閘極導體在垂直於第一方向的第二方向延伸。與電晶體的源極區域或汲極區域相交的端子導體也在第二方向延伸。在一些實施方式中，積體電路裝置包括在第一連接層中的水平導線(例如，金屬層M0)、和在第二連接層中的垂直導線(例如，金屬層M1)。第一連接層緊挨著高於閘極導體和端子導體。第二連接層高於第一連接層並且在將第二連接層和第一連接層分隔的層間介電質(ILD)材料上方。在第一連接層中的一些水平導線連接到多個端子導體中的一者或多個閘極導體中的一者。在第二連接層中的一些垂直導線連接到在第一連接層中的多個水平導線中的一者。
在一些實施方式中，電路單元的高度受到用於提供電源供應的兩個電源軌之間的距離所限制，並且電路單元的寬度是在主動區域內的介於多個邊界隔離區域之間的距離。邊界隔離區域將在電路單元中的主動區域(例如，源極區域、汲極區域、和通道區域)與在鄰近的單元中的其他主動區域隔離。隨著電路單元的高度降低，用於定位水平導線的可用的水平軌道的數量也減少，並且信號佈線的靈活性變得較為限制。例如，在一些實施方式中，只有三個水平軌道可用於在第一連接層(例如，金屬層M0)中的信號連接。在一些實施方式中，當在第二連接層(例如，金屬層M1)中的電路單元的多個垂直導線中的各者與多個閘極導體中的一者對準並位於其頂部上時，與在第二連接層中的多個垂直導線中的各者在多個端子導體中的一者的頂部上的替代設計相比，信號佈線靈活性得到改善。此外，在一些實施方式中，多個水平導線中的一者延伸並越過垂直單元邊界(例如，虛擬閘極導體)，並且垂直導線在垂直單元邊界的頂部上。當導孔連接器將在垂直單元邊界的頂部上的垂直導線與跨越垂直單元邊界的水平導線直接地連接時，在垂直單元邊界的頂部上的垂直導線也可以用於信號連接。在垂直單元邊界的頂部上的垂直導線為信號佈線靈活性提供了更多改進。
第1A圖是根據一些實施方式的反相器電路100的佈局圖。第1A圖的佈局圖包括多個佈局圖案其用於指定都在X方向延伸的p型主動區域80p和n型主動區域80n、在Y方向延伸的閘極導體155、在Y方向延伸的多個端子導體(132p、132n、和138)、以及在Y方向延伸的多個虛擬閘極導體(151和159)。第1A圖的佈局圖也包括多個佈局圖案其用於指定在X方向延伸的多個電源軌(40和20)、在X方向延伸的多個水平導線(120、140、和160)、在Y方向延伸的多個垂直導線(170和172)、以及各個導孔連接器。反相器電路100在由多個單元邊界所界定的一單元中，並且沿著X方向的單元寬度以在Y方向延伸的兩個垂直單元邊界111和119為邊界。
第1B圖是根據一些實施方式由在第1A圖中的佈局圖所指定的反相器電路100的等效電路。第1C圖至第1G圖是根據一些實施方式由在第1A圖中的佈局圖所指定的反相器電路100的截面視圖。
在由第1A圖的佈局圖所指定的反相器電路100中並且如在第1B圖的等效電路中所示，閘極導體155在p型電晶體T1p的通道區域處與在p型主動區域80p中的半導體結構相交。閘極導體155也在n型電晶體T1n的通道區域處與在n型主動區域80n中的半導體結構相交。端子導體132p在p型電晶體T1p的源極區域處與在p型主動區域80p中的半導體結構相交。端子導體132n在n型電晶體T1n的源極區域處與在n型主動區域80n中的半導體結構相交。端子導體138在p型電晶體T1p的汲極區域處與在p型主動區域80p中的半導體結構相交，並且在n型電晶體T1n的汲極區域處與在n型主動區域80n中的半導體結構相交。
在一些實施方式中，當在p型主動區域80p中的半導體結構與在n型主動區域80n中的半導體結構是鰭片結構時，p型電晶體T1p和n型電晶體T1n是鰭式場效電晶體。在一些實施方式中，當在p型主動區域80p中的半導體結構與在n型主動區域80n中的半導體結構是奈米片結構時，p型電晶體T1p和n型電晶體T1n是奈米片電晶體。在一些實施方式中，當在p型主動區域80p中的半導體結構與在n型主動區域80n中的半導體結構是奈米線結構時，p型電晶體T1p和n型電晶體T1n是奈米線電晶體。在第1A圖中，用於在反相器電路100的多個垂直單元邊界處的多個虛擬閘極導體151和159的佈局圖案指定了p型主動區域80p和n型主動區域80n不延伸到鄰近的單元中。也就是說，在p型主動區域80p和n型主動區域80n中的源極區域、汲極區域、和通道區域都不與在鄰近的單元中的其他主動區域(例如，源極區域、汲極區域、和通道區域)接合。
在由第1A圖的佈局圖所指定的反相器電路100中並且如在第1B圖的等效電路中所示，多個水平導線(120、140、和160)和多個電源軌(40和20)位在第一連接層M0中，此第一連接層M0在直接地覆蓋閘極導體155和多個端子導體(132p、132n、和138)的隔離材料上方。端子導體132p導電性地連接到電源軌40，電源軌40配置為用於提供第一供應電壓VDD。端子導體132n導電性地連接到電源軌20，電源軌20配置為用於提供第二供應電壓VSS。水平導線140通過閘極導孔連接器VG而導電性地連接到閘極導體155。水平導線120通過導孔連接器VD而導電性地連接到端子導體138。水平導線160沒有導電性地連接到在反相器電路100中的任何閘極導體、端子導體、或其他導電元件。
在由第1A圖的佈局圖所指定的反相器電路100中並且如在第1B圖的等效電路中所示，多個垂直導線(170和172)位在第二連接層M1中，此第二連接層M1在將第二連接層M1和第一連接層M0分隔的層間介電質(ILD)材料上方。此外，多個垂直導線(170和172)中的各者與包含反相器電路100的電路單元重疊。通常，如果垂直導線與電路單元的至少一個單元邊界相交，則垂直導線與電路單元重疊。
在由第1A圖的佈局圖所指定的反相器電路100中並且如在第1B圖的等效電路中所示，多個垂直導線(170和172)位在第二連接層M1中。垂直導線172通過導孔連接器192而導電性地連接到水平導線120，並且垂直導線170通過導孔連接器190而導電性地連接到水平導線140。導孔連接器190和導孔連接器192中的各者都是導孔連接器VIA0，導孔連接器VIA0穿過將第二連接層M1和第一連接層M0分隔的層間介電質材料。垂直導線172在閘極導體155的頂部上，並且垂直導線170在虛擬閘極導體151的頂部上。多個導孔連接器190和192中的各者功能作為引腳連接器。垂直導線170、導孔連接器190、和水平導線140導電性地連接在一起，以傳送反相器電路100的輸入信號「I」。垂直導線172、導孔連接器192、和水平導線120導電性地連接在一起，以傳送反相器電路100的輸出信號「ZN」。
在第1A圖的佈局圖中，佈局圖案CMD1指定了端子導體132p和端子導體132n彼此物理性地分隔，而多個端子導體132p和132n中的各者由在Y方向延伸的相同的端子導體圖案的一部分所指定，並且此相同的端子導體圖案由佈局圖案CMD1所分割。佈局圖案CMD2指定了在第一連接層M0中，端子導體138不直接地連接到電源軌40。佈局圖案CMD3指定了在第一連接層M0中，端子導體138不直接地連接到電源軌20。
第1C圖是根據一些實施方式由第1A圖所指定的反相器電路100在切割平面A-A’中的截面視圖。如在第1C圖中所示，在p型主動區域80p中的半導體結構在基板50上。端子導體132p、閘極導體155、和端子導體138中的各者都與在p型主動區域80p中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線172通過導孔連接器192而導電性地連接到水平導線120。水平導線120通過導孔連接器VD而導電性地連接到端子導體138。
第1D圖是根據一些實施方式由第1A圖所指定的反相器電路100在切割平面B-B’中的截面視圖。如在第1D圖中所示，垂直導線170通過導孔連接器190而導電性地連接到水平導線140。水平導線140通過導孔連接器VG而導電性地連接到閘極導體155。水平導線140在負X方向延伸，並越過虛擬閘極導體151。
第1E圖是根據一些實施方式由第1A圖所指定的反相器電路100在切割平面C-C’中的截面視圖。如在第1E圖中所示，在n型主動區域80n中的半導體結構在基板50上。端子導體132n、閘極導體155、和端子導體138中的各者與在n型主動區域80n中的半導體結構相交。在一些實施方式中，在n型主動區域80n中的多個主動區域(例如源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。
第1F圖是根據一些實施方式由第1A圖所指定的反相器電路100在切割平面P-P’中的截面視圖。第1G圖是根據一些實施方式由第1A圖所指定的反相器電路100在切割平面Q-Q’中的截面視圖。在第1F圖至第1G圖中，多個電源軌(40和20)和多個水平導線(120、140、和160)在第一連接層M0中。在第1F圖中，閘極導體155與在p型主動區域80p中的半導體結構和在n型主動區域80n中的半導體結構二者相交。垂直導線172在第二連接層M1中。垂直導線172通過導孔連接器192而導電性地連接到水平導線140。水平導線140通過閘極導孔連接器VG而導電性地連接到閘極導體155。在第1G圖中，端子導體132p在p型電晶體T1p的源極區域處與在p型主動區域80p中的半導體結構相交(如在第1B圖所示)，並且端子導體132n在n型電晶體T1n的源極區域處與在n型主動區域80n中的半導體結構相交(如在第1B圖中所示)。電源軌40通過端子導孔連接器VD而導電性地連接到端子導體132p，並且電源軌20也通過端子導孔連接器VD而導電性地連接到端子導體132n。
第2A圖是根據一些實施方式的反及(NAND)電路200的佈局圖。第2A圖的佈局圖包括多個佈局圖案其用於指定都在X方向延伸的p型主動區域80p和n型主動區域80n、在Y方向延伸的多個閘極導體(gA2和gA1)、在Y方向延伸的多個端子導體(232p、232n、235p、235n、和238)、以及在Y方向延伸的多個虛擬閘極導體(151和159)。第2A圖的佈局圖也包括多個佈局圖案其用於指定在X方向上延伸的多個電源軌(40和20)、在X方向延伸的多個水平導線(220、240、和260)、在Y方向延伸的多個垂直導線(270、272、和274)、以及各個導孔連接器。反及電路200在由多個單元邊界所界定的一單元中，並且沿著X方向的單元寬度以在Y方向延伸的兩個垂直單元邊界111和119為邊界。
第2B圖是根據一些實施方式由在第2A圖中的佈局圖所指定的反及電路200的等效電路。第2C圖至第2E圖是根據一些實施方式由在第2A圖中的佈局圖所指定的與反及電路200的截面視圖。
在由第2A圖的佈局圖指定的反及電路200中並且如在第2B圖的等效電路中所示，閘極導體gA2在p型電晶體pA2的通道區域處與在p型主動區域80p中的多個半導體結構相交，並且在n型電晶體nA2的通道區域處與n型主動區域80n相交。閘極導體gA1在p型電晶體pA1的通道區域處與在p型主動區域80p中的多個半導體結構相交，並且在n型電晶體nA1的通道區域處與n型主動區域80n相交。多個端子導體232p和235p在多個p型電晶體pA2和pA1的各個源極/汲極區域處與在p型主動區域80p中的半導體結構相交。多個端子導體232n和235n在多個n型電晶體nA2和nA1的各個源極/汲極區域處與在n型主動區域80n中的半導體結構相交。端子導體238在p型電晶體pA1的汲極區域處與在p型主動區域80p中的半導體結構相交，並且在n型電晶體nA1的汲極區域處與n型主動區域80n相交。多個p型電晶體(pA2和pA1)和多個n型電晶體(nA2和nA1)的非限制性實施例包括鰭式場效電晶體、奈米片電晶體、和奈米線電晶體。在第2A圖中的用於虛擬閘極導體151和159的佈局圖案指定了在反及電路200中的多個主動區域(例如，源極區域、汲極區域、和通道區域)與在鄰近的單元中的主動區域隔離。
在由第2A圖的佈局圖所指定的反及電路200中並且如在第2B圖的等效電路中所示，多個水平導線(220、240、和260)和多個電源軌(40和20)位在第一連接層M0中。端子導體235p導電性地連接到電源軌40，電源軌40配置為用於提供第一供應電壓VDD。端子導體232n導電性地連接到電源軌20，電源軌20配置用於提供第二供應電壓VSS。水平導線240和水平導線260中的各者通過閘極導孔連接器VG而對應地連接到閘極導體gA2和閘極導體gA1中的一者。水平導線220通過導孔連接器VD而導電性地連接到多個端子導體232p和238中的各者。
在由第2A圖的佈局圖所指定的反及電路200中並且如在第2B圖的等效電路中所示，多個垂直導線(270、272、和274)在高於第一連接層M0的第二連接層M1中(如在第2C圖至第2E圖中所示)，並且多個垂直導線中的各者與包含反及電路200的電路單元重疊。多個垂直導線270、272、和274中的各者通過多個導孔連接器290、292、和294中的一者而對應地連接到多個水平導線240、260、和220中的一者。多個導孔連接器290、292、和294中的各者是導孔連接器VIA0，導孔連接器VIA0穿過將第二連接層M1和第一連接層M0分隔的層間介電質材料。多個垂直導線272和274中的各者在多個閘極導體gA2和gA1中的一者的頂部上，而垂直導線270在虛擬閘極導體151的頂部上。多個導孔連接器290、292、和294中的各者功能作為引腳連接器。垂直導線270、導孔連接器290、和水平導線240導電性地連接在一起，以傳送反及電路200的輸入信號「A2」。垂直導線272、導孔連接器292、和水平導線260導電性地連接在一起，以傳送反及電路200的輸入信號「A1」。垂直導線274、導孔連接器294、和水平導線220導電性地連接在一起，以傳送反及電路200的輸出信號「ZN」。
在第2A圖的佈局圖中，佈局圖案2CMD1指定了在第一連接層M0中，端子導體232p不直接地連接到電源軌40。佈局圖案2CMD2指定了在第一連接層M0中，端子導體238不直接地連接到電源軌40。佈局圖案2CMD4指定了在第一連接層M0中，多個端子導體235n和238不直接地連接到電源軌20。佈局圖案2CMD3指定了在第一連接層M0中，多個端子導體232p和232n不直接地連接在一起，並且多個端子導體235p和235n不直接地連接在一起。
第2C圖是根據一些實施方式由第2A圖所指定的反及電路200在切割平面A-A’中的截面視圖。如在第2C圖中所示，在p型主動區域80p中的半導體結構在基板50上。多個端子導體232p、235p、和238中的各者與在p型主動區域80p中的半導體結構相交。多個閘極導體gA2和gA1中的各者也與在p型主動區域80p中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線274通過導孔連接器294而導電性地連接到水平導線220。水平導線220通過對應的導孔連接器VD而導電性地連接到多個端子導體232p和238中的各者。
第2D圖是根據一些實施方式由第2A圖所指定的反及電路200在切割平面B-B’中的截面視圖。如在第2D圖中所示，垂直導線270通過導孔連接器290而導電性地連接到水平導線240。水平導線240通過導孔連接器VG而導電性地連接到閘極導體gA2。水平導線240在負X方向延伸，並越過虛擬閘極導體151。
第2E圖是根據一些實施方式由第2A圖所指定的反及電路200在切割平面C-C’中的截面視圖。如在第2E圖所示，在n型主動區域80n中的半導體結構在基板50上。多個端子導體232n、235n、和238中的各者在n型主動區域80n中與半導體結構相交。多個閘極導體gA2和gA1中的各者也與在n型主動區域80n中的半導體結構相交。在一些實施方式中，在n型主動區域80n中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線272通過導孔連接器292而導電性地連接到水平導線260。水平導線260通過導孔連接器VG而導電性地連接到閘極導體gA1。
第3A圖是根據一些實施方式的反或(NOR)電路300的佈局圖。第3A圖的佈局圖包括多個佈局圖案，用於指定都在X方向延伸的p型主動區域80p和n型主動區域80n、在Y方向延伸的多個閘極導體(gA2和gA1)、在Y方向延伸的多個端子導體(332p、332n、335p、335n、和338)、以及在Y方向延伸的多個虛擬閘極導體(151和159)。第3A圖的佈局圖也包括多個佈局圖案其用於指定在X方向延伸的多個電源軌(40和20)、在X方向延伸的多個水平導線(320、340、和360)、在Y方向延伸的多個垂直導線(370、372、和374)、以及各個導孔連接器。反或電路300由多個單元邊界所界定的一單元中，並且沿著X方向的單元寬度以在Y方向延伸的兩個垂直單元邊界111和119為邊界。
第3B圖是根據一些實施方式由在第3A圖中的佈局圖所指定的反或電路300的等效電路。第3C圖至第3E圖是根據一些實施方式由在第3A圖中的佈局圖所指定的反或電路300的截面視圖。
在由第3A圖的佈局圖所指定的反或電路300中並且如在第3B圖的等效電路中所示，閘極導體gA2在p型電晶體pA2的通道區域處與在p型主動區域80p中的多個半導體結構相交，並且在n型電晶體nA2的通道區域處與n型主動區域80n相交。閘極導體gA1在p型電晶體pA1的通道區域處與在p型主動區域80p中的半導體結構相交，並且在n型電晶體nA1的通道區域處與n型主動區域80n相交。多個端子導體332p和335p在多個p型電晶體pA2和pA1的各個源極/汲極區域處與在p型主動區域80p中的半導體結構相交。多個端子導體332n和335n在多個n型電晶體nA2和nA1的各個源極/汲極區域處與在n型主動區域80n中的半導體結構相交。端子導體338對應地在p型電晶體pA1的汲極區域處和在n型電晶體nA1的汲極區域處與在p型主動區域80p中和n型主動區域80n中的多個半導體結構相交。多個p型電晶體(pA2和pA1)和多個n型電晶體(nA2和nA1)的多個非限制性實施例包括鰭式場效電晶體、奈米片電晶體、和奈米線電晶體。在第3A圖中用於多個虛擬閘極導體151和159的佈局圖案指定了在反或電路300中的多個主動區域(例如，源極區域、汲極區域、和通道區域)與在鄰近的單元中的主動區域隔離。
在由第3A圖的佈局圖所指定的反或電路300中並且如在第3B圖的等效電路中所示，多個水平導線(320、340、和360)和多個電源軌(40和20)位在第一連接層M0中。端子導體332p導電性地連接到電源軌40，電源軌40配置用於提供第一供應電壓VDD。端子導體335n導電性地連接到電源軌20，電源軌20配置用於提供第二供應電壓VSS。水平導線340和水平導線320中的各者通過閘極導孔連接器VG而對應地連接到閘極導體gA2和閘極導體gA1中的一者。水平導線360通過導孔連接器VD而導電性地連接到多個端子導體332n和338中的各者。
在由第3A圖的佈局圖所指定的反或電路300中並且如在第3B圖的等效電路中所示，多個垂直導線(370、372、和374)在高於第一連接層M0的第二連接層M1中(如在第3C圖至第3E圖中所示)，並且多個垂直導線中的各者與包含反或電路300的電路單元重疊。多個垂直導線370、372、和374中的各者通過多個導孔連接器390、392、和394中的一者而對應地連接到多個水平導線340、320、和360中的一者。多個導孔連接器390、392、和394中的各者是導孔連接器VIA0，導孔連接器VIA0穿過將第二連接層M1和第一連接層M0分隔的層間介電質材料。多個垂直導線372和374中的各者在多個閘極導體gA2和gA1中的一者的頂部上，而垂直導線370在虛擬閘極導體151的頂部上。多個導孔連接器390、392、和394中的各者功能作為引腳連接器。垂直導線370、導孔連接器390、和水平導線340導電性地連接在一起，以傳送反或電路300的輸入信號「A2」。垂直導線372、導孔連接器392、和水平導線320導電性地連接在一起，以傳送反或電路300的輸入信號「A1」。垂直導線374、導孔連接器394、和水平導線360導電性地連接在一起，以傳送反或電路300的輸出信號「ZN」。
在第3A圖的佈局圖中，佈局圖案3CMD1指定了在第一連接層M0中，多個端子導體335p和338不直接地連接到電源軌40。佈局圖案3CMD2指定了在第一連接層M0中，端子導體332p和332n不直接地連接在一起，並且端子導體335p和335n不直接地連接在一起。在第3A圖的佈局圖中，佈局圖案3CMD3指定了在第一連接層M0中，端子導體332n不直接地連接到電源軌20。佈局圖案3CMD4指定了在第一連接層M0中，端子導體338不直接地連接到電源軌20。
第3C圖是根據一些實施方式由第3A圖所指定的反或電路300在切割平面A-A’中的截面視圖。如在第3C圖中所示，在p型主動區域80p中的半導體結構在基板50上。多個端子導體332p、355p、和338中的各者與在p型主動區域80p中的半導體結構相交。多個閘極導體gA2和gA1中的各者也與在p型主動區域80p中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線372通過導孔連接器392而導電性地連接到水平導線320。水平導線320通過導孔連接器VG而導電性地連接到閘極導體gA1。
第3D圖是根據一些實施方式由第3A圖所指定的反或電路300在切割平面B-B’中的截面視圖。如在第3D圖中所示，垂直導線370通過導孔連接器390而導電性地連接到水平導線340。水平導線340通過導孔連接器VG而導電性地連接到閘極導體gA2。水平導線340跨過虛擬閘極導體151，同時在負X方向延伸。
第3E圖是根據一些實施方式由第3A圖所指定的反或電路300在切割平面C-C’中的截面視圖。如在第3E圖中所示，在n型主動區域80n中的半導體結構在基板50上。多個端子導體332n、355n、和338中的各者與在n型主動區域80n中的半導體結構相交。多個閘極導體gA2和gA1中的各者也與在n型主動區域80n中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線374通過導孔連接器394而導電性地連接到水平導線360。水平導線360通過對應的導孔連接器VD而導電性地連接到多個端子導體332n和338中的各者。
第4A圖是根據一些實施方式的及或反相器電路(And-Or-Invertor circuit, 「AOI電路400」)的佈局圖。第4A圖的佈局圖包括多個佈局圖案，用於指定都在X方向延伸的p型主動區域80p和n型主動區域80n、在Y方向延伸的多個閘極導體(gA2、gA1、gB1、和gB2)、在Y方向延伸的多個端子導體(432p、432n、434p、434n、435p、435n、436p、436n、438p、438n)、以及在Y方向延伸的多個虛擬閘極導體(151和159)。第4A圖的佈局圖也包括多個佈局圖案其用於指定在X方向延伸的多個電源軌(40和20)、在X方向延伸的多個水平導線(420、442、444、462、464、和466)、在Y方向延伸的多個垂直導線(470、472、474、476、和478)、以及各個導孔連接器。及或反相器電路400在由多個單元邊界所界定的一單元中，並且沿著X方向的單元寬度以在Y方向延伸的兩個垂直單元邊界111和119為邊界。
第4B圖是根據一些實施方式由在第4A圖中的佈局圖所指定的及或反相器電路400的等效電路。第4C圖至第4E圖是根據一些實施方式由在第4A圖中的佈局圖所指定的及或反相器電路400的截面視圖。
在由第4A圖的佈局圖所指定的及或反相器電路400中並且如在第4B圖的等效電路中所示，多個閘極導體gA2、gA1、gB1、和gB2中的各者與在p型主動區域80p中的半導體結構相交，並且對應地形成用於多個p型電晶體pA2、pA1、pB1、和pB2中的各者的閘極端子。多個閘極導體gA2、gA1、gB1、和gB2中的各者也與在n型主動區域80n中的半導體結構相交，並且對應地形成用於多個n型電晶體nA2、nA1、nB1、和nB2中的各者的閘極端子。多個端子導體432p、434p、435p、436p、和438p中的各者與在p型主動區域80p中的半導體結構相交，並且形成用於多個p型電晶體pA2、pA1、pB1、和pB2的各個源極/汲極端子。多個端子導體432n、434n、435n、436n、和438n中的各者與在n型主動區域80n中的半導體結構相交，並且形成用於多個n型電晶體nA2、nA1、nB1、和nB2的各個源極/汲極端子。p型電晶體和n型電晶體的多個非限制性實施例包括鰭式場效電晶體、奈米片電晶體、和奈米線電晶體。在第4A圖中的用於虛擬閘極導體151和159的佈局圖案指定了在及或反相器電路400中的多個主動區域(例如，源極區域、汲極區域、和通道區域)與在鄰近的單元中的主動區域隔離。
在由第4A圖的佈局圖所指定的及或反相器電路400中並且如在第4B圖的等效電路中所示，多個水平導線(420、442、444、462、464、和466)和多個電源軌(40和20)位在第一連接層M0中。端子導體436p導電性地連接到電源軌40，電源軌40配置為用於提供第一供應電壓VDD。多個端子導體432n和438n中的各者導電性地連接到電源軌20，電源軌20配置為用於提供第二供應電壓VSS。多個水平導線462、464、466、和444中的各者通過閘極導孔連接器VG而對應地連接到多個閘極導體gA2、gA1、gB1、和gB2中的一者。水平導線442通過導孔連接器VD而導電性地連接到多個端子導體434p和435n中的各者。水平導線420通過導孔連接器VD而導電性地連接到多個端子導體432p、435p、和438p中的各者。
在由第4A圖的佈局圖所指定的及或反相器電路400中並且如在第4B圖的等效電路中所示，多個垂直導線(470、472、474、476、和478)在高於第一連接層M0的第二連接層M1中(如在第4C圖至第4E圖中所示)，並且多個垂直導線中的各者與包含及或反相器電路400的電路單元重疊。多個垂直導線470、472、474、476、和478中的各者通過多個導孔連接器490、492、494、496、和498中的各者對應地連接到多個水平導線442、462、464、466、和444中的一者。多個導孔連接器490、492、494、496、和498中的各者是導孔連接器VIA0，導孔連接器VIA0穿過將第二連接層M1和第一連接層M0的分隔的層間介電質材料。多個垂直導線472、474、476、和478中的各者對應地在多個閘極導體gA2、gA1、gB1、和gB2中的一者的頂部上，而垂直導線470在虛擬閘極導體151的頂部上。
多個導孔連接器490、492、494、496、和498中的各者功能作為引腳連接器。垂直導線470、導孔連接器490、和水平導線442導電性地連接在一起，以傳送及或反相器電路400的輸出信號「ZN」。垂直導線470、導孔連接器490、和水平導線442導電性地連接在一起，以傳送及或反相器電路400的輸出信號「ZN」。垂直導線472、導孔連接器492、和水平導線462導電性地連接在一起，以傳送及或反相器電路400的輸入信號「A2」。垂直導線474、導孔連接器494、和水平導線464導電性地連接在一起，以傳送及或反相器電路400的輸入信號「A1」。垂直導線476、導孔連接器496、和水平導線466導電性地連接在一起，以傳送及或反相器電路400的輸入信號「B1」。垂直導線478、導孔連接器498、和水平導線444導電性地連接在一起，以傳送及或反相器電路400的輸入信號「B2」。
第4C圖是根據一些實施方式由第4A圖所指定的及或反相器電路400在切割平面A-A’中的截面視圖。如在第4C圖中所示，在p型主動區域80p中的半導體結構在基板50上。多個端子導體432p、434p、435p、436p、和438p中的各者與在p型主動區域80p中的半導體結構相交。多個閘極導體gA2、gA1、gB1、和gB2中的各者也與在p型主動區域80p中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。水平導線420通過對應的導孔連接器VD而導電性地連接到多個端子導體432p、435p、和438p中的各者。
第4D圖是根據一些實施方式由第4A圖所指定的及或反相器電路400在切割平面B-B’中的截面視圖。如在第4D圖中所示，垂直導線470通過導孔連接器490而導電性地連接到水平導線442。水平導線442通過對應的導孔連接器VD而導電性地連接到多個端子導體434p和435n中的各者。水平導線442跨過虛擬閘極導體151，同時在負X方向延伸。此外，垂直導線478通過導孔連接器498而導電性地連接到水平導線444，而水平導線444通過導孔連接器VG而導電性地連接到閘極導體gB2。
第4E圖是根據一些實施方式由第4A圖所指定的及或反相器電路400在切割平面C-C’中的截面視圖。如在第4E圖中所示，在n型主動區域80n中的半導體結構在基板50上。多個端子導體432n、434n、435n、436n、和438n中的各者與在n型主動區域80n中的半導體結構相交。多個閘極導體gA2、gA1、gB1、和gB2中的各者也與在n型主動區域80n中的半導體結構相交。在一些實施方式中，在p型主動區域80p中的多個主動區域(例如，源極區域、通道區域、或汲極區域)經由在虛擬閘極導體151下方的邊界隔離區域151i和在虛擬閘極導體159下方的邊界隔離區域159i而與在鄰近的單元中的主動區域隔離。垂直導線472通過導孔連接器492而導電性地連接到水平導線462，並且水平導線462通過導孔連接器VG而導電性地連接到閘極導體gA2。垂直導線474通過導孔連接器494而導電性地連接到水平導線464，並且水平導線464通過導孔連接器VG而導電性地連接到閘極導體gA1。垂直導線476通過導孔連接器496而導電性地連接到水平導線466，而水平導線466通過導孔連接器VG而導電性地連接到閘極導體gB1。
第5圖是根據一些實施方式的積體電路的部分佈局圖。第5圖的佈局圖包括多個佈局圖案其用於指定在Y方向延伸的多個閘極導體(552、554、556、和558)、在Y方向延伸的多個端子導體(532、534、535、536、和538)、以及在Y方向延伸的多個虛擬閘極導體(151和159)。第5圖的佈局圖也包括多個佈局圖案其用於指定在X方向延伸的多個水平導線(520、540、562、564、566、和568)、在Y方向延伸的多個垂直導線(570、572、574、576、和578)、以及各個導孔連接器。積體電路在由四個單元邊界所界定的一單元中。在X方向延伸的單元寬度由兩個垂直單元邊界111和119所界定，並且在Y方向延伸的單元高度由兩個水平單元邊界112和118所界定。
在一些實施方式中，將附加的多個佈局圖案添加到第5圖。例如，在一些實施方式中，將用於指定閘極導體的分割(亦即切割)的佈局圖案添加到第5圖。作為另一個實施例，在一些實施方式中，將用於指定端子導體的分割(亦即切割)的佈局圖案添加到第5圖。作為又另一個實施例，在一些實施方式中，當積體電路包括了比起在第5圖中的佈局圖案已指定的連接更多的連接時，將用於指定附加的導孔連接器的附加的佈局圖案添加到第5圖。
在由第5圖的佈局圖所指定的積體電路中，多個水平導線(520、540、562、564、566、和568)在緊挨著高於閘極導體和端子導體的第一連接層M0中，並且一些導孔連接器將各個水平導線與各個閘極導體和/或端子導體直接地連接。多個垂直導線(570、572、574、576、和578)在第二連接層M1中，其在將第二連接層M1和第一連接層M0分隔的層間介電質(ILD)材料上方。多個垂直導線(572、574、576、和578)中的各者對應地在多個閘極導體(552、554、556、和558)中的一者的頂部上，而垂直導線570在虛擬閘極導體151的頂部上。
在由第5圖的佈局圖指定的積體電路中，多個水平導線(562、564、566、和568)中的各者通過閘極導孔連接器VG而對應地連接到多個閘極導體(552、554、556、和558)中的一者。多個垂直導線(572、574、576、和578)中的各者通過對應的導孔連接器VIA0而對應地連接到多個水平導線(562、564、566、和568)中的一者。垂直導線570通過在積體電路的垂直單元邊界111處的導孔連接器VIA0而連接到水平導線540。多個導孔連接器VIA0中的各者穿過將第二連接層M1和第一連接層M0分隔的層間介電質材料。在一些實施方式中，在對應的垂直導線下方的多個導孔連接器VIA0中的各者提供引腳連接器的功能。在一些實施方式中，每個引腳連接器配置為傳送積體電路的多個輸入信號中的一者或多個輸出信號中的一者。
在由第5圖的佈局圖所指定的積體電路中，水平導線540朝向電路單元的一側偏移，並穿過垂直單元邊界111，這使得有可能在介於水平導線540和垂直導線570之間的交叉點處放置導孔連接器VIA0。此外，水平導線540朝向電路單元一側的偏移而在水平導線540的相對端處留下了靠近另一個垂直單元邊界119的空區域。在第一連接層M0中的空區域允許鄰近的單元具有位在垂直單元邊界119上的垂直導線，並允許鄰近的單元在垂直單元邊界119處放置引腳連接器用於鄰近的單元。
在第5圖的佈局圖所指定的積體電路中，除了在多個垂直單元邊界中的一者處放置引腳連接器的可行性之外，當多個垂直導線中的各者在多個閘極導體或多個虛擬閘極導體151中的一者的頂部上時，在X方向延伸的水平導線的最小寬度也可以減小到一個CPP。一個CPP的單位是介於兩個鄰近的閘極導體之間的節距距離，如在圖式中所示。
第6圖是根據一些實施方式由一處理器產生積體電路的佈局設計的方法600的流程圖。應當理解，可在第6圖中所描繪的方法600之前、期間、和/或之後執行附加的操作，並且一些其他的製程可以僅在此簡要描述。在一些實施方式中，方法600可用於產生一或多個佈局設計，例如在第1A圖、第2A圖、第3A圖、第4A圖、和第5圖中的佈局設計。在一些實施方式中，方法600可用於形成積體電路其具有與在第1C圖至第1G圖、第2C圖至第2E圖、第3C圖至3E圖、或第4C圖至第4E圖中的一或多個元件相似的結構關係。在一些實施方式中，方法600由處理裝置(例如，在第8圖中的處理器802)所執行，此處理裝置配置為執行用於產生一或多個佈局設計的指令，例如在第1A圖、或第2A圖、第3A圖、第4A圖、和在第5圖中的多個佈局設計。
在方法600的操作610中，產生在X方向延伸的多個主動區域圖案。所產生的主動區域圖案包括第一類型主動區域圖案和第二類型主動區域圖案。在第1A圖、第2A圖、第3A圖、第4A圖、和第5圖的實施例佈局設計中，在X方向延伸的p型主動區域80p由對應的p型主動區域圖案所指定，而在X方向延伸的n型主動區域80n由對應的n型主動區域圖案所指定。在操作610之後，流程進行到操作620。
在方法600的操作620中，產生在Y方向延伸的多個閘極導體圖案。在第1A圖的實施例佈局設計中，閘極導體155由在Y方向延伸的對應的閘極導體圖案所指定。在第2A圖和第3A圖的實施例佈局設計中，多個閘極導體gA2和gA1中的各者由在Y方向延伸的對應的閘極導體圖案所指定。在第4A圖的實施例佈局設計中，多個閘極導體gA2、gA1、gB1、和gB2中的各者由在Y方向延伸的對應的閘極導體圖案所指定。在第5圖的實施例佈局設計中，多個閘極導體552、554、556、和558中的各者由在Y方向延伸的對應的閘極導體圖案所指定。在第1A圖、第2A圖、第3A圖、第4A圖、和第5圖的實施例佈局設計中，在操作620中所產生的多個閘極導體圖案也包括用於多個虛擬閘極導體151和159的多個佈局圖案。在操作620之後，流程進行到操作630。
在方法600的操作630中，產生在X方向延伸的多個水平導線圖案。水平導線圖案的實施例包括在第1A圖至第1B圖中用於指定多個水平導線(120、140、和160)的多個佈局圖案、在第2A圖至第2B圖中用於指定多個水平導線(220、240、和260)的多個佈局圖案、在第3A圖至第3B圖中用於指定多個水平導線(320、340、和360)的多個佈局圖案、在第4A圖至第4B圖中用於指定多個水平導線(420、442、444、462、464、466)的多個佈局圖案，以及在第5圖中用於指定多個水平導線(520、540、562、564、566、和568)的多個佈局圖案。在操作630之後，流程進行到操作640。
在方法600的操作640中，將導孔連接器圖案定位在介於水平導線圖案和閘極導體圖案之間的選定的交叉點處。在第1A圖、第2A圖、第3A圖、第4A圖、和第5圖的實施例佈局設計中，在介於水平導線圖案和閘極導體圖案之間的選定的交叉點處的導孔連接器圖案被確定為用於閘極導孔連接器VG的佈局圖案。在操作640之後，流程進行到操作650。
在方法600的操作650中，產生在Y方向延伸的多個垂直導線圖案。垂直導線圖案的實施例包括在第1A圖至第1B圖中用於指定多個垂直導線(170和172)的多個佈局圖案、在第2A圖至第2B圖中用於指定多個垂直導線(270、272、和274)的多個佈局圖案、在第3A圖至第3B圖中用於指定多個垂直導線(370、372、和374)的多個佈局圖案、在第3A圖至第3B圖中用於指定多個垂直導線(470、472、474、476、和478)的多個佈局圖案、和在第5圖中用於指定多個垂直導線(570、572、574、576、和578)的多個佈局圖案。在操作650之後，流程進行到操作660。
在方法600的操作660中，將一或多個引腳連接器圖案定位在與閘極導體圖案對準的垂直導線圖案上。引腳連接器圖案的實施例包括在第1A圖至第1B圖中用於指定導孔連接器192的佈局圖案、在第2A圖至第2B圖中用於指定多個導孔連接器(292和294)的多個佈局圖案、在第3A圖至第3B圖中用於指定多個導孔連接器(392和394)的多個佈局圖案、在第4A圖至第4B圖中用於指定多個導孔連接器(492、494、496、和498)的多個佈局圖案、以及在第5圖中用於指定導孔連接器VIA0的佈局圖案。操作660之後，流程進行到操作670。
在方法600的操作670中，將引腳連接器圖案定位在與虛擬閘極導體圖案對準的垂直導線圖案上。引腳連接器圖案的實施例包括在1A圖至第1B圖中用於指定導孔連接器190的佈局圖案、在第2A圖至第2B圖中用於指定導孔連接器290的佈局圖案、在第3A圖至第3B圖中用於指定導孔連接器390的佈局圖案、以及在第4A圖至第4B圖中用於指定導孔連接器490的佈局圖案。在操作670中產生的引腳連接器圖案的另一個實施例是用於指定介在垂直導線570和水平導線540之間的交叉點處的導孔連接器VIA0的佈局圖案，如在第5圖中所示。
在方法600中，在一些操作(在第6圖中未示出)中，產生在Y方向延伸的多個端子導體圖案。端子導體圖案的實施例包括在第1A圖至第1B圖中用於指定多個端子導體(132p、132n、和138)的多個佈局圖案、在第2A圖至第2B圖中用於指定多個端子導體(232p、232n、235p、235n、和238)的多個佈局圖案、在第3A圖至第3B圖中用於指定多個端子導體(332p、332n、335p、335n、和338)的多個佈局圖案、在第4A圖至第4B圖中用於指定多個端子導體(432p、432n、434p、434n、435p、435n、436p、436n、438p、438n)的多個佈局圖案，以及在第5圖中用於指定多個端子導體(532、534、535、536、和538)的多個佈局圖案。
在方法600中，按照流程圖所指示的順序來執行操作610至670。提供了在第6圖的流程圖中的操作610至670的執行順序作為非限制性實施例。用於操作610至670的其他的替代性執行順序在本揭示內容的設想範圍之內。例如，在一些替代性實施方式中，在操作660之前執行操作670。
第7圖是根據一些實施方式的製造積體電路的方法700的流程圖。應當理解，可在第7圖所示的方法700之前、期間、和/或之後執行附加的操作。在一些實施方式中，方法700可用在用於製造一或多個積體電路的製程中，例如由第1A圖、第2A圖、第3A圖、第4A圖、或第5圖中的佈局設計所指定的積體電路。在一些實施方式中，方法700可用在用於製造具有類似於在第1C圖至第1G圖、第2C圖至第2E圖、第3C圖至第3E圖、或第4C圖至第4E圖中的一或多個元件之間的結構關係的一或多個積體電路的製程中。
在方法700的操作710中，在第一類型主動區域中製造第一半導體結構，並且在第二類型主動區域中製造第二半導體結構。第一類型主動區域和第二類型主動區域中的各者在X方向延伸。在第1C圖至第1G圖的非限制性實施例中，在p型主動區域80p中製造用於p型電晶體T1p的第一半導體結構，並且在n型主動區域80n中製造用於n型電晶體T1n的第二半導體結構。在操作710之後，製程流程進行到操作720。
在方法700的操作720中，製造在Y方向延伸的一或多個閘極導體。多個閘極導體中的各者與第一半導體結構和第二半導體結構中的至少一者相交。在第1C圖至第1G圖的非限制性實施例中，閘極導體155與在p型主動區域80p中的半導體結構、和在n型主動區域80n中的半導體結構二者相交。在一些實施方式中，在方法700的操作720中，製造虛擬閘極導體，並且虛擬閘極導體與電路單元的垂直邊界對準。在第1C圖至第1G圖的非限制性實施例中，虛擬閘極導體151與電路單元的垂直邊界111對準。在操作720之後，製程流程進行到操作730。
在方法700的操作730中，沉積覆蓋多個閘極導體的第一絕緣材料。第一絕緣材料也覆蓋第一半導體結構和第二半導體結構。接下來，在方法700的操作740中，在第一絕緣材料上方沉積第一金屬層。然後，在方法700的操作745中，將第一金屬層圖案化，以形成在X方向延伸的多個水平導線。在一些實施方式中，多個水平導線中一者在垂直邊界處與虛擬閘極導體交叉。在第1C圖至第1G圖的非限制性實施例中，多個水平導線120、140、和160形成在第一金屬層M0中，並且水平導線140在垂直邊界111處與虛擬閘極導體151交叉。在操作740之後，在方法700的操作750中，沉積覆蓋第一金屬層的第二絕緣材料。
接下來，在方法700的操作760中，在第二絕緣材料上方沉積第二金屬層。然後，在方法700的操作765中，將第二金屬層圖案化以形成在Y方向延伸的多個垂直導線。多個垂直導線中的第一者與在下方的第一閘極導體對準，並且通過第一引腳連接器而直接地連接到第一水平導線。多個垂直導線中的第二者與電路單元的垂直邊界對準，並且通過第二引腳連接器而直接地連接到第二水平導線。在一些實施方式中，多個垂直導線中的一者在電路單元的垂直邊界處與在下方的虛擬閘極導體對準。在第1C圖至第1G圖的非限制性實施例中，多個垂直導線172和170形成在第二金屬層M1中。垂直導線172與閘極導體155對準，並且垂直導線170在垂直邊界111處與虛擬閘極導體151對準。垂直導線172通過導孔連接器192而導電性地連接到水平導線120，並且垂直導線170通過導孔連接器190而導電性地連接到水平導線140。
第8圖是根據一些實施方式的電子設計自動化(EDA)系統800的框圖。
在一些實施方式中，電子設計自動化系統800包括自動佈局和佈線(Automatic Placement & Routing, APR)系統。本文所描述的根據一或多個實施方式的設計佈局圖表示佈線排列的多個方法是可實施的，例如，根據一些實施方式使用電子設計自動化系統800。
在一些實施方式中，電子設計自動化系統800是通用的計算裝置，通用的計算裝置包括硬體處理器802和非暫態計算機可讀儲存介質804。其中，儲存介質804用計算機程式代碼806(亦即一組可執行的指令)編碼(亦即儲存)。由硬體處理器802對指令806的執行代表(至少部分地)一電子設計自動化工具其根據一或多個實施方式(下文中，所述的多個製程和/或多個方法)實施本文所描述的多個方法的一部分或全部。
處理器802經由匯流排808而電性耦合到計算機可讀的儲存介質804。處理器802也經由匯流排808而電性耦合到輸入/輸出界面810。網路界面812也經由匯流排808而電性地連接到處理器802。網路界面812連接到網路814，使得處理器802和計算機可讀的儲存介質804能夠經由網路814而連接到外部的多個元件。處理器802配置成執行編碼在計算機可讀的儲存介質804中的計算機程式代碼806，以便使系統800可用於執行所述的製程和/或方法的一部分或全部。在一或多個實施方式中，處理器802是中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit, ASIC)、和/或合適的處理單元。
在一或多個實施方式中，計算機可讀的儲存介質804是電子的、磁的、光的、電磁的、紅外線的、和/或半導體系統(或設備或裝置)。例如，計算機可讀的儲存介質804包括半導體或固態記憶體、磁帶、可移動計算機磁盤、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、硬磁盤、和/或光碟。在使用光碟的一或多個實施方式中，計算機可讀的儲存介質804包括光碟唯讀記憶體(CD-ROM)、可讀寫光碟(compact disk-read/write, CD-R/W)、和/或數位影音光碟(digital video disc, DVD)。
在一或多個實施方式中，儲存介質804儲存了計算機程式代碼806，計算機程式代碼806配置為使得系統800(其中這種執行表示(至少部分地)電子設計自動化工具)可用於執行所述的製程和/或方法的一部分或全部。在一或多個實施方式中，儲存介質804也儲存了有助於執行所述的製程和/或方法的一部分或全部的信息。在一或多個實施方式中，儲存介質804儲存了標準單元的庫807其包括本文所揭示的多個標準單元。在一或多個實施方式中，儲存介質804儲存了對應於本文所揭示的一或多個佈局的一或多個佈局圖809。
電子設計自動化系統800包括輸入/輸出界面810。輸入/輸出界面810耦合到外部電路。在一或多個實施方式中，輸入/輸出界面810包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸摸屏、和/或游標方向鍵，用於向處理器802傳送信息和命令。
電子設計自動化系統800也包括網路界面812其耦合到處理器802。網路界面812允許系統800與網路814通信，一或多個其他計算機系統連接到網路814。網路界面812包括無線網絡界面，例如藍牙、無線保真(WIFI)、全球無線微波存取(WIMAX)、通用封包無線服務(GPRS)、或寬頻分碼多工接取(WCDMA)，或包括有線網路界面，例如以太網(ETHERNET)、通用串列匯流排(USB)、或高效能串聯匯流排1364(IEEE-1364)。在一或多個實施方式中，所述的製程和/或方法的一部分或全部在兩個或多個系統800中實施。
系統800配置為通過輸入/輸出界面810而接收信息。通過輸入/輸出界面810所接收的信息包括指令、數據、設計規則、多個標準單元的庫、和/或由處理器802所處理的其他參數中的一或多者。此信息經由匯流排808而傳送到處理器802。電子設計自動化系統800配置為通過輸入/輸出界面810而接收與使用者界面(UI)相關的信息。信息儲存在計算機可讀的介質804中作為使用者界面(user interface, UI)842。
在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為由處理器所執行的獨立軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為一附加的軟體應用的一部分的軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為軟體應用的插件。在一些實施方式中，將所述的製程和/或方法中的至少一者實施為電子設計自動化工具的一部分的軟體應用。在一些實施方式中，將所述的製程和/或方法的一部分或全部實施為由電子設計自動化系統800所使用的軟體應用。在一些實施方式中，包括多個標準單元的佈局圖是使用諸如可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS，Inc)獲得的像是VIRTUOSO®的工具、或另一種合適的佈局產生工具。
在一些實施方式中，這些製程被實現為儲存在非暫態計算機可讀記錄介質中的程式的多個功能。非暫態計算機可讀記錄介質的實施例包括但不限於外部的/可移動的和/或內部的/內建的儲存或記憶體單位，諸如光碟(例如，DVD)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體)、記憶卡、和類似者中一或多者。
第9圖是根據一些實施方式的積體電路製造系統900以及與其相關聯的積體電路製造流程的框圖。在一些實施方式中，基於佈局圖，使用製造系統900製造(A)一或多個半導體遮罩或(B)半導體積體電路的一層中的至少一個組件，製造(A)或(B)中的至少一者。
在第9圖中，積體電路製造系統900包括在與製造積體電路裝置960相關的設計、開發、和製造週期、和/或服務中相互作用的多個實體，例如設計公司920、遮罩公司930、和積體電路製造商/製造廠(「fab」)950。在系統900中的多個實體經由通信網路而連接。在一些實施方式中，通信網路是單個網路。在一些實施方式中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通信信道。每個實體與一或多個其他實體交互作用，並且向一或多個其他實體提供服務、和/或從一或多個其他實體接收服務。在一些實施方式中，設計公司920、遮罩公司930、和積體電路製造廠950中的兩者或多者由單個較大的公司所擁有。在一些實施方式中，設計公司920、遮罩公司930、和積體電路製造廠950中的兩者或多者共存於一共用設施中並使用共用資源。
設計公司(或設計團隊)920產生積體電路設計佈局圖922。積體電路設計佈局圖922包括為積體電路裝置960設計的各種幾何圖案。幾何圖案對應於構成待製造的積體電路裝置960的各種組件的金屬、氧化物、或半導體層的多個圖案。各個層結合以形成各個積體電路特徵。例如，積體電路設計佈局圖922的一部分包括各種積體電路特徵，例如主動區域、閘極電極、源極和汲極、層間互連的金屬線或導孔、以及用於接合墊的開口，這些特徵將形成在半導體基板(例如矽晶圓)中和設置在半導體基板上的各種材料層中。設計公司920實施適當的設計程序，以形成積體電路設計佈局圖922。設計程序包括邏輯設計、物理設計、或位置和佈線中的一或多者。積體電路設計佈局圖922呈現在具有多個幾何圖案的信息的一或多個數據檔案中。例如，積體電路設計佈局圖922可以用GDSII文件格式或DFII文件格式表達。
遮罩公司930包括數據準備932和遮罩製造944。遮罩公司930使用積體電路設計佈局圖922，以製造一或多個遮罩945，遮罩945用於根據積體電路設計佈局圖922來製造積體電路裝置960的各個層。遮罩公司930執行遮罩數據準備932，其中將積體電路設計佈局圖922轉譯成代表性數據檔案(representative data file, 「RDF」)。遮罩數據準備932提供代表性數據檔案(RDF)至遮罩製造944。遮罩製造944包括遮罩寫入器。遮罩寫入器將代表性數據檔案(RDF)轉換成在基板上的影像，基板例如遮罩(倍縮光罩)945或半導體晶圓953。設計佈局圖922由遮罩數據準備932所操縱，以符合遮罩寫入器的特定特性和/或積體電路製造廠950的要求。在第9圖中，將遮罩數據準備932和遮罩製造944繪示為分隔的多個元件。在一些實施方式中，遮罩數據準備932和遮罩製造944可以統稱為遮罩數據準備。
在一些實施方式中，遮罩數據準備932包括光學鄰近校正(optical proximity correction, OPC)，其使用微影增強技術以補償影像誤差，例如可能由繞射、干涉、其他製程效應、和類似者所引起的影像誤差。光學鄰近校正調整積體電路設計佈局圖922。在一些實施方式中，遮罩數據準備932包括進一步的解析度增強技術(resolution enhancement techniques, RET)，例如離軸照射、亞解析度輔助特徵、相位移遮罩、其他合適的技術、和類似者、或其組合。在一些實施方式中，還使用反相微影技術(inverse lithography technology, ILT)，其將光學鄰近校正視為逆成像問題。
在一些實施方式中，遮罩數據準備932包括遮罩規則檢查器(mask rule checker，MRC)，此遮罩規則檢查器使用一組的遮罩創建規則來檢查已經在光學鄰近校正中經歷了處理的積體電路設計佈局圖922，該組的遮罩創建規則包含某些幾何性和/或連接性限制，以確保足夠的餘量，從而解決在半導體製造製程中的變異性、和類似者。在一些實施方式中，遮罩規則檢查器修改積體電路設計佈局圖922，以補償在遮罩製造944期間的限制，這可以取消由光學鄰近校正所執行的部分的修改，以滿足遮罩創建規則。
在一些實施方式中，遮罩數據準備932包括微影製程檢查(lithography process checking, LPC)，其模擬將由積體電路製造廠950所實施以製造積體電路裝置960的處理。微影製程檢查基於積體電路設計佈局圖922模擬此處理，以創建模擬製造的裝置，例如積體電路裝置960。在微影製程檢查模擬中的多個處理參數可以包括與積體電路製造週期的各種製程相關聯的多個參數、與用於製造積體電路的工具相關聯的多個參數、和/或製造製程的其他方面。微影製程檢查考慮了各種因素，例如空間影像對比度、聚焦的深度(depth of focus, DOF)、遮罩誤差增強因子(mask error enhancement factor, MEEF)、其他合適的因素、和類似者、或其組合。在一些實施方式中，在模擬的製造的裝置已經由微影製程檢查創建之後，如果所模擬的裝置在形狀上不夠接近以滿足設計規則，則重複光學鄰近校正和/或遮罩規則檢查器，以進一步再細化積體電路設計佈局圖922。
應當理解，為了清楚性的目的，已經簡化了遮罩數據準備932的上述描述。在一些實施方式中，數據準備932包括附加的特徵，例如邏輯操作(LOP)，以根據製造規則修改積體電路設計佈局圖922。另外，在數據準備932期間應用於積體電路設計佈局圖922的多個製程可以用各種不同的順序來執行。
在遮罩數據準備932之後和在遮罩製造944期間，基於修改的積體電路設計佈局圖922來製造遮罩945或一組的多個遮罩945。在一些實施方式中，遮罩製造944包括基於積體電路設計佈局圖922來執行一或多次微影曝光。在一些實施方式中，基於修改的積體電路設計佈局圖922，使用電子束(e-beam)或多個e-beam的機制在遮罩(光遮罩或倍縮光罩)945上形成圖案。形成遮罩945可以用各種技術。在一些實施方式中，形成遮罩945使用二元技術。在一些實施方式中，遮罩圖案包括不透明區域和透明區域。使用輻射束(例如紫外線(UV))，以曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)，輻射束被不透明區域所阻擋並通過透明區域而傳輸。在一個實施例中，遮罩945的二元遮罩版本包括透明基板(例如熔融的石英)和塗覆在二元遮罩的不透明區域中的不透明材料(例如鉻)。在另一個實施例中，形成遮罩945使用相位移技術。在遮罩945的相位移遮罩(Phase shift mask, PSM)版本中，在相位移遮罩上所形成的圖案中的各種特徵配置為具有適當的相位差異，以提高分辨率和成像品質。在各個實施例中，相位移遮罩可以是衰減式相位移遮罩(attenuated PSM)或交替式相位移遮罩(alternating PSM)。在各個製程中，使用由遮罩製造944所產生的遮罩。例如，使用這樣的遮罩在離子佈植製程中以在半導體晶圓953中形成各種摻雜的區域，在蝕刻製程中以形成在半導體晶圓953中的各種蝕刻區域，和/或在其他合適的製程中。
積體電路製造廠950是一個積體電路製造企業其包括一或多個用於製造各種不同的積體電路產品的製造設施。在一些實施方式中，積體電路製造廠950是半導體代工廠。例如，可存在用於複數個積體電路產品的前段製造(產線的前段(front-end-of-line, FEOL)製造)的製造設施，而第二製造設施可提供用於積體電路產品的互連件和封裝的後段製造(產線的後段(back-end-of-line, BEOL)製造)，並且第三製造設施可為代工業務提供其他的服務。
積體電路製造廠950包括製造工具952，其配置為在半導體晶圓953上執行各種製造操作，因而根據遮罩(例如遮罩945)來製造積體電路裝置960。在各個實施方式中，製造工具952包括晶圓步進機、離子佈植機、光阻劑塗覆機、處理腔室(例如，化學氣相沉積室或低壓化學氣相沉積爐)、化學機械研磨系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一或多種合適的製造製程的其他製造設備中的一或多種。
積體電路製造廠950使用由遮罩公司930所製造的遮罩945，以製造積體電路裝置960。因此，積體電路製造廠950至少間接地使用積體電路設計佈局圖922以製造積體電路裝置960。在一些實施方式中，積體電路製造廠950使用遮罩945來製造半導體晶圓953，以形成積體電路裝置960。在一些實施方式中，積體電路製造包括至少間接地基於積體電路設計佈局圖922來執行一或多次微影曝光。半導體晶圓953包括在其上形成具有多個材料層的矽基板或其他合適的基板。半導體晶圓953還包括一或多個各種摻雜的區域、介電的特徵、多層級互連件、和類似者(在後續製造步驟中所形成)。
關於積體電路(IC)製造系統(例如，第9圖的系統900)的細節，以及與之相關聯的積體電路製造流程，例如，可以在以下內容中找到，例如在2016年2月9日授予的美國專利其案號9,256,709、2015年10月1日公佈的美國專利公開案其案號20150278429、2014年2月6日公佈的美國專利公開案其案號20140040838、和2007年8月21日授予的美國專利案其案號7,260,442，其中各者的全部內容在此通過參考而將其併入本文。
本揭示內容的一個態樣涉及積體電路。積體電路包括電路單元，此電路單元具有在垂直於第一方向的第二方向延伸的兩個垂直邊界。這些垂直邊界中的各者通過至少一個單元邊界隔離區域。此積體電路也包括在第一連接層中的複數個水平導線、低於第一連接層的複數個閘極導體、低於第一連接層的複數個端子導體、以及將多個水平導線中的一者與多個閘極導體中的一者或與多個端子導體中的一者直接地連接的導孔連接器。多個水平導線中的各者在第一方向延伸。多個水平導線包括第一水平導線和第二水平導線。多個閘極導體中的各者在介於兩個垂直邊界之間在第二方向延伸。在電路單元中的兩個鄰近的閘極導體沿著第一方向分隔第一節距距離。多個端子導體中的各者在介於兩個垂直邊界之間在第二方向延伸。積體電路也包括在高於第一連接層的第二連接層中的複數個垂直導線，以及用於電路單元的多個引腳連接器，每個引腳連接器在垂直於第一方向和第二方向的第三方向延伸。多個垂直導線中的各者在第二方向延伸。垂直導線包括第一垂直導線和第二垂直導線。第一引腳連接器直接地連接在介於第一水平導線和在多個閘極導體中的一者的頂部上的第一垂直導線之間。第二引腳連接器直接地連接在介於第二水平導線和在多個垂直邊界中的第一者的頂部上的第二垂直導線之間。
本揭示內容的另一個態樣涉及在積體電路中的電路單元。此電路單元包括在第一連接層中的複數個水平導線、低於第一連接層的複數個閘極導體、低於第一連接層的複數個端子導體、以及將多個水平導線中的一者與多個閘極導體中的一者或與多個端子導體中的一者直接地連接的導孔連接器。多個水平導線中的各者在第一方向延伸，並且其中這些水平導線包括第一水平導線和第二水平導線。多個閘極導體中的各者在垂直於第一方向的第二方向延伸。兩個鄰近的閘極導體沿著第一方向分隔第一節距距離。多個端子導體中的各者在第二方向延伸。電路單元包括第一引腳連接器和第二引腳連接器其各者在垂直於第一方向和第二方向的第三方向延伸。第一引腳連接器在第一閘極導體的頂部上的第一位置處直接地連接到第一水平導線。第二引腳連接器在沿第二方向延伸的垂直邊界的頂部上的第二位置處直接地連接到第二水平導線。第二水平導線與垂直邊界相交。
本揭示內容的另一個態樣涉及一種製造積體電路裝置的方法。此方法包括在第一類型主動區域中製造第一半導體結構和在第二類型主動區域中製造第二半導體結構。第一半導體結構和第二半導體結構中的各者在第一方向延伸。此方法包括製造各自在第二方向延伸的多個閘極導體。多個閘極導體中的各者與第一半導體結構或第二半導體結構中的至少一者相交。第二方向垂直於第一方向。此方法包括沉積第一絕緣材料其覆蓋第一半導體結構、第二半導體結構、和閘極導體。此方法包括在第一絕緣材料上方沉積第一金屬層，並且將第一金屬層圖案化，以形成在第一方向延伸的多個水平導線。此方法包括沉積第二絕緣材料其覆蓋第一金屬層，在第二絕緣材料上方沉積第二金屬層，以及將第二金屬層圖案化，以形成在第二方向延伸的多個垂直導線。第一垂直導線與在下方的第一閘極導體對準，並且通過第一引腳連接器而直接地連接到第一水平導線。第二垂直導線與電路單元的垂直邊界對準，並且通過第二引腳連接器而直接地連接到第二水平導線。
本領域普通技術人員將容易看到，一或多個揭示的實施方式實現了上述一或多個優點。在閱讀了前述說明書之後，本領域普通技術人員將能夠實現各種變化、均等者的替換、以及這裡廣泛揭示的各種其他的實施方式。因此，在此授予的保護僅由所附請求項以及其均等者中所包含的定義來限制。
100:反相器電路 111:垂直單元邊界(垂直邊界) 112:水平單元邊界 118:水平單元邊界 119:垂直單元邊界 120:水平導線 132n:端子導體 132p:端子導體 138:端子導體 140:水平導線 151:虛擬閘極導體 151i:邊界隔離區域 155:閘極導體 159:虛擬閘極導體 159i:邊界隔離區域 160:水平導線 170:垂直導線 172:垂直導線 190:導孔連接器 192:導孔連接器 1CPP:一個節距距離 20:電源軌 200:反及電路 220:水平導線 232n:端子導體 232p:端子導體 235n:端子導體 235p:端子導體 238:端子導體 240:水平導線 260:水平導線 270:垂直導線 272:垂直導線 274:垂直導線 290:導孔連接器 292:導孔連接器 294:導孔連接器 2CMD1:佈局圖案 2CMD2:佈局圖案 2CMD3:佈局圖案 2CMD4:佈局圖案 300:反或電路 320:水平導線 332n:端子導體 332p:端子導體 335n:端子導體 335p:端子導體 338:端子導體 340:水平導線 360:水平導線 370:垂直導線 372:垂直導線 374:垂直導線 390:導孔連接器 392:導孔連接器 394:導孔連接器 3CMD1:佈局圖案 3CMD2:佈局圖案 3CMD3:佈局圖案 3CMD4:佈局圖案 40:電源軌 400:及或反相器電路 420:水平導線 432n:端子導體 432p:端子導體 434n:端子導體 434p:端子導體 435n:端子導體 435p:端子導體 436n:端子導體 436p:端子導體 438n:端子導體 438p:端子導體 442:水平導線 444:水平導線 462:水平導線 464:水平導線 466:水平導線 470:垂直導線 472:垂直導線 474:垂直導線 476:垂直導線 478:垂直導線 490:導孔連接器 492:導孔連接器 494:導孔連接器 496:導孔連接器 498:導孔連接器 50:基板 520:水平導線 532:端子導體 534:端子導體 535:端子導體 536:端子導體 538:端子導體 540:水平導線 552:閘極導體 554:閘極導體 556:閘極導體 558:閘極導體 562:水平導線 564:水平導線 566:水平導線 568:水平導線 570:垂直導線 572:垂直導線 574:垂直導線 576:垂直導線 578:垂直導線 600:方法 610:操作 620:操作 630:操作 640:操作 650:操作 660:操作 670:操作 700:方法 710:操作 720:操作 730:操作 740:操作 745:操作 750:操作 760:操作 765:操作 800:系統 802:處理器 804:儲存介質 806:指令(代碼) 807:標準單元的庫 808:匯流排 809:佈局圖 810:輸入/輸出界面 812:網路界面 814:網路 842:使用者界面 80n:n型主動區域 80p:p型主動區域 900:系統 920:設計公司 922:設計佈局圖 930:遮罩公司 932:數據準備 944:遮罩製造 945:遮罩 950:積體電路製造廠 952:製造工具 953:半導體晶圓 960:積體電路裝置 A-A’:切割平面 B-B’:切割平面 C-C’:切割平面 CMD1:佈局圖案 CMD2:佈局圖案 CMD3:佈局圖案 gA1:閘極導體 gA2:閘極導體 gB1:閘極導體 gB2:閘極導體 nA1:n型電晶體 nA2:n型電晶體 nB1:n型電晶體 nB2:n型電晶體 pA1:p型電晶體 pA2:p型電晶體 pB1:p型電晶體 pB2:p型電晶體 P-P’:切割平面 Q-Q’:切割平面 T1n:n型電晶體 T1p:p型電晶體 VD:導孔連接器 VDD:第一供應電壓 VG:導孔連接器 VSS:第二供應電壓 X:方向 Y:方向 Z:方向 ZN:輸出信號
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性起見，各個特徵的尺寸可任意地增加或減小。 第1A圖是根據一些實施方式的反相器電路的佈局圖。 第1B圖是根據一些實施方式由在第1A圖中的佈局圖所指定的反相器電路的等效電路。 第1C圖至第1G圖是根據一些實施方式由在第1A圖中的佈局圖所指定的反相器電路的截面視圖。 第2A圖是根據一些實施方式中的反及(NAND)電路的佈局圖。 第2B圖是根據一些實施方式由在第2A圖中的佈局圖所指定的反及電路的等效電路。 第2C圖至第2E圖是根據一些實施方式在第2A圖中的佈局圖所指定的反及電路的截面視圖。 第3A圖是根據一些實施方式的反或(NOR)電路的佈局圖。 第3B圖是根據一些實施方式由在第3A圖中的佈局圖所指定的反或電路的等效電路。 第3C圖至第3E圖是根據一些實施方式由在第3A圖中的佈局圖所指定的反或電路的截面視圖。 第4A圖是根據一些實施方式的及或反相器(AND-OR-INVENTER, AOI)電路的佈局圖。 第4B圖是根據一些實施方式由在第4A圖中的佈局圖所指定的及或反相器電路的等效電路。 第4C圖至第4E圖是根據一些實施方式由在第4A圖中的佈局圖所指定的及或反相器電路的截面視圖。 第5圖是根據一些實施方式的積體電路的局部佈局圖。 第6圖是根據一些實施方式由一處理器產生積體電路的佈局設計的方法的流程圖。 第7圖是根據一些實施方式的製造積體電路的方法的流程圖。 第8圖是根據一些實施方式的電子設計自動化(electronic design automation, EDA)系統的框圖。 第9圖是根據一些實施方式的積體電路(IC)製造系統和與其相關聯的積體電路製造流程的框圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:反相器電路
111:垂直單元邊界(垂直邊界)
119:垂直單元邊界
120:水平導線
132n:端子導體
132p:端子導體
138:端子導體
140:水平導線
151:虛擬閘極導體
155:閘極導體
159:虛擬閘極導體
160:水平導線
170:垂直導線
172:垂直導線
190:導孔連接器
192:導孔連接器
20:電源軌
40:電源軌
80n:n型主動區域
80p:p型主動區域
A-A’:切割平面
B-B’:切割平面
C-C’:切割平面
CMD1:佈局圖案
CMD2:佈局圖案
CMD3:佈局圖案
P-P’:切割平面
Q-Q’:切割平面
VD:導孔連接器
VG:閘極導孔連接器
X:方向
Y:方向
ZN:輸出信號

Claims (20)

  1. 一種積體電路，包含： 一電路單元，具有在垂直於一第一方向的一第二方向延伸的兩個垂直邊界，其中該些垂直邊界中的各者通過至少一個單元邊界隔離區域； 複數個水平導線，在一第一連接層中，其中該些水平導線中的各者在該第一方向延伸，並且其中該些水平導線包括一第一水平導線和一第二水平導線； 複數個閘極導體，低於該第一連接層，其中該些閘極導體中的各者在該第二方向延伸介於所述兩個垂直邊界之間，並且其中在該電路單元中的兩個鄰近的閘極導體沿著該第一方向分隔一第一節距距離； 複數個端子導體，低於該第一連接層，其中該些端子導體中的各者在該第二方向延伸介於所述兩個垂直邊界之間； 一導孔連接器，直接地連接該些水平導線中的一者與該些閘極導體中的一者、或與該些端子導體中的一者； 複數個垂直導線，在高於該第一連接層的一第二連接層中，其中該些垂直導線中的各者在該第二方向延伸，並且其中該些垂直導線包括一第一垂直導線和一第二垂直導線； 複數個引腳連接器，用於該電路單元，該些引腳連接器的各者在垂直於該第一方向和該第二方向的一第三方向延伸；以及 其中一第一引腳連接器直接地連接在介於該第一水平導線和在該些閘極導體中的一者的頂部上的該第一垂直導線之間，並且其中該第二引腳連接器直接地連接在介於該第二水平導線和在該些垂直邊界中的一第一者的頂部上的該第二垂直導線之間。
  2. 如請求項1所述之積體電路，其中與該電路單元重疊的該些垂直導線中的各者在該些閘極導體中的一者的頂部上或者在該些垂直邊界中的一者的頂部上。
  3. 如請求項1所述之積體電路，其中與該電路單元重疊的任意兩個鄰近的垂直導線之間的一節距距離等於該第一節距距離。
  4. 如請求項1所述之積體電路，其中該些引腳連接器中的各者配置為傳送該電路單元的一輸入信號或一輸出信號。
  5. 如請求項1所述之積體電路，其中該些引腳連接器中的各者是一導孔連接器，該導孔連接器穿過介於該第一連接層和該第二連接層之間的一層間介電質層。
  6. 如請求項1所述之積體電路，其中該第二水平導線與該電路單元的該些垂直邊界中的該第一者相交。
  7. 如請求項1所述之積體電路，還包含： 一虛擬閘極導體，在該第二方向延伸並且與該些垂直邊界中的該第一者對準；以及 其中該第二水平導線與該虛擬閘極導體相交。
  8. 如請求項1所述之積體電路，還包含： 一虛擬閘極導體，在該第二方向延伸並且與該電路單元的該些垂直邊界中的一者對準；以及 其中該第二引腳連接器直接地連接在介於該第二水平導線和在該虛擬閘極導體的頂部上的該第二垂直導線之間。
  9. 如請求項1所述之積體電路，其中介於該些垂直邊界中的該第一者與該些閘極導體中的一者之間的一節距距離等於該第一節距距離。
  10. 一種在積體電路中的電路單元，包含： 複數個水平導線，在一第一連接層中，其中該些水平導線中的各者在一第一方向延伸，並且其中該些水平導線包括一第一水平導線和一第二水平導線； 複數個閘極導體，低於該第一連接層，其中該些閘極導體中的各者在垂直於該第一方向的一第二方向延伸，其中兩個鄰近的閘極導體沿著該第一方向分隔一第一節距距離； 複數個端子導體，低於該第一連接層，其中該些端子導體中的各者在該第二方向延伸； 一導孔連接器，將該些水平導線中的一者與該些閘極導體中的一者、或與該些端子導體中的一者直接地連接； 一第一引腳連接器和一第二引腳連接器其各者在垂直於該第一方向和該第二方向的一第三方向延伸； 其中該第一引腳連接器在該第一閘極導體的頂部上的一第一位置處直接地連接到該第一水平導線，該第二引腳連接器在沿該第二方向延伸的一垂直邊界的頂部上的一第二位置處直接地連接到該第二水平導線；以及 其中該第二水平導線與該垂直邊界相交。
  11. 如請求項10所述之在積體電路中的電路單元，其中每個引腳連接器配置為傳送該電路單元的一輸入信號或一輸出信號。
  12. 如請求項10所述之在積體電路中的電路單元，其中介於該垂直邊界和該些閘極導體中的一者之間的一節距距離等於該第一節距距離。
  13. 如請求項10所述之在積體電路中的電路單元，其中該第一引腳連接器在該第一閘極導體的頂部上的該第一位置處直接地連接在介於該第一水平導線和一第一垂直導線之間，並且該第二引腳連接器在該垂直邊界的頂部上的該第二位置處直接地連接在介於該第二水平導線和一第二垂直導線之間；以及 其中，該第一垂直導線和該第二垂直導線中的各者在該第二方向延伸，與該電路單元重疊，並且位在高於該第一連接層的一第二連接層中。
  14. 如請求項13所述之在積體電路中的電路單元，還包含： 一虛擬閘極導體，在該第二方向延伸並且與該電路單元的該垂直邊界對準；以及 其中該第二引腳連接器在該虛擬閘極導體頂部上的該第二位置處將該第二垂直導線與該第二水平導線直接地連接。
  15. 一種製造積體電路的方法，包含： 在一第一類型主動區域中製造一第一半導體結構，和在一第二類型主動區域中製造一第二半導體結構，其中該第一半導體結構和該第二半導體結構中的各者在一第一方向延伸； 製造各自在一第二方向延伸的多個閘極導體，其中該些閘極導體中的各者與該第一半導體結構或該第二半導體結構中的至少一者相交，並且其中該第二方向垂直於該第一方向； 沉積一第一絕緣材料其覆蓋該第一半導體結構、該第二半導體結構、和該些閘極導體； 在該第一絕緣材料上方沉積一第一金屬層並且圖案化該第一金屬層以形成在該第一方向延伸的多個水平導線； 沉積一第二絕緣材料其覆蓋該第一金屬層；以及 在該第二絕緣材料上方沉積一第二金屬層並且圖案化該第二金屬層以形成在該第二方向延伸的多個垂直導線，其中一第一垂直導線與在下方的一第一閘極導體對準並且通過一第一引腳連接器直接地連接到一第一水平導線，並且其中一第二垂直導線與一電路單元的一垂直邊界對準並且通過一第二引腳連接器直接地連接到一第二水平導線。
  16. 如請求項15所述之製造積體電路的方法，其中所述圖案化該第一金屬層以形成多個水平導線包含： 佈置該第二水平導線以穿過該電路單元的該垂直邊界。
  17. 如請求項15所述之製造積體電路的方法，其中所述圖案化該第二金屬層以形成多個垂直導線包含： 將與該電路單元重疊的每個垂直導線佈置為與在下方的一對應的閘極導體對準。
  18. 如請求項15所述之製造積體電路的方法，其中製造該些閘極導體包含： 製造與該電路單元的該垂直邊界對準的一虛擬閘極導體。
  19. 如請求項18所述之製造積體電路的方法，其中所述圖案化該第二金屬層以形成多個垂直導線包含： 將該第二垂直導線與該虛擬閘極導體對準。
  20. 如請求項18所述之製造積體電路的方法，其中所述圖案化該第一金屬層以形成多個水平導線包含： 將該第二水平導線佈置為與該虛擬閘極導體交叉。
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