TW202409886A - 積體電路及其製作方法 - Google Patents

Abstract

一種積體電路包括在第一方向上延伸的第一電源軌條及第二電源軌條以及藉由第一通孔連接件而連接至第一電源軌條的第一電網短截線。所述積體電路亦包括在電路胞元中在第一垂直胞元邊界與第二垂直胞元邊界之間在第二方向上延伸的第一垂直導線。第一垂直導線與第一電網短截線位於同一金屬層中且沿第二方向彼此對準。

Description

具有電網短截線的電路胞元

積體電路（integrated circuit，IC）微型化的近期趨勢已使得出現消耗較少電力但以更高速度提供更多功能性的較小的裝置。微型化過程亦已使得出現更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化（electronic design automation，EDA）工具在確保滿足標準胞元佈局設計及製造規範的同時產生、最佳化及驗證積體電路的標準胞元佈局設計。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件、值、操作、材料、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

在一些實施例中，一種積體電路包括在第一金屬層中在X方向上延伸的電源軌條（power rail）。所述積體電路中的電路胞元在第二金屬層中包括在兩個垂直胞元邊界之間在Y方向上延伸的垂直導線。所述電路胞元在第二金屬層中更包括沿Y方向與垂直導線對準的電網短截線（power grid stub）。電網短截線藉由通孔連接件而連接至電源軌條。相較於電路胞元的其中實施電網條帶（power grid strip）來作為電網短截線的代替品的替代性佈局而言，具有一或多個電網短截線的電路胞元所具有的可用於胞元內佈線（intra-cell routing）的垂直導線的數目增加。在一些實施例中，相較於積體電路中的電路胞元不具有電網短截線的替代性方案而言，具有帶有電網短截線的電路胞元的積體電路可具有改善的電路佈局靈活性。

圖1A至圖1C是根據一些實施例的電路胞元100的佈局圖。圖1A所示佈局圖包括用於指定電源軌條20A、電源軌條40A及電源軌條20B的在X方向上延伸的佈局圖案以及用於指定垂直導線1m1至垂直導線1m2、垂直導線1m3A至垂直導線1m3B、垂直導線1m4至垂直導線1m9、垂直導線1m10A至垂直導線1m10B以及垂直導線1m11的在Y方向上延伸的佈局圖案。圖1A所示佈局圖更包括用於指定電網短截線1ST3A至電網短截線1ST3C（其與垂直導線1m3A及垂直導線1m3B對準）的佈局圖案以及用於指定電網短截線1ST10A至電網短截線1ST10C（其與垂直導線1m10A及垂直導線1m10B對準）的佈局圖案。電路胞元100在X方向上由垂直胞元邊界101及垂直胞元邊界109限界，且在Y方向上由水平胞元邊界102及水平胞元邊界104限界。Y方向垂直於X方向。

圖1B所示佈局圖包括用於指定與圖1A中的佈局圖案疊合的水平導線122A1至水平導線122A2、水平導線124A1至水平導線122A3、水平導線126A、水平導線122B1至水平導線122B2、水平導線124B以及水平導線126B1至水平導線126B2的在X方向上延伸的佈局圖案。圖1C所示佈局圖包括用於指定主動區結構82p、主動區結構82n、主動區結構84n及主動區結構84p的在X方向上延伸的佈局圖案。圖1C所示佈局圖亦包括用於指定閘極導體1g1A至閘極導體1g1B、閘極導體1g2Ap至閘極導體1g2Bp、閘極導體1g2ABn、閘極導體1g3A至閘極導體1g3B及閘極導體1g10A至閘極導體1g10B的在Y方向上延伸的佈局圖案。為了維持簡潔性，在圖中未明確示出用於指定閘極導體1g3A與閘極導體1g10A之間的閘極導體的佈局圖案以及用於指定閘極導體1g3B與閘極導體1g10B之間的閘極導體的佈局圖案。圖1C所示佈局圖更包括用於指定端子導體1t1A至端子導體1t1B、端子導體1t2Ap至端子導體1t2An、端子導體1t2B、端子導體1t3A、端子導體1t3Bn至端子導體1t3Bp、端子導體1t4A至端子導體1t4B及端子導體1t11A至端子導體1t11B的在Y方向上延伸的佈局圖案。為了維持簡潔性，在圖中未明確示出用於指定端子導體1t4A與端子導體1t11A之間的端子導體的佈局圖案以及用於指定端子導體1t4B與端子導體1t11B之間的端子導體的佈局圖案。圖1C所示佈局圖仍包括用於指定垂直胞元邊界101處的虛設閘極導體101g及垂直胞元邊界109處的虛設閘極導體109g的在Y方向上延伸的佈局圖案。

在由圖1C所示佈局圖指定的電路胞元100中，一些閘極導體在各種p通道金屬氧化物半導體（p-channel metal oxide semiconductor，PMOS）電晶體的通道區處與主動區結構82p或主動區結構84p相交，而一些閘極導體在各種n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）電晶體的通道區處與主動區結構82n或主動區結構84n相交。在一些實施例中，當主動區結構82p至主動區結構84p及主動區結構82n至主動區結構84n是由鰭結構（fin structure）形成時，在主動區結構82p至主動區結構84p中形成的PMOS電晶體及在主動區結構80n中形成的NMOS電晶體是鰭型場效電晶體（fin-type field effect transistor，FinFET）。在一些實施例中，當主動區結構82p至主動區結構84p及主動區結構82n至主動區結構84n是由奈米片結構形成時，在主動區結構82p至主動區結構84p中形成的PMOS電晶體及在主動區結構82n至主動區結構84n中形成的NMOS電晶體是奈米片電晶體。在一些實施例中，當主動區結構82p至主動區結構84p及主動區結構82n至主動區結構84n是由奈米線結構形成時，在主動區結構82p至主動區結構84p中形成的PMOS電晶體及在主動區結構82n至主動區結構84n中形成的NMOS電晶體是奈米線電晶體。

在由圖1C所示佈局圖指定的電路胞元100中，一些端子導體在PMOS電晶體的源極/汲極區處與主動區結構82p或主動區結構84p相交並形成對應PMOS電晶體的源極/汲極端子，而一些端子導體在NMOS電晶體的源極/汲極區處與主動區結構82n或主動區結構84n相交並形成對應NMOS電晶體的源極/汲極端子。

在電路胞元100中，圖1A中的電源軌條（20A、40A及20B）及圖1B中的水平導線（122A1至122A2、124A1至122A3、126A、122B1至122B2、124B及126B1至126B2）位於上覆於覆蓋閘極導體及端子導體的層間介電質之上的金屬層M0中。垂直導線（1m1至1m2、1m3A至1m3B、1m4至1m9、1m10A至1m10B及1m11）位於上覆於覆蓋電源軌條及水平導線的層間介電質之上的金屬層M1中。電網短截線（1ST3A至1ST3C及1ST10A至1ST10C）亦位於金屬層M1中。電網短截線1ST3A及電網短截線1ST10A中的每一者導電連接至電源軌條20A，電網短截線1ST3B及電網短截線1ST10B中的每一者導電連接至電源軌條40A，且電網短截線1ST3C及電網短截線1ST10C中的每一者導電連接至電源軌條20B。電源軌條20A及電源軌條20B被配置成向電路胞元100提供第一電源供應電壓VDD，而電源軌條40A被配置成向電路胞元100提供第二電源供應電壓VSS。

圖2A是根據一些實施例的電路胞元100在圖1A至圖1C中指定的切割平面A-A’中的剖視圖。在圖2A所示剖視圖中，主動區結構82p、主動區結構82n、主動區結構84n及主動區結構84p位於基底30上。端子導體1t3A在PMOS電晶體的源極/汲極區處與主動區結構82p相交，且在NMOS電晶體的源極/汲極區處與主動區結構82n相交，端子導體1t3Bn在NMOS電晶體的源極/汲極區處與主動區結構84n相交，且端子導體1t3Bp在PMOS電晶體的源極/汲極區處與主動區結構84p相交。水平導線122A1、水平導線124A1、水平導線126A、水平導線122B1、水平導線124B及水平導線126B1位於上覆於覆蓋端子導體1t3A、端子導體1t3Bp及端子導體1t3Bn的層間介電質ILD0之上的金屬層（例如，M0）中。電源軌條20A、電源軌條40A及電源軌條20B亦位於上覆於層間介電質ILD0之上的金屬層（例如，M0）中。端子導體1t3Bp藉由穿過層間介電質ILD0的通孔連接件而導電連接至電源軌條20B。

在圖2A所示剖視圖中，垂直導線1m3A及垂直導線1m3B位於上覆於覆蓋電源軌條（20A、40A及20B）及水平導線（122A1、124A1、126A、122B1、124B及126B1）的層間介電質ILD1之上的金屬層（例如，M1）中。電網短截線1ST3A、電網短截線1ST3B及電網短截線1ST3C亦位於上覆於層間介電質ILD1之上的金屬層（例如，M1）中。電網短截線1ST3A、電網短截線1ST3B及電網短截線1ST3C藉由穿過層間介電質ILD1的通孔連接件而對應地連接至電源軌條20A、電源軌條40A及電源軌條20B。

圖2B是根據一些實施例的電路胞元100在圖1A至圖1C中指定的切割平面P-P’中的剖視圖。在圖2B所示剖視圖中，主動區結構82p位於基底30上。閘極導體1g1A、閘極導體1g2Ap、閘極導體1g3A及閘極導體1g10A中的每一者在對應PMOS電晶體的通道區處與主動區結構82p相交。端子導體1t1A、端子導體1t2Ap、端子導體1t3A、端子導體1t4A及端子導體1t11A中的每一者在至少一個對應PMOS電晶體的源極/汲極處與主動區結構82p相交。在一些實施例中，主動區結構82p中的主動區（例如，源極區、通道區或汲極區）藉由虛設閘極導體101g下方的邊界隔離區101ip及虛設閘極導體109g下方的邊界隔離區109ip而與相鄰胞元中的主動區隔離。

水平導線122A1及水平導線122A2位於上覆於覆蓋閘極導體（1g1A、1g2Ap、1g3A及1g10A）及端子導體（1t1A、1t2Ap、1t3A、1t4A及1t11A）的層間介電質ILD0之上的金屬層（例如，M0）中。垂直導線1m1、垂直導線1m2、垂直導線1m3A、垂直導線1m4及垂直導線1m11位於上覆於覆蓋水平導線122A1及水平導線122A2的層間介電質ILD1之上的金屬層（例如，M1）中。

圖2C是根據一些實施例的電路胞元100在圖1A至圖1C中指定的切割平面Q-Q’中的剖視圖。在圖2C所示剖視圖中，主動區結構82n位於基底30上。閘極導體1g1A、閘極導體1g2ABn、閘極導體1g3A及閘極導體1g10A中的每一者在對應NMOS電晶體的通道區處與主動區結構82n相交。端子導體1t1A、端子導體1t2An、端子導體1t3A、端子導體1t4A及端子導體1t11A中的每一者在至少一個對應NMOS電晶體的源極/汲極處與主動區結構82n相交。在一些實施例中，主動區結構82n中的主動區（例如，源極區、通道區或汲極區）藉由虛設閘極導體101g下方的邊界隔離區101in及虛設閘極導體109g下方的邊界隔離區109in而與相鄰胞元中的主動區隔離。

水平導線126A位於上覆於覆蓋閘極導體（1g1A、1g2ABn、1g3A及1g10A）及端子導體（1t1A、1t2An、1t3A、1t4A及1t11A）的層間介電質ILD0之上的金屬層（例如，M0）中。垂直導線1m1、垂直導線1m2、垂直導線1m3A、垂直導線1m4及垂直導線1m11位於上覆於覆蓋水平導線126A的層間介電質ILD1之上的金屬層（例如，M1）中。

在圖1A至圖1C中，在Y方向上延伸的垂直胞元邊界101與虛設閘極導體101g對準。由於邊界隔離區101ip如圖2B中所示位於虛設閘極導體101g下方，因此垂直胞元邊界101在主動區結構82p中與邊界隔離區101ip相交。由於邊界隔離區101in如圖2C中所示位於虛設閘極導體101g下方，因此垂直胞元邊界101亦在主動區結構82n中與邊界隔離區101in相交。p型主動區結構中的邊界隔離區101ip及n型主動區結構中的邊界隔離區101in標示垂直胞元邊界101，垂直胞元邊界101與邊界隔離區101ip及邊界隔離區101in中的每一者相交且沿Y方向延伸。此外，在Y方向上延伸的垂直胞元邊界109與虛設閘極導體109g對準。由於邊界隔離區109ip如圖2B中所示位於虛設閘極導體109g下方，因此垂直胞元邊界109與主動區結構82p中的邊界隔離區109ip相交。由於邊界隔離區109in如圖2C中所示位於虛設閘極導體109g下方，因此垂直胞元邊界109亦與主動區結構82n中的邊界隔離區109in相交。p型主動區結構中的邊界隔離區109ip及n型主動區結構中的邊界隔離區109in標示垂直胞元邊界109，垂直胞元邊界109與邊界隔離區109ip及邊界隔離區109in中的每一者相交且沿Y方向延伸。

在電路胞元100中，垂直導線1m1至垂直導線1m2、垂直導線1m4至垂直導線1m9及垂直導線1m11對應地與垂直佈線軌道TR1至垂直佈線軌道TR2、垂直佈線軌道TR4至垂直佈線軌道TR9及垂直佈線軌道TR11對準。電網短截線1ST3A至電網短截線1ST3C及垂直導線1m3A至垂直導線1m3B與垂直佈線軌道TR3對準。電網短截線1ST10A至電網短截線1ST10C及垂直導線1m10A至垂直導線1m10B與垂直佈線軌道TR10對準。

儘管圖1A至圖1C中的電路胞元100在垂直佈線軌道TR3中是利用電網短截線1ST3A至電網短截線1ST3C來實施，且在垂直佈線軌道TR10中是利用電網短截線1ST10A至電網短截線1ST10C來實施，然而電路胞元100的一些其他修改形式在垂直佈線軌道TR3中是利用電網條帶（而非電網短截線）來實施，且在垂直佈線軌道TR10中是利用電網短截線來實施。

圖3A是根據一些實施例的電路胞元300的佈局圖，電路胞元300除了電網短截線以外亦具有電網條帶。圖3A中的電路胞元300是自圖1A至圖1C中的電路胞元100修改而來。所述修改包括利用用於圖1A所示電路胞元300的電網條帶1STRIP3來代替圖1A所示電路胞元100中的電網短截線1ST3A至電網短截線1ST3C及垂直導線1m3A至垂直導線1m3B。圖3B是根據一些實施例的電路胞元300在圖3A中指定的切割平面A-A’中的剖視圖。在圖3B所示剖視圖中，電網條帶1STRIP3位於上覆於覆蓋電源軌條（20A、40A及20B）及水平導線（122A1、124A1、126A、122B1、124B及126B1）的層間介電質ILD1之上的金屬層（例如，M1）中。電網條帶1STRIP3藉由穿過層間介電質ILD1的對應通孔連接件而導電連接至電源軌條20A及電源軌條20B中的每一者。

在一些實施例中，電路胞元中的至少一個電網短截線導電連接至水平電網線（horizontal power grid line），所述水平電網線位於上覆於覆蓋所述電網短截線的層間介電質之上的金屬層中。圖4A是根據一些實施例的積體電路400的佈局圖，積體電路400具有連接至電路胞元中的電網短截線的水平電網線。在圖4A中，積體電路400包括第一組電源軌條20A、20B、20C及20D以及第二組電源軌條40A、40B及40C。電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D被配置成向電路胞元提供第一電源供應電壓VDD，而電源軌條40A、電源軌條40B及電源軌條40C被配置成向電路胞元提供第二電源供應電壓VSS。在一些實施例中，電源軌條20A至電源軌條20D及電源軌條40A至電源軌條40C位於上覆於覆蓋積體電路中的電晶體的層間介電質之上的金屬層（例如，M0）中。

當圖1A中的電路胞元100在垂直佈線軌道TR3中實施有電網短截線1ST3A至電網短截線1ST3C且在垂直佈線軌道TR10中實施有電網短截線1ST10A至電網短截線1ST10C時，垂直佈線軌道TR3中的垂直導線1m3A至垂直導線1m3B及垂直佈線軌道TR10中的垂直導線1m10A至垂直導線1m10B皆可用於電路胞元100的胞元內佈線。當圖3A中的電路胞元300在垂直佈線軌道TR3中實施有電網條帶1STRIP3且在垂直佈線軌道TR10中實施有電網短截線1ST10A至電網短截線1ST10C時，垂直佈線軌道TR10中的垂直導線1m10A至垂直導線1m10B仍可用於電路胞元100的胞元內佈線，而在垂直佈線軌道TR3中沒有垂直導線可用於電路胞元100的胞元內佈線。

作為比較，若自電路胞元300進一步修改而得到替代性電路胞元，且所述替代性電路胞元在垂直佈線軌道TR3中實施有電網條帶1STRIP3且在垂直佈線軌道TR10中實施有另一電網條帶，則在垂直佈線軌道TR3及垂直佈線軌道TR10中沒有垂直導線可用於胞元內佈線。因此，當給定電路胞元中的電網條帶被同一垂直佈線軌道中的一或多個電網短截線代替時，可用於胞元內佈線的垂直導線的數目增加，此可使電路佈局靈活性更大或者可使給定電路胞元的胞元寬度（或大小）更小。

以下參照圖4A至圖4C、圖5A至圖5C以及圖6闡述一些積體電路中的電網短截線與電網線之間的連接。

在圖4A中，積體電路400包括電路胞元410、電路胞元420、電路胞元430、電路胞元440、電路胞元450及電路胞元460。電路胞元410在垂直方向上限界於電源軌條20A與電源軌條20B之間，且在水平方向上限界於垂直胞元邊界vL1與垂直胞元邊界vR1之間。電路胞元420在垂直方向上限界於電源軌條40A與電源軌條20B之間，且在水平方向上限界於垂直胞元邊界vL2與垂直胞元邊界vR2之間。電路胞元430在垂直方向上限界於電源軌條20B與電源軌條20C之間，且在水平方向上限界於垂直胞元邊界vL3與垂直胞元邊界vR3之間。電路胞元440在垂直方向上限界於電源軌條20B與電源軌條40B之間，且在水平方向上限界於垂直胞元邊界vL4與垂直胞元邊界vR4之間。電路胞元450在垂直方向上限界於電源軌條40B與電源軌條20C之間，且在水平方向上限界於垂直胞元邊界vL5與垂直胞元邊界vR5之間。電路胞元460在垂直方向上限界於電源軌條20C與電源軌條40C之間，且在水平方向上限界於垂直胞元邊界vL6與垂直胞元邊界vR6之間。

積體電路400中的一些電路胞元具有電網短截線。舉例而言，電路胞元410、電路胞元420、電路胞元430及電路胞元460中的每一者具有至少一個電網短截線。電路胞元410具有電網短截線411及電網短截線412。電路胞元420具有電網短截線421。電路胞元430具有電網短截線431及電網短截線432。電路胞元460具有電網短截線461。電網短截線中的每一者位於上覆於覆蓋電源軌條20A至電源軌條20D及電源軌條40A至電源軌條40C的層間介電質之上的金屬層（例如，M1）中。電網短截線411連接至電源軌條20A。電網短截線421連接至電源軌條40A。電網短截線412及電網短截線431連接至電源軌條20B。電網短截線432及電網短截線461連接至電源軌條20C。

在圖4A中，積體電路400包括水平電網線481至水平電網線487。水平電網線481至水平電網線487中的每一者位於上覆於覆蓋電網短截線的層間介電質之上的金屬層（例如，M2）中。水平電網線481、水平電網線482、水平電網線483、水平電網線484、水平電網線485、水平電網線486及水平電網線487對應地與電源軌條20A、電源軌條40A、電源軌條20B、電源軌條40B、電源軌條20C、電源軌條40C及電源軌條20D對準。電路胞元410、電路胞元420、電路胞元430及電路胞元460中的電網短截線中的每一者藉由穿過覆蓋電網短截線的層間介電質的通孔連接件而連接至水平電網線中的一者。具體而言，電路胞元410的電網短截線411及電網短截線412藉由通孔連接件而對應地連接至水平電網線481及水平電網線483。電路胞元420的電網短截線421藉由通孔連接件而連接至水平電網線482。電路胞元430的電網短截線431及電網短截線432藉由通孔連接件而對應地連接至水平電網線483及水平電網線485。電路胞元460的電網短截線461藉由通孔連接件而連接至水平電網線485。

在圖4A中，積體電路400亦包括與電路胞元中的電網短截線位於同一金屬層中的自動放置及佈線（Automatic Place and Route，APR）層級（「APR層級（APR-level）」）電網短截線。圖4A中的APR層級電網短截線中的每一者與垂直電網軌道4PG1、垂直電網軌道4PG2、垂直電網軌道4PG3及垂直電網軌道4PG4中的一者對準。電路胞元中的電網短截線中的每一者亦與垂直電網軌道4PG1、垂直電網軌道4PG2、垂直電網軌道4PG3及垂直電網軌道4PG4中的一者對準。舉例而言，APR層級電網短截線4S12、APR層級電網短截線4S14及APR層級電網短截線4S16與垂直電網軌道4PG1對準。胞元層級電網短截線411、胞元層級電網短截線412/431及胞元層級電網短截線432/461以及APR層級電網短截線4S27與垂直電網軌道4PG2對準。胞元層級電網短截線421以及APR層級電網短截線4S34及APR層級電網短截線4S36與垂直電網軌道4PG3對準。APR層級電網短截線4S41、APR層級電網短截線4S43、APR層級電網短截線4S45及APR層級電網短截線4S47與垂直電網軌道4PG4對準。

在圖4A中，APR層級電網短截線中的每一者藉由通孔連接件而連接至對應的電源軌條及對應的水平電網線483。舉例而言，APR層級電網短截線4S12藉由穿過覆蓋電源軌條的層間介電質的通孔連接件而連接至電源軌條40A，且APR層級電網短截線4S12亦藉由穿過覆蓋電網短截線的層間介電質的通孔連接件而連接至水平電網線482。因此，APR層級電網短截線4S12在水平電網線482與電源軌條40A之間提供導電路徑。相似地，APR層級電網短截線4S41在水平電網線481與電源軌條20A之間提供導電路徑。APR層級電網短截線4S43在水平電網線483與電源軌條20B之間提供導電路徑。APR層級電網短截線4S14及APR層級電網短截線4S34中的每一者在水平電網線484與電源軌條40B之間提供導電路徑。APR層級電網短截線4S45在水平電網線485與電源軌條20C之間提供導電路徑。APR層級電網短截線4S16及APR層級電網短截線4S36中的每一者在水平電網線486與電源軌條40C之間提供導電路徑。APR層級電網短截線4S27及APR層級電網短截線4S47中的每一者在水平電網線487與電源軌條20D之間提供導電路徑。

圖4B及圖4C中繪示在電路胞元的水平電網線與電網短截線之間形成的導電連接，其中圖1A至圖1C中的電路胞元100用作實例性電路胞元。圖4B是根據一些實施例的積體電路的佈局圖，所述積體電路具有與電路胞元中的電網短截線連接的水平電網線。圖4B所示佈局圖是自圖1A所示佈局圖修改而來。在圖4B中，所述修改包括添加用於指定水平電網線481、水平電網線482及水平電網線483的佈局圖案。金屬層（例如，M2）中的水平電網線上覆於覆蓋電網短截線（例如，1ST3A至1ST3C及1ST10A至1ST10C）的層間介電質之上。所述修改亦包括添加用於指定通孔連接件4V3A、通孔連接件4V3C及通孔連接件4V10B的佈局圖案。通孔連接件4V3A將水平電網線481與電網短截線1ST3A（其導電連接至電源軌條20A）導電連接。通孔連接件4V10B將水平電網線482與電網短截線1ST10B（其導電連接至電源軌條40A）導電連接。通孔連接件4V3C將水平電網線483與電網短截線1ST3C（其導電連接至電源軌條20B）導電連接。

圖4C是根據一些實施例的積體電路在圖4B中指定的切割平面A-A’及切割平面B-B’中的剖視圖。圖4C中的切割平面A-A’中的剖視圖是圖2A中的切割平面A-A’中的剖視圖的修改形式。在切割平面A-A’及切割平面B-B’中的剖視圖中，水平電網線481、水平電網線482及水平電網線483位於上覆於覆蓋電網短截線1ST3A、電網短截線1ST3B及電網短截線1ST3C的層間介電質之上的金屬層（例如，M2）中。在切割平面A-A’中的剖視圖中，水平電網線481藉由通孔連接件4V3A而導電連接至電網短截線1ST3A，且水平電網線483藉由通孔連接件4V3C導電連接至電網短截線1ST3C。在切割平面B-B’中的剖視圖中，水平電網線482藉由通孔連接件4V10B導電連接至電網短截線1ST10B。

在圖4B中所示實施例中，電源軌條20A、電源軌條40A及電源軌條20B中的每一者藉由電路胞元100中的電網短截線而連接至對應的水平電網線（例如481、482及483）。在一些替代性實施例中，電源軌條20A、電源軌條40A及電源軌條20B中的僅兩者藉由電路胞元100中的電網短截線而連接至水平電網線。舉例而言，在一些替代性實施例中，電網短截線1ST3A及電網短截線1ST3C對應地連接至水平電網線481及水平電網線483，而電網短截線1ST10B不連接至水平電網線482。因此，電路胞元100中的兩個電網短截線用於將電源軌條20A及電源軌條20B對應地連接至水平電網線481及水平電網線483。在一些其他替代性實施例中，電源軌條20A、電源軌條40A及電源軌條20B中的僅一者藉由電路胞元100中的電網短截線而連接至水平電網線。舉例而言，在一些替代性實施例中，電網短截線1ST10B連接至水平電網線482，而電網短截線1ST3A及電網短截線1ST3C中的每一者不連接至水平電網線481或水平電網線483。因此，電路胞元100中的一個電網短截線用於將電源軌條40A連接至水平電網線482。

在一些實施例中，電路胞元中的至少一個電網短截線藉由電力短截線延伸部而導電連接至垂直電網線，所述電力短截線延伸部位於上覆於覆蓋電路胞元中的電網短截線的層間介電質之上的金屬層（例如，M2）中。垂直電網線位於上覆於覆蓋電力短截線延伸部的層間介電質之上的另一金屬層（例如，M3）中。圖5A是根據一些實施例的積體電路500的佈局圖，積體電路500具有藉由電力短截線延伸部而連接至電路胞元中的電網短截線的垂直電網線。相似於圖4A中的積體電路400，圖5A中的積體電路500亦包括電源軌條20A至電源軌條20D、第二組電源軌條40A至40C以及電路胞元410至電路胞元460。

儘管圖4A所示電路胞元410、電路胞元420、電路胞元430及電路胞元460中的電網短截線導電連接至水平電網線481至水平電網線487，然而圖5A所示電路胞元410、電路胞元420、電路胞元430及電路胞元460中的電網短截線藉由各種電力短截線延伸部而導電連接至垂直電網線571至垂直電網線574。在圖5A中，積體電路500包括對應地與垂直電網軌道4PG1、垂直電網軌道4PG2、垂直電網軌道4PG3及垂直電網軌道4PG4對準的垂直電網線571、垂直電網線572、垂直電網線573及垂直電網線574。積體電路500亦包括與垂直電網軌道4PG1對準的電力短截線延伸部5H12、電力短截線延伸部5H14及電力短截線延伸部5H16、與垂直電網軌道4PG2對準的電力短截線延伸部5H21、電力短截線延伸部5H23、電力短截線延伸部5H25及電力短截線延伸部5H27、與垂直電網軌道4PG3對準的電力短截線延伸部5H32、電力短截線延伸部5H34及電力短截線延伸部5H36以及與垂直電網軌道4PG4對準的電力短截線延伸部5H41、電力短截線延伸部5H43、電力短截線延伸部5H45及電力短截線延伸部5H47。電力短截線延伸部位於上覆於覆蓋電路胞元中的電網短截線的層間介電質之上的金屬層（例如，M2）中。垂直電網線571至垂直電網線574位於上覆於覆蓋電力短截線延伸部的層間介電質之上的金屬層（例如，M3）中。

垂直電網線571藉由對應的通孔連接件（出於維持簡潔性的原因，未在圖5A中明確示出所述通孔連接件）而導電連接至電力短截線延伸部5H12、電力短截線延伸部5H14及電力短截線延伸部5H16中的每一者。電力短截線延伸部5H12、電力短截線延伸部5H14及電力短截線延伸部5H16對應地連接至APR層級電網短截線4S12、APR層級電網短截線4S14及APR層級電網短截線4S16。APR層級電網短截線4S12、APR層級電網短截線4S14及APR層級電網短截線4S16中的每一者對應地連接至電源軌條40A、電源軌條40B及電源軌條40C中的一者。垂直電網線571被配置成向電源軌條40A、電源軌條40B及電源軌條40C中的每一者施加供應電壓（例如電壓VSS）。

垂直電網線572藉由對應的通孔連接件（圖5A中未示出所述通孔連接件）而導電連接至電力短截線延伸部5H21、電力短截線延伸部5H23、電力短截線延伸部5H25及電力短截線延伸部5H27中的每一者。電力短截線延伸部5H21、電力短截線延伸部5H23及電力短截線延伸部5H25對應地連接至各種電路胞元中的電網短截線411、電網短截線431及電網短截線461，而電力短截線延伸部5H27連接至APR層級電網短截線4S27。電網短截線411、電網短截線431及電網短截線461中的每一者對應地連接至電源軌條20A、電源軌條20B及電源軌條20C中的一者。APR層級電網短截線4S27連接至電源軌條20D。垂直電網線572被配置成向電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D中的每一者施加供應電壓（例如電壓VDD）。

垂直電網線573藉由對應的通孔連接件（圖5A中未示出所述通孔連接件）而導電連接至電力短截線延伸部5H32、電力短截線延伸部5H34及電力短截線延伸部5H36中的每一者。電力短截線延伸部5H32連接至電路胞元420中的電網短截線421，而電力短截線延伸部5H34及電力短截線延伸部5H36對應地連接至APR層級電網短截線4S34及APR層級電網短截線4S36。電網短截線421連接至電源軌條40A中的一者。APR層級電網短截線4S34及APR層級電網短截線4S36中的每一者對應地連接至電源軌條40B及電源軌條40C中的一者。垂直電網線573被配置成向電源軌條40A、電源軌條40B及電源軌條40C中的每一者施加供應電壓（例如電壓VSS）。

垂直電網線574藉由對應的通孔連接件（圖5A中未示出所述通孔連接件）而導電連接至電力短截線延伸部5H41、電力短截線延伸部5H43、電力短截線延伸部5H45及電力短截線延伸部5H47中的每一者。電力短截線延伸部5H41、電力短截線延伸部5H43、電力短截線延伸部5H45及電力短截線延伸部5H47對應地連接至APR層級電網短截線4S41、APR層級電網短截線4S43、APR層級電網短截線4S45及APR層級電網短截線4S47。APR層級電網短截線4S41、APR層級電網短截線4S43、APR層級電網短截線4S45及APR層級電網短截線4S47中的每一者對應地連接至電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D中的一者。垂直電網線574被配置成向電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D中的每一者施加供應電壓（例如電壓VDD）。

圖5B及圖5C中繪示在電路胞元的垂直電網線與電網短截線之間形成的導電連接，其中圖1A至圖1C中的電路胞元100用作實例性電路胞元。圖5B是根據一些實施例的積體電路的佈局圖，所述積體電路具有藉由電力短截線延伸部而連接至電路胞元中的電網短截線的垂直電網線。圖5B中的積體電路是自圖4B中的積體電路修改而來。所述修改包括：利用電力短截線延伸部5H81及電力短截線延伸部5H83對應地代替水平電網線481及水平電網線483；移除水平電網線482；以及添加垂直電網線579。垂直電網線579藉由電力短截線延伸部5H81及電力短截線延伸部5H83中的一者而對應地導電連接至電網短截線1ST3A及電網短截線1ST3C中的每一者。

圖5C是根據一些實施例的積體電路在圖5B中指定的切割平面A-A’中的剖視圖。圖5C中的切割平面A-A’中的剖視圖是圖4C中的切割平面A-A’中的剖視圖的修改形式。在切割平面A-A’中的剖視圖中，電力短截線延伸部5H81及電力短截線延伸部5H83位於上覆於覆蓋電網短截線1ST3A、電網短截線1ST3B及電網短截線1ST3C的層間介電質IDL2之上的金屬層（例如，M2）中。垂直電網線579位於上覆於覆蓋電力短截線延伸部5H81及電力短截線延伸部5H83的層間介電質IDL3之上的金屬層（例如，M3）中。

在圖5C中，自垂直電網線579至電源軌條20A的導電路徑是藉由電路胞元100的電網短截線1ST3A而形成。具體而言，垂直電網線579藉由通孔連接件5V79A而導電連接至電力短截線延伸部5H81，電力短截線延伸部5H81藉由通孔連接件4V3A而導電連接至電網短截線1ST3A，且電網短截線1ST3A導電連接至電源軌條20A。相似地，在圖5C中，自垂直電網線579至電源軌條20C的導電路徑是藉由電路胞元100的電網短截線1ST3C而形成。具體而言，垂直電網線579藉由通孔連接件5V79C而導電連接至電力短截線延伸部5H83，電力短截線延伸部5H83藉由通孔連接件4V3C而導電連接至電網短截線1ST3C，且電網短截線1ST3C導電連接至電源軌條20B。

在一些實施例中，電路胞元中的至少一個電網短截線藉由局部佈線線（local routing line）而導電連接至垂直電網線，所述局部佈線線位於上覆於覆蓋電路胞元中的電網短截線的層間介電質之上的金屬層（例如，M2）中。垂直電網線位於上覆於覆蓋局部佈線線的層間介電質之上的另一金屬層（例如，M1）中。圖6是根據一些實施例的積體電路600的佈局圖，積體電路600具有藉由電力短截線延伸部或局部佈線線而連接至電路胞元中的電網短截線的垂直電網線。

相似於圖4A中的積體電路400，圖6中的積體電路600亦包括第一組電源軌條20A至20D及第二組電源軌條40A至40C。另外，積體電路600包括電路胞元610、電路胞元620、電路胞元630、電路胞元640、電路胞元650及電路胞元660。電路胞元610被限界於電源軌條20A與電源軌條20B之間。電路胞元620被限界於電源軌條40A與電源軌條20B之間。電路胞元630被限界於電源軌條20B與電源軌條20C之間。電路胞元640及電路胞元650被限界於電源軌條40B與電源軌條20C之間。電路胞元660被限界於電源軌條20C與電源軌條20D之間。

在圖6中，電路胞元610、電路胞元620、電路胞元630及電路胞元660中的每一者具有至少一個電網短截線。電路胞元610具有電網短截線611及電網短截線612。電路胞元620具有電網短截線621及電網短截線622。電路胞元630具有電網短截線631及電網短截線632。電路胞元660具有電網短截線661至電網短截線664。電網短截線中的每一者位於上覆於覆蓋電源軌條20A至電源軌條20D及電源軌條40A至電源軌條40C的層間介電質之上的金屬層（例如，M1）中。電網短截線611連接至電源軌條20A。電網短截線621連接至電源軌條40A。電網短截線631、電網短截線612及電網短截線622連接至電源軌條20B。電網短截線632及電網短截線661連接至電源軌條20C。電網短截線663及電網短截線664連接至電源軌條40C。電網短截線662連接至電源軌條20D。

積體電路600亦包括位於上覆於覆蓋電源軌條20A至電源軌條20D及電源軌條40A至電源軌條40C的層間介電質之上的金屬層（例如，M1）中的APR層級電網短截線6S12、APR層級電網短截線6S16、APR層級電網短截線6S17、APR層級電網短截線6S34及APR層級電網短截線6S46。APR層級電網短截線6S12、APR層級電網短截線6S16、APR層級電網短截線6S17、APR層級電網短截線6S34及APR層級電網短截線6S46中的每一者對應地連接至電源軌條40A、電源軌條40C、電源軌條20D、電源軌條40B及電源軌條40C中的一者。

積體電路600更包括局部佈線線681A、局部佈線線682A、局部佈線線682B、局部佈線線683A、局部佈線線684A、局部佈線線685A、局部佈線線686A及局部佈線線687A。局部佈線線中的每一者位於上覆於覆蓋電網短截線的層間介電質之上的金屬層（例如，M2）中。積體電路600仍包括垂直電網線672及垂直電網線673。垂直電網線672及垂直電網線673中的每一者位於上覆於覆蓋局部佈線線的層間介電質之上的金屬層（例如，M3）中。積體電路600具有垂直電網軌道6PG1、垂直電網軌道6PG2、垂直電網軌道6PG3及垂直電網軌道6PG4。垂直電網線672及垂直電網線673對應地與垂直電網軌道6PG2及垂直電網軌道6PG3對準。

在圖6中，垂直電網線672被配置成向電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D中的每一者施加供應電壓（例如電壓VDD）。舉例而言，垂直電網線672藉由穿過覆蓋局部佈線線的層間介電質的對應的通孔連接件（其被示出為通孔M2至M3）而導電連接至局部佈線線681A、局部佈線線683A、局部佈線線685A及局部佈線線687A中的每一者。局部佈線線681A、局部佈線線683A、局部佈線線685A及局部佈線線687A中的每一者藉由電網短截線中的至少一者而對應地導電連接至電源軌條20A、電源軌條20B、電源軌條20C及電源軌條20D，所述電網短截線位於上覆於覆蓋電源軌條的層間介電質之上的金屬層（例如，M1）中。

局部佈線線681A導電連接至電路胞元610的電網短截線611，且電網短截線611導電連接至電源軌條20A。當電網短截線611與用於將局部佈線線681A連接至電網短截線611的通孔連接件二者與垂直電網線672對準時，局部佈線線681A用作電力短截線延伸部（相似於圖5A中的積體電路500的電力短截線延伸部）。

局部佈線線683A導電連接至電路胞元630的電網短截線631及電路胞元620的電網短截線622，而電網短截線631及電網短截線622中的每一者導電連接至電源軌條20B。局部佈線線685A導電連接至電路胞元630的電網短截線632及電路胞元660的電網短截線661，而電網短截線632及電網短截線661中的每一者導電連接至電源軌條20C。局部佈線線687A導電連接至電路胞元660的電網短截線662以及APR層級電網短截線6S17，而電網短截線662及電網短截線6S17中的每一者導電連接至電源軌條20D。

在圖6中，垂直電網線673被配置成向電源軌條40A、電源軌條40B及電源軌條40C中的每一者施加供應電壓（例如電壓VSS）。舉例而言，垂直電網線673藉由穿過覆蓋局部佈線線的層間介電質的對應的通孔連接件（其被示出為通孔M2至M3）而導電連接至局部佈線線682A、局部佈線線682B及局部佈線線686A中的每一者。局部佈線線682A、局部佈線線682B及局部佈線線686A中的每一者藉由電網短截線中的至少一者而對應地導電連接至電源軌條40A、電源軌條40B及電源軌條40C，所述電網短截線位於上覆於覆蓋電源軌條的層間介電質之上的金屬層（例如，M1）中。

局部佈線線682B導電連接至電路胞元620的電網短截線621，而電網短截線621導電連接至電源軌條40A。局部佈線線684A導電連接至與電源軌條40B導電連接的APR層級電網短截線6S34。局部佈線線686A導電連接至電路胞元660的電網短截線663至電網短截線664以及APR層級電網短截線6S16及APR層級電網短截線6S46，而電網短截線663至電網短截線664、電網短截線6S16及電網短截線6S46中的每一者導電連接至電源軌條40C。

圖7A至圖7B是根據一些實施例的在電路胞元中的電網短截線之間以不同方式實施水平距離的積體電路的佈局圖。在圖7A中，電路胞元中的電網短截線之間的水平距離與兩個垂直電網軌道之間的水平距離相同。在圖7B中，電路胞元中的電網短截線之間的水平距離小於兩個垂直電網軌道之間的水平距離。

在圖7A中，積體電路700A包括電路胞元710A及電路胞元720A。電路胞元710A位於電源軌條20A與電源軌條20B之間。電路胞元720A位於電源軌條20B與電源軌條20C之間。兩個垂直電網軌道之間的水平距離為8「接觸複晶矽節距（Contacted Poly Pitch，CPP）」。電路胞元中的電網短截線之間的水平距離亦為8 CPP。每一電路胞元中的電網短截線與電網軌道7PG1、電網軌道7PG2或電網軌道7PG3在垂直方向上對準。

在一些實施例中，當積體電路700A包括位於上覆於覆蓋電網短截線的層間介電質之上的金屬層（例如，M2）中的水平電網時，電路胞元710A或電路胞元720A中的一或多個電網短截線藉由穿過覆蓋電網短截線的層間介電質的通孔連接件而連接至水平電網（利用與圖4A中的實施方式相似的實施方式）。在一些實施例中，積體電路700A包括位於上覆於覆蓋電力短截線延伸部的層間介電質之上的金屬層（例如，M3）中的垂直電網，所述電力短截線延伸部位於上覆於電網短截線頂上的層間介電質之上的金屬層（例如，M2）中。電路胞元710A或電路胞元720A中的一或多個電網短截線藉由電力短截線延伸部而連接至垂直電網線（利用與圖5A中的實施方式相似的實施方式）。

在圖7B中，積體電路700B包括電路胞元710B、電路胞元720B、電路胞元730B及電路胞元740B。電路胞元710B位於電源軌條20A與電源軌條20B之間。電路胞元720B位於電源軌條20B與電源軌條20C之間。電路胞元730B位於電源軌條20C與電源軌條20D之間。電路胞元740B位於電源軌條20D與電源軌條20E之間。兩個垂直電網軌道之間的水平距離為8 CPP。電路胞元710B、電路胞元720B、電路胞元730B及電路胞元740B中的每一者中的電網短截線之間的水平距離為6 CPP。電路胞元中的一些電網短截線與電網軌道7PG1、電網軌道7PG2或電網軌道7PG3在垂直方向上對準。電路胞元中的一些電網短截線不與電網軌道7PG1、電網軌道7PG2或電網軌道7PG3在垂直方向上對準。

在一些實施例中，當積體電路700B包括位於上覆於覆蓋電網短截線的層間介電質之上的金屬層（例如，M2）中的水平電網時，電路胞元710B、電路胞元720B、電路胞元730B或電路胞元740B中的一或多個電網短截線藉由穿過覆蓋電網短截線的層間介電質的通孔連接件而連接至水平電網（利用與圖4A中的實施方式相似的實施方式）。在一些實施例中，積體電路700B包括位於上覆於覆蓋局部佈線線的層間介電質之上的金屬層（例如，M3）中的垂直電網，所述局部佈線線位於上覆於電網短截線頂上的層間介電質之上的金屬層（例如，M2）中。電路胞元710A或電路胞元720A中的一或多個電網短截線藉由局部佈線線中的一者而連接至垂直電網線（利用與圖6中的實施方式相似的實施方式）。

圖8A至圖8B是根據一些實施例的在電路胞元中以不同方式實施電網短截線的積體電路的佈局圖。在圖8A中，電路胞元中的每一者是利用電網短截線來實施。在圖8B中，所選擇電路胞元是利用電網短截線來實施，且胞元寬度小於兩個垂直電網軌道之間的水平距離的每一電路胞元並非利用電網短截線來實施。

圖8A中的積體電路800A包括電路胞元810、電路胞元820A、電路胞元830、電路胞元840A及電路胞元850A。圖8B中的積體電路800B包括電路胞元810、電路胞元820B、電路胞元830、電路胞元840B及電路胞元850B。在圖8A至圖8B中，電路胞元中的每一者中的電網短截線與垂直電網軌道8PG1、垂直電網軌道8PG2、垂直電網軌道8PG3及垂直電網軌道8PG4中的一者對準。電路胞元810及電路胞元830中的每一者具有較兩個垂直電網軌道之間的水平距離大的胞元寬度。圖8A中的電路胞元820A、電路胞元840A及電路胞元850A中的每一者具有較兩個垂直電網軌道之間的水平距離小的胞元寬度。圖8B中的電路胞元820B、電路胞元840B及電路胞元850B中的每一者亦具有較兩個垂直電網軌道之間的水平距離小的胞元寬度。

圖8B中的積體電路800B的佈局設計是自圖8A中的積體電路800A的佈局設計修改而來。圖8A中的電路胞元820A、電路胞元840A及電路胞元850A中的每一者對應地被電路胞元820B、電路胞元840B及電路胞元850B中的一者替換。儘管圖8B中的電路胞元820B、電路胞元840B及電路胞元850B具有與圖8A中的電路胞元820A、電路胞元840A及電路胞元850A相同的電路功能，然而圖8B中的電路胞元820B、電路胞元840B及電路胞元850B均並非利用電網短截線來實施。電路胞元820B、電路胞元840B及電路胞元850B中的每一者定位於兩個垂直電網軌道之間。在圖8B中，電路胞元820B位於垂直電網軌道8PG2與垂直電網軌道8PG3之間，電路胞元840B位於垂直電網軌道8PG1與垂直電網軌道8PG2之間，且電路胞元850B位於垂直電網軌道8PG2與垂直電網軌道8PG3之間。

圖9A至圖9B是根據一些實施例的在電網合法化（power grid legalization）過程期間達成的積體電路的佈局圖。圖9A是在電網合法化之前的佈局圖，而圖9B是在電網合法化之後的佈局圖。在圖9A至圖9B中，積體電路900包括電路胞元910、電路胞元920、電路胞元930、電路胞元940及電路胞元950。電路胞元910位於電源軌條20A與電源軌條40A之間。電路胞元920位於電源軌條40A與電源軌條40B之間。電路胞元930位於電源軌條20B與電源軌條40B之間。電路胞元940及電路胞元950中的每一者位於電源軌條40B與電源軌條20C之間。

在圖9A中，虛擬電網短截線被放置於佈局圖中，以在電網合法化過程期間引導電路胞元的定位。圖9A所示佈局圖包括與電源軌條20A相交的虛擬電網短截線9VS2A及虛擬電網短截線9VS4A、與電源軌條20B相交的虛擬電網短截線9VS2B及虛擬電網短截線9VS4B以及與電源軌條20C相交的虛擬電網短截線9VS2C及虛擬電網短截線9VS4C。圖9A所示佈局圖亦包括與電源軌條40A相交的虛擬電網短截線9VS1A、虛擬電網短截線9VS3A及虛擬電網短截線9VS5A以及與電源軌條40B相交的虛擬電網短截線9VS1B、虛擬電網短截線9VS3B及虛擬電網短截線9VS5B。

圖9A中的虛擬電網短截線中的每一者與虛擬電網線9VPG1、虛擬電網線9VPG2、虛擬電網線9VPG3、虛擬電網線9VPG4及虛擬電網線9VPG5中的一者對準。虛擬電網短截線9VS1A及虛擬電網短截線9VS1B與虛擬電網線9VPG1對準。虛擬電網短截線9VS2A、虛擬電網短截線9VS2B及虛擬電網短截線9VS2C與虛擬電網線9VPG2對準。虛擬電網短截線9VS3A及虛擬電網短截線9VS3B與虛擬電網線9VPG3對準。虛擬電網短截線9VS4A、虛擬電網短截線9VS4B及虛擬電網短截線9VS4C與虛擬電網線9VPG4對準。虛擬電網短截線9VS5A及虛擬電網短截線9VS5B與虛擬電網線9VPG5對準。

在佈局過程期間，當給定電路胞元被放置於佈局設計中時，自動放置及佈線（Automatic Place and Route，APR）軟體試圖藉由將給定電路胞元中的電網短截線定位於與虛擬電網短截線相同的位置處或者將給定電路胞元中的每一電網短截線與虛擬電網短截線中的一者之間的水平距離最小化來調整給定電路胞元的位置。

在圖9A中，電路胞元910的電網短截線911被放置於虛擬電網短截線9VS1A的鄰近之處。電路胞元920的電網短截線921、電網短截線922、電網短截線923及電網短截線924被對應地放置於虛擬電網短截線9VS3A、虛擬電網短截線9VS3B、虛擬電網短截線9VS2B及虛擬電網短截線9VS4B的鄰近之處。電路胞元930的電網短截線931被放置於與虛擬電網短截線9VS1B相同的位置處。電路胞元940的電網短截線941被放置於虛擬電網短截線9VS2C的鄰近之處。電路胞元950的電網短截線951、電網短截線952及電網短截線953被對應地放置於與虛擬電網短截線9VS3B、虛擬電網短截線9VS4C及虛擬電網短截線9VS5B中的一者相同的位置處。

在針對電網合法化對圖9A所示佈局設計進行檢查之後，電網短截線中滿足電網合法化要求的每一者被標記為合法電網短截線（legalized power grid stub），而電網短截線中不滿足電網合法化要求的每一者被標記為非法電網短截線（illegal power grid stub）。在基於電網合法化要求而標記圖9A中的電網短截線之後，所得的佈局圖如圖9B中所示。在圖9B中，圖9A中所示的虛擬電網短截線亦被移除。在圖9A所示特定實例中，電網短截線911、電網短截線921至電網短截線924、電網短截線931、電網短截線941及電網短截線951至電網短截線953被標記為合法電網短截線。

在一些實施例中，積體電路900包括與虛擬電網線（例如圖9A中的9VPG1至9VPG5）對準的垂直電網線（例如，位於金屬層M3中），且每一電網短截線藉由局部佈線線（其相似於圖6中的局部佈線線中的一者）而連接至垂直電網線中的一者。在一些實施例中，電網短截線是否滿足電網合法化要求取決於：電網短截線是否足夠靠近對應的虛擬電網短截線，進而使得局部佈線線可用於在與對應虛擬電網短截線相同的位置處藉由通孔連接件而將電網短截線連接至垂直電網線。舉例而言，在圖9A中，若在水平方向上延伸的局部佈線線與電網短截線924和虛擬電網短截線9VS4B二者交疊，則電網短截線滿足電網合法化要求，此乃因局部佈線線可藉由第一通孔連接件而連接至電網短截線924且可在與虛擬電網短截線9VS4B相同的位置處藉由第二通孔連接件而連接至垂直電網線。

圖10是根據一些實施例的在虛擬電網短截線的幫助下創建佈局設計的方法1000的流程圖。圖10中方法1000的操作的繪示順序僅用於例示；方法1000的操作能夠以與圖10中所繪示順序不同的順序來執行。應理解，可在圖10中所繪示方法1000之前、期間及/或之後實行附加操作，且一些其他過程在本文中可能僅被簡要闡述。

在方法1000的操作1010中，產生佈圖規劃（floorplan）。在一些實施例中，佈圖規劃包括電源軌條陣列，且每一電源軌條在第一方向上延伸。在圖5A及圖6中所示實例性實施例中，電源軌條陣列包括電源軌條20A至電源軌條20D及電源軌條40A至電源軌條40C。在操作1010之後，在操作1020中，在佈圖規劃上創建虛擬電網線。在圖9A中所示實例性實施例中，虛擬電網線包括9VPG1至9VPG5。在操作1020中，亦創建虛擬電網短截線並使其與虛擬電網線對準。在圖9A中所示實例性實施例中，創建虛擬電網短截線9VS1A至虛擬電網短截線9VS1B、虛擬電網短截線9VS2A至虛擬電網短截線9VS2C、虛擬電網短截線9VS3A至虛擬電網短截線9VS3B、虛擬電網短截線9VS4A至虛擬電網短截線9VS4C及虛擬電網短截線9VS5A至虛擬電網短截線9VS5B並使其對應地與虛擬電網線9VPG1至虛擬電網線9VPG5對準。在操作1020之後，所述過程繼續進行至操作1030。

在方法1000的操作1030中，將電路胞元放置於佈局圖中。在相對於電源軌條而固定給定電路胞元的垂直位置之後，然後調整給定電路胞元的水平位置。在一些實施例中，在給定電路胞元的水平位置的調整期間，給定電路胞元中的電網短截線與虛擬電網短截線之間的水平距離被最小化。在圖9A所示實例中，電路胞元910的垂直位置由電源軌條20A及電源軌條40A限界，且電路胞元910的水平位置被調整以滿足其他設計考量。在操作1030之後，所述過程繼續進行至操作1040。

在方法1000的操作1040中，對於需要連接至電網線的每一給定電網短截線，針對電網合法化要求對所述給定電網短截線進行檢查。在一些實施例中，用於檢查電網合法化要求的自動放置及佈線（APR）軟體亦關於一或多個電路胞元的位置作出進一步的調整，由此增加滿足電網合法化要求的電網短截線的數目。在圖9A至圖9B中所示實例性實施例中，如由APR軟體在操作1040中確定，電網短截線911、電網短截線921至電網短截線924、電網短截線931、電網短截線941及電網短截線951至電網短截線953中的每一者滿足電網合法化要求。在操作1040之後，所述過程繼續進行至操作1050。

在方法1000的操作1050中，實行時鐘樹綜合（clock tree synthesis），由此使偏斜（skew）及插入延遲（insertion delay）最小化。接下來，在操作1060中，在佈線設計期間，為連接分配佈線資源，且為各別的網（net）指配佈線軌道。在操作1060之後，在操作1070中實行工程變更指令（「（Engineering Change Order，ECO）」），且當一些ECO胞元被修改時，藉由修改一些金屬及/或通孔罩幕來對IC電路的邏輯進行一些改變。在操作1070之後，在操作1080中實行簽出過程（sign-off process）。

圖11A至圖11B是根據一些實施例的積體電路在具有電網短截線及垂直導線的金屬層中的佈局圖。在圖11A中，繪示在電路胞元被放置於積體電路1100的佈局圖中之後的電網短截線及垂直導線。電網短截線及垂直導線是在上覆於覆蓋金屬層M0中的水平導線的層間介電質之上的金屬層中製作。在圖2A至圖2C所示實例性實施例中，積體電路1100中的電晶體覆蓋有層間介電質ILD0，而在X方向上延伸的水平導線是在上覆於層間介電質ILD0之上的金屬層M0中製作。電網短截線及垂直導線是在上覆於覆蓋金屬層M0中的水平導線的層間介電質ILD1之上的金屬層M1中製作。

在圖11A中，在辨識電路胞元的列對準的列邊界RB1至列邊界RB9處示出電路胞元中的電網短截線1101至電網短截線1109。電網短截線1101、電網短截線1102、電網短截線1103、電網短截線1104及電網短截線1105對應地定位於列邊界RB1、列邊界RB3、列邊界RB5、列邊界RB7及列邊界RB9處。電網短截線1106、電網短截線1107、電網短截線1108及電網短截線1109對應地定位於列邊界RB2、列邊界RB4、列邊界RB6及列邊界RB8處。在佈局設計過程期間，更多的APR層級電網短截線被插入至積體電路1100在具有垂直導線的金屬層中的佈局圖中。如圖11B中所示，新插入的電網短截線中的每一者亦定位於列邊界RB1至列邊界RB9中的一者處。

在圖11B中，新插入的電網短截線包括位於列邊界RB1處的電網短截線1112、電網短截線1114及電網短截線1116、位於列邊界RB2處的電網短截線1122、位於列邊界RB3處的電網短截線1132及電網短截線1134、位於列邊界RB4處的電網短截線1142、位於列邊界RB5處的電網短截線1152、位於列邊界RB6處的電網短截線1162、位於列邊界RB8處的電網短截線1182及電網短截線1184以及位於列邊界RB9處的電網短截線1192、電網短截線1194及電網短截線1196至電網短截線1199。新插入的電網短截線中的每一者需要滿足設計規則檢查要求。設計規則中的一者要求在輸入/輸出接腳的每一端部處維持最小空間。舉例而言，在圖11B中，環繞輸入/輸出接腳1150的限制框1150X指定輸入/輸出接腳1150的每一端部處的最小空間。由於列邊界RB7及列邊界RB8中的每一者與限制框1150X相交，因此在列邊界RB7（靠近輸入/輸出接腳1150的由位置1157辨識的端部）處插入電網短截線將無法通過設計規則檢查，且在列邊界RB8（靠近輸入/輸出接腳1150的由位置1158辨識的端部）處插入電網短截線亦將無法通過設計規則檢查。因此，不在位置1157或位置1158處插入電網短截線。

圖12是根據一些實施例的製造積體電路的方法1200的流程圖。圖12中方法1200的操作的繪示順序僅用於例示；方法1200的操作能夠以與圖12中所繪示順序不同的順序來執行。應理解，可在圖12中所繪示方法1200之前、期間及/或之後實行附加操作，且一些其他過程在本文中可能僅被簡要闡述。

在方法1200的操作1210中，製作在X方向上延伸的主動區結構。在圖1A至圖1C及圖2A至圖2C中所示實例性實施例中，在基底30上形成主動區結構82p、主動區結構82n、主動區結構84n及主動區結構84p。主動區結構的實例包括鰭結構、奈米片結構或奈米線結構。接下來，在方法1200的操作1215中，在主動區結構中的每一者中製作第一邊界隔離區及第二邊界隔離區。在圖1A至圖1C及圖2A至圖2C中所示實例性實施例中，在主動區結構82p中製作邊界隔離區101ip及邊界隔離區109ip，且在主動區結構82n中製作邊界隔離區101in及邊界隔離區109in。然後，在方法1200的操作1220中，在主動區結構中在電路胞元的兩個垂直胞元邊界之間製作電晶體。在圖1A至圖1C及圖2A至圖2C中所示實例性實施例中，當在電路胞元100的垂直胞元邊界101與垂直胞元邊界109之間製作與主動區結構（例如，82p、82n）相交的閘極導體及端子導體時會形成電晶體。在操作1220之後，所述過程繼續進行至操作1230。

在方法1200的操作1230中，在第一金屬層中形成第一電源軌條及第二電源軌條。在圖1A至圖1C及圖2A至圖2C中所示實例性實施例中，在金屬層M0中製作在X方向上延伸的電源軌條20A及電源軌條40A，金屬層M0上覆於覆蓋閘極導體及端子導體的層間介電質之上。電源軌條20A及電源軌條40A對應地被配置成向電路胞元100提供電源供應電壓VDD及電源供應電壓VSS。在操作1230之後，所述過程繼續進行至操作1240。

在方法1200的操作1240中，在第二金屬層中製作垂直導線及電網短截線，且將第一電網短截線導電連接至第一電源軌條。在圖1A至圖1C及圖2A至圖2C中所示實例性實施例中，在金屬層M1中製作垂直導線（1m1至1m2、1m3A至1m3B、1m4至1m9、1m10A至1m10B及1m11），金屬層M1上覆於覆蓋電源軌條20A及電源軌條40A的層間介電質ILD1之上。垂直導線（例如，1m3A或1m3B）中的每一者在電路胞元100的垂直胞元邊界101與垂直胞元邊界109之間在Y方向上延伸。亦在金屬層M1中製作電網短截線（1ST3A至1ST3C及1ST10A至1ST10C）。電網短截線1ST3A藉由穿過層間介電質ILD1的第一通孔連接件而連接至電源軌條20A，且電網短截線1ST3B藉由穿過層間介電質ILD1的第二通孔連接件而連接至電源軌條40A。

圖13是根據一些實施例的電子設計自動化（EDA）系統1300的方塊圖。

在一些實施例中，EDA系統1300包括APR系統。根據一些實施例，根據一或多個實施例的設計表示配線佈線佈置方式（wire routing arrangement）的佈局圖的本文中所述方法可例如使用EDA系統1300來實施。

在一些實施例中，EDA系統1300是包括硬體處理器1302及非暫時性電腦可讀取儲存媒體1304的通用計算裝置。除其他形式之外，儲存媒體1304編碼有（即，儲存）電腦程式碼1306（即，可執行指令的集合）。硬體處理器1302對指令1306的執行（至少部分地）表示用於實施根據一或多個實施例的本文中所述方法（在下文中稱為所闡述過程及/或方法）的一部分或全部的EDA工具。

處理器1302藉由匯流排1308而電性耦合至電腦可讀取儲存媒體1304。處理器1302亦藉由匯流排1308而電性耦合至輸入/輸出（input/output，I/O）介面1310。網路介面1312亦藉由匯流排1308而電性連接至處理器1302。網路介面1312連接至網路1314，以使得處理器1302及電腦可讀取儲存媒體1304能夠藉由網路1314而連接至外部元件。處理器1302被配置成執行編碼於電腦可讀取儲存媒體1304中的電腦程式碼1306，以便使系統1300可用於實行所闡述過程及/或方法的一部分或全部。在一或多個實施例中，處理器1302是中央處理單元（central processing unit，CPU）、多處理器（multi-processor）、分佈式處理系統、應用專用積體電路（application specific integrated circuit，ASIC）及/或適合的處理單元。

在一或多個實施例中，電腦可讀取儲存媒體1304是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統（或者設備或裝置）。舉例而言，電腦可讀取儲存媒體1304包括半導體或固態記憶體、磁帶、可移除式電腦磁片（removable computer diskette）、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、剛性磁碟（rigid magnetic disk）及/或光碟（optical disk）。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1304包括光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、可讀/寫光碟（compact disk-read/write，CD-R/W）及/或數位視訊光碟（digital video disc，DVD）。

在一或多個實施例中，儲存媒體1304儲存被配置成使系統1300能夠用於實行所闡述過程及/或方法的一部分或全部的電腦程式碼1306（其中此種執行（至少部分地）表示EDA工具）。在一或多個實施例中，儲存媒體1304亦儲存有助於實行所闡述過程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1304儲存標準胞元的庫1307，所述標準胞元包括如本文中所揭露的此種標準胞元。在一或多個實施例中，儲存媒體1304儲存與本文中所揭露一或多個佈局對應的一或多個佈局圖1309。

EDA系統1300包括I/O介面1310。I/O介面1310耦合至外部電路系統。在一或多個實施例中，I/O介面1310包括用於向處理器1302傳送資訊及命令的鍵盤、小鍵盤（keypad）、滑鼠、軌跡球（trackball）、軌跡墊（trackpad）、觸控螢幕及/或游標方向鍵。

EDA系統1300亦包括耦合至處理器1302的網路介面1312。網路介面1312使得系統1300能夠與連接有一或多個其他電腦系統的網路1314進行通訊。網路介面1312包括：無線網路介面，例如藍芽（BLUETOOTH）、無線保真（wireless fidelity，WIFI）、全球互通微波存取（worldwide interoperability of microwave access，WIMAX）、通用封包無線電服務（general packet radio service，GPRS）或寬頻分碼多工存取（wideband code division multiple access，WCDMA）；或者有線網路介面，例如乙太網路（ETHERNET）、通用串列匯流排（universal serial bus，USB）或者電氣及電子工程師學會（Institute of Electrical and Electronic Engineers，IEEE）-1364。在一或多個實施例中，在二或更多個系統1300中實施所闡述過程及/或方法的一部分或全部。

系統1300被配置成經由I/O介面1310接收資訊。經由I/O介面1310接收的資訊包括用於由處理器1302進行處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。所述資訊經由匯流排1308被傳送至處理器1302。EDA系統1300被配置成經由I/O介面1310接收與使用者介面（user interface，UI）有關的資訊。所述資訊作為使用者介面（UI）1342儲存於電腦可讀取媒體1304中。

在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為用於由處理器執行的獨立軟體應用。在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為軟體應用的插件（plug-in）。在一些實施例中，所闡述過程及/或方法中的至少一者被實施為作為EDA工具的一部分的軟體應用。在一些實施例中，所闡述過程及/或方法的一部分或全部被實施為由EDA系統1300使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司（CADENCE DESIGN SYSTEMS, Inc.）購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生包括標準胞元的佈局圖。

在一些實施例中，所述過程被達成為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可移除式及/或內部/內建式（built-in）儲存器或記憶體單元，例如光碟（例如，DVD）、磁碟（例如，硬碟）、半導體記憶體（例如，ROM、RAM、記憶卡（memory card））及類似單元中的一或多者。

圖14是根據一些實施例的積體電路（IC）製造系統1400及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1400來製作以下中的至少一者：（A）一或多個半導體罩幕；或（B）半導體積體電路的層中的至少一個組件。

在圖14中，IC製造系統1400包括例如設計機構（design house）1420、罩幕機構（mask house）1430及IC製造商/製作商（「製作廠（fab）」）1450等實體，所述實體在與製造IC裝置1460相關的設計、開發及製造循環及/或服務中彼此進行交互。系統1400中的所述實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路（intranet）及網際網路（Internet）。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，設計機構1420、罩幕機構1430及IC製作廠1450中的二或更多者是由單一的較大的公司擁有。在一些實施例中，設計機構1420、罩幕機構1430及IC製作廠1450中的二或更多者同時存在於共用設施中且使用共用資源。

設計機構（或設計團隊）1420產生IC設計佈局圖1422。IC設計佈局圖1422包括為IC裝置1460設計的各種幾何圖案。所述幾何圖案對應於構成所欲製作的IC裝置1460的各種組件的金屬層的、氧化物層的或半導體層的圖案。所述各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1422的一部分包括欲形成於半導體基底（例如，矽晶圓）中的例如主動區、閘電極、源極及汲極、層間內連線的金屬線或通孔、以及結合接墊（bonding pad）的開口等各種IC特徵、以及設置於所述半導體基底上的各種材料層。設計機構1420實施恰當的設計程序以形成IC設計佈局圖1422。設計程序包括邏輯設計、實體設計、或放置及佈線中的一或多者。IC設計佈局圖1422存在於具有所述幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1422可被表達成圖形設計系統II（Graphic Design System II，GDSII）檔案格式或設計框架II（Design Framework II，DFII）檔案格式。

罩幕機構1430包括資料準備（data preparation）1432及罩幕製作（mask fabrication）1444。罩幕機構1430使用IC設計佈局圖1422以根據IC設計佈局圖1422來製造欲用於製作IC裝置1460的所述各種層的一或多個罩幕1445。罩幕機構1430實行罩幕資料準備1432，其中IC設計佈局圖1422被轉譯成代表性資料檔案（「representative data file，RDF」）。罩幕資料準備1432向罩幕製作1444提供RDF。罩幕製作1444包括罩幕寫入器（mask writer）。罩幕寫入器將RDF轉換成基底（例如罩幕（罩版（reticle））1445或半導體晶圓1453）上的影像。設計佈局圖1422藉由罩幕資料準備1432來進行調處以遵從罩幕寫入器的特定特性及/或IC製作廠1450的要求。在圖14中，罩幕資料準備1432與罩幕製作1444被示作單獨的元件。在一些實施例中，罩幕資料準備1432與罩幕製作1444可被籠統地稱作罩幕資料準備。

在一些實施例中，罩幕資料準備1432包括光學近接修正（optical proximity correction，OPC），光學近接修正使用微影增強技術（lithography enhancement technique）來補償影像誤差（image error），例如可能因繞射（diffraction）、干涉、其他製程效應及類似因素引起的影像誤差。OPC對IC設計佈局圖1422進行調整。在一些實施例中，罩幕資料準備1432更包括解析度增強技術（resolution enhancement technique，RET），例如離軸照明（off-axis illumination）、亞解析度輔助特徵（sub-resolution assist feature）、相移罩幕（phase-shifting mask）、其他適合的技術、及類似技術、或其組合。在一些實施例中，亦使用將OPC作為逆向成像問題進行處置的逆向微影技術（inverse lithography technology，ILT）。

在一些實施例中，罩幕資料準備1432包括罩幕規則檢查器（mask rule checker，MRC），所述罩幕規則檢查器以含有某些幾何約束條件及/或連接性約束條件的一組罩幕創建規則（mask creation rule）來檢查已歷經OPC中的各過程的IC設計佈局圖1422，以確保具有足夠的餘裕（margin）來將半導體製造製程中的可變性（variability）考慮在內以及達成類似效果。在一些實施例中，MRC修改IC設計佈局圖1422以補償罩幕製作1444期間的限制，此可解除由OPC實行的修改的一部分以滿足罩幕創建規則。

在一些實施例中，罩幕資料準備1432包括微影製程檢查（lithography process checking，LPC），所述微影製程檢查對將由IC製作廠1450實施的處理進行模擬以製作IC裝置1460。LPC基於IC設計佈局圖1422來模擬此處理以創建模擬製造的裝置（例如，IC裝置1460）。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC慮及各種因數，例如空中影像對比（aerial image contrast）、焦點深度（depth of focus，DOF）、罩幕誤差增強因數（mask error enhancement factor，MEEF）、其他適合的因數、及類似因數、或其組合。在一些實施例中，在已藉由LPC而創建出模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行OPC及/或MRC以進一步完善IC設計佈局圖1422。

應理解，為清晰起見，已對罩幕資料準備1432的以上說明進行了簡化。在一些實施例中，資料準備1432包括例如邏輯運算（logic operation，LOP）等附加特徵以根據製造規則來修改IC設計佈局圖1422。另外，在資料準備1432期間施加至IC設計佈局圖1422的製程可以各種不同的次序執行。

在罩幕資料準備1432之後及在罩幕製作1444期間，基於經修改IC設計佈局圖1422來製作罩幕1445或由罩幕1445形成的群組。在一些實施例中，罩幕製作1444包括基於IC設計佈局圖1422來實行一或多次微影曝光（lithographic exposure）。在一些實施例中，使用電子束（electron-beam，e-beam）或多重電子束機制、基於經修改IC設計佈局圖1422來在罩幕（光罩或罩版）1445上形成圖案。罩幕1445可以各種技術形成。在一些實施例中，罩幕1445是使用二元技術（binary technology）來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層（例如，光阻）曝光的輻射束（例如，紫外光（ultraviolet，UV）束）被不透明區阻擋且透射過透明區。在一個實例中，罩幕1445的二元罩幕版本（binary mask version）包括透明基底（例如，熔融石英（fused quartz））及塗佈於二元罩幕（binary mask）的不透明區中的不透明材料（例如，鉻）。在另一實例中，罩幕1445是使用相移技術來形成。在罩幕1445的相移罩幕（phase shift mask，PSM）版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有恰當的相差（phase difference）以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕（attenuated PSM）或交替式相移罩幕（alternating PSM）。藉由罩幕製作1444而產生的一或多個罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓1453中形成各種經摻雜區的離子植入製程中、在半導體晶圓1453中形成各種蝕刻區的蝕刻製程中、及/或其他適合的製程中。

IC製作廠1450為包括用於製作各種不同IC產品的一或多個製造設施的IC製作企業。在一些實施例中，IC製作廠1450為半導體代工廠。舉例而言，可存在一種用於多個IC產品的前端製作（製程前端（front-end-of-line，FEOL）製作）的製造設施，同時第二種製造設施可提供用於IC產品的內連及封裝的後端製作（製程後端（back-end-of-line，BEOL）製作），且第三種製造設施可為代工廠企業提供其他服務。

IC製作廠1450包括製作工具1452，製作工具1452被配置成在半導體晶圓1453上執行各種製造操作，進而使得根據罩幕（例如，罩幕1445）來製作IC裝置1460。在各種實施例中，製作工具1452包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室（例如，CVD腔室或低壓化學氣相沈積（low pressure CVD，LPCVD）爐）、化學機械研磨（chemical mechanical polishing，CMP）系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一或多個適合的製造製程的其他製造裝備。

IC製作廠1450使用由罩幕機構1430製作的罩幕1445來製作IC裝置1460。因此，IC製作廠1450至少間接地使用IC設計佈局圖1422來製作IC裝置1460。在一些實施例中，半導體晶圓1453由IC製作廠1450使用罩幕1445而製作，以形成IC裝置1460。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1422來實行一或多次微影曝光。半導體晶圓1453包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓1453更包括（在後續製造步驟處形成的）各種經摻雜區、介電特徵、多層級內連線（multilevel interconnect）及類似元件中的一或多者。

本揭露的一個態樣是有關於一種積體電路。所述積體電路包括：第一類型主動區結構及第二類型主動區結構，在第一方向上延伸；第一邊界隔離區，位於第一類型主動區結構及第二類型主動區結構中的每一者中；以及第二邊界隔離區，位於第一類型主動區結構及第二類型主動區結構中的每一者中。第一類型主動區結構中的第一邊界隔離區及第二類型主動區結構中的第一邊界隔離區標示第一垂直胞元邊界，所述第一垂直胞元邊界與第一類型主動區結構中的第一邊界隔離區及第二類型主動區結構中的第一邊界隔離區中的每一者相交且沿與第一方向垂直的第二方向延伸。第一類型主動區結構中的第二邊界隔離區及第二類型主動區結構中的第二邊界隔離區標示第二垂直胞元邊界，所述第二垂直胞元邊界與第一類型主動區結構中的第二邊界隔離區及第二類型主動區結構中的第二邊界隔離區中的每一者相交且沿第二方向延伸。所述積體電路更包括：第一電源軌條及第二電源軌條，在第一方向上延伸；第一電網短截線，藉由第一通孔連接件而連接至第一電源軌條；以及第一垂直導線，在電路胞元中在第一垂直胞元邊界與第二垂直胞元邊界之間在第二方向上延伸。第一垂直導線與第一電網短截線位於同一金屬層中且沿第二方向彼此對準。

本揭露的另一態樣亦是有關於一種積體電路。所述積體電路包括位於第一金屬層中的第一電源軌條及第二電源軌條。第一電源軌條及第二電源軌條中的每一者在第一方向上延伸，所述第一方向垂直於第二方向。所述積體電路亦包括：第一類型主動區結構及第二類型主動區結構，在第一方向上延伸；第一邊界隔離區，位於第一類型主動區結構及第二類型主動區結構中的每一者中；以及第二邊界隔離區，位於第一類型主動區結構及第二類型主動區結構中的每一者中。第一類型主動區結構中的第一邊界隔離區及第二類型主動區結構中的第一邊界隔離區標示第一垂直胞元邊界，所述第一垂直胞元邊界與第一類型主動區結構中的第一邊界隔離區及第二類型主動區結構中的第一邊界隔離區中的每一者相交且沿第二方向延伸。第一類型主動區結構中的第二邊界隔離區及第二類型主動區結構中的第二邊界隔離區標示第二垂直胞元邊界，所述第二垂直胞元邊界與第一類型主動區結構中的第二邊界隔離區及第二類型主動區結構中的第二邊界隔離區中的每一者相交且沿第二方向延伸。所述積體電路更包括位於第二金屬層中的第一垂直導線及第二垂直導線。第一垂直導線及第二垂直導線在電路胞元的第一垂直胞元邊界與第二垂直胞元邊界之間在第二方向上延伸。所述積體電路更包括第一電網短截線，所述第一電網短截線位於第二金屬層中且藉由第一通孔連接件而連接至第一電源軌條。第一電網短截線沿第二方向與第一垂直導線對準。

本揭露的另一態樣是有關於一種製作積體電路的方法。所述方法包括：製作在第一方向上延伸的主動區結構；在主動區結構中製作第一邊界隔離區及第二邊界隔離區；以及在主動區結構中在第一邊界隔離區與第二邊界隔離區之間製作電晶體。所述方法亦包括在第一金屬層中形成第一電源軌條及第二電源軌條。第一電源軌條及第二電源軌條中的每一者在第一方向上延伸。所述方法更包括在第二金屬層中製作垂直導線及電網短截線。垂直導線中的每一者在與第一方向垂直的第二方向上延伸。第一電網短截線藉由第一通孔連接件而連接至第一電源軌條。第一垂直導線沿第二方向與第一電網短截線對準且在第一邊界隔離區與第二邊界隔離區之間跨越主動區結構。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及更改。

1g1A、1g1B、1g2ABn、1g2Ap～1g2Bp、1g3A、1g3B、1g10A、1g10B:閘極導體 1m1、1m2、1m3A、1m3B、1m4、1m5、1m6、1m7、1m8、1m9、1m10A、1m10B、1m11:垂直導線 1ST3A、1ST3B、1ST3C、1ST10A、1ST10B、1ST10C、611、612、621、622、631、632、661、662、663、664、911、921、922、924、931、941、951、952、953、1101、1102、1103、1104、1105、1106、1107、1108、1109、1112、1114、1116、1122、1132、1134、1142、1152、1162、1182、1184、1192、1194、1196、1197、1198、1199:電網短截線 1STRIP3:電網條帶 1t1A、1t1B、1t2An～1t2Ap、1t2B、1t3A、1t3Bn～1t3Bp、1t4A、1t4B、1t11A、1t11B:端子導體 4PG1、4PG2、4PG3、4PG4、6PG1、6PG2、6PG3、6PG4、8PG1、8PG2、8PG3、8PG4:垂直電網軌道 4S12、4S14、4S16、4S27、4S34、4S36、4S41、4S43、4S45、4S47、6S12、6S34:APR層級電網短截線 4V3A、4V3C、4V10B、5V79A、5V79C:通孔連接件 5H12、5H14、5H16、5H21、5H23、5H25、5H27、5H32、5H34、5H36、5H41、5H43、5H45、5H47、5H81、5H83:電力短截線延伸部 6S16、6S17、6S46:APR層級電網短截線/電網短截線 7PG1、7PG2、7PG3:電網軌道 9VPG1、9VPG2、9VPG3、9VPG4、9VPG5:虛擬電網線 9VS1A、9VS1B、9VS2A、9VS2B、9VS2C、9VS3A、9VS3B、9VS4A、9VS4B、9VS4C、9VS5A、9VS5B:虛擬電網短截線 20A、20B、20C、20D:第一組電源軌條 20E:電源軌條 30:基底 40A、40B、40C:第二組電源軌條/電源軌條 82n、82p、84n、84p:主動區結構 100、410、420、430、440、450、460、610、620、630、640、650、660、710A、710B、720A、720B、730B、740B、810、820A、820B、830、840A、840B、850A、850B、910、920、930、940、950:電路胞元 101、109、vL1、vL2、vL3、vL4、vL5、vL6、vR1、vR2、vR3、vR4、vR5、vR6:垂直胞元邊界 101g、109g:虛設閘極導體 101in、101ip、109in、109ip:邊界隔離區 102、104:水平胞元邊界 122A1、122A2、122B1、122B2、124A1、124A2、124A3、124B、126A、126B1、126B2:水平導線 400、500、600、700A、700B、800A、800B、900、1100:積體電路 411、412、421、431、432、461:電網短截線/胞元層級電網短截線 481、482、483、484、485、486、487:水平電網線 571、572、573、574、579、672、673:垂直電網線 681A、682A、682B、683A、684A、685A、686A、687A:局部佈線線 1000、1200:方法 1010、1020、1030、1040、1050、1060、1070、1080、1210、1215、1220、1230、1240:操作 1150:輸入/輸出接腳 1150X:限制框 1157、1158:位置 1300:電子設計自動化（EDA）系統/系統 1302:硬體處理器/處理器 1304:非暫時性電腦可讀取儲存媒體/電腦可讀取儲存媒體/電腦可讀取媒體/儲存媒體 1306:電腦程式碼/指令 1307:庫 1308:匯流排 1309:佈局圖 1310:輸入/輸出（I/O）介面 1312:網路介面 1314:網路 1342:使用者介面（UI） 1400:積體電路（IC）製造系統/製造系統/系統 1420:設計機構/設計團隊 1422:IC設計佈局圖/設計佈局圖 1430:罩幕機構 1432:罩幕資料準備/資料準備 1444:罩幕製作 1445:基底/罩幕/光罩或罩版 1450:IC製造商/製作商/IC製作廠 1452:製作工具 1453:半導體晶圓 1460:IC裝置 A-A’、B-B’、P-P’、Q-Q’:切割平面 ILD0、ILD1:層間介電質 M2、M3:通孔 RB1、RB2、RB3、RB4、RB5、RB6、RB7、RB8、RB9:列邊界 TR1、TR2、TR3、TR4、TR5、TR6、TR7、TR8、TR9、RT10、TR11:垂直佈線軌道 VDD:第一電源供應電壓/電源供應電壓/電壓 VSS:第二電源供應電壓/電源供應電壓/電壓 X、Y:方向

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1C是根據一些實施例的電路胞元的佈局圖。 圖2A至圖2C是根據一些實施例的圖1A至圖1C中的電路胞元的剖視圖。 圖3A是根據一些實施例的電路胞元的佈局圖。 圖3B是根據一些實施例的圖3A中的電路胞元的剖視圖。 圖4A是根據一些實施例的積體電路的佈局圖。 圖4B是根據一些實施例的具有水平電網線的積體電路的佈局圖。 圖4C是根據一些實施例的圖4B中的積體電路的剖視圖。 圖5A是根據一些實施例的具有垂直電網線及電力短截線延伸部的積體電路的佈局圖。 圖5B是根據一些實施例的具有垂直電網線及電力短截線延伸部的積體電路的佈局圖。 圖5C是根據一些實施例的圖5B中的積體電路的剖視圖。 圖6是根據一些實施例的具有垂直電網線及局部佈線線的積體電路的佈局圖。 圖7A至圖7B是根據一些實施例的在電網短截線之間實施有不同水平距離的積體電路的佈局圖。 圖8A至圖8B是根據一些實施例的以不同方式實施電網短截線的積體電路的佈局圖。 圖9A至圖9B是根據一些實施例的在電網合法化過程期間達成的積體電路的佈局圖。 圖10是根據一些實施例的在虛擬電網短截線的幫助下創建佈局設計的方法的流程圖。 圖11A至圖11B是根據一些實施例的積體電路在具有電網短截線及垂直導線的金屬層中的佈局圖。 圖12是根據一些實施例的製造積體電路的方法的流程圖。 圖13是根據一些實施例的電子設計自動化（EDA）系統的方塊圖。 圖14是根據一些實施例的積體電路（IC）製造系統以及與其相關聯的IC製造流程的方塊圖。

1m1、1m2、1m3A、1m3B、1m4、1m5、1m6、1m7、1m8、1m9、1m10A、1m10B、1m11:垂直導線

1ST3A、1ST3B、1ST3C、1ST10A、1ST10B、1ST10C:電網短截線

20A、20B:第一組電源軌條

40A:第二組電源軌條/電源軌條

100:電路胞元

101、109:垂直胞元邊界

102、104:水平胞元邊界

A-A’:切割平面

TR1、TR2、TR3、TR4、TR5、TR6、TR7、TR8、TR9、RT10、TR11:垂直佈線軌道

VDD:第一電源供應電壓/電源供應電壓/電壓

VSS:第二電源供應電壓/電源供應電壓/電壓

X、Y:方向

Claims (20)

1. 一種積體電路，包括： 第一類型主動區結構及第二類型主動區結構，在第一方向上延伸； 第一邊界隔離區，位於所述第一類型主動區結構及所述第二類型主動區結構中的每一者中； 第二邊界隔離區，位於所述第一類型主動區結構及所述第二類型主動區結構中的每一者中； 其中所述第一類型主動區結構中的所述第一邊界隔離區及所述第二類型主動區結構中的所述第一邊界隔離區標示第一垂直胞元邊界，所述第一垂直胞元邊界與所述第一類型主動區結構中的所述第一邊界隔離區及所述第二類型主動區結構中的所述第一邊界隔離區中的每一者相交且沿與所述第一方向垂直的第二方向延伸； 其中所述第一類型主動區結構中的所述第二邊界隔離區及所述第二類型主動區結構中的所述第二邊界隔離區標示第二垂直胞元邊界，所述第二垂直胞元邊界與所述第一類型主動區結構中的所述第二邊界隔離區及所述第二類型主動區結構中的所述第二邊界隔離區中的每一者相交且沿所述第二方向延伸； 第一電源軌條及第二電源軌條，在所述第一方向上延伸； 第一電網短截線，藉由第一通孔連接件而連接至所述第一電源軌條；以及 第一垂直導線，在電路胞元中在所述第一垂直胞元邊界與所述第二垂直胞元邊界之間在所述第二方向上延伸，其中所述第一垂直導線與所述第一電網短截線位於同一金屬層中且沿所述第二方向彼此對準。
2. 如請求項1所述的積體電路，更包括： 第二電網短截線，藉由第二通孔連接件而連接至所述第二電源軌條，其中所述第二電網短截線沿所述第二方向與所述第一垂直導線對準且位於包含所述第一垂直導線及所述第一電網短截線的所述同一金屬層中。
3. 如請求項2所述的積體電路，更包括： 第三電源軌條，在所述第一方向上延伸；以及 第三電網短截線，藉由第三通孔連接件而連接至所述第三電源軌條，其中所述第三電網短截線沿所述第二方向與所述第一垂直導線對準且位於包含所述第一垂直導線及所述第一電網短截線的所述同一金屬層中。
4. 如請求項1所述的積體電路，更包括： 第二電網短截線，藉由第二通孔連接件而連接至所述第二電源軌條；以及 第二垂直導線，在所述電路胞元中在所述第一垂直胞元邊界與所述第二垂直胞元邊界之間在所述第二方向上延伸，其中所述第二垂直導線與所述第二電網短截線沿所述第二方向彼此對準且位於包含所述第一電網短截線的所述同一金屬層中。
5. 如請求項1所述的積體電路，更包括： 電網條帶，連接至所述第二電源軌條，其中所述電網條帶在所述電路胞元中在所述第一垂直胞元邊界與所述第二垂直胞元邊界之間在所述第二方向上延伸，且其中所述電網條帶位於包含所述第一電網短截線的所述同一金屬層中。
6. 如請求項1所述的積體電路，更包括： 多個水平導線，在所述第一電源軌條與所述第二電源軌條之間在所述第一方向上延伸，其中所述水平導線與所述第一電源軌條及所述第二電源軌條位於相同的金屬層中。
7. 一種積體電路，包括： 第一電源軌條及第二電源軌條，位於第一金屬層中，其中所述第一電源軌條及所述第二電源軌條中的每一者在第一方向上延伸，所述第一方向垂直於第二方向； 第一類型主動區結構及第二類型主動區結構，在所述第一方向上延伸； 第一邊界隔離區，位於所述第一類型主動區結構及所述第二類型主動區結構中的每一者中； 第二邊界隔離區，位於所述第一類型主動區結構及所述第二類型主動區結構中的每一者中； 其中所述第一類型主動區結構中的所述第一邊界隔離區及所述第二類型主動區結構中的所述第一邊界隔離區標示第一垂直胞元邊界，所述第一垂直胞元邊界與所述第一類型主動區結構中的所述第一邊界隔離區及所述第二類型主動區結構中的所述第一邊界隔離區中的每一者相交且沿所述第二方向延伸； 其中所述第一類型主動區結構中的所述第二邊界隔離區及所述第二類型主動區結構中的所述第二邊界隔離區標示第二垂直胞元邊界，所述第二垂直胞元邊界與所述第一類型主動區結構中的所述第二邊界隔離區及所述第二類型主動區結構中的所述第二邊界隔離區中的每一者相交且沿所述第二方向延伸； 第一垂直導線及第二垂直導線，位於第二金屬層中，其中所述第一垂直導線及所述第二垂直導線在電路胞元的所述第一垂直胞元邊界與所述第二垂直胞元邊界之間在所述第二方向上延伸；以及 第一電網短截線，位於所述第二金屬層中且藉由第一通孔連接件而連接至所述第一電源軌條，其中所述第一電網短截線沿所述第二方向與所述第一垂直導線對準。
8. 如請求項7所述的積體電路，更包括： 第二電網短截線，位於所述第二金屬層中且藉由第二通孔連接件而連接至所述第二電源軌條，其中所述第二電網短截線沿所述第二方向與所述第一垂直導線對準。
9. 如請求項7所述的積體電路，更包括： 第二電網短截線，位於所述第二金屬層中且藉由第二通孔連接件而連接至所述第二電源軌條，其中所述第二電網短截線沿所述第二方向與所述第二垂直導線對準。
10. 如請求項7所述的積體電路，更包括： 第一水平電網線，在藉由第一層間介電層而自所述第二金屬層分離的第三金屬層中在所述第一方向上延伸，其中所述第一水平電網線藉由穿過所述第一層間介電層的通孔連接件而導電連接至所述第一電網短截線。
11. 如請求項10所述的積體電路，更包括： 第二電網短截線，位於所述第二金屬層中且藉由第二通孔連接件而連接至所述第二電源軌條；以及 第二水平電網線，在所述第三金屬層中在所述第一方向上延伸，其中所述第二水平電網線導電連接至所述第二電網短截線。
12. 如請求項7所述的積體電路，更包括： 第一電力短截線延伸部，位於藉由第一層間介電層而自所述第二金屬層分離的第三金屬層中，其中所述第一電力短截線延伸部在第一位置處導電連接至所述第一電網短截線；以及 第一垂直電網線，在藉由第二層間介電層而自所述第三金屬層分離的第四金屬層中在所述第二方向上延伸，其中所述第一垂直電網線在所述第一位置處導電連接至所述第一電力短截線延伸部。
13. 如請求項12所述的積體電路，更包括： 第二電網短截線，位於所述第二金屬層中且藉由第二通孔連接件而連接至所述第二電源軌條； 第二電力短截線延伸部，位於所述第三金屬層中，其中所述第二電力短截線延伸部在第二位置處導電連接至所述第二電網短截線；以及 第二垂直電網線，在所述第四金屬層中在所述第二方向上延伸，其中所述第二垂直電網線在所述第二位置處導電連接至所述第二電力短截線延伸部。
14. 如請求項7所述的積體電路，更包括： 第一局部佈線線，在藉由第一層間介電層而自所述第二金屬層分離的第三金屬層中在所述第一方向上延伸，其中所述第一局部佈線線在第一位置處藉由通孔連接件而導電連接至所述第一電網短截線；以及 第一垂直電網線，在藉由第二層間介電層而自所述第三金屬層分離的第四金屬層中在所述第二方向上延伸，其中所述第一垂直電網線在相對於所述第一位置沿所述第一方向偏移的第二位置處藉由通孔連接件而導電連接至所述第一局部佈線線。
15. 如請求項7所述的積體電路，更包括： 多個水平導線，位於所述第一金屬層中，其中所述水平導線位於所述第一電源軌條與所述第二電源軌條之間且在所述第一方向上延伸。
16. 一種製作積體電路的方法，包括： 製作在第一方向上延伸的主動區結構； 在所述主動區結構中製作第一邊界隔離區及第二邊界隔離區； 在所述主動區結構中在所述第一邊界隔離區與所述第二邊界隔離區之間製作電晶體； 在第一金屬層中形成第一電源軌條及第二電源軌條，其中所述第一電源軌條及所述第二電源軌條中的每一者在所述第一方向上延伸；以及 在第二金屬層中製作垂直導線及電網短截線，其中所述垂直導線中的每一者在與所述第一方向垂直的第二方向上延伸，其中第一電網短截線藉由第一通孔連接件而連接至所述第一電源軌條，且其中第一垂直導線沿所述第二方向與所述第一電網短截線對準且在所述第一邊界隔離區與所述第二邊界隔離區之間跨越所述主動區結構。
17. 如請求項16所述的方法，其中製作所述垂直導線及所述電網短截線包括： 製作藉由第二通孔連接件而連接至所述第二電源軌條的第二電網短截線。
18. 如請求項17所述的方法，其中所述第二電網短截線沿所述第二方向與所述第一垂直導線對準。
19. 如請求項17所述的方法，其中所述第二電網短截線沿所述第二方向與第二垂直導線對準。
20. 如請求項16所述的方法，其中製作所述垂直導線及所述電網短截線包括： 在第一金屬層中形成在所述第一方向上延伸的第三電源軌條；以及 製作第二電網短截線及第三電網短截線，其中所述第二電網短截線藉由第二通孔連接件而連接至所述第二電源軌條，且所述第三電網短截線藉由第三通孔連接件而連接至所述第三電源軌條，且所述第二電網短截線及所述第三電網短截線中的每一者沿所述第二方向與所述第一垂直導線對準。