KR102011932B1 - 전력 그리드 구조체 및 그 형성 방법 - Google Patents

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Abstract

집적 회로(IC) 구조체는 전력 레일 방향으로 배향되는 전력 레일 및 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되는, 전력 레일 위의 제1 금속 세그먼트를 포함한다. 전력 레일과 제1 금속 세그먼트 사이에 배치되는 제1 비아는 제1 금속 세그먼트가 전력 레일과 중첩하는 위치에서 배치된다. 제2 금속 세그먼트는 제1 금속 세그먼트 위에 배치되고, 전력 레일과 중첩하며, 전력 레일 방향으로 배향된다. 제2 비아는, 제1 금속 세그먼트와 제2 금속 세그먼트 사이에서 제1 비아 위에 배치되고, 전력 스트랩은 제2 금속 세그먼트 위에 배치된다. 전력 스트랩은 전력 레일에 전기적으로 연결되고, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 최소 폭을 가지며, 전력 스트랩은 최소 폭보다 더 큰 폭을 갖는다.

Description

전력 그리드 구조체 및 그 형성 방법{POWER GRID STRUCTURES AND METHOD OF FORMING SAME}
많은 집적 회로(integrated circuit; IC)에서, 기판에 형성되는 기능 회로 엘리먼트(functional circuit element)에 전력을 분배하기 위해 전력 레일(power rail)이 사용된다. 전력은 종종, 전력 레일의 레벨 위의 레벨에서 전력 레일과 전력 스트랩 사이의 금속 층을 사용하여 전력 레일로 전달된다.
이러한 금속층을 포함하는 IC 구조체의 저항은 전력 전달, 발열 및 일렉트로마이그레이션(electromigration; EM)에 대한 민감도에 영향을 줄 수 있다. 금속층의 라우팅은 기능 회로 엘리먼트에 대한 추가적인 전기 연결의 라우팅에도 또한 영향을 줄 수 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a, 도 1b, 및 도 1c는, 몇몇 실시형태에 따른, IC 구조체의 다이어그램이다.
도 2a, 도 2b, 및 도 2c는, 몇몇 실시형태에 따른, IC 구조체의 다이어그램이다.
도 3a, 도 3b, 및 도 3c는, 몇몇 실시형태에 따른, IC 구조체의 다이어그램이다.
도 4a 및 도 4b는, 몇몇 실시형태에 따른, IC 구조체의 다이어그램이다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, IC 구조체의 다이어그램이다.
도 6은, 몇몇 실시형태에 따른, IC 구조체를 형성하는 방법의 플로우차트이다.
도 7은, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 블록도이다.
도 8a는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체의 레이아웃 다이어그램이다.
도 8b는, 본 개시의 적어도 하나의 실시형태에 따른, 도 8a의 레이아웃에 관련이 있는 IC 구조체의 도전성 라인 구조체의 단면도이다.
도 9a는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체의 레이아웃 다이어그램이다.
도 9b는, 본 개시의 적어도 하나의 실시형태에 따른, 도 9a의 레이아웃에 관련이 있는 IC 구조체의 도전성 라인 구조체의 단면도이다.
도 10a는, 몇몇 실시형태에 따른, IC 구조체의 레이아웃을 생성하는 방법의 플로우차트이다.
도 10b는, 본 개시의 적어도 하나의 실시형태에 따른, 레이아웃에서 IC 구조체의 적어도 하나의 필러(pillar)를 시프팅하는 방법의 하이 레벨 프로세스 플로우이다.
도 11은, 본 개시의 적어도 하나의 실시형태에 따른, 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 12는, 본 개시의 적어도 하나의 실시형태에 따른, 집적 회로(integrated circuit; IC) 제조 시스템, 및 그와 관련되는 IC 제조 플로우의 블록도이다.
도 13a 및 도 13b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 시프트된 필러의 일부분의 레이아웃 다이어그램이다.
도 14a 및 도 14b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 두 개의 시프트된 필러의 일부분의 레이아웃 다이어그램이다.
도 15는, 본 개시의 적어도 하나의 실시형태에 따른, 레이아웃에서 IC 구조체의 적어도 하나의 필러를 시프팅하는 다른 방법의 하이 레벨 프로세스 플로우이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트, 값, 동작, 재료, 배열, 등등의 특정 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열, 등등도 고려된다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방향 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
IC 구조체는 전력 레일 및 전력 레일 위의 제1 금속 세그먼트를 포함한다. 제1 금속 세그먼트는 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되고, 제1 비아는 제1 금속 세그먼트가 전력 레일과 중첩하는 위치에서 전력 레일과 제1 금속 세그먼트 사이에 배치된다. 제2 금속 세그먼트는 제1 금속 세그먼트 위에 배치되고, 전력 레일과 중첩하며, 전력 레일 방향으로 배향된다. 제2 비아는 제1 금속 세그먼트와 제2 금속 세그먼트 사이에서 제1 비아 위에 배치된다. 전력 스트랩은 제2 금속 세그먼트 위에 배치되고 제1 및 제2 금속 세그먼트와 제1 및 제2 비아에 의해 전력 레일에 전기적으로 연결된다. 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 최소 폭을 가지며, 전력 스트랩은 최소 폭보다 더 큰 폭을 갖는다. 몇몇 실시형태에서, 제2 전력 스트랩은 제2 전력 레일에 전기적으로 연결된다.
도 1a, 도 1b, 및 도 1c는, 몇몇 실시형태에 따른, IC 구조체(100)의 다이어그램이다. 도 1a는 IC 구조체(100)의 하부 부분의 평면도에 기초한 다이어그램이고, 도 1b는 IC 구조체(100)의 상부 부분의 평면도에 기초한 다이어그램이고, 그리고 도 1c는 평면 A-A'에 의해 교차되는 IC 구조체(100)의 단면도에 기초한 다이어그램이다.
도 1a에서 도시되는 바와 같이, IC 구조체(100)는 전력 레일(100A 및 100B), 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H) 및 제2 금속 세그먼트(120A, 120B, 120C, 및 120D)를 포함한다. 제1 방향(X) 및 제1 방향(X)에 수직인 제2 방향(Y)이 도 1a에서 나타나 있다. 도 1b에서 도시되는 바와 같이, IC 구조체(100)는 또한 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)를 포함한다. 간략화를 위해, 도 1b에서는 제1 금속 세그먼트(110A-110H)가 생략되어 있다.
도 1c에서 (부분적으로) 도시되는 바와 같이, 전력 레일(100A 및 100B)은 전력 레일 레벨(100L)에서 배치되고, 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)는 전력 레일 레벨(100L) 위의 제1 금속 레벨(110L)에서 배치되고, 제2 금속 세그먼트(120A, 120B, 120C, 및 120D)는 제1 금속 레벨(110L) 위의 제2 금속 레벨(120L)에서 배치되고, 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)는 제2 금속 레벨(120L) 위의 제3 금속 레벨(130L)에서 배치된다.
몇몇 실시형태에서, 제1 금속 레벨(110L)은 전력 레일 레벨(100L) 바로 위에 있다. 몇몇 실시형태에서, 하나 이상의 금속 레벨(도시되지 않음)은 전력 레일 레벨(100L)로부터 제1 금속 레벨(110L)을 분리하고 제1 금속 레벨(110L)은 전력 레일 레벨(100L) 바로 위에 있지 않다.
몇몇 실시형태에서, 제2 금속 레벨(120L)은 제1 금속 레벨(110L) 바로 위에 있다. 몇몇 실시형태에서, 하나 이상의 금속 레벨(도시되지 않음)은 제1 금속 레벨(110L)로부터 제2 금속 레벨(120L)을 분리하고, 제2 금속 레벨(120L)은 제1 금속 레벨(110L) 바로 위에 있지 않다.
몇몇 실시형태에서, 제3 금속 레벨(130L)은 제2 금속 레벨(120L) 바로 위에 있다. 몇몇 실시형태에서, 하나 이상의 금속 레벨(도시되지 않음)은 제2 금속 레벨(120L)로부터 제3 금속 레벨(130L)을 분리하고, 제3 금속 레벨(130L)은 제2 금속 레벨(120L) 바로 위에 있지 않다.
몇몇 실시형태에서, 전력 레일 레벨(100L)은 IC 프로세스의 금속 0 층(metal zero layer)이고, 제1 금속 레벨(110L)은 IC 프로세스의 금속 1 층(metal one layer)이고, 제2 금속 레벨(120L)은 IC 프로세스의 금속 2 층(metal two layer)이고, 제3 금속 레벨 130L은 IC 프로세스의 금속 3 층(metal three layer)이다.
전력 레일(100A 및 100B), 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H), 제2 금속 세그먼트(120A, 120B, 120C, 및 120D), 및 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)의 각각은, 금속, 금속 복합재, 또는 물리적 증착(physical vapor deposition) 프로세스, 화학적 증착(chemical vapor deposition) 프로세스, 도금 프로세스, 또는 다른 적절한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 다른 적절한 재료와 같은 도전성 재료를 포함한다.
전력 레일(100A 및 100B)은 전력 레일 레벨(100L)에서 평행하게 배치되고 제1 방향(X)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제1 방향(X)은 또한 전력 레일 방향으로 설명된다. 몇몇 실시형태에서, IC 구조체(100)는 전력 레일(100A 또는 100B) 중 하나만을 포함한다.
몇몇 실시형태에서, 전력 레일(100A 및 100B)은 전력 레일 레벨(100L)에 및/또는 전력 레일 레벨(100L) 아래에 배치되는 하나 이상의 기능 회로 엘리먼트(도시되지 않음)의 VDD 및 VSS에 대한 외향(outbound) 전력 레일로서 구성된다. 몇몇 실시형태에서, 하나 이상의 기능 회로 엘리먼트는 전력 레일(100A 및 100B) 사이에 배치되는 셀(도시되지 않음)로서 구성된다. 하나 이상의 기능 회로 엘리먼트는, 트랜지스터, 다이오드, 저항기, 인덕터, 커패시터, 또는 다른 적절한 디바이스, 또는 기판에 형성되는 하나 이상의 이러한 디바이스의 조합을 포함한다.
제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)는 제1 금속 레벨(110L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제2 방향(Y)은 또한 제1 금속 레벨 방향으로서 설명된다.
제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)의 각각은 전력 레일(100A) 및 전력 레일(100B) 둘 다와 중첩하며 금속 스트랩으로서 또한 설명된다. 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)는 또한 복수의 제1 금속 세그먼트 또는 복수의 금속 스트랩으로서 설명된다. 몇몇 실시형태에서, 제1 금속 레벨(110L)은 금속 스트랩 레벨에 대응한다. 몇몇 실시형태에서, 제2 방향(Y)은 금속 스트랩 방향에 대응한다.
도 1a, 도 1b, 및 도 1c에서 도시되는 실시형태에서, 복수의 제1 금속 세그먼트는 여덟 개의 제1 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G) 이외의 제1 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 제1 금속 레벨(110L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 IC 프로세스의 금속 1 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 프로세스 변동으로 인해, 미리 결정된 최소 폭에 대응하는 폭은 미리 결정된 최소 폭에 대한 공차 범위 내의 값을 갖는다.
제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)는 트랙(112A, 112B, 112C, 112D, 112E, 112F, 112G, 및 112H)을 따라 각각 배치된다. 제1 금속 세그먼트(110A 및 110B)는 트랙(112A 및 112B) 사이의 거리로서 정의되는 피치(114)를 갖는 한 쌍의 제1 금속 세그먼트이다. 마찬가지로, 제1 금속 세그먼트(110C 및 110D, 110E 및 110F, 및 110G 및 110H)는 피치(114)(라벨링되지 않음)를 갖는 한 쌍의 제1 금속 세그먼트이다. 제1 금속 세그먼트의 쌍의 간격은, 도 1a에서, 트랙(112A 및 112C) 사이의 거리인 피치(116)로서 도시되어 있다.
몇몇 실시형태에서, 피치(114)는 IC 프로세스의 폴리 피치(poly pitch)에 대응한다. 몇몇 실시형태에서, 피치(114)는 IC 프로세스의 폴리 피치와 동일한 IC 프로세스의 금속 1 피치(metal one pitch)에 대응한다. 몇몇 실시형태에서, 피치(114)는 IC 프로세스의 폴리 피치와는 상이한 IC 프로세스의 금속 1 피치에 대응한다. 몇몇 실시형태에서, 피치(114)는 IC 프로세스의 금속 1 피치의 배수에 대응한다.
몇몇 실시형태에서, 피치(116)는 피치(114)의 배수이다. 몇몇 실시형태에서, 피치(116)는 8에서부터 64까지의 범위에 이르는 피치(114)의 배수이다. 몇몇 실시형태에서, 피치(116)는 16과 동일한 피치(114)의 배수이다. 몇몇 실시형태에서, 피치(114) 및 피치(116) 둘 다는 IC 프로세스의 금속 1 피치의 배수이다.
제1 비아(115)는, 제1 금속 세그먼트(110A, 110B, 110E, 및 110F)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(110C, 110D, 110G, 및 110H)가 제1 전력 레일(100B)과 중첩하는 위치에서 전력 레일 레벨(100L)과 제1 금속 레벨(110L) 사이에 배치되는 비아이다. 몇몇 실시형태에서, 제1 비아(115)는, 금속 세그먼트(110C, 110D, 110G, 및 110H)가 제1 전력 레일(100B)과 중첩하는 위치에서 배치되는 단일의 비아이다. 제1 비아(115)는, 제1 금속 세그먼트(110A, 110B, 110E, 및 110F)가 전력 레일(100B)과 중첩하는 위치에서 또는 금속 세그먼트(110C, 110D, 110G, 및 110H)가 제1 전력 레일(100A)과 중첩하는 위치에서 배치되지 않는다.
이 구성에 의해, 제1 비아(115)는 제1 금속 세그먼트(110A, 110B, 110E, 및 110F)를 전력 레일(100A)에 전기적으로 연결하고 제1 금속 세그먼트(110A, 110B, 110E, 및 110F)를 전력 레일(100B)에 전기적으로 연결하지는 않는다. 이 구성에 의해, 제1 비아(115)는 또한, 제1 금속 세그먼트(110C, 110D, 110G, 및 110H)를 전력 레일(100B)에 전기적으로 연결하고 제1 금속 세그먼트(110C, 110D, 110G, 및 110H)를 전력 레일(100A)에 전기적으로 연결하지는 않는다.
이 구성에 따르면, 제1 금속 세그먼트(110A, 110B, 110E, 및 110F)는 제1 금속 세그먼트의 쌍의 제1 세트로서 설명되고, 제1 금속 세그먼트(110C, 110D, 110G, 및 110H)는 제1 금속 세그먼트의 쌍의 제2 세트로서 설명된다. 도 1a, 도 1b, 및 도 1c에서 도시되는 실시형태에서, 제1 금속 세그먼트의 쌍의 세트는 제1 금속 세그먼트의 두 개의 쌍을 포함한다. 몇몇 실시형태에서, 제1 금속 세그먼트의 쌍의 세트는, 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H) 이외의 제1 금속 세그먼트의 쌍(도시되지 않음)을 포함한다.
제2 금속 세그먼트(120A, 120B, 120C, 및 120D)는 제1 방향(X)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제2 금속 세그먼트(120A)는 제1 금속 세그먼트(110A 및 110B)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 제2의 금속 세그먼트(120C)는 제1 금속 세그먼트(110E 및 110F)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩한다. 제2 금속 세그먼트(120B)는 제1 금속 세그먼트(110C 및 110D)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩하고, 제2의 금속 세그먼트(120D)는 제1 금속 세그먼트(110G 및 110H)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩한다.
제2 금속 세그먼트(120A 및 120C)의 각각은 중첩하는 제1 금속 세그먼트(110C, 110D, 110G, 또는 110H)가 없으며, 제2 금속 세그먼트(120B 및 120D)의 각각은 중첩하는 제1 금속 세그먼트(110A, 110B, 110E, 또는 110F)가 없다.
제2 금속 세그먼트(120A, 120B, 120C, 및 120D)는 또한 복수의 제2 금속 세그먼트로서 설명된다. 도 1a, 도 1b, 및 도 1c에서 도시되는 실시형태에서, 복수의 제2 금속 세그먼트는 네 개의 제2 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트는, 제2 금속 세그먼트(120A, 120B, 120C, 및 120D) 이외의 제2 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트는 제2 금속 세그먼트(120A, 120B, 120C, 및 120D)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨(120L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 IC 프로세스의 금속 2 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제2 비아(125)는, 제1 비아(115)가 배치되는 위치 위의 위치에서 제1 금속 레벨(110L)과 제2 금속 레벨(120L) 사이에 배치되는 비아이다. 따라서, 제2 비아는, 제2 금속 세그먼트(120A)가 제1 금속 세그먼트(110A 및 110B)와 중첩하는 위치, 제2 금속 세그먼트(120B)가 제1 금속 세그먼트(110C 및 110D)와 중첩하는 위치, 제2 금속 세그먼트(120C)가 제1 금속 세그먼트(110E 및 110F)와 중첩하는 위치, 및 제2 금속 세그먼트(120D)가 제1 금속 세그먼트(110G, 및 110H)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제2 비아(125)는, 제1 비아(115)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다.
이 구성에 의해, 제2 금속 세그먼트(120A)는 제1 금속 세그먼트(110A 및 110B)에 전기적으로 연결되고, 제2 금속 세그먼트(120B)는 제1 금속 세그먼트(110C 및 110D)에 전기적으로 연결되고, 제2 금속 세그먼트(120C)는 제1 금속 세그먼트(110E 및 110F)에 전기적으로 연결되고, 그리고 제2 금속 세그먼트(120D)는 제1 금속 세그먼트(110G 및 110H)에 전기적으로 연결된다.
제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)는, 제3 금속 레벨(130L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다.
제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)의 각각은 전력 레일(100A) 또는 전력 레일(100B) 중 하나와만 중첩하며 또한 금속 스터브(metal stub)로서 설명된다. 몇몇 실시형태에서, 제3 금속 레벨(130L)은 금속 스터브 레벨에 대응한다.
제3 금속 세그먼트(130A 및 130B)는 제2 금속 세그먼트(120A) 및 전력 레일(100A)과 중첩한다. 제3 금속 세그먼트(130C 및 130D)는 제2 금속 세그먼트(120B) 및 전력 레일(100B)과 중첩한다. 제3 금속 세그먼트(130E 및 130F)는 제2 금속 세그먼트(120C) 및 전력 레일(100A)과 중첩한다. 제3 금속 세그먼트(130G 및 130H)는 제2 금속 세그먼트(120D) 및 전력 레일(100B)과 중첩한다.
제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)는 복수의 제3 금속 세그먼트 또는 복수의 금속 스터브로서 또한 설명된다. 도 1a, 도 1b, 및 도 1c에서 도시되는 실시형태에서, 복수의 제3 금속 세그먼트는 여덟 개의 제3 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는, 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H) 이외의 제3 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)의 서브세트를 포함한다.
제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)는 트랙(132A, 132B, 132C, 132D, 132E, 132F, 132G, 및 132H)을 따라 각각 배치된다. 몇몇 실시형태에서, 트랙(132A, 132B, 132C, 132D, 132E, 132F, 132G, 및 132H)은 트랙(112A, 112B, 112C, 112D, 112E, 112F, 112G, 및 112H)과 각각 정렬된다. 몇몇 실시형태에서, 트랙(132A, 132B, 132C, 132D, 132E, 132F, 132G, 및 132H)의 각각의 트랙은 트랙(112A, 112B, 112C, 112D, 112E, 112F, 112G, 및 112H) 중 대응하는 트랙과 정렬하지 않지만, 그러나, 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H) 중 대응하는 제3 금속 세그먼트가 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H) 중 대응하는 제1 금속 세그먼트와 중첩하도록, 대응하는 트랙에 충분히 가깝다.
몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 제3 금속 레벨(130L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 IC 프로세스의 금속 3 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제3 비아(135)는 제2 비아(125)가 배치되는 위치 위의 위치에서 제2 금속 레벨(120L)과 제3 금속 레벨(130L) 사이에 배치되는 비아이다. 따라서, 제3 비아는, 제3 금속 세그먼트(130A 및 130B)가 제2 금속 세그먼트(120A)와 중첩하는 위치, 제3 금속 세그먼트(130C 및 130D)가 제2 금속 세그먼트(120B)와 중첩하는 위치, 제3 금속 세그먼트(130E 및 130F)가 제2 금속 세그먼트(120C)와 중첩하는 위치, 및 제3 금속 세그먼트(130G 및 130H)가 제2 금속 세그먼트(120D)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제3 비아(135)는, 제2 비아(125)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다. 제3 비아(135)는, 하나의 제3 비아(135)가 예로서 라벨링되어 도 1a에서 도시된다.
이 구성에 의해, 제3 금속 세그먼트(130A 및 130B)는 제2 금속 세그먼트(120A)에 전기적으로 연결되고, 제3 금속 세그먼트(130C 및 130D)는 제2 금속 세그먼트(120B)에 전기적으로 연결되고, 제3 금속 세그먼트(130E 및 130F)는 제2 금속 세그먼트(120C)에 전기적으로 연결되고, 그리고 제3 금속 세그먼트(130G 및 130H)는 제2 금속 세그먼트(120D)에 전기적으로 연결된다.
제4 비아(145)는, 제3 비아(135)가 배치되는 위치 위의 위치에서 제3 금속 레벨(130L) 위에 배치되는 비아이다. IC 구조체(500)와 관련하여 하기에서 논의되는 바와 같이, 이 구성에 의해, 제3 금속 세그먼트(130A 및 130B)는 제4 금속 세그먼트(540A)에 전기적으로 연결되고, 제3 금속 세그먼트(130C 및 130D)는 제4 금속 세그먼트(540B)에 전기적으로 연결되고, 제3 금속 세그먼트(130E 및 130F)는 제4 금속 세그먼트(540C)에 전기적으로 연결되고, 그리고 제3 금속 세그먼트(130G 및 130H)는 제4 금속 세그먼트(540D)에 전기적으로 연결된다. 몇몇 실시형태에서, 제4 비아(145)는, 제3 비아(135)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다. 제4 비아(145)는, 하나의 제4 비아(145)가 예로서 라벨링되어 도 1b에서 도시된다.
IC 구조체(100)가 IC 구조체(500)와 결합하는 구성에 의해, 최소 폭의 금속 엘리먼트를, 그리고 몇몇 실시형태에서는, 전력 스트랩과 전력 레일 사이의 층에서 단일의 비아를 사용하여 상부 금속층에서 배치되는 전력 스트랩과 하부 층에 있는 전력 레일 사이의 전기적 연결을 확립한다. 낮은 저항을 갖는 병렬 경로를 제공하는 것에 의해, 하나 이상의 실시형태는 효율적인 전력 전달, 제한된 발열 및 EM에 대한 낮은 민감도를 가능하게 한다.
적어도 몇몇 실시형태에서, 제1 금속 세그먼트의 쌍의 세트의 이중 스트랩 및 연장된 피치 구성은 또한, 예를 들면, 전력 그리드의 면적/풋프린트 영향을 감소시키는 것에 의해(이것은 다른 구조체의 배치에 이용 가능한 공간을 증가시킨다) 전력 레일을 통해 전력을 공급 받는 기능 회로로의 다양한 전기적 연결의 라우팅을 용이하게 한다.
금속 엘리먼트가 중첩하는 위치에서 다수의 비아 및/또는 최소 폭 금속 엘리먼트보다 더 넓은 금속 엘리먼트를 사용하는 접근법과 비교하여, 하나 이상의 실시형태는 기능 회로 엘리먼트에 대한 다른 연결의 라우팅에 더 적은 영향을 주면서 그들 기능 회로 엘리먼트로 전력 분배를 제공한다.
도 2a, 도 2b, 및 도 2c는, 몇몇 실시형태에 따른, IC 구조체(200)의 다이어그램이다. 도 2a는 IC 구조체(200)의 하부 부분의 평면도에 기초한 다이어그램이고, 도 2b는 IC 구조체(200)의 상부 부분의 평면도에 기초한 다이어그램이고, 그리고 도 2c는 평면 B-B'에 의해 교차되는 IC 구조체(200)의 단면도에 기초한 다이어그램이다. IC 구조체(200)에서 도시되는 금속화 레벨은, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는, (전력 레일(100A 및 100B)이 위치되는) 전력 레일 레벨(100L), 제1 금속 레벨(110L), 제2 금속 레벨(120L), 및 제3 금속 레벨(130L)을 포함한다. IC 구조체(100) 및 도 1a와 관련하여 상기에서 설명되는 제1 방향(X) 및 제2 방향(Y)이 도 2a에서 나타내어진다.
IC 구조체(100)의 엘리먼트 이외에, IC 구조체(200)는 제1 레벨(110L)에 배치되는 제1 금속 세그먼트(210A, 210B, 210C, 및 210D), 제2 금속 레벨(120L)에 배치되는 제2 금속 세그먼트(220A, 220B, 220C, 및 220D), 및 제3 금속 레벨(130L)에 배치되는 제3 금속 세그먼트(230A, 230B, 230C, 및 230D)를 포함한다.
제1 금속 세그먼트(210A, 210B, 210C, 및 210D), 제2 금속 세그먼트(220A, 220B, 220C, 및 220D), 및 제3 금속 세그먼트(230A, 230B, 230C, 및 230D)의 각각은, 금속, 금속 복합재, 또는 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적절한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 다른 적절한 재료와 같은 도전성 재료를 포함한다.
제1 금속 세그먼트(210A, 210B, 210C, 및 210D)는 제1 금속 레벨(110L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제1 금속 세그먼트(210A 및 210C)는 전력 레일(100A)과 중첩하고, 제1 금속 세그먼트(210B 및 210D)는 전력 레일(100B)과 중첩한다. 따라서, 제1 금속 세그먼트(210A, 210B, 210C, 및 210D)의 각각은 전력 레일(100A) 또는 전력 레일(100B) 중 하나와만 중첩하며 또한 금속 스터브로서 설명된다. 몇몇 실시형태에서, 제1 금속 레벨(110L)은 금속 스터브 레벨에 대응한다.
제1 금속 세그먼트(210A, 210B, 210C, 및 210D)는 또한 복수의 제1 금속 세그먼트 또는 복수의 금속 스터브로서 설명된다. 도 2a, 도 2b, 및 도 2c에서 도시되는 실시형태에서, 복수의 제1 금속 세그먼트는 네 개의 제1 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(210A, 210B, 210C, 및 210D) 이외의 제1 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는 제1 금속 세그먼트(210A, 210B, 210C, 및 210D)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 제1 금속 레벨(110L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 IC 프로세스의 금속 1 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제1 금속 세그먼트(210A, 210B, 210C, 및 210D)는 트랙(212A, 212B, 212C, 및 212D)을 따라 각각 배치된다. 제1 금속 세그먼트(210A, 210B, 210C, 및 210D)의 간격은, 도 2a에서, 트랙(212A 및 212B) 사이의 거리인 피치(216)로서 도시되어 있다. 몇몇 실시형태에서, 피치(216)는 IC 프로세스의 폴리 피치와 동일한 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(216)는 IC 프로세스의 폴리 피치와는 상이한 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(216)는 4에서부터 16까지의 범위에 이르는 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(216)는 8과 동일한 IC 프로세스의 금속 1 피치의 배수이다.
제1 비아(215)는, 제1 금속 세그먼트(210A 및 210C)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(210B 및 210D)가 제1 전력 레일(100B)과 중첩하는 위치에서 전력 레일 레벨(100L)과 제1 금속 레벨(110L) 사이에 배치되는 비아이다. 몇몇 실시형태에서, 제1 비아(215)는, 제1 금속 세그먼트(210A 및 210C)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(210B 및 210D)가 제1 전력 레일(100B)과 중첩하는 위치에서 배치되는 단일의 비아이다. 이 구성에 의해, 제1 비아(215)는 제1 금속 세그먼트(210A 및 210C)를 전력 레일(100A)에 전기적으로 연결하고 제1 금속 세그먼트(210B 및 210D)를 전력 레일(100B)에 전기적으로 연결한다.
제2 금속 세그먼트(220A, 220B, 220C, 및 220D)는 제1 방향(X)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제2 금속 세그먼트(220A)는, 제1 금속 세그먼트(210A)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 제2 금속 세그먼트(220B)는, 제1 금속 세그먼트(210B)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩하고, 제2 금속 세그먼트(220C)는, 제1 금속 세그먼트(210C)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 그리고 제2 금속 세그먼트(220D)는, 제1 금속 세그먼트(210D)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩한다.
제2 금속 세그먼트(220A, 220B, 220C, 및 220D)는 또한 복수의 제2 금속 세그먼트로서 설명된다. 도 2a, 도 2b, 및 도 2c에서 도시되는 실시형태에서, 복수의 제2 금속 세그먼트는 네 개의 제2 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트는, 제2 금속 세그먼트(220A, 220B, 220C, 및 220D) 이외의 제2 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트는 제2 금속 세그먼트(220A, 220B, 220C, 및 220D)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨(120L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 IC 프로세스의 금속 2 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제2 비아(225)는, 제1 비아(215)가 배치되는 위치 위의 위치에서 제1 금속 레벨(110L)과 제2 금속 레벨(120L) 사이에 배치되는 비아이다. 따라서, 제2 비아(225)는, 제2 금속 세그먼트(220A)가 제1 금속 세그먼트(210A)와 중첩하는, 제2 금속 세그먼트(220B)가 제1 금속 세그먼트(210B)와 중첩하는, 제2 금속 세그먼트(220C)가 제1 금속 세그먼트(210C)와 중첩하는, 및 제2 금속 세그먼트(220D)가 제1 금속 세그먼트(210D)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제2 비아(225)는, 제1 비아(215)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다.
이 구성에 의해, 제2 금속 세그먼트(220A)는 제1 금속 세그먼트(210A)에 전기적으로 연결되고, 제2 금속 세그먼트(220B)는 제1 금속 세그먼트(210B)에 전기적으로 연결되고, 제2 금속 세그먼트(220C)는 제1 금속 세그먼트(210C)에 전기적으로 연결되고, 그리고 제2 금속 세그먼트(220D)는 제1 금속 세그먼트(210D)에 전기적으로 연결된다.
제3 금속 세그먼트(230A, 230B, 230C, 및 230D)는, 제3 금속 레벨(130L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다.
제3 금속 세그먼트(230A, 230B, 230C, 및 230D)의 각각은 전력 레일(100A) 및 전력 레일(100B) 둘 다와 중첩하며 금속 스트랩으로서 또한 설명된다. 제3 금속 세그먼트(230A, 230B, 230C, 및 230D)는 복수의 제3 금속 세그먼트 또는 복수의 금속 스트랩으로서 또한 설명된다. 몇몇 실시형태에서, 제3 금속 레벨(130L)은 금속 스트랩 레벨에 대응한다.
제3 금속 세그먼트(230A)는 제2 금속 세그먼트(220A) 및 전력 레일(100A)과 중첩한다. 제3 금속 세그먼트(230B)는 제2 금속 세그먼트(220B) 및 전력 레일(100B)과 중첩한다. 제3 금속 세그먼트(230C)는 제2 금속 세그먼트(220C) 및 전력 레일(100A)과 중첩한다. 제3 금속 세그먼트(230D)는 제2 금속 세그먼트(220D) 및 전력 레일(100B)과 중첩한다.
도 2a, 도 2b, 및 도 2c에서 도시되는 실시형태에서, 복수의 제3 금속 세그먼트는 네 개의 제3 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는, 제3 금속 세그먼트(230A, 230B, 230C, 및 230D) 이외의 제3 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는 제3 금속 세그먼트(230A, 230B, 230C, 및 230D)의 서브세트를 포함한다.
제3 금속 세그먼트(230A, 230B, 230C, 및 230D)는 트랙(232A, 232B, 232C, 및 232D)을 따라 각각 배치된다. 몇몇 실시형태에서, 트랙(232A, 232B, 232C, 및 232D)은 트랙(212A, 212B, 212C, 및 212D)과 각각 정렬된다. 몇몇 실시형태에서, 트랙(232A, 232B, 232C, 및 232D)의 각각의 트랙은 트랙(212A, 212B, 212C, 및 212D) 중 대응하는 트랙과 정렬하지 않지만, 그러나, 제3 금속 세그먼트(230A, 230B, 230C, 및 230D) 중 대응하는 제3 금속 세그먼트가 제1 금속 세그먼트(210A, 210B, 210C, 및 210D) 중 대응하는 제1 금속 세그먼트와 중첩하도록, 대응하는 트랙에 충분히 가깝다.
몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 제3 금속 레벨(130L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 IC 프로세스의 금속 3 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제3 비아(235)는 제2 비아(225)가 배치되는 위치 위의 위치에서 제2 금속 레벨(120L)과 제3 금속 레벨(130L) 사이에 배치되는 비아이다. 따라서, 제3 비아는, 제3 금속 세그먼트(230A)가 제2 금속 세그먼트(220A)와 중첩하는, 제3 금속 세그먼트(230B)가 제2 금속 세그먼트(220B)와 중첩하는, 제3 금속 세그먼트(230C)가 제2 금속 세그먼트(220C)와 중첩하는, 그리고 제3 금속 세그먼트(230D)가 제2 금속 세그먼트(220D)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제3 비아(235)는, 제2 비아(225)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다. 제3 비아(235)는, 하나의 제3 비아(235)가 예로서 라벨링되어 도 2a에서 도시된다.
이 구성에 의해, 제3 금속 세그먼트(230A)는 제2 금속 세그먼트(220A)에 전기적으로 연결되고, 제3 금속 세그먼트(230B)는 제2 금속 세그먼트(220B)에 전기적으로 연결되고, 제3 금속 세그먼트(230C)는 제2 금속 세그먼트(220C)에 전기적으로 연결되고, 그리고 제3 금속 세그먼트(230D)는 제2 금속 세그먼트(220D)에 전기적으로 연결된다.
이 구성에 따르면, 제3 금속 세그먼트(230A 및 230C)는 제3 금속 세그먼트의 제1 세트로서 설명되고, 제3 금속 세그먼트(230B 및 230D)는 제3 금속 세그먼트의 제2 세트로서 설명된다. 도 2a, 도 2b, 및 도 2c에서 도시되는 실시형태에서, 제3 금속 세그먼트의 세트는 두 개의 제3 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 제3 금속 세그먼트의 세트는, 제3 금속 세그먼트(230A, 230B, 230C, 및 230D) 이외의 제3 금속 세그먼트(도시되지 않음)를 포함한다.
제4 비아(245)는, 제3 비아(235)가 배치되는 위치 위의 위치에서 제3 금속 레벨(130L) 위에 배치되는 비아이다. IC 구조체(500)와 관련하여 하기에서 논의되는 바와 같이, 이 구성에 의해, 제3 금속 세그먼트(230A)는 제4 금속 세그먼트(540A)에 전기적으로 연결되고, 제3 금속 세그먼트(230B)는 제4 금속 세그먼트(540B)에 전기적으로 연결되고, 제3 금속 세그먼트 (230C)는 제4 금속 세그먼트(540C)에 전기적으로 연결되고, 그리고 제3 금속 세그먼트(230D)는 제4 금속 세그먼트(540D)에 전기적으로 연결된다. 몇몇 실시형태에서, 제4 비아(245)는, 제3 비아(235)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다. 제4 비아(245)는, 하나의 제4 비아(245)가 예로서 라벨링되어 도 2b에서 도시된다.
IC 구조체(200)가 IC 구조체(500)와 결합하는 구성에 의해, 최소 폭의 금속 엘리먼트를, 그리고 몇몇 실시형태에서는, 전력 스트랩과 전력 레일 사이의 층에서 단일의 비아를 사용하여 상부 금속층에서 배치되는 전력 스트랩과 하부 층에 있는 전력 레일 사이의 전기적 연결을 확립한다. 낮은 저항을 갖는 병렬 경로를 제공하는 것에 의해, 하나 이상의 실시형태는 효율적인 전력 전달, 제한된 발열 및 EM에 대한 낮은 민감도를 가능하게 한다.
적어도 몇몇 실시형태에서, 제3 금속 세그먼트의 세트의 교대하는 스트랩 및 연장된 피치 구성은 또한, 전력 레일을 통해 전력을 공급 받는 기능 회로에 대한 다양한 전기적 연결의 라우팅을 용이하게 한다.
금속 엘리먼트가 중첩하는 위치에서 다수의 비아 및/또는 최소 폭 금속 엘리먼트보다 더 넓은 금속 엘리먼트를 사용하는 접근법과 비교하여, 하나 이상의 실시형태는 기능 회로 엘리먼트에 대한 다른 연결의 라우팅에 더 적은 영향을 주면서 그들 기능 회로 엘리먼트로 전력 분배를 제공한다.
도 3a, 도 3b, 및 도 3c는, 몇몇 실시형태에 따른, IC 구조체(300)의 다이어그램이다. 도 3a는 IC 구조체(300)의 하부 부분의 평면도에 기초한 다이어그램이고, 도 3b는 IC 구조체(300)의 상부 부분의 평면도에 기초한 다이어그램이고, 그리고 도 3c는 평면 C-C'에 의해 교차되는 IC 구조체(300)의 단면도에 기초한 다이어그램이다. IC 구조체(300)에서 도시되는 금속화 레벨은, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는, (전력 레일(100A 및 100B)이 위치되는) 전력 레일 레벨(100L), 제1 금속 레벨(110L), 제2 금속 레벨(120L), 및 제3 금속 레벨(130L)을 포함한다. IC 구조체(100) 및 도 1a와 관련하여 상기에서 설명되는 제1 방향(X) 및 제2 방향(Y)이 도 3a에서 나타내어진다.
IC 구조체(100)의 엘리먼트 이외에, IC 구조체(300)는 제1 레벨(110L)에 배치되는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H), 제2 금속 레벨(120L)에 배치되는 제2 금속 세그먼트(320A 및 320B), 및 제3 금속 레벨(130L)에 배치되는 제3 금속 세그먼트(330A, 330B, 330C, 및 330D)를 포함한다.
제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H), 제2 금속 세그먼트(320A 및 320B), 및 제3 금속 세그먼트(330A, 330B, 330C, 및 330D)의 각각은, 금속, 금속 복합재, 또는 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적절한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 다른 적절한 재료와 같은 도전성 재료를 포함한다.
제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)는 제1 금속 레벨(110L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제1 금속 세그먼트(310A, 310C, 310E, 및 310G)는 전력 레일(100A)과 중첩하고, 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)는 전력 레일(100B)과 중첩한다. 따라서, 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)의 각각은 전력 레일(100A) 또는 전력 레일(100B) 중 하나와만 중첩하며 또한 금속 스터브로서 설명된다. 몇몇 실시형태에서, 제1 금속 레벨(110L)은 금속 스터브 레벨에 대응한다.
제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)는 또한 복수의 제1 금속 세그먼트 또는 복수의 금속 스터브로서 설명된다. 도 3a, 도 3b, 및 도 3c에서 도시되는 실시형태에서, 복수의 제1 금속 세그먼트는 여덟 개의 제1 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H) 이외의 제1 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 제1 금속 레벨(110L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 IC 프로세스의 금속 1 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제1 금속 세그먼트(310A 및 310B)는 트랙(312A)을 따라 배치되고, 제1 금속 세그먼트(310C 및 310D)는 트랙(312B)을 따라 배치되고, 제1 금속 세그먼트(310E 및 310F)는 트랙(312C)을 따라 배치되고, 그리고 제1 금속 세그먼트(310G 및 310H)는 트랙(312D)을 따라 배치된다. 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)의 간격은, 도 3a에서, 트랙(312A 및 312B) 사이의 거리인 피치(316)로서 도시되어 있다. 몇몇 실시형태에서, 피치(316)는 IC 프로세스의 폴리 피치와 동일한 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(316)는 IC 프로세스의 폴리 피치와는 상이한 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(316)는 4에서부터 16까지의 범위에 이르는 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(316)는 8과 동일한 IC 프로세스의 금속 1 피치의 배수이다. 몇몇 실시형태에서, 피치(316)는 12와 동일한 IC 프로세스의 금속 1 피치의 배수이다.
제1 비아(315)는, 제1 금속 세그먼트(310A, 310C, 310E, 및 310G)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(310B, 310D, 310F, 및 310H)가 제1 전력 레일(100B)과 중첩하는 위치에서 전력 레일 레벨(100L)과 제1 금속 레벨(110L) 사이에 배치되는 비아이다. 몇몇 실시형태에서, 제1 비아(315)는, 제1 금속 세그먼트(310A, 310C, 310E, 및 310G)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(310B, 310D, 310F, 및 310H)가 제1 전력 레일(100B)과 중첩하는 위치에서 배치되는 단일의 비아이다. 이 구성에 의해, 제1 비아(315)는 제1 금속 세그먼트(310A, 310C, 310E, 및 310G)를 전력 레일(100A)에 전기적으로 연결하고 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)를 전력 레일(100B)에 전기적으로 연결한다.
제2 금속 세그먼트(320A 및 320B)는 제1 방향(X)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제2 금속 세그먼트(320A)는 제1 금속 세그먼트(310A, 310C, 310E, 및 310G)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 제2의 금속 세그먼트(320B)는 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩한다. 제2 금속 세그먼트(320A 및 320B)는 또한 복수의 제2 금속 세그먼트로서 설명된다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨(120L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 IC 프로세스의 금속 2 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨(120L)에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨(120L)에 대한 미리 결정된 최소 폭의 두 배에 대응하는 폭을 갖는다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 IC 프로세스의 금속 2 층에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 IC 프로세스의 금속 2 층에 대한 미리 결정된 최소 폭의 두 배에 대응하는 폭을 갖는다.
제2 비아(325)는, 제1 비아(315)가 배치되는 위치 위의 위치에서 제1 금속 레벨(110L)과 제2 금속 레벨(120L) 사이에 배치되는 비아이다. 따라서, 제2 비아(325)는, 제2 금속 세그먼트(320A)가 제1 금속 세그먼트(310A, 310C, 310E 및 310G)와 중첩하는 위치에서, 그리고 제2 금속 세그먼트(320B)가 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제2 비아(325)는, 제1 비아(315)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다.
이 구성에 의해, 제2 금속 세그먼트(320A)는 제1 금속 세그먼트(310A, 310C, 310E 및 310G)에 전기적으로 연결되고, 제2 금속 세그먼트(320B)는 제1 금속 세그먼트(310B, 310D, 310F 및 310H)에 전기적으로 연결된다.
제3 금속 세그먼트(330A, 330B, 330C, 및 330D)는, 제3 금속 레벨(130L)에서 평행하게 배치되고 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다.
제3 금속 세그먼트(330A, 330B, 330C, 및 330D)의 각각은 전력 레일(100A) 및 전력 레일(100B) 둘 다, 제2 금속 세그먼트(320A 및 320B)의 둘 다와 중첩하고, 금속 스트랩으로서 또한 설명된다. 제3 금속 세그먼트(330A, 330B, 330C, 및 330D)는 복수의 제3 금속 세그먼트 또는 복수의 금속 스트랩으로서 또한 설명된다. 몇몇 실시형태에서, 제3 금속 레벨(130L)은 금속 스트랩 레벨에 대응한다.
도 3a, 도 3b, 및 도 3c에서 도시되는 실시형태에서, 복수의 제3 금속 세그먼트는 네 개의 제3 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는, 제3 금속 세그먼트(330A, 330B, 330C, 및 330D) 이외의 제3 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는 제3 금속 세그먼트(330A, 330B, 330C, 및 330D)의 서브세트를 포함한다.
제3 금속 세그먼트(330A, 330B, 330C, 및 330D)는 트랙(332A, 332B, 332C, 및 332D)을 따라 각각 배치된다. 몇몇 실시형태에서, 트랙(332A, 332B, 332C, 및 332D)은 트랙(312A, 312B, 312C, 및 312D)과 각각 정렬된다. 몇몇 실시형태에서, 트랙(332A, 332B, 332C, 및 332D)의 각각의 트랙은 트랙(312A, 312B, 312C, 및 312D) 중 대응하는 트랙과 정렬하지 않지만, 그러나, 제3 금속 세그먼트(330A, 330B, 330C, 및 330D) 중 대응하는 제3 금속 세그먼트가 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H) 중의 제1 금속 세그먼트의 대응하는 쌍과 중첩하도록, 대응하는 트랙에 충분히 가깝다.
제3 금속 세그먼트(330A)가 제2 금속 세그먼트(320A)와 중첩하는 위치는 제2 금속 세그먼트(320A)가 제1 금속 세그먼트(310A)와 중첩하는 위치에 대응하고, 제3 금속 세그먼트(330B)가 제2 금속 세그먼트(320B)와 중첩하는 위치는 제2 금속 세그먼트(320B)가 제1 금속 세그먼트(310B)와 중첩하는 위치에 대응하고, 제3 금속 세그먼트(330C)가 제2 금속 세그먼트(320A)와 중첩하는 위치는 제2 금속 세그먼트(320A)가 제1 금속 세그먼트(310C)와 중첩하는 위치에 대응하고, 그리고 제3 금속 세그먼트(330D)가 제2 금속 세그먼트(320B)와 중첩하는 위치는 제2 금속 세그먼트(320B)가 제1 금속 세그먼트(310D)와 중첩하는 위치에 대응한다.
몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 제3 금속 레벨(130L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 IC 프로세스의 금속 3 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제3 비아(335)는 제2 비아(325)가 배치되는 위치의 서브세트 위의 위치에서 제2 금속 레벨(120L)과 제3 금속 레벨(130L) 사이에 배치되는 비아이다. 따라서, 제3 비아는, 제3 금속 세그먼트(330A)가 제2 금속 세그먼트(320A)와 중첩하는, 제3 금속 세그먼트(330B)가 제2 금속 세그먼트(320B)와 중첩하는, 제3 금속 세그먼트(330C)가 제2 금속 세그먼트(320A)와 중첩하는, 그리고 제3 금속 세그먼트(330D)가 제2 금속 세그먼트(320B)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제3 비아(335)는, 제2 비아(325)가 배치되는 위치의 서브세트 위의 위치에서 배치되는 단일의 비아이다. 제3 비아(335)는, 하나의 제3 비아(335)가 예로서 라벨링되어 도 3a에서 도시된다.
이 구성에 의해, 제3 금속 세그먼트(330A 및 330C)는 제2 금속 세그먼트(320A)에 전기적으로 연결되고, 제3 금속 세그먼트(330B 및 330D)는 제2 금속 세그먼트(320B)에 전기적으로 연결된다.
이 구성에 따르면, 제3 금속 세그먼트(330A 및 330C)는 제3 금속 세그먼트의 제1 세트로서 설명되고, 제3 금속 세그먼트(330B 및 330D)는 제3 금속 세그먼트의 제2 세트로서 설명된다. 도 3a, 도 3b, 및 도 3c에서 도시되는 실시형태에서, 제3 금속 세그먼트의 세트는 두 개의 제3 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 제3 금속 세그먼트의 세트는, 제3 금속 세그먼트(330A, 330B, 330C, 및 330D) 이외의 제3 금속 세그먼트(도시되지 않음)를 포함한다.
제4 비아(345)는, 제3 비아(335)가 배치되는 위치 위의 위치에서 제3 금속 레벨(130L) 위에 배치되는 비아이다. IC 구조체(500)와 관련하여 하기에서 논의되는 바와 같이, 이 구성에 의해, 제3 금속 세그먼트(330A)는 제4 금속 세그먼트(540A)에 전기적으로 연결되고, 제3 금속 세그먼트(330B)는 제4 금속 세그먼트(540B)에 전기적으로 연결되고, 제3 금속 세그먼트 (330C)는 제4 금속 세그먼트(540C)에 전기적으로 연결되고, 그리고 제3 금속 세그먼트(330D)는 제4 금속 세그먼트(540D)에 전기적으로 연결된다. 몇몇 실시형태에서, 제4 비아(345)는, 제3 비아(335)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다. 제4 비아(345)는, 하나의 제4 비아(345)가 예로서 라벨링되어 도 3b에서 도시된다.
IC 구조체(300)가 IC 구조체(500)와 결합하는 구성에 의해, 최소 폭의 금속 스터브 및 스트랩을, 그리고 몇몇 실시형태에서는, 전력 스트랩과 전력 레일 사이의 층에서 단일의 비아를 사용하여 상부 금속층에서 배치되는 전력 스트랩과 하부 층에 있는 전력 레일 사이의 전기적 연결을 확립한다. 특히 전력 레일과 제2 금속 세그먼트 사이에서 낮은 저항을 갖는 병렬 경로를 제공하는 것에 의해, 하나 이상의 실시형태는 효율적인 전력 전달, 제한된 발열, 및 EM에 대한 낮은 민감도를 가능하게 한다.
적어도 몇몇 실시형태에서, 제3 금속 세그먼트의 세트의 교대하는 스트랩 및 연장된 피치 구성은 또한, 전력 레일을 통해 전력을 공급 받는 기능 회로에 대한 다양한 전기적 연결의 라우팅을 용이하게 한다.
금속 엘리먼트가 중첩하는 위치에서 다수의 비아 및/또는 최소 폭 금속 엘리먼트보다 더 넓은 금속 엘리먼트를 사용하는 접근법과 비교하여, 하나 이상의 실시형태는 기능 회로 엘리먼트에 대한 다른 연결의 라우팅에 더 적은 영향을 주면서 그들 기능 회로 엘리먼트로 전력 분배를 제공한다.
도 4a 및 도 4b는, 몇몇 실시형태에 따른, IC 구조체(400)의 다이어그램이다. 도 4a는 IC 구조체(400)의 하부 부분의 평면도에 기초한 다이어그램이고, 도 4b는 평면 D-D'에 의해 교차되는 IC 구조체(400)의 단면도에 기초한 다이어그램이다. IC 구조체(400)는, IC 구조체(100) 및 도 1a, 도 1b 및 도 1c와 관련하여 상기에서 설명되는, 전력 레일(100A 및 100B), 전력 레일 레벨(100L), 제1 금속 레벨(110L), 제2 금속 레벨(120L), 및 제3 금속 레벨(130L)을 포함한다. IC 구조체(400)는 또한, IC 구조체(300) 및 도 3a, 도 3b, 및 도 3c와 관련하여 상기에서 설명되는, 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H), 제2 금속 세그먼트(320A 및 320B), 및 제3 금속 세그먼트(330A, 330B, 330C, 및 330D)를 포함한다. IC 구조체(100) 및 도 1a와 관련하여 상기에서 설명되는 제1 방향(X) 및 제2 방향(Y)이 도 4a에서 나타내어진다.
IC 구조체(100 및 300)의 엘리먼트 이외에, IC 구조체(400)는 제1 레벨(110L)에 배치되는 제1 금속 세그먼트(410A 및 410B)를 포함한다. 제1 금속 세그먼트(410A 및 410B)의 각각은, 금속, 금속 복합재, 또는 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적절한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 다른 적절한 재료와 같은 도전성 재료를 포함한다.
제1 금속 세그먼트(410A)는 제1 금속 세그먼트(310A, 310C, 310E, 310G)와 평행하게 그리고 이들 사이에서 제1 금속 레벨(110L)에서 배치되는 전기 도전성 라인 세그먼트이다. 제1 금속 세그먼트(410A)는 전력 레일(100A)과 중첩하고, 전력 레일(100B)과 중첩하지 않는다.
제1 금속 세그먼트(410B)는 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)와 평행하게 그리고 이들 사이에서 제1 금속 레벨(110L)에서 배치되는 전기 도전성 라인 세그먼트이다. 제1 금속 세그먼트(410B)는 전력 레일(100B)과 중첩하고, 전력 레일(100A)과 중첩하지 않는다.
제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 310H, 410A, 및 410B)는 또한 복수의 제1 금속 세그먼트 또는 복수의 금속 스터브로서 설명된다. 도 4a 및 도 4b에서 도시되는 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310A, 310C, 310E 및 310G)의 각각 사이에 세 개의 제1 금속 세그먼트(410A)를, 그리고 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)의 각각 사이에 세 개의 제1 금속 세그먼트(410B)를 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310A, 310C, 310E 및 310G)의 각각 사이에 세 개보다 더 적은 제1 금속 세그먼트(410A)를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310A, 310C, 310E 및 310G)의 각각 사이에 세 개보다 더 많은 제1 금속 세그먼트(410A)를 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)의 각각 사이에 세 개보다 더 적은 제1 금속 세그먼트(410B)를 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트는, 제1 금속 세그먼트(310B, 310D, 310F, 및 310H)의 각각 사이에 세 개보다 더 많은 제1 금속 세그먼트(410B)를 포함한다.
제3 금속 세그먼트(330A 및 330C)가 제2 금속 세그먼트(320A)와 중첩하는 위치는 제2 금속 세그먼트(320A)가 제1 금속 세그먼트(310A, 310C, 310E, 310G 및 410A)와 중첩하는 위치의 서브세트이고, 제3 금속 세그먼트(330B 및 330D)가 제2 금속 세그먼트(320B)와 중첩하는 위치는 제2 금속 세그먼트(320B)가 제1 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)와 중첩하는 위치의 서브세트이다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 제1 금속 레벨(110L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 IC 프로세스의 금속 1 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
제1 비아(415)는, 제1 금속 세그먼트(310A, 310C, 310E, 310G, 및 410A)가 전력 레일(100A)과 중첩하는 위치에서, 그리고 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)가 제1 전력 레일(100B)과 중첩하는 위치에서 전력 레일 레벨(100L)과 제1 금속 레벨(110L) 사이에 배치되는 비아이다. 몇몇 실시형태에서, 제1 비아(415)는, 제1 금속 세그먼트(310A, 310C, 310E, 310G 및 410A)가 전력 레일(100A)과 중첩하는 위치, 및 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)가 제1 전력 레일(100B)과 중첩하는 위치에서 배치되는 단일의 비아이다. 이 구성에 의해, 제1 비아(415)는 제1 금속 세그먼트(310A, 310C, 310E, 310G 및 410A)를 전력 레일(100A)에 전기적으로 연결하고 제1 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)를 전력 레일(100B)에 전기적으로 연결한다.
제2 비아(425)는, 제1 비아(415)가 배치되는 위치 위의 위치에서 제1 금속 레벨(110L)과 제2 금속 레벨(120L) 사이에 배치되는 비아이다. 따라서, 제2 비아(425)는, 제2 금속 세그먼트(420A)가 제1 금속 세그먼트(310A, 310C, 310E, 310G 및 410A)와 중첩하는 위치에서, 그리고 제2 금속 세그먼트(420B)가 제1 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)와 중첩하는 위치에서 배치된다. 몇몇 실시형태에서, 제2 비아(425)는, 제1 비아(415)가 배치되는 위치 위의 위치에서 배치되는 단일의 비아이다.
이 구성에 의해, 제2 금속 세그먼트(420A)는 제1 금속 세그먼트(310A, 310C, 310E, 310G 및 410A)에 전기적으로 연결되고, 제2 금속 세그먼트(420B)는 제1 금속 세그먼트(310B, 310D, 310F, 310H, 및 410B)에 전기적으로 연결된다.
IC 구조체(400)가 IC 구조체(500)와 결합하는 구성에 의해, 최소 폭의 금속 스터브 및 스트랩을, 그리고 몇몇 실시형태에서는, 전력 스트랩과 전력 레일 사이의 층에서 단일의 비아를 사용하여 상부 금속층에서 배치되는 전력 스트랩과 하부 층에 있는 전력 레일 사이의 전기적 연결을 확립한다. 특히 전력 레일과 제2 금속 세그먼트 사이에서 낮은 저항을 갖는 병렬 경로를 제공하는 것에 의해, 하나 이상의 실시형태는 효율적인 전력 전달, 제한된 발열, 및 EM에 대한 낮은 민감도를 가능하게 한다.
적어도 몇몇 실시형태에서, 제3 금속 세그먼트의 세트의 교대하는 스트랩 및 연장된 피치 구성은 또한, 전력 레일을 통해 전력을 공급 받는 기능 회로에 대한 다양한 전기적 연결의 라우팅을 용이하게 한다.
금속 엘리먼트가 중첩하는 위치에서 다수의 비아 및/또는 최소 폭 금속 엘리먼트보다 더 넓은 금속 엘리먼트를 사용하는 접근법과 비교하여, 하나 이상의 실시형태는 기능 회로 엘리먼트에 대한 다른 연결의 라우팅에 더 적은 영향을 주면서 그들 기능 회로 엘리먼트로 전력 분배를 제공한다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, IC 구조체(500)의 다이어그램이다. 도 5a는 IC 구조체(500)의 평면도에 기초한 다이어그램이고, 도 5b는 평면 E-E'에 의해 교차되는 IC 구조체(500)의 단면도에 기초한 다이어그램이다. IC 구조체(500)는, IC 구조체(100) 및 도 1a, 도 1b 및 도 1c와 관련하여 상기에서 설명되는, 전력 레일(100A 및 100B), 전력 레일 레벨(100L), 제1 금속 레벨(110L), 제2 금속 레벨(120L), 및 제3 금속 레벨(130L)을 포함한다. IC 구조체(100) 및 도 1a와 관련하여 상기에서 설명되는 제1 방향(X) 및 제2 방향(Y)이 도 5a에서 나타내어진다.
IC 구조체(100)의 엘리먼트 이외에, IC 구조체(500)는 제4 금속 레벨(540L)에 배치되는 제4 금속 세그먼트(540A, 540B, 540C, 및 540D) 및 전력 스트랩 레벨(550L)에 배치되는 전력 스트랩(550A, 550B, 550C, 및 550D)을 포함한다.
몇몇 실시형태에서, 제4 금속 레벨(540L)은 제3 금속 레벨(130L) 바로 위에 있다. 몇몇 실시형태에서, 하나 이상의 금속 레벨(도시되지 않음)은 제3 금속 레벨(130L)로부터 제4 금속 레벨(540L)을 분리하고, 제4 금속 레벨(540L)은 제3 금속 레벨(130L) 바로 위에 있지 않다.
몇몇 실시형태에서, 전력 스트랩 레벨(550L)은 제4 금속 레벨(540L) 바로 위에 있다. 몇몇 실시형태에서, 하나 이상의 금속 레벨(도시되지 않음)은 제4 금속 레벨(540L)로부터 전력 스트랩 레벨(550L)을 분리하고 전력 스트랩 레벨(550L)은 제4 금속 레벨(540L) 바로 위에 있지 않다.
제4 금속 세그먼트(540A, 540B, 540C, 및 540D) 및 전력 스트랩(550A, 550B, 550C, 및 550D)의 각각은, 금속, 금속 복합재, 또는 물리적 증착 프로세스, 화학적 증착 프로세스, 도금 프로세스, 또는 다른 적절한 프로세스 중 하나 이상에 의해 하나 이상의 금속화 층에 형성되는 다른 적절한 재료와 같은 도전성 재료를 포함한다.
제4 금속 세그먼트(540A, 540B, 540C, 및 540D)는, 제4 금속 레벨(540L)에서 평행하게 배치되고 제1 방향(X)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 제4 금속 세그먼트(540A 및 540C)는 전력 레일(100A)과 중첩하고, 제4 금속 세그먼트(540B 및 540D)는 전력 레일(100B)과 중첩한다.
제4 금속 세그먼트(540A, 540B, 540C, 및 540D)는 또한 복수의 제4 금속 세그먼트로서 설명된다. 도 5a 및 도 5b에서 도시되는 실시형태에서, 복수의 제4 금속 세그먼트는 네 개의 제4 금속 세그먼트를 포함한다. 몇몇 실시형태에서, 복수의 제4 금속 세그먼트는, 제4 금속 세그먼트(540A, 540B, 540C, 및 540D) 이외의 제4 금속 세그먼트(도시되지 않음)를 포함한다. 몇몇 실시형태에서, 복수의 제4 금속 세그먼트는 제4 금속 세그먼트(540A, 540B, 540C, 및 540D)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 제4 금속 세그먼트의 각각의 제4 금속 세그먼트는 제4 금속 레벨(540L)에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 제4 금속 세그먼트의 각각의 제4 금속 세그먼트는 IC 프로세스의 금속 4 층에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
몇몇 실시형태에서, 제4 금속 세그먼트(540A)는, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(130A 및 130B)와 중첩하고, 제4 금속 세그먼트(540B)는, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(130C 및 130D)와 중첩하고, 제4 금속 세그먼트(540C)는, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(130E 및 130F)와 중첩하고, 그리고 제4 금속 세그먼트(540D)는, IC 구조체(100) 및 도 1a, 도 1b, 및 도 1c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(130G 및 130H)와 중첩한다. 이 구성에서, 제4 비아(145)는 제4 금속 세그먼트(540A)를 제3 금속 세그먼트(130A 및 130B)에, 제4 금속 세그먼트(540B)를 제3 금속 세그먼트(130C 및 130D)에, 제4 금속 세그먼트(540C)를 제3 금속 세그먼트(130E 및 130F)에, 그리고 제4 금속 세그먼트(540D)를 제3 금속 세그먼트(130G 및 130H)에 전기적으로 연결한다.
몇몇 실시형태에서, 제4 금속 세그먼트(540A)는, IC 구조체(200) 및 도 2a, 도 2b, 및 도 2c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(230A)와 중첩하고, 제4 금속 세그먼트(540B)는, IC 구조체(200) 및 도 2a, 도 2b, 및 도 2c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(230B)와 중첩하고, 제4 금속 세그먼트(540C)는, IC 구조체(200) 및 도 2a, 도 2b, 및 도 2c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(230C)와 중첩하고, 그리고 제4 금속 세그먼트(540D)는, IC 구조체(200) 및 도 2a, 도 2b, 및 도 2c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(230D)와 중첩한다. 이 구성에서, 제4 비아(245)는 제4 금속 세그먼트(540A)를 제3 금속 세그먼트(230A)에, 제4 금속 세그먼트(540B)를 제3 금속 세그먼트(230B)에, 제4 금속 세그먼트(540C)를 제3 금속 세그먼트(230C)에, 그리고 제4 금속 세그먼트(540D)를 제3 금속 세그먼트(230D)에 전기적으로 연결한다.
몇몇 실시형태에서, 제4 금속 세그먼트(540A)는, IC 구조체(300) 및 도 3a, 도 3b, 및 도 3c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(330A)와 중첩하고, 제4 금속 세그먼트(540B)는, IC 구조체(300) 및 도 3a, 도 3b, 및 도 3c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(330B)와 중첩하고, 제4 금속 세그먼트(540C)는, IC 구조체(300) 및 도 3a, 도 3b, 및 도 3c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(330C)와 중첩하고, 그리고 제4 금속 세그먼트(540D)는, IC 구조체(300) 및 도 3a, 도 3b, 및 도 3c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(330D)와 중첩한다. 이 구성에서, 제4 비아(345)는 제4 금속 세그먼트(540A)를 제3 금속 세그먼트(330A)에, 제4 금속 세그먼트(540B)를 제3 금속 세그먼트(330B)에, 제4 금속 세그먼트(540C)를 제3 금속 세그먼트(330C)에, 그리고 제4 금속 세그먼트(540D)를 제3 금속 세그먼트(330D)에 전기적으로 연결한다.
몇몇 실시형태에서, 제4 금속 세그먼트(540A)는, IC 구조체(400) 및 도 4a, 도 4b, 및 도 4c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(430A)와 중첩하고, 제4 금속 세그먼트(540B)는, IC 구조체(400) 및 도 4a, 도 4b, 및 도 4c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(430B)와 중첩하고, 그리고 제4 금속 세그먼트(540C)는, IC 구조체(400) 및 도 4a, 도 4b, 및 도 4c와 관련하여 상기에서 설명되는 제3 금속 세그먼트(430C)와 중첩한다. 이 구성에서, 제4 비아(445)는 제4 금속 세그먼트(540A)를 제3 금속 세그먼트(430A)에, 제4 금속 세그먼트(540B)를 제3 금속 세그먼트(430B)에, 그리고 제4 금속 세그먼트(540C)를 제3 금속 세그먼트(430C)에 전기적으로 연결한다.
전력 스트랩(550A, 550B, 550C, 및 550D)은 제2 방향(Y)으로 배향되는 전기적으로 도전성인 라인 세그먼트이다. 전력 스트랩(550A)은 제4 금속 세그먼트(540A)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 전력 스트랩(550B)은 제4 금속 세그먼트(540B)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩하고, 전력 스트랩(550C)은 제4 금속 세그먼트(540C)가 전력 레일(100A)과 중첩하는 위치에서 전력 레일(100A)과 중첩하고, 그리고 전력 스트랩(550D)은 제4 금속 세그먼트(540D)가 전력 레일(100B)과 중첩하는 위치에서 전력 레일(100B)과 중첩한다.
전력 스트랩(550A, 550B, 550C 및 550D)은 또한 복수의 전력 스트랩으로서 설명된다. 도 5a 및 도 5b에서 도시되는 실시형태에서, 복수의 전력 스트랩은 네 개의 전력 스트랩을 포함한다. 몇몇 실시형태에서, 복수의 전력 스트랩은, 전력 스트랩(550A, 550B, 550C, 및 550D) 이외의 전력 스트랩(도시되지 않음)을 포함한다. 몇몇 실시형태에서, 복수의 전력 스트랩은 전력 스트랩(550A, 550B, 550C, 및 550D)의 서브세트를 포함한다.
몇몇 실시형태에서, 복수의 전력 스트랩의 각각의 전력 스트랩은, 전력 스트랩 레벨(550L)에 대한 미리 결정된 최소 폭의 두 배에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 전력 스트랩의 각각의 전력 스트랩은, 전력 스트랩 레벨(550L)에 대한 미리 결정된 최소 폭의 두 배보다 더 큰 폭을 갖는다.
몇몇 실시형태에서, 복수의 전력 스트랩의 각각의 전력 스트랩은 IC 프로세스의 금속 5 층에 대한 미리 결정된 최소 폭의 두 배에 대응하는 폭을 갖는다. 몇몇 실시형태에서, 복수의 전력 스트랩의 각각의 전력 스트랩은 IC 프로세스의 금속 5 층에 대한 미리 결정된 최소 폭의 두 배보다 더 큰 폭을 갖는다.
제5 비아(555)는, 전력 스트랩(550A)이 제4 금속 세그먼트(540A)와 중첩하는, 전력 스트랩(550B)이 제4 금속 세그먼트(540B)와 중첩하는, 전력 스트랩(550C)이 제4 금속 세그먼트(540C)와 중첩하는, 그리고 스트랩(550D)이 제4 금속 세그먼트(540D)와 중첩하는 위치에서 제4 금속 레벨(540L)과 전력 스트랩 레벨(550L) 사이에 배치되는 비아이다. 몇몇 실시형태에서, 제5 비아(555)는, 전력 스트랩(550A)이 제4 금속 세그먼트(540A)와 중첩하는, 전력 스트랩(550B)이 제4 금속 세그먼트(540B)와 중첩하는, 전력 스트랩(550C)이 제4 금속 세그먼트(540C)와 중첩하는, 그리고 전력 스트랩(550D)이 제4 금속 세그먼트(540D)와 중첩하는 위치에서 배치되는 단일의 비아이다.
이 구성에 의해, 전력 스트랩(550A)은 제4 금속 세그먼트(540A)에 전기적으로 연결되고, 전력 스트랩(550B)은 제4 금속 세그먼트(540B)에 전기적으로 연결되고, 전력 스트랩(550C)은 제4 금속 세그먼트(540C)에 전기적으로 연결되고, 그리고 전력 스트랩(550D)은 제4 금속 세그먼트(540D)에 전기적으로 연결된다.
IC 구조체(500)가 IC 구조체(100), IC 구조체(200), IC 구조체(300), 또는 IC 구조체(400) 중 임의의 하나와 결합하는 구성에 의해, 전력 스트랩(550A)은 전력 레일(100A)에 전기적으로 연결되고, 전력 스트랩(550B)은 전력 레일(100B)에 전기적으로 연결되고, 전력 스트랩(550C)은 전력 레일(100A)에 전기적으로 연결되고, 그리고 전력 스트랩(550D)은 전력 레일(100B)에 전기적으로 연결된다.
도 6은, 몇몇 실시형태에 따른, IC 구조체를 형성하는 방법(600)의 플로우차트이다. 방법(600)은 상기에서 논의되는 IC 구조체(100, 200, 300, 400 및 500) 중 하나 이상과 같은 IC 구조체를 제조하는 것 또는 설계하는 것 중 하나 이상을 하도록 구현된다. 방법(600)이 IC 구조체를 설계하기 위해 수행되는 경우, 방법(600)은, 본원에서 논의되는 피쳐를 갖는 IC 구조체의 레이아웃을 설계하고 렌더링하기 위해 회로 설계 시스템과 인터페이싱하는 컴퓨터 판독가능 명령어의 세트를 실행하도록 구성되는 프로세서에 의해 구현된다.
방법(600)의 동작이 도 6에서 묘사되는 시퀀스는 단지 예시를 위한 것이며; 방법(600)의 동작은 도 6에서 묘사되는 것과 상이한 시퀀스로 실행될 수 있다. 몇몇 실시형태에서, 도 6에서 묘사되는 동작 이외에 동작이, 도 6에서 묘사되는 동작 이전에, 그 동작 사이에 및/또는 그 동작 이후에 수행된다.
동작(610)에서, 제1 전력 레일 및 제2 전력 레일이 형성된다. 제1 전력 레일 및 제2 전력 레일은 전력 레일 레벨에서 평행하게 배치되고 전력 레일 방향으로 배향된다.
몇몇 실시형태에서, 제1 전력 레일 및 제2 전력 레일을 형성하는 것은, IC 구조체(100, 200, 300 및 400)에 관해 상기에서 논의되는 제1 전력 레일(100A 및 100B)을 형성하는 것을 포함한다.
동작(620)에서, 복수의 제1 금속 세그먼트가 전력 레일 레벨 바로 위의 제1 금속 레벨에서 형성된다. 복수의 제1 금속 세그먼트는, 전력 레일 방향에 수직인 제1 금속 방향으로 배향되는 제1 금속 세그먼트를 포함한다. 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 제1 전력 레일 또는 제2 전력 레일 중 하나 또는 둘 다와 중첩한다. 복수의 제1 금속 세그먼트를 형성하는 것은, 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트를 형성하는 것을 포함한다.
몇몇 실시형태에서, 복수의 제1 금속 세그먼트를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(210A, 210B, 210C, 및 210D)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트를 형성하는 것은, IC 구조체(300)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 금속 세그먼트를 형성하는 것은, IC 구조체(400)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 310H, 410A, 및 410B)를 형성하는 것을 포함한다.
동작(630)에서, 전력 레일 레벨과 제1 금속 레벨 사이에 복수의 제1 비아가 형성된다. 복수의 제1 비아의 각각의 비아는, 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 제1 전력 레일 또는 제2 전력 레일과 중첩하는 위치에서 배치되는 단일의 비아이다.
몇몇 실시형태에서, 복수의 제1 비아를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 전력 레일(100A, 100B)과 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H) 사이에 복수의 제1 비아(115)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 비아를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 전력 레일(100A, 100B)과 제1 금속 세그먼트(210A, 210B, 210C, 및 210D) 사이에 복수의 제1 비아(215)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 비아를 형성하는 것은, IC 구조체(300)와 관련하여 상기에서 논의되는 전력 레일(100A, 100B)과 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H) 사이에 복수의 제1 비아(315)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제1 비아를 형성하는 것은, IC 구조체(400)와 관련하여 상기에서 논의되는 전력 레일(100A, 100B)과 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 310H, 410A, 및 410B) 사이에 복수의 제1 비아(415)를 형성하는 것을 포함한다.
동작(640)에서, 복수의 제2 금속 세그먼트가 제1 금속 레벨 바로 위의 제2 금속 레벨에서 형성된다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 전력 레일 방향으로 배향되고, 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 제1 전력 레일과 중첩하고, 그리고 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 제2 전력 레일과 중첩한다.
몇몇 실시형태에서, 복수의 제2 금속 세그먼트를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 제2 금속 세그먼트(120A, 120B, 120C, 및 120D)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 제2 금속 세그먼트(220A, 220B, 220C, 및 220D)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제2 금속 세그먼트를 형성하는 것은, IC 구조체(300 및 400)와 관련하여 상기에서 논의되는 제2 금속 세그먼트(320A 및 320B)를 형성하는 것을 포함한다.
동작(650)에서, 복수의 제2 비아가 제1 금속 레벨과 제2 금속 레벨 사이에 형성된다. 복수의 제2 비아의 각각의 제2 비아는 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에 형성되는 단일의 비아이다.
몇몇 실시형태에서, 복수의 제2 비아를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(110A, 110B, 110C, 110D, 110E, 110F, 110G, 및 110H)와 제2 층의 금속 세그먼트(120A, 120B, 120C, 및 120D) 사이에 복수의 제2 비아(125)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제2 비아를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(210A, 210B, 210C, 및 210D)와 제2 층의 금속 세그먼트(220A, 220B, 220C, 및 220D) 사이에 복수의 제2 비아(225)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제2 비아를 형성하는 것은, IC 구조체(300)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 및 310H)와 제2 층의 금속 세그먼트(320A 및 320B) 사이에 복수의 제2 비아(325)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제2 비아를 형성하는 것은, IC 구조체(400)와 관련하여 상기에서 논의되는 제1 금속 세그먼트(310A, 310B, 310C, 310D, 310E, 310F, 310G, 310H, 410A, 및 410B)와 제2 층의 금속 세그먼트(320A 및 320B) 사이에 복수의 제2 비아(425)를 형성하는 것을 포함한다.
동작(660)에서, 제1 전력 스트랩 및 제2 전력 스트랩이 제2 금속 레벨 위의 전력 스트랩 레벨에서 형성된다. 제1 전력 스트랩을 형성하는 것은, 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 제1 전력 스트랩을 형성하는 것을 포함한다. 제2 전력 스트랩을 형성하는 것은, 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 제2 전력 스트랩을 형성하는 것을 포함한다. 몇몇 실시형태에서, 제1 전력 스트랩 및 제2 전력 스트랩을 형성하는 것은, IC 구조체(500)와 관련하여 상기에서 논의되는 전력 스트랩(550A, 550B, 550C, 및 550D)을 형성하는 것을 포함한다.
따라서, 동작(610-660)은 제1 전력 스트랩으로부터 제1 전력 레일로의 그리고 제2 전력 스트랩으로부터 제2 전력 레일로의 전기적 연결을 확립한다. 몇몇 실시형태에서, 제1 전력 스트랩으로부터 제1 전력 레일로의 그리고 제2 전력 스트랩으로부터 제2 전력 레일로의 전기적 연결을 확립하는 것은, 동작(610-660) 이외의 동작을 포함한다.
몇몇 실시형태에서, 동작(670)에서, 복수의 제3 금속 세그먼트는 제2 금속 레벨 바로 위에 있는 제3 금속 레벨에서 형성된다. 복수의 제3 금속 세그먼트는 제1 금속 레벨 방향으로 배향된다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트는, 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함한다.
몇몇 실시형태에서, 복수의 제3 금속 세그먼트를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 제3 금속 세그먼트(130A, 130B, 130C, 130D, 130E, 130F, 130G, 및 130H)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 제3 층의 금속 세그먼트(230A, 230B, 230C, 및 230D)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제3 금속 세그먼트를 형성하는 것은, IC 구조체(300 및 400)와 관련하여 상기에서 논의되는 제3 층의 금속 세그먼트(330A, 330B, 330C, 및 330D)를 형성하는 것을 포함한다.
몇몇 실시형태에서, 동작(680)은 복수의 제3 비아를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제3 비아는, 제3 금속 세그먼트의 제1 세트를, 제1 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결하고, 제3 금속 세그먼트의 제2 세트를, 제2 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결한다.
몇몇 실시형태에서, 복수의 제3 비아를 형성하는 것은, IC 구조체(100)와 관련하여 상기에서 논의되는 제3 비아(135)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제3 비아를 형성하는 것은, IC 구조체(200)와 관련하여 상기에서 논의되는 제3 비아(235)를 형성하는 것을 포함한다. 몇몇 실시형태에서, 복수의 제3 비아를 형성하는 것은, IC 구조체(300 및 400)와 관련하여 상기에서 논의되는 제3 비아(335)를 형성하는 것을 포함한다.
따라서, 다양한 실시형태의 각각은 전력 그리드의 컴포넌트(이것은 최소 폭의 금속 엘리먼트 및 전력 스트랩과 전력 사이의 층에서 단일의 비아를 사용하는 상부 금속 층에 배치되는 전력 스트랩 및 하부 층의 전력 레일을 포함함) 사이에서 전기적 연결을 확립하고, 그에 의해, IR 손실을 감소시키고, 전력 그리드의 면적/풋프린트 영향을 감소시키고(이것은 다른 구조체의 배치에 이용 가능한 공간을 증가시킴), 또는 등등이다. 낮은 저항을 갖는 병렬 경로를 제공하는 것에 의해, 하나 이상의 실시형태는 효율적인 전력 전달, 제한된 발열 및 EM에 대한 낮은 민감도를 가능하게 한다.
금속 엘리먼트가 중첩하는 위치에서 다수의 비아 및/또는 최소 폭 금속 엘리먼트보다 더 넓은 금속 엘리먼트를 사용하는 접근법과 비교하여, 하나 이상의 실시형태는 기능 회로 엘리먼트에 대한 다른 연결의 라우팅에 더 적은 영향을 주면서 그들 기능 회로 엘리먼트로 전력 분배를 제공한다.
도 7은, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체(700)의 블록도이다.
도 7에서, IC 구조체(700)는, 다른 것들 중에서도, 회로 매크로/모듈(701)을 포함한다. 몇몇 실시형태에서, 회로 매크로/모듈(701)은, 주어진 계산 기능을 수행하기 위해 메인 프로그램에 의해(또는 다른 서브루틴에 의해) 서브루틴/프로시져가 호출되는 모듈 프로그래밍의 아키텍쳐 계층과 유사한 맥락에서 이해된다. 이 맥락에서, IC 구조체(700)는 회로 매크로/모듈(701)을 사용하여 하나 이상의 주어진 기능을 형성한다. 따라서, 이 맥락에서 그리고 아키텍쳐 계층의 관점에서, IC 구조체(700)는 메인 프로그램과 유사하고, 회로 매크로/모듈(이하, 매크로)(701)은 서브루틴/프로시져와 유사하다. 몇몇 실시형태에서, 매크로(701)는 소프트 매크로(soft macro)이다. 몇몇 실시형태에서, 매크로(701)는 하드 매크로(hard macro)이다. 몇몇 실시형태에서, 매크로(701)는 레지스터 전송 레벨(register-transfer level; RTL) 코드에서 설명되는/표현되는 소프트 매크로이다. 몇몇 실시형태에서, 소프트 매크로가 다양한 프로세스 노드에 대해 합성, 배치 및 라우팅될 수 있도록, 매크로(701) 상에서 합성, 배치 및 라우팅이 아직 수행되지 않았다. 몇몇 실시형태에서, 매크로(701)는, 바이너리 파일 포맷(예를 들면, 그래픽 데이터베이스 시스템 II(Graphic Database System II; GDSII) 스트림 포맷)으로 설명되는/표현되는 하드 매크로인데, 여기서 이진 파일 포맷은 평면의 기하학적 형상, 텍스트 라벨, 계층적 형태의 매크로(701)의 하나 이상의 레이아웃 다이어그램의 다른 정보 및 등등을 나타낸다. 몇몇 실시형태에서, 하드 매크로가 특정한 프로세스 노드에 고유하도록 매크로(701) 상에서 합성, 배치 및 라우팅이 수행되었다.
몇몇 실시형태에서, 매크로(701)는 SRAM 매크로이다. 몇몇 실시형태에서, 매크로(701)는 다른 타입의 RAM, ROM, 위상 동기 루프(phase lock loop; PLL), 특수 기능 회로, 또는 등등과 같은 다른 매크로이다. 매크로(701)는, 다른 것들 중에서도, 도전성 라인 영역(702)을 포함한다. 몇몇 실시형태에서, 영역(702)은 표준 셀 구조체의 인스턴스의 일부 또는 전체에 대응하는데, 여기서 표준 셀 구조체는 다양한 표준 셀 구조체의 라이브러리에 포함된다.
도 8a는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체의 레이아웃 다이어그램(800A)이다. 몇몇 실시형태에서, IC 구조체는 도 7의 IC 구조체(700)이다. 레이아웃 다이어그램(800A)은 연결된 긴 필러 쌍 구성(connected long pillar pair configuration)의 예를 포함한다.
배열의 관점에서, 도 8a는 로우(ROW1 내지 ROW8 로우를 포함함) 및 칼럼(COL1 내지 COL4를 포함함)의 어레이로 배열된다. 로우의 각각은 제1 방향에 실질적으로 평행하게 배열된다. 제2 방향(이것은 제1 방향에 실질적으로 수직임)과 관련하여, 로우(ROW1-ROW8)의 각각은 높이(HROW)를 갖는다. 도 8a에서, 제1 및 제2 방향은 대응하는 수직 및 수평이다. 몇몇 실시형태에서, 제1 및 제2 방향은 수직 및 수평 방향 이외의 대응하는 방향이다. 몇몇 실시형태에서, 로우의 각각은 미리 결정된 수의 기준 라인/트랙(도 8a에서는 도시되지 않음)을 포함한다. 몇몇 실시형태에서, 홀수 번째의 로우는 제1 도전성을 가지며 짝수 번째 로우는 제2 도전성을 갖는다. 몇몇 실시형태에서, 홀수 번째 로우는 PMOS 기술을 위해 구성되고 짝수 번째 로우는 NMOS 기술을 위해 구성된다. 몇몇 실시형태에서, 홀수 번째 로우는 NMOS 기술을 위해 구성되고 짝수 번째 로우는 PMOS 기술을 위해 구성된다.
레이아웃 다이어그램(800A)은 긴 필러 패턴의 세트, 짧은 필러 패턴의 세트; 및 제1 비아 패턴(830)을 포함한다. 특히, 긴 필러 패턴의 세트는: 긴 필러 패턴(804A-804B)의 제1 세트(802); 긴 필러 패턴(808A-808B)의 제2 세트(806); 긴 필러 패턴(812A-812B)의 제4 세트(810); 및 긴 필러 패턴(816A-816B)의 제5 세트(814)를 포함한다. 특히, 짧은 필러 패턴은: 짧은 필러 패턴(820A-820D)의 제3 세트(818); 및 짧은 필러 패턴(826A-826D)의 제6 세트(824)를 포함한다. 도 8a에서, 각각의 칼럼은 두 개의 세트를 포함하는 세트의 그룹으로서 도시된다. 예를 들면, 칼럼(COL1)은 긴 필러 패턴(804A-804B)의 제1 세트(802) 및 긴 필러 패턴(808A-808B)의 제2 세트(806)를 포함하며, 칼럼(COL2)은 긴 필러 패턴(812A-812B)의 제4 세트(810) 및 긴 필러 패턴(816A-816B)의 제5 세트(814)를 포함한다. 몇몇 실시형태에서, 각각의 칼럼은 2 이외의 다수의 세트를 갖는 세트의 그룹을 포함한다. 비아 패턴(830)은 대응하는 제3(818) 및 제6(824) 세트의 짧은 필러 패턴(820A-820D 및 826A-826D)을, 대응하는 제1 세트(802), 제2(806) 세트, 제4 세트(810) 및 제5 세트(814)의 긴 필러 패턴(804A-804B, 808A-808B, 812A-812B 및 816A-816B) 중 대응하는 것과 전기적으로 연결한다.
제1 세트(804), 제2 세트(806), 제4 세트(810), 제5 세트(814), 및 등등은 M(i) 금속화 층에 위치되는데, 여기서 i는 음이 아닌 정수이다. 제3 세트(818), 제6 세트(824), 및 등등의 멤버는 M(i+1) 금속화 층에 위치된다. 몇몇 실시형태에서, i = 0이다. 몇몇 실시형태에서, i = 1이다. 몇몇 실시형태에서, i = 0 또는 i = 1 이외의 값이 고려된다.
긴 필러 패턴의 제1 세트(802), 제2 세트(806), 제4 세트(810) 및 제5 세트(814) 각각의 멤버와 관련하여, 그들은: 실질적으로 동일한 길이이고; 서로 중첩하지 않으며; 실질적으로 동축이고 제1 방향에 실질적으로 평행한 장축을 갖는다. 몇몇 실시형태에서, 제1 방향은 수직 방향이다. 몇몇 실시형태에서, 긴 필러(긴 필러(804A-804B, 808A-808B, 812A-812B 및 816A-816B)를 포함함) 사이에서, 모든 긴 필러가 실질적으로 동일한 길이는 아니다.
오프셋의 관점에서, 도 8a에서 도시되는 오프셋은 제2/수평 방향의 쌍으로 설정된 오프셋(paired-set offset), 제1/수직 방향의 쌍으로 설정된 오프셋 및 제1/수직 방향의 칼럼내 오프셋(intra-column offset)을 포함한다. 제2/수평 방향의 쌍으로 설정된 오프셋은, 긴 필러의 수평으로 인접한 세트 사이에서 발생한다. 제1/수직 방향의 쌍으로 설정된 오프셋은 수평으로 인접한 세트 사이에서 발생한다. 제1 방향의 칼럼간 오프셋(inter-column offset)은 제1 칼럼의 긴 필러의 세트와 인접한 제2 칼럼의 긴 필러의 세트 사이에서 발생한다.
제2/수평 방향의 쌍으로 설정된 오프셋의 예는, 제2 세트(806)가 오프셋 거리인 DOFF1만큼 제1 세트(802)에 대해 제2 방향으로 오프셋되는 것이다. 제5 세트(814)는 오프셋 거리인 DOFF1만큼 제4 세트(810)에 대해 제2 방향으로 오프셋된다. 몇몇 실시형태에서, 오프셋 거리 DOFF1은 대응하는 프로세스 노드에 대한 폴리 피치(PPOLY)인데, 여기서 DOFF1 = PPOLY이다. 몇몇 실시형태에서, DOFF1의 다른 값이 고려된다. 또한, 제1 세트(802) 및 제4 세트(810)의 쌍, 제2 세트(806) 및 제4 세트(816A)의 쌍, 및 등등은 서로에 대해 오프셋 거리인 DOFF2만큼 제2 방향으로 오프셋된다. 인접한 칼럼은 서로에 대해 오프셋 거리인 DOFF2만큼 제2 방향으로 오프셋된다. 도 8a에서, 오프셋 거리 DOFF2는 오프셋 거리(DOFF1)의 대략 여섯 배이고, 그 결과 DOFF2
Figure 112017115922035-pat00001
6*DOFF1이다. 몇몇 실시형태에서, 오프셋 거리 DOFF2는 대략 여섯 배의 배수 이외의 오프셋 거리 DOFF1의 근사적인 배수이다. 몇몇 실시형태에서, DOFF2는 대응하는 프로세스 노드에 대한 인접하는 전력 레일 또는 스트라이프 사이의 전력 피치인 PV의 절반인데, 이 경우에서는 DOFF2 = 1/2PV이다. 몇몇 실시형태에서, DOFF2의 다른 값이 고려된다.
도 8a에서 도시되는 사이즈의 관점에서, 긴 필러 패턴(804A-804B, 808A-808B, 810A-810B, 816A-816B 및 등등)의 각각은 미리 결정된 길이인 LLIMIT 이하의 길이 L을 가지는데, 이 경우에서는 L ≤ LLIMIT이다. 몇몇 실시형태에서, LLIMIT는, 블레치(Blech) 길이인 LBlech보다 더 크지는 않을지라도, 그것과 실질적으로 동일한데, 이 경우에서는 LLIMIT
Figure 112017115922035-pat00002
LBlech 및 LLIMIT ≤ LBlech이다. LBlech는 일렉트로마이그레이션이 실질적으로 발생하지 않기 시작하는 도체의 길이를 나타낸다는 것을 유의한다. 몇몇 실시형태에서, LLIMIT는 블레치 길이인 LBlech 이외의 길이이다.
긴 필러 패턴의 수평으로 인접하는 세트 사이의 제1/수직 방향의 쌍으로 설정된 오프셋의 예는 (제1 세트(802)에 수평으로 인접한) 제2 세트(806)가, 제1 세트(802)에 대해 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리만큼 제1/수직 방향에서 오프셋되는 것이다. 보다 구체적으로는, 그 예와 관련하여, 제1 세트(802)의 긴 필러 패턴(804A)은 제1 세트(802)의 긴 필러 패턴(804A)에 대해 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리만큼 오프셋된다. 몇몇 실시형태에서, 제1/수직 방향의 쌍으로 설정된 오프셋은 하나의 로우 높이(HROW)와는 상이한 수직 분리 거리를 갖는다.
제1 칼럼의 긴 필러의 세트와 인접한 제2 칼럼의 긴 필러 패턴의 세트 사이의 제1/수직 방향의 칼럼간 오프셋의 예는, 칼럼(COL1)의 긴 필러 패턴의 제1 세트(802) 및 제2 세트(806)가, 칼럼(COL2)의 긴 필러 패턴의 제4 세트(810) 및 제5 세트(814)에 대해 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리만큼 제1/수직 방향으로 오프셋되는 것이다. 보다 구체적으로는, 그 예와 관련하여, 칼럼(COL2)의 제4 세트(810)의 긴 필러 패턴(812B)은 칼럼(COL1)의 제1 세트(802)의 긴 필러 패턴(804B)에 대해 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리만큼 오프셋되고, 칼럼(COL2)의 제5 세트(814)의 긴 필러 패턴(816A)은, 칼럼(COL1)의 제2 세트(806)의 긴 필러 패턴(808A)에 대해 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리만큼 오프셋된다. 몇몇 실시형태에서, 제1/수직 방향의 칼럼간 오프셋은 하나의 로우 높이(HROW)와는 상이한 수직 분리 거리를 갖는다.
도 8a에서, 짧은 필러 패턴(820A-820D, 826A-826D 및 등등)은 로우(ROW1-ROW8 및 등등)에 따라 편제된다. 짧은 필러 패턴의 제3 세트(818) 및 제6 세트(824)의 각각의 멤버와 관련하여, 그들은: 서로 중첩하지 않으며; 제2 방향에 실질적으로 평행한 장축을 가지며; 대응하는 제1 세트(802), 제2 세트(806), 제4 세트(810) 및 제5 세트(814)의 대응하는 긴 필러 패턴(804A-804B, 808A-808B, 812A-812B 및 816A-816B)과 중첩하고 있고; 그룹으로 편제된다. 제3 세트(818)의 멤버는 제1 방향에 대해 서로 정렬된다. 제6 세트(824)의 멤버는 제1 방향에 대해 서로 정렬된다. 제3 세트(818)의 인접한 멤버는 오프셋 거리인 DOFF3만큼 서로에 대해 제1 방향으로 오프셋된다. 도 8a에서, DOFF3은 두 개의 로우의 제1 방향에서의 사이즈이다. 몇몇 실시형태에서, DOFF3은, 표준 셀의 제1 방향에서의 사이즈인 DSS의 배수인데, 이 경우에서는 DOFF3 = α*DSS이며, 여기서 α는 양의 실수이다. 몇몇 실시형태에서, DOFF3의 다른 값이 고려된다.
또한, 짧은 필러 패턴의 제3 세트(818)는 그룹(822A-822B)으로 편제되고, 짧은 필러 패턴의 제6 세트(824)는 그룹(828A-828B)으로 편제된다. 그룹(822A-822B 및 828A-828B)의 각각은, 동일한 수량(Q822)의 짧은 필러 패턴(820A-820D)을 갖는다. 도 8a에서, 예시의 간략화를 위해, 짧은 필러 패턴의 수량(Q822)은 2로서 도시되고, Q822 = 2이다. 몇몇 실시형태에서, Q822에 대한 다른 값이 고려되는데, 그 경우에서 Q822는 양의 정수이고 Q822 > 2이다.
제3 세트(818)의 각각의 그룹(822A-822B)은 중첩하고 제1 세트(802)의 긴 필러 패턴(804A-804B) 중 하나와 제2 세트(806)의 긴 필러 패턴(808A-808B) 중 대응하는 하나의 대응하는 쌍 사이에서 중첩하고 전기적으로 연결된다. 이러한 쌍의 예는, 제1 세트(802)의 긴 필러 패턴(804B) 및 제2 세트(806)의 긴 필러 패턴(808A)이다. 따라서, 그룹(822A-822B)의 각각에서, 대응하는 짧은 필러 패턴(820A-820D)의 각각은, 제1 세트(802)의 긴 필러 패턴(804B)과 제2 세트(806)의 긴 필러 패턴(808A)의 대응하는 쌍 사이에서 중첩하고 전기적으로 연결된다. 도 8a에서, 제1/수직 방향에 대하여, 각각의 짧은 필러 패턴은: 짧은 필러 패턴이 중첩하는 긴 필러 패턴 중 하나의 단부로부터 실질적으로 스터브 거리(stub-distance)에서; 그리고 짧은 필러 패턴이 중첩하는 긴 필러 패턴 중 다른 것의 중간 영역에 위치된다. 예로서, 짧은 필러 패턴(820A)은 긴 필러 패턴(804B)의 단부로부터 실질적으로 스터브 거리에서 그리고 긴 필러 패턴(808A)의 중간 영역에 위치된다. 스터브 거리는 짧은 필러와 긴 필러의 단부 사이의 충분한 양의 중첩을 보장하며, 짧은 필러 패턴, 긴 필러 패턴, 또는 등등에 대응하는 구조체를 제조하기 위해 사용되는 대응하는 프로세스 노드의 정렬 공차에 의존한다.
도 8a에서, 제1 세트(802)의 긴 필러 패턴(804A-804B)의 각각, 및 제2 세트(806)의 긴 필러 패턴(808A-808B)의 각각은, 제3 세트(818)의 대응하는 짧은 필러 패턴(820A-820D)의 수량(Q818)만큼 중첩되고, 그것에 전기적으로 연결된다. 도 8a에서, 긴 필러 패턴(804A-804B 및 808A-808B) 중 대응하는 것을 비롯한, 긴 필러 패턴의 수직으로 정렬되고 수직으로 인접한 긴 필러 패턴은 실질적으로 하나의 로우 높이(HROW)의 수직 분리 거리를 갖는다. 예를 들면, 수직으로 정렬되고 수직으로 인접한 긴 필러 패턴(808A 및 808B)은 실질적으로 하나의 로우 높이(HROW)의 수직 분리를 갖는다. 몇몇 실시형태에서, 수직으로 정렬되고 수직으로 인접한 긴 필러 패턴은 하나의 로우 높이(HROW)와는 상이한 수직 분리를 갖는다. 도 8a에서, 예시의 간략화를 위해, 짧은 필러 패턴의 수량(Q818)은 네 개로서 도시되고, Q818 = 4이다. 몇몇 실시형태에서, Q818에 대한 다른 값이 고려되는데, 이 경우에서는 Q818은 양의 정수이고 Q818 > 3이다. 수량 Q818은 수량 Q822보다 더 큰데, 이 경우에서는 Q822 < Q818이다.
도 8b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체(800B)의 단면도이다. 몇몇 실시형태에서, IC 구조체는 도 7의 IC 구조체(700)이다. 몇몇 실시형태에서, 도전 라인 구조체(800B)는 적어도 부분적으로 도 8a의 레이아웃(800A)에 따라 제조된다.
도 8b에서, 도전성 라인 구조체(800B)는: 긴 필러(804B' 및 808A'); 비아(830'); 및 짧은 필러(820A')를 포함한다. 긴 필러(804B' 및 808A')는 도전성이고 도 8a의 긴 필러 패턴(804B 및 808A)에 대응한다. 비아(830')는 도전성이고 도 8a의 비아 패턴(830)에 대응한다. 짧은 필러(820A')는 도전성이고 도 8a의 짧은 필러 패턴(820A)에 대응한다.
도 8a의 레이아웃(800A)과 같은 연결된 긴 필러 쌍 구성을 사용하는 이점은 다음 중 적어도 하나를 포함한다: 예를 들면, 라우팅 가능성 또는 등등에 대한 부정적 영향이 없는 (예를 들면, 다른 접근법에 따른 간단한 스트라이프의 구성과는 대조적인) 더욱 견고한 그리드; 예를 들면, 라우팅 가능성 또는 등등에 대한 부정적 영향이 없는 (예를 들면, 다른 접근법에 따른 단순 스트라이프의 구성과는 대조적인) 감소된 일렉트로마이그레이션 민감도(electromigration susceptibility); 임의의 금속화 층에 대한 적절성/적합성; 또는 등등.
도 9a는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체(900A)의 레이아웃 다이어그램이다. 몇몇 실시형태에서, IC 구조체는 도 7의 IC 구조체(700)이다. 레이아웃 다이어그램(900A)은 연결된 긴 필러 쌍 구성의 예를 포함한다.
레이아웃 다이어그램(900A)은 라인 패턴(902A-902L), 긴 필러 패턴(904A-904V), 및 비아 패턴(910)을 포함한다. 비아 패턴(910)은 긴 필러 패턴(904A-904V)을 라인 패턴(902A-902L) 중 대응하는 것과 전기적으로 연결한다. 라인 패턴(902A-902L)은 M(i) 금속화 층에 위치되는데, 여기서 i는 음이 아닌 정수이다. 긴 필러 패턴(904A-904V)은 M(i+1) 금속화 층에 위치된다. 몇몇 실시형태에서, i = 0이다. 몇몇 실시형태에서, i = 1이다. 몇몇 실시형태에서, i = 0 또는 i = 1 이외의 값이 고려된다.
라인 패턴(902A-902L)과 관련하여, 그들은: 서로 중첩하지 않으며; 제1 방향에 실질적으로 평행한 장축을 갖는다. 몇몇 실시형태에서, 제1 방향은 수직 방향이다. 라인 패턴(902A-902L)은 서로에 대해 제2 방향으로 오프셋되는데, 제2 방향은 제1 방향에 직교한다. 몇몇 실시형태에서, 제2 방향은 수평 방향이다.
각각의 클러스터 내에서, 클러스터의 멤버, 예를 들면, 라인 패턴(902A 및 902B)은 서로에 대해 오프셋 거리인 DOFF4만큼 제2 방향으로 오프셋된다. 몇몇 실시형태에서, 오프셋 거리 DOFF4는 대응하는 프로세스 노드에 대한 폴리 피치(PPOLY)인데, 이 경우에서는 DOFF4 = PPOLY이다. 몇몇 실시형태에서, DOFF4의 다른 값이 고려된다. 인접한 클러스터는 서로에 대해 오프셋 거리인 DOFF5만큼 제2 방향으로 오프셋된다. 예를 들면, 클러스터(902A 및 902B)의 라인 패턴(902B)은 클러스터(902C 및 902D)의 라인 패턴(902D)으로부터 거리(DOFF5)만큼 오프셋된다. 몇몇 실시형태에서, DOFF5는 대응하는 프로세스 노드에 대한 인접하는 전력 레일 또는 스트라이프 사이의 전력 피치인 PV의 절반인데, 이 경우에서는 DOFF5 = 1/2PV이다. 몇몇 실시형태에서, DOFF5의 다른 값이 고려된다.
긴 필러 패턴(904A-904V)은 세트(906A-906I)로 편제되는데, 세트(906A-906I)의 경우, 각각의 세트의 긴 필러 패턴 멤버는: 서로 중첩하지 않고; 실질적으로 동축이고 제2 방향에 실질적으로 평행한 장축을 가지고; 서로에 대해 제2 방향으로 오프셋되고; 그리고 라인 패턴(902A-902L) 중 대응하는 것과 중첩하고 있다. 긴 필러 패턴(904A-904V)은 또한 그룹(908A-908D 및 등등)으로 편제된다. 그룹의 집합체(collection)가 한 단위(unit)로 칭해진다. 각각의 단위는 F 개의 그룹을 포함하는데, 여기서 F는 양의 정수이다. 도 9a에서, F = 4이다. 몇몇 실시형태에서, 4 이외의 F의 값이 고려된다. 그룹(908A-908D 및 등등)과 관련하여, 그들은: 서로에 대해 제1 방향으로 오프셋되고; 각각은 동일한 수량의 긴 필러 패턴을 갖는다. 그룹(908A-908D 및 등등)의 각각의 경우, 그룹의 멤버인 긴 필러 패턴은: 서로 중첩하지 않고; 서로에 대해 제1 방향으로 오프셋되어 정렬된다.
라인 패턴(902A-902L)은 묶음(bunch)으로 배열되는데, 각각의 묶음은 J 개의 클러스터를 포함하며, 클러스터는 서로로부터 제2 방향으로 오프셋되고, J는 양의 정수이다. 각각의 클러스터는 라인 패턴(902A-902L) 중 K 개의 라인 패턴을 포함하는데, 여기서 K는 양의 정수이다. 도 9a에서, J는 4, 즉 J = 4이고, K는 2, 즉 K = 2이다. 몇몇 실시형태에서, 4 이외의 J의 값이 고려된다. 몇몇 실시형태에서, 2 이외의 K의 값이 고려된다. 라인 패턴(902A-902L)의 클러스터는, 라인 패턴(902A 및 902B, 902C 및 902D, 902E 및 902F, 및 등등)의 클러스터를 포함한다. 도 9a에서, 묶음의 예는 다음의 것을 포함한다: 라인 패턴(902A와 902B, 902C와 902D, 902E와 902F 및 902G와 902H) 중 의 라인 패턴의 클러스터를 포함하는 묶음; 라인 패턴(902C와 902D, 902E와 902F, 902G와 H 및 902I와 902J) 중의 라인 패턴의 클러스터를 포함하는 묶음; 및 등등. 긴 필러 패턴의 세트(906A-906I)의 각각의 경우, 각각의 세트의 긴 필러 패턴 멤버의 각각은 J-1 개의 클러스터와 중첩한다. 따라서, 도 9a에서, 긴 필러 패턴의 세트(906A-906I)의 각각의 경우, 각각의 세트의 긴 필러 패턴 멤버의 각각은, 따라서, J-1 = 4-1 = 3 개의 클러스터와 중첩한다. 긴 필러 패턴의 세트(906A-906I) 각각의 경우, 각각의 세트의 긴 필러 패턴 멤버의 각각은 J-2 개의 클러스터의 각각의 멤버의 각각에 전기적으로 연결된다. 따라서, 도 9a에서, 긴 필러 패턴의 세트(906A-906I) 각각의 경우, 각각의 세트의 긴 필러 패턴 멤버의 각각은 J-2 = 4-2 = 2 개의 클러스터의 멤버의 각각에 전기적으로 연결된다.
긴 필러 패턴(904A-904V)이 라인 패턴(902A-902P)의 대응하는 부분 위를 가로지르는 경우, 두 가지 타입의 교차부, 즉 기능적 교차부(functional intersection; 914A) 및 입체 교차부(flyover intersection)(914B)가 설명된다. 적어도 부분적으로 레이아웃(800A)에 따라 제조될, 그리고 기능적 교차부(914A)에 대한 도전성 라인 구조체와 관련하여, 긴 필러 패턴(904A-904V) 중 대응하는 것은, 대응하는 비아 패턴(910)을 통해 하부의 라인 패턴(902A-902P) 중 대응하는 것에 기능적으로 연결된다(전기적으로 연결된다). 적어도 부분적으로 레이아웃(800A)에 따라 제조될, 그리고 입체 교차부(914B)에 대한 도전성 라인 구조체와 관련하여, 긴 필러 패턴(904A-904V) 중 대응하는 것은, 입체 교차부(914B)에 비아 패턴(910)이 존재하지 않기 때문에, 하부의 라인 패턴(902A-902P) 중 대응하는 것에 기능적으로 연결된다(전기적으로 연결된다).
라인 패턴(902A 내지 902P)의 각각의 기준 부분(912A-912B 및 등등)의 경우, 기준 부분과 중첩하는 긴 필러 패턴의 수 Q1은, 기준 부분에 전기적으로 연결되는(또는 입체 교차부가 아닌 기능적 교차부의 형태로 교차하는) 긴 필러 패턴의 제2 수 Q2보다 더 크다. 도 9a에서, Q2 = Q1-1이다. 몇몇 실시형태에서, Q2와 Q1 사이의 다른 관계가 고려된다.
한 예로서, 라인 패턴(902C 및 902D)의 각각의 기준 부분(912B)을 고려한다. 긴 필러 패턴(904C, 904H, 904K, 904M)은 라인 패턴(902C, 902D)의 기준 부분(912B)과 중첩한다. 그 예에서, 라인 패턴(902C 및 902D)의 각각의 기준 부분(912B)과 중첩하는 긴 필러 패턴(904A-904V)의 제1 수는 4이다, 즉, Q1 = 4이다. 긴 필러 패턴의 중첩하는 긴 필러 패턴 중, 긴 필러 패턴(904C, 904H, 및 904M)은 기능적 교차부(914A)의 형태로 라인 패턴(902C 및 902D)의 기준 부분(912B)과 중첩한다. 대조적으로, 긴 필러 패턴(904K)은 입체 교차부(914B)의 형태로 라인 패턴(902C 및 902D)의 기준 부분(912B)과 중첩한다. 따라서, 그 예에서, 라인 패턴(902C 및 902D)의 각각의 기준 부분(912B)에 전기적으로 연결되는 긴 필러 패턴의 제2 수는 3이고, 즉 Q2 = 3이고, 그 결과 (Q2 = 3) < (Q1 = 4)가 된다. 또한, 그 예에서, 단위 내의 그룹의 수 F는 Q1인데, 여기서 F = Q1 = 4이고, 그 결과 Q2 = F-1 = 3가 된다.
도 9b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 도전성 라인 구조체(900B)의 단면도이다. 몇몇 실시형태에서, IC 구조체는 도 7의 IC 구조체(700)이다. 몇몇 실시형태에서, 도전 라인 구조체(900B)는 적어도 부분적으로 도 9a의 레이아웃(900A)에 따라 제조된다.
도 9b에서, 도전성 라인 구조체(900B)는 다음의 것을 포함한다: 라인(902G', 902H', 902I' 및 902J'); 비아(910'); 및 긴 필러(904S'). 라인(902G', 902H', 902I', 및 902J')은 도전성이고 라인 패턴(902G', 902H', 902I', 및 902J')에 대응하고; 비아(910')는 도전성이고 도 9a의 비아 패턴(910)에 대응한다. 긴 필러(904S')는 도전성이고 도 9a의 긴 필러 패턴(904S)에 대응한다.
도 9a의 레이아웃(900A)과 같은 연결된 긴 필러 쌍 구성을 사용하는 이점은 다음 중 적어도 하나를 포함한다: 예를 들면, 라우팅 가능성 또는 등등에 대한 부정적 영향이 없는 (예를 들면, 다른 접근법에 따른 간단한 스트라이프의 구성과는 대조적인) 더욱 견고한 그리드; 예를 들면, 라우팅 가능성 또는 등등에 대한 부정적 영향이 없는 (예를 들면, 다른 접근법에 따른 단순 스트라이프의 구성과는 대조적인) 감소된 일렉트로마이그레이션 민감도; 임의의 금속화 층에 대한 적절성/적합성; 또는 등등.
도 10a는, 몇몇 실시형태에 따른, IC 구조체의 레이아웃을 생성하는 방법(1000A)의 플로우차트이다. 몇몇 실시형태에서, 방법(1000)은 IC 구조체의 트리밍된 게이트 영역(trimmed-gates region; 102)의 레이아웃 다이어그램(202A)의 인스턴스를 생성하기 위해 사용된다.
도 10a에서, 방법(1000A)의 플로우차트는 블록(1002-1012)을 포함한다. 블록(1002(이것은 블록(1004-1006)을 포함함), 1008 또는 1010) 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다. 프로세서의 예는 도 11의 프로세서(1102)(하기에서 논의됨)이다. 컴퓨터의 예는 도 11의 전자 설계 자동화(EDA) 시스템(1100)(하기에서 논의됨)이다. 몇몇 실시형태에서, 블록(1002-1010)의 각각은 컴퓨터의 프로세서에 의해 실행된다. 몇몇 실시형태에서, 방법(1000)에 의해 생성되는 레이아웃은 비일시적 컴퓨터 판독 가능 매체 상에 저장된다. 비일시적 컴퓨터 판독 가능 매체의 예는 도 11의 레이아웃(1107)(하기에서 논의됨)이다.
블록(1002)에서, 긴 필러 패턴의 제1 및 대응하는 제2 세트가 생성된다. 긴 필러 패턴의 제1 및 제2 세트의 예는, 도 8a의 긴 필러 패턴(804A-804B)의 제1 세트(802) 및 도 8a의 긴 필러 패턴(808A-808B)의 대응하는 제2 세트(806)이다. 이러한 긴 필러 패턴은: 서로 중첩하지 않고; 제1 방향과 실질적으로 동축이고, 제1 방향에 실질적으로 평행하다. 제1 세트는 제1 방향과 직교하는 제2 방향으로 제2 세트로부터 오프셋된다. 블록(1002)으로부터, 플로우는 블록(1004)으로 진행한다.
블록(1004)에서, 짧은 필러 패턴의 제3 세트가 생성된다. 짧은 필러 패턴의 제3 세트의 예는 도 8a의 짧은 필러 패턴(820A-820D)의 세트(818)이다. 이러한 짧은 필러 패턴은: 서로 중첩하지 않고; 제2 방향에 실질적으로 평행한 장축을 따라 배열되고; 제1 및 제2 세트의 대응하는 긴 필러 패턴과 중첩하고; 그룹으로 편제된다. 이러한 그룹의 예는 도 8a의 그룹(822A-822B)이다. 각각의 이러한 그룹은, 제1 수량의 짧은 필러 패턴을 갖는다. 도 8a의 예에서, 제1 수량(Q822)은 2인데, 이 경우에서는 Q822 = 2이다. 몇몇 실시형태에서, Q822에 대한 다른 값이 고려되는데, 그 경우에서 Q822는 양의 정수이고 Q822 > 2이다.
다시, 블록(1004)은 블록(1004-1006)을 포함한다. 블록(1004) 내에서, 플로우는 블록(1006)으로 진행한다. 블록(1006)에서, 제3 세트의 멤버는, 제1 세트 및 제2 세트의 각각에 있는 각각의 긴 필러 패턴이 제2 수량의 대응하는 짧은 필러 패턴에 의해 중첩되도록 그리고 그들에 전기적으로 연결되도록, 배열된다. 도 8a의 예에서, 제2 수량(Q818)은 3인데, 이 경우에서는 Q818 = 3이고, Q818은 Q822보다 더 크고 그 결과 Q822 < Q818이다. 블록(1006)으로부터, 플로우는 블록(1008)으로 진행한다.
블록(1008)에서, 제3 세트의 멤버는, 각각의 그룹의 각각의 짧은 필러 패턴이 제1 세트의 긴 필러 패턴 중 대응하는 하나 및 제2 세트의 긴 필러 패턴 중 대응하는 하나와 중첩하도록 그리고 그들과 전기적으로 연결되도록, 배열된다. 도 8a의 예에서, 예를 들면, 긴 필러 패턴(804B)은 대응하는 비아 패턴(830)을 통해 짧은 필러 패턴(820A-820D)에 의해 중첩된다. 블록(1008)으로부터, 플로우는 블록(1004)을 빠져 나와 블록(1010)으로 진행한다.
블록(1010)에서, 제1 비아 패턴이 생성되는데, 이것은 제3 세트의 짧은 필러 패턴을 제1 및 제2 세트의 긴 필러 패턴 중 대응하는 것과 전기적으로 연결하도록 제1 비아 패턴을 배열하는 것을 포함한다. 도 8a의 예에서, 예를 들면, 비아 패턴(830)은 긴 필러 패턴(804B)을 짧은 필러 패턴(820A-820D)에 전기적으로 연결한다. 블록(1010)으로부터, 플로우는 블록(1012)으로 진행한다. 블록(1012)에서, 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크(이하에서 논의되는 도 12 참조) 또는 (B) 미완성(inchoate) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트(역시, 하기에서 논의되는 도 12 참조) 중 적어도 하나가 제조된다.
도 10b는, 본 개시의 적어도 하나의 실시형태에 따른, 레이아웃에서 IC 구조체의 적어도 하나의 필러를 시프팅하는 방법(1000B)의 하이 레벨 프로세스 플로우이다.
도 10b에서, 방법(1000B)의 플로우차트는 블록(1022-1042)을 포함한다. 블록(1022-1040) 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다. 프로세서의 예는 도 11의 프로세서(1102)(하기에서 논의됨)이다. 컴퓨터의 예는 도 11의 전자 설계 자동화(EDA) 시스템(1100)(하기에서 논의됨)이다. 몇몇 실시형태에서, 블록(1022-1040)의 각각은 컴퓨터의 프로세서에 의해 실행된다. 몇몇 실시형태에서, 방법(1000B)에 의해 생성되는 레이아웃은 비일시적 컴퓨터 판독 가능 매체 상에 저장된다. 비일시적 컴퓨터 판독 가능 매체의 예는 도 11의 메모리(1104)에 저장되는 레이아웃(1107)(하기에서 논의됨)이다.
블록(1022)에서, 층(Mn)의 도전성 세그먼트에 대해 IR 강하 분석(drop analysis)이 실행된다. 블록(1022)의 IR 강하 분석을 위해, 스트라이프를 사용하는 시도가 이루어졌는데, 여기서 스트라이프는 긴 필러보다 더 긴 도전성 라인이다(여기서 긴 필러의 길이는 상기에서 논의되는 블레치 길이인 LBlech에 관련된다). 블록(1022)의 경우, 스트라이프에 의해 나타내어지는 IR 강하가 대응하는 최대 기준 값보다 더 작거나 같다는 것이 가정된다. 블록(1022)으로부터, 플로우는 블록(1024)으로 진행하는데, 블록(1024)에서는, Mn 층의 하나 이상의 스트라이프 중 임의의 것에서 일렉트로마이그레이션 문제가 있는지의 여부의 결정이 이루어진다. 몇몇 실시형태에서, 일렉트로마이그레이션 문제가 있는지의 여부의 결정은, 테스트 데이터, 고려 중인 도체에 대한 결정 구조(grain structure)의 세부 사항, 고려 중인 도체를 형성하기 위해 사용되는 금속 퇴적 프로세스(metal deposition process), 또는 등등에 기초한다.
블록(1024)의 결과가 부정적이면, 프로세스 플로우는 블록(1026)으로 진행하는데, 블록(1026)에서는, 스트라이프가 레이아웃에 사용되고, 레이아웃으로 나타나게 된다. 몇몇 실시형태에서, 스트라이프는, 긴 필러보다 더 긴 도전성 라인이다(여기서 긴 필러의 길이는, 상기에서 논의되는 블레치 길이인 LBlech에 관련된다). 블록(1026)으로부터, 그 다음, 프로세스 플로우는 블록(1042)으로 진행하는데, 블록(1042)에서는, 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크(이하에서 논의되는 도 12 참조) 또는 (B) 미완성 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트(역시, 하기에서 논의되는 도 12 참조) 중 적어도 하나가 제조된다.
블록(1024)의 결과가 긍정적이면, 즉 일렉트로마이그레이션 문제가 레이아웃에서 결정되면, 프로세스 플로우는 블록(1028)으로 진행한다. 블록(1028)에서, 짧은 필러를 사용하려는 시도가 이루어진다. 블록(1028)의 실행은, 일렉트로마이그레이션 문제점을 갖는 대응하는 스트라이프(들) 대신 짧은 필러의 레이아웃으로의 삽입을 야기한다. 짧은 필러의 예는 도 13a의 짧은 필러(1302 및 1304)(하기에서 논의됨)이다. 그 다음, 프로세스 플로우는 블록(1030)으로 진행하는데, 블록(1030)에서는, 짧은 필러(이들은 대응하는 스트라이프(들)의 대체로서 블록(1028)에서 도입되었음)에 의해 나타내어지는 IR 강하가, 대응하는 스트라이프(들)의 IR 강하(들)에 대한 대응하는 임계치를 초과하여 저하했는지의 여부가 결정된다. 블록(1030)의 결과가 부정적이면, 프로세스 플로우는 블록(1032)로 진행하는데, 블록(1032)에서는, 짧은 필러(블록(1028) 참조)가 사용되고, 레이아웃으로 나타나게 된다. 블록(1032)에서, 짧은 필러는, 짧은 필러가 (하기에서 논의되는 시프팅을 위해, 예를 들면, 도 15의 1514 참조) 공동 트랙(co-track)에 정렬된 채로 유지되도록 짧은 필러 중 하나 이상의 트랙 정렬된 위치를 시프트해야 하지 않고도, 사용된다. 블록(1032)으로부터, 프로세스 플로우는 블록(1042)(상기에서 논의됨)으로 진행한다.
블록(1030)의 결과가 긍정적이면, 프로세스 플로우는 블록(1034)으로 진행하는데, 블록(1034)에서는, 간단한 쌍 구성에서 긴 필러를 사용하려고 시도한다. 블록(1034)의 실행은, 일렉트로마이그레이션 문제점을 갖는 것으로 블록(1024)에서 결정되었던 대응하는 스트라이프(들) 대신 간단한 쌍 구성의 긴 필러의 레이아웃 안으로의 삽입을 야기한다. 긴 필러의 간단한 쌍 구성에서, 긴 필러의 제1 쌍의 두 멤버 사이에서는 직접적인 전기 연결(쌍 내 연결(intra-pair connection))이 이루어지지만, 긴 필러의 제1 쌍과 긴 필러의 제2 쌍 사이에서는 직접적인 전기 연결이 이루어지지 않는다.
블록(1034)으로부터, 그 다음, 프로세스 플로우는 블록(1036)으로 진행하는데, 블록(1036)에서는, 긴 필러(이들은 대응하는 스트라이프(들)의 대체로서 블록(1034)에서 도입되었음)에 의해 나타내어지는 IR 강하가, 대응하는 스트라이프(들)의 IR 강하(들)에 대한 대응하는 임계치를 초과하여 저하했는지의 여부가 결정된다. 블록(1036)의 결과가 부정적이면, 프로세스 플로우는 블록(1038)으로 진행하는데, 블록(1038)에서는, 긴 필러의 간단한 쌍 구성이 사용되고, 레이아웃으로 나타나게 된다. 블록(1038)으로부터, 프로세스 플로우는 블록(1042)(상기에서 논의됨)으로 진행한다.
블록(1036)의 결과가 긍정적이면, 프로세스 플로우는 연결된 긴 필러 쌍 구성을 사용하는 블록(1040)으로 진행하고, 레이아웃으로 나타나게 된다. 긴 필러의 연결된 긴 필러 쌍 구성에서, 쌍 내 연결이 이루어지고 쌍간 연결(inter-pair connection)이 이루어진다. 쌍 내 및 쌍간 연결을 갖는 긴 필러 패턴의 제1 쌍의 예는 도 8a의 긴 필러 패턴(804B) 및 긴 필러 패턴(808A)의 쌍인데, 이들은: 짧은 필러 패턴(820A 및 820B)뿐만 아니라 대응하는 비아 패턴(830)에 의해 쌍 내 연결되고; 이들의 멤버의 경우, 긴 필러 패턴(804B)은, 짧은 필러 패턴(820C 및 820D)뿐만 아니라 대응하는 비아 패턴(830)에 의해 긴 필러 패턴(808B)에 연결되고, 이 경우 긴 필러 패턴(808B)은 제2 쌍의 멤버이다. 쌍 내 및 쌍간 연결을 갖는 긴 필러 패턴의 제1 쌍의 다른 예는 도 9a의 긴 필러 패턴(904F) 및 긴 필러 패턴(904P)의 쌍인데, 이들은: 짧은 라인 패턴(902E, 902F, 902I 및 902J)뿐만 아니라 대응하는 비아 패턴(910)에 의해 쌍 내 연결되고; 라인 패턴(902E, 902F, 902I 및 902J)뿐만 아니라 대응하는 비아 패턴(910)에 의해 적어도 긴 필러 패턴(904A 및 904K)에 쌍간 연결되고, 이 경우 긴 필러 패턴(904A 및 904K)은 제2 쌍의 멤버이다. 도 9a에서, 언급된 제2 쌍은, 긴 필러 패턴(904A 및 904K)뿐만 아니라 긴 필러 패턴(904U)을 포함하는 긴 필러 패턴의 대응하는 제2 그룹에 포함된다. 몇몇 실시형태에서, 제2 그룹은, 긴 필러 패턴(904A, 904K 및 904U)과 수직으로 정렬되는 다른 대응 긴 필러 패턴을 더 포함하는데, 이 경우 다른 대응하는 긴 필러 패턴은 도 9a에서 도시되지는 않지만, 그러나 도 9a의 상부 및 하부에 있는 타원에 의해 암시된다. 몇몇 실시형태에서, 언급된 제1 쌍은, 긴 필러 패턴(904F 및 904P)과 수직으로 정렬되는 다른 대응하는 긴 필러 패턴을 더 포함하는 대응하는 제1 그룹에 포함되는데, 이 경우 다른 대응하는 긴 필러 패턴은 도 9a에서 도시되지는 않지만, 그러나 도 9a의 상부 및 하부에 있는 타원에 의해 암시된다. 블록(1040)으로부터, 프로세스 플로우는 블록(1042)(상기에서 논의됨)으로 진행한다.
도 11은, 본 개시의 적어도 하나의 실시형태에 따른, 전자 설계 자동화(EDA) 시스템(1100)의 블록도이다.
몇몇 실시형태에서, EDA 시스템(1100)은 APR 시스템을 포함한다. 도 6 및 도 10의 플로우차트의 방법은, 몇몇 실시형태에 따라, 예를 들면, EDA 시스템(1100)을 사용하여 구현된다.
몇몇 실시형태에서, EDA 시스템(1100)은, 하드웨어 프로세서(1102) 및 비일시적 컴퓨터 판독 가능 저장 매체(1104)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(1104)는, 다른 것들 중에서도, 컴퓨터 프로그램 코드(1106), 즉 실행가능 명령어의 세트로 인코딩된다, 즉, 컴퓨터 프로그램 코드(1106), 즉 실행가능 명령어를 포함한다. 하드웨어 프로세서(1102)에 의한 명령어(1106)의 실행은, 하나 이상의 실시형태(이하, 언급된 프로세스 및 프로세스)에 따른, 예를 들면, 도 3a 내지 도 3f의 방법 중 일부 또는 전체를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(1102)는 버스(1108)를 통해 컴퓨터 판독 가능 저장 매체(1104)에 전기적으로 커플링된다. 프로세서(1102)는 또한 버스(1108)에 의해 I/O 인터페이스(1110)에 전기적으로 커플링된다. 네트워크 인터페이스(1112)는 또한 버스(1108)를 통해 프로세서(1102)에 전기적으로 연결된다. 네트워크 인터페이스(1112)는, 프로세서(1104) 및 컴퓨터 판독 가능 저장 매체(1114)가 네트워크(1114)를 통해 외부 엘리먼트에 연결 가능하도록, 네트워크(1102)에 연결된다. 프로세서(1102)는, 시스템(1100)으로 하여금 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독가능 저장 매체(1104)에 인코딩되는 프로그램 코드(1106)를 실행하도록 구성된다. 컴퓨터 판독 가능 저장 매체(1104)는 언급된 프로세스 및/또는 방법의 일부 또는 전체에 따라 생성되는 하나 이상의 레이아웃(1107)을 또한 포함한다. 몇몇 실시형태에서, 프로세서(1102)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1104)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1104)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광학 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1104)는 콤팩트 디스크 리드 온리 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 리드/라이트(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시형태에서, 저장 매체(1104)는, 시스템(1100)(이 경우 이러한 실행은 (적어도 부분적으로) EDA 툴을 나타냄)으로 하여금 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하도록 사용 가능하게 하도록 구성되는 컴퓨터 프로그램(1106)을 저장한다. 하나 이상의 실시형태에서, 저장 매체(1104)는 언급된 프로세스 및/또는 방법 중 일부 또는 전체를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시형태에서, 저장 매체(1104)는 표준 셀의 라이브러리(도시되지 않음)를 저장한다.
EDA 시스템(1100)은 I/O 인터페이스(1110)를 포함한다. I/O 인터페이스(1110)는 외부 회로부(external circuitry)에 커플링된다. 하나 이상의 실시형태에서, I/O 인터페이스(1110)는 정보 및 커맨드를 프로세서(1102)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
다시, EDA 시스템(1100)은 네트워크 인터페이스(1112)를 포함한다. 네트워크 인터페이스(1112)는, 블루투스(BLUETOOTH), 와이파이(WIFI), 와이맥스(WIMAX), GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 둘 이상의 시스템(1100)에서 구현된다.
시스템(1100)은 I/O 인터페이스(1110)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1110)를 통해 수신되는 정보는, 명령어, 데이터, 설계 규칙(design rule), 표준 셀의 라이브러리, 및/또는 프로세서(1102)에 의한 프로세싱을 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1108)를 통해 프로세서(1102)로 전송된다. EDA 시스템(1100)은 I/O 인터페이스(1110)를 통해 UI에 관련되는 정보를 수신하도록 구성된다. 정보는 유저 인터페이스(UI)(1142)로서 컴퓨터 판독 가능 매체(1104)에 저장된다.
몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 전체는 EDA 시스템(1100)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 레이아웃은, CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO® 또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 생성된다.
몇몇 실시형태에서, 프로세스는 비일시적 컴퓨터 판독 가능 기록 매체에 저장되는 프로그램의 기능으로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들면, DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드, 및 등등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 12는, 본 개시의 적어도 하나의 실시형태에 따른, 집적 회로(IC) 제조 시스템(1200), 및 그와 관련되는 IC 제조 플로우의 블록도이다.
도 12에서, IC 제조 시스템(1200)은, 설계, 개발 및 제조 사이클 및/또는 IC 디바이스(1260)를 제조하는 것과 관련되는 서비스와 상호 작용하는, 설계 하우스(1220), 마스크 하우스(1230), 및 IC 제조자/제작자(fabricator; "팹(fab)")(1250)와 같은 엔티티를 포함한다. 시스템(1200) 내의 엔티티는 통신 네트워크에 의해 연결된다. 몇몇 실시형태에서, 통신 네트워크는 단일의 네트워크이다. 몇몇 실시형태에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양하고 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상으로 서비스를 제공하고 및/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 몇몇 실시형태에서, 설계 하우스(1220), 마스크 하우스(1230), 및 IC 팹(1250) 중 두 개 이상이 단일의 더 큰 회사에 의해 소유된다. 몇몇 실시형태에서, 설계 하우스(1220), 마스크 하우스(1230) 및 IC 팹(1250) 중 둘 이상이 공통 시설에서 공존하며 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1220)는 IC 설계 레이아웃(1222)을 생성한다. IC 설계 레이아웃(1222)은 IC 디바이스(1260)를 위해 설계되는 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은, 제조될 IC 디바이스(1260)의 다양한 컴포넌트를 구성하는 금속, 산화물, 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합하여 다양한 IC 피쳐를 형성한다. 예를 들면, IC 설계 레이아웃(1222)의 일부분은 다양한 IC 피쳐, 예컨대, 반도체 기판(예컨대 실리콘 웨이퍼)에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 배선(interlayer interconnection)의 금속 라인 또는 비아, 및 본딩 패드용 개구 및 반도체 기판 상에 배치되는 다양한 재료 층을 포함한다. 설계 하우스(1220)는 IC 설계 레이아웃(1222)을 형성하기 위한 적절한 설계 프로시져를 구현한다. 설계 프로시져는, 로직 설계, 물리적 설계 또는 장소 및 경로 중 하나 이상을 포함한다. IC 설계 레이아웃(1222)은 기하학적 패턴의 정보를 구비하는 하나 이상의 데이터 파일에서 제시된다. 예를 들면, IC 설계 레이아웃(1222)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1230)는 데이터 준비(data preparation; 1232) 및 마스크 제조(1244)를 포함한다. 마스크 하우스(1230)는, IC 설계 레이아웃(1222)에 따라 IC 디바이스(1260)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크를 제조하기 위해 IC 설계 레이아웃(1222)을 사용한다. 마스크 하우스(1230)는 마스크 데이터 준비(mask data preparation; 1232)를 수행하는데, 이 경우 IC 설계 레이아웃(1222)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1232)는 마스크 제조(1244)에 RDF를 제공한다. 마스크 제조(1244)는 마스크 노광기(mask writer)를 포함한다. 마스크 노광기는 RDF를, 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은, 마스크 노광기의 특정한 특성 및/또는 IC 팹(1250)의 요건을 준수하기 위해 마스크 데이터 준비(1232)에 의해 조작된다. 도 12에서, 마스크 데이터 준비(1232) 및 마스크 제조(1244)는 별개의 엘리먼트로서 예시되어 있다. 몇몇 실시형태에서, 마스크 데이터 준비(1232) 및 마스크 제조(1244)는 일괄적으로 마스크 데이터 준비로 칭해질 수 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1232)는, 회절, 간섭, 다른 프로세스 효과 및 등등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1222)을 조정한다. 몇몇 실시형태에서, 마스크 데이터 준비(1232)는, 축외 조명(off-axis illumination), 서브 해상도 지원 피쳐(sub-resolution assist feature), 위상 시프팅 마스크, 다른 적절한 기술, 및 등등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques; RET)을 포함한다. 몇몇 실시형태에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
몇몇 실시형태에서, 마스크 데이터 준비(1232)는, 충분한 마진을 보장하기 위해, 반도체 제조 프로세스의 가변성을 설명하기 위해, 및 등등을 위해, 소정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성 규칙의 세트를 가지고 OPC의 프로세스를 거친 IC 설계 레이아웃을 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 몇몇 실시형태에서, MRC는 마스크 제조(1244) 동안의 제한을 보상하기 위해 IC 설계 레이아웃을 수정하는데, 이것은 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수도 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1232)는, IC 디바이스(1260)를 제조하기 위해 IC 팹(1250)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 설계 레이아웃(1222)에 기초하여 이 프로세싱을 시뮬레이팅하여 IC 디바이스(1260)와 같은 시뮬레이팅된 제조 디바이스(simulated manufactured device)를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련되는 파라미터, IC를 제조하기 위해 사용되는 툴과 관련되는 파라미터, 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오차 강화 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자, 및 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 몇몇 실시형태에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후, 시뮬레이팅된 디바이스가 설계 규칙을 만족시킬 만큼 충분히 형상에서 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1222)을 더 개선한다(refine).
마스크 데이터 준비(1232)의 상기 설명은 명확성의 목적을 위해 단순화되었다는 것이 이해되어야 한다. 몇몇 실시형태에서, 데이터 준비(1232)는 제조 규칙에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피쳐를 포함한다. 추가적으로, 데이터 준비(1232) 동안 IC 설계 레이아웃(1222)에 적용되는 프로세스는 다양하고 상이한 순서로 실행될 수도 있다.
마스크 데이터 준비(1232) 이후 그리고 마스크 제조(1244) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크의 그룹이 제조된다. 몇몇 실시형태에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토 마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(electron-beam; e-빔) 또는 다수의 e-빔의 메커니즘이 사용된다. 마스크는 다양한 기술로 형성될 수 있다. 몇몇 실시형태에서, 마스크는 바이너리 기술을 사용하여 형성된다. 몇몇 실시형태에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들면, 포토레지스트)을 노광하기 위해 사용되는 방사선 빔, 예컨대 자외선(UV) 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 바이너리 마스크는, 투명 기판(예를 들면, 용용된 석영) 및 마스크의 불투명 영역에 코팅되는 불투명한 재료(예를 들면, 크롬)를 포함한다. 다른 예에서, 마스크는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성되는 패턴의 다양한 피쳐는, 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교대하는 PSM일 수 있다. 마스크 제조(1244)에 의해 생성되는 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들면, 이러한 마스크(들)는, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1250)은, 다양하고 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업장이다. 몇몇 실시형태에서, IC 팹(1250)은 반도체 파운드리(semiconductor foundry)이다. 예를 들면, 복수의 IC 제품의 프론트 엔드 제조(라인 프론트 엔드(front-end-of-line: FEOL) 제조)를 위한 제조 설비가 있을 수도 있는 반면, 제2 제조 설비가 IC 제품의 배선 및 패키징을 위한 백 엔드 제조(라인 백엔드(back-end-of-line; BEOL) 제조)를 제공할 수도 있고, 제3 제조 설비가 파운드리 비즈니스를 위한 다른 서비스를 제공할 수도 있다.
IC 팹(1250)은 IC 디바이스(1260)를 제조하기 위해 마스크 하우스(1230)에 의해 제조되는 마스크(또는 마스크)를 사용한다. 따라서, IC 팹(1250)은 IC 디바이스(1260)를 제조하기 위해 IC 설계 레이아웃(1222)을 적어도 간접적으로 사용한다. 몇몇 실시형태에서, 반도체 웨이퍼(1252)는 IC 디바이스(1260)를 형성하기 위해 마스크(또는 마스크들)를 사용하여 IC 팹(1250)에 의해 제조된다. 반도체 웨이퍼(125)는 실리콘 기판 또는 재료 층이 상부에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 배선, 및 등등(후속 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들면, 도 12의 시스템(1200)), 및 그와 관련되는 IC 제조 플로우에 관한 세부 사항은, 예를 들면, 2016년 2월 9일자로 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 공개된 미국 공개 공보 제201502128429호, 2014년 2월 6일자로 공개된 미국 공개 공보 제20140040838, 및 2007년 8월 21일자로 허여된 미국 특허 제7,260,442호에서 발견되는데, 이들 각각의 전체는 참조에 의해 본원에 통합된다.
도 13a 및 도 13b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 시프트된 필러의 일부분의 레이아웃 다이어그램이다.
도 13a에서, IC 내의 도전성 라인 구조체는, 그리드에 대해 배열되는 제1 라인 세그먼트(1302), 제2 라인 세그먼트(1304), 제3 라인 세그먼트(1306) 및 제4 라인 세그먼트(1308)를 포함한다. 그리드는, 제1 방향에 평행한 트랙(1a-7a), 및 제2 방향에 평행한 트랙(1b-17b)을 포함하는데, 제2 방향은 제1 방향에 실질적으로 수직이다. 도 13a에서, 제1 방향은 수직이고 제2 방향은 수평이다. 몇몇 실시형태에서, 제1 및 제2 방향은 대응하는 수직 및 수평 방향 이외의 방향이다.
제1 라인 세그먼트(1302) 및 제2 라인 세그먼트(1304)는: 도전성이며; 서로 중첩하지 않으며; 제1 방향에 실질적으로 평행한 장축을 갖는다. 제3 라인 세그먼트(1306) 및 제4 라인 세그먼트(1308)는: 도전성이며; 서로 중첩하지 않으며; 제2 방향 - 제2 방향은 제1 방향과 직교함 - 에 실질적으로 평행한 장축을 가지며; 그리고 대응하는 제1 라인 세그먼트(1302) 및 제2 라인 세그먼트(1304)와 중첩한다. 제2 라인 세그먼트(1304) 및 제4 라인 세그먼트(1308)는 대응하는 제1 라인 세그먼트(1302) 및 제3 라인 세그먼트(1306)에 대해 제2 방향으로 오프셋된다. 제1 라인 세그먼트(1302) 및 제2 라인 세그먼트(1304)는 트랙(4a)과 동축이다. 제3 라인 세그먼트(1306) 및 제4 라인 세그먼트(1308)는 대응하는 트랙(4b 및 14b)과 동축이다. 몇몇 실시형태에서, 라인 세그먼트(1302-1308)는 짧은 필러이다.
도 13a에서, 제1 라인 세그먼트(1302) 및 제2 라인 세그먼트(1304)는 트랙(4a)을 따라 실질적으로 정렬된다. 트랙(4a) 상의 X 심볼에 의해 나타내어지는 바와 같이, 제1 라인 세그먼트(1302)와 제2 라인 세그먼트(1304) 사이의 수직 분리는, 수직으로 인접한 공동 트랙/동축 라인 세그먼트 사이의 설계 규칙이 허용하는 최소 오프셋인 MINCOAX보다 더 작고 그 결과 도 13a는 설계 규칙을 준수하지 않는다. 몇몇 실시형태에서, 설계 규칙의 목적은, 제1 라인 세그먼트(1302)와 제2 라인 세그먼트(1304) 사이의 최소 길이의 도전성 세그먼트를 수용할 만큼 충분히 큰 수직 분리를 보장하는 것이다.
도 13b에서 도시되는 바와 같이, 수직으로 인접하는 공동 트랙/동축 라인 세그먼트 사이의 수직 분리를 증가시키기 위해, 제2 라인 세그먼트(1304)는, 제2 라인 세그먼트(1304)가 트랙(5a)과 정렬되도록, 제1 라인 세그먼트(1302)에 대해 제1 방향으로 시프트 양 Δ만큼 시프트된다. 도 13b에서, 시프트 양 Δ는 하나의 트랙 폭이다. 몇몇 실시형태에서, 시프트 양 Δ는 하나의 트랙 폭의 배수이다. 몇몇 실시형태에서, 양 델타(amount delta) 단위의 오프셋은, 트랙(1a-7a)의 이웃하는 트랙 사이의 오프셋과 동일하다. 트랙(5a)을 따라 결과적으로 나타나는 수직 분리는, 도 13b가 설계 규칙을 준수하도록, 수직으로 인접한 공동 트랙/동축 라인 세그먼트 사이의 설계 규칙이 허용하는 최소 오프셋(MINCOAX)과 동일하거나 그보다 더 크다. 도 13b에서, 제2 라인 세그먼트(1304)는 우측으로 시프트된다. 몇몇 실시형태에서, 제2 라인 세그먼트(1304)는 좌측으로 시프트된다.
몇몇 실시형태에서, 도 13a의 도전성 라인 구조체는 제5 라인 세그먼트(묘사되지 않음) 및 제6 라인 세그먼트(묘사되지 않음)를 포함하는데, 이들은: 제5 라인 세그먼트가 또한 트랙(4a)을 따라 정렬되도록; 제6 라인 세그먼트가 트랙(24b)(도시되지 않음)을 따라 실질적으로 정렬되도록; 제1 라인 세그먼트(1302) 및 제2 라인 세그먼트(1304)가 대응하는 제3 라인 세그먼트(1306) 및 제4 라인 세그먼트(1308)와 중첩하는 방식과 마찬가지로 제5 및 제6 라인 세그먼트가 중첩하도록; 제2 라인 세그먼트(1304)와 제5 라인 세그먼트 사이의 수직 분리가, 수직으로 인접한 공동 트랙/동축 라인 세그먼트 사이의 설계 규칙이 허용하는 최소 오프셋(MINCOAX)보다 더 작도록, 그리드에 대해 배열된다. 따라서, 몇몇 실시형태에서, 제5 및 제6 라인 세그먼트는, 제5 라인 세그먼트가 제2 라인 세그먼트(1304)에 대해 제1 방향으로 시프트 양 Δ만큼 시프트되어 제5 라인 세그먼트(다시, 이제 나타내어짐)가 트랙(6a)과 정렬하게 되도록, 제2 라인 세그먼트(1304) 및 제4 라인 세그먼트(1308)가 도 9b에서 시프트되는 방식과 마찬가지로 시프트된다. 몇몇 실시형태에서, 제2 라인 세그먼트(1304) 및 제4 라인 세그먼트(1308)가 도 9b에서 시프트되는 방식과는 대조적으로, 제1 라인 세그먼트(1302)에 대한 제2 라인 세그먼트(1304) 및 제4 라인 세그먼트(1308)의 시프트가 트랙(5a)을 따라 (수직으로 인접한 공동 트랙/동축 라인 세그먼트 사이에서) 충분한 수직 분리를 달성할 뿐만 아니라, 트랙(4a)에 대해서도 또한 그렇게 하기 때문에(후자는 제1 라인 세그먼트(1302)와 제5 라인 세그먼트 사이에 있음), 제5 및 제6 라인 세그먼트는 제1 라인 세그먼트(1302)에 대해 시프트되지 않는다.
따라서, 도 13b의 이점은, 이러한 필러 시프팅을 통합하는 레이아웃이 라우팅 리소스의 소비를 감소시키고 그 결과 도전성 라인 구조체를 통합하는 레이아웃이 더 조밀해지는 것이다. 몇몇 실시형태에서, 제1 라인 세그먼트(1302) 아래의 트랙(4a)의 부분(이것은 다르게는 도 13a의 제2 라인 세그먼트(1304)에 의해 점유된다)은 신호 라우팅을 위해 사용된다. 몇몇 실시형태에서, 이러한 도전성 라인 구조체를 통합하는 레이아웃은, 전력 피치에 대해 제1 기준 라인의 둘 이상의 인스턴스에 의해 더 조밀해진다. 몇몇 실시형태에서, 전력 피치는, 제1 기준 전압의 전압 레벨을 갖는 라인 세그먼트와 제2 기준 전압의 전압 레벨을 갖는 라인 세그먼트 사이의 거리이다. 몇몇 실시형태에서, 제1 기준 전압은 VDD이고 제2 기준 전압은 VSS이다.
도 14a 및 도 14b는, 본 개시의 적어도 하나의 실시형태에 따른, IC 구조체의 두 개의 시프트된 필러의 일부분의 레이아웃 다이어그램이다.
도 14a 및 도 14b는, 도 14a 및 도 14b가 제5 라인 세그먼트(1410) 및 제6 라인 세그먼트(1412)를 더 포함하는 도 13a 및 도 13b의 변형인데, 제5 라인 세그먼트(1410) 및 제6 라인 세그먼트(1412)는: 도전성이고; 서로 중첩하지 않고; 제1 방향에 실질적으로 평행한 장축을 가지며; 대응하는 제3 및 제4 라인 세그먼트에 의해 중첩된다. 제5 및 제6 라인 세그먼트는 대응하는 제1 및 제2 라인 세그먼트에 대해 제2 방향으로 오프셋된다. 제6 라인 세그먼트는 제5 라인 세그먼트에 대해 제1 방향으로 양 델타(Δ)만큼 오프셋된다. 라인 세그먼트(1302 내지1308)가 짧은 필러인 몇몇 실시형태에서, 라인 세그먼트(1410 및 1412)도 또한 짧은 필러이다.
도전성 라인 구조체, 및 그러한 도전성 라인 구조체의 레이아웃을 생성하기 위한 방법은, 주어진 반도체 기술에 대한 프로세스 노드의 맥락에서 발생한다. 몇몇 실시형태에서, 양 델타 단위의 오프셋은 프로세스 노드의 폴리 피치와 동일하다.
몇몇 실시형태에서, 제1 및 제2 라인 세그먼트는 긴 필러이다. 몇몇 실시형태에서, 제3 및 제4 라인 세그먼트는 긴 필러이다. 몇몇 실시형태에서, 제1 내지 제4 라인 세그먼트는 긴 필러이다. 몇몇 실시형태에서, 긴 필러인 라인 세그먼트는, 미리 결정된 길이인 LLIMIT 이하의 길이인 LL을 가지는데, 이 경우에서는 LL ≤ LLIMIT이다. 몇몇 실시형태에서, LLIMIT는, 블레치(Blech) 길이인 LBlech보다 더 크지는 않을지라도, 그것과 실질적으로 동일한데, 이 경우에서는 LLIMIT
Figure 112017115922035-pat00003
LBlech 및 LLIMIT ≤ LBlech이다. LBlech는 일렉트로마이그레이션이 실질적으로 발생하지 않기 시작하는 도체의 길이를 나타낸다는 것을 유의한다. 몇몇 실시형태에서, LLIMIT는 블레치 길이인 LBlech 이외의 길이이다.
몇몇 실시형태에서, 제1 및 제2 라인 세그먼트는 짧은 필러이다. 몇몇 실시형태에서, 제3 및 제4 라인 세그먼트는 짧은 필러이다. 몇몇 실시형태에서, 제1 내지 제4 라인 세그먼트는 짧은 필러이다. 몇몇 실시형태에서, 짧은 필러인 라인 세그먼트는 미리 결정된 길이인 LLIMIT보다 더 작은 길이인 LS를 가지는데, 이 경우에서는 LS < LLIMIT이다.
도 15는, 본 개시의 적어도 하나의 실시형태에 따른, 레이아웃에서 IC 구조체의 적어도 하나의 필러를 시프팅하는 방법(1500)의 하이 레벨 프로세스 플로우이다.
도 15에서, 방법(1500)의 플로우차트는 블록(1502 내지 1518)을 포함한다. 블록(1502-1516) 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다. 프로세서의 예는 도 11의 프로세서(1102)(하기에서 논의됨)이다. 컴퓨터의 예는 도 11의 전자 설계 자동화(EDA) 시스템(1100)(하기에서 논의됨)이다. 몇몇 실시형태에서, 블록의 각각은 컴퓨터의 프로세서에 의해 실행된다. 몇몇 실시형태에서, 방법(1500)에 의해 생성되는 레이아웃은 비일시적 컴퓨터 판독 가능 매체 상에 저장된다. 비일시적 컴퓨터 판독 가능 매체의 예는 도 11의 메모리(1104)에 저장되는 레이아웃(1107)(하기에서 논의됨)이다.
블록(1502)에서, 층(Mn)의 도전성 세그먼트에 대해 IR 강하 분석이 실행된다. Mn 층의 도전성 세그먼트가 블록(1502)의 IR 강하 분석을 만족한다고 가정하면, 프로세스 플로우는 블록(1504)으로 진행하는데, 블록(1504)에서, Mn 층의 하나 이상의 스트라이프 중 임의의 것에서 일렉트로마이그레이션 문제가 있는지의 여부의 결정이 이루어진다. 블록(1504)의 결과가 부정적이면, 프로세스 플로우는 블록(1506)으로 진행하는데, 블록(1506)에서는, 스트라이프가 레이아웃에 사용되고, 레이아웃으로 나타나게 된다. 몇몇 실시형태에서, 스트라이프는, 긴 필러보다 더 긴 도전성 라인이다(여기서 긴 필러의 길이는, 상기에서 논의되는 블레치 길이인 LBlech에 관련된다). 블록(1506)으로부터, 그 다음, 프로세스 플로우는 블록(1522)으로 진행하는데, 블록(1522)에서는, 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크(이하에서 논의되는 도 12 참조) 또는 (B) 미완성 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트(역시, 하기에서 논의되는 도 12 참조) 중 적어도 하나가 제조된다.
블록(1504)의 결과가 긍정적이면, 즉 일렉트로마이그레이션 문제가 레이아웃에서 결정되면, 프로세스 플로우는, 짧은 필러의 사용을 시도하는 블록(1508)으로 진행한다. 블록(1508)의 실행은, 일렉트로마이그레이션 문제점을 갖는 대응하는 스트라이프(들) 대신 짧은 필러의 레이아웃으로의 삽입을 야기한다. 짧은 필러의 예는 도 13a의 짧은 필러(1302 및 1304)이다. 그 다음, 프로세스 플로우는 블록(1510)으로 진행하는데, 블록(1510)에서는, IC 구조체의 두 개의 주어진 필러 사이에 최소 길이의 금속 세그먼트를 끼워 넣을 수직 분리가 불충분한지의 여부가 결정된다. 블록(1510)의 결과가 부정적이면, 프로세스 플로우는 블록(1512)으로 진행하는데, 블록(1512)에서는, 위치에서의 시프트/트랙 정렬 없이 필러가 사용되고, 두 개의 주어진 필러가 공동 트랙에 정렬된 채로 유지되게 하는 레이아웃으로 나타나게 된다. 블록(1512)으로부터, 프로세스 플로우는 블록(1518)(상기에서 논의됨)으로 진행한다.
블록(1510)의 결과가 긍정적인 경우, 프로세스 플로우는 블록(1514)으로 진행하는데, 블록(1514)에서는, 불충분한 공간이 결정된 방향에 수직인 방향으로 필러 위치가 하나의 트랙만큼 시프트된다. 그 다음, 프로세스 플로우는 블록(1516)으로 진행하는데, 블록(1516)에서는, 시프트된 필러가 사용되고, 레이아웃으로 나타나게 된다. 블록(1516)으로부터, 프로세스 플로우는, 그 다음, 블록(1518)(상기에서 논의됨)으로 진행한다.
본 개시의 한 양태는 IC 구조체에 관한 것으로, 그 IC 구조체는, 전력 레일 레벨에서 배치되고 전력 레일 방향으로 배향되는 전력 레일, 및 전력 레일 레벨 위의 제1 금속 레벨에서 배치되는 복수의 제1 금속 세그먼트 - 복수의 제1 금속 세그먼트는 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향됨 - 를 포함한다. IC 구조체는, 전력 레일 레벨과 제1 금속 레벨 사이의 복수의 제1 비아 - 복수의 제1 비아의 각각의 제1 비아는, 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 전력 레일과 중첩하는 위치에서 배치됨 - 를 더 포함한다. IC 구조체는, 제1 금속 레벨 위의 제2 금속 레벨에서 배치되는 제2 금속 세그먼트 - 제2 금속 세그먼트는 전력 레일과 중첩하고 전력 레일 방향으로 배향됨 - 를 더 포함한다. IC 구조체는, 제1 금속 레벨과 제2 금속 레벨 사이의 복수의 제2 비아 - 복수의 제2 비아의 각각의 제2 비아는 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에서 배치됨 - 및, 제2 금속 레벨 위의 전력 스트랩 레벨에서 배치되는 전력 스트랩을 더 포함한다. IC 구조체는 전력 스트랩을 전력 레일에 전기적으로 연결하도록 구성되고, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 그리고 전력 스트랩은 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는다.
본 개시의 양태와 관련하여, 전력 스트랩은 제1 금속 레벨 방향으로 배향되는 다수의 전력 스트랩 중 하나의 전력 스트랩이고, IC 구조체는 다음의 것을 더 포함한다: 제2 금속 레벨 위의 제3 금속 레벨에 있는 복수의 제3 금속 세그먼트 - 복수의 제3 금속 세그먼트는 제1 금속 레벨 방향으로 배향됨 - ; 제2 금속 레벨과 제3 금속 레벨 사이의 복수의 제3 비아 - 복수의 제3 비아의 각각의 제3 비아는, 복수의 제3 금속 세그먼트 중의 제3 금속 세그먼트가 전력 레일과 중첩하는 위치에서 배치됨 - ; 제3 금속 레벨 위의 그리고 전력 스트랩 레벨 아래의 제4 금속 레벨에 있는 복수의 제4 금속 세그먼트 - 복수의 제4 금속 세그먼트는 전력 레일 방향으로 배향됨 - ; 제3 금속 레벨과 제4 금속 레벨 사이의 복수의 제4 비아 - 복수의 제4 비아의 각각의 제4 비아는 복수의 제3 비아 중 대응하는 제3 비아 위의 위치에서 배치됨 - ; 및 제4 금속 레벨과 전력 스트랩 레벨 사이의 복수의 제5 비아 - 복수의 제5 비아의 각각의 제5 비아는 복수의 전력 스트랩 중의 전력 스트랩이 복수의 제4 금속 세그먼트 중 대응하는 제4 금속 세그먼트와 중첩하는 위치에서 배치됨 -. 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 복수의 제4 금속 세그먼트의 각각의 제4 금속 세그먼트는 제4 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
본 개시의 양태와 관련하여, 복수의 제1 금속 세그먼트는 다음의 것을 포함한다: 제1 금속 세그먼트의 쌍의 제2 세트와 교대하는 제1 금속 세그먼트의 쌍의 제1 세트. 복수의 제1 비아는 제1 금속 세그먼트의 쌍의 제1 세트를 전력 레일에 전기적으로 연결하고 제1 금속 세그먼트의 쌍의 제2 세트를 전력 레일에 전기적으로 연결하지는 않는다. 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제1 금속 세그먼트의 쌍의 제1 세트 중 대응하는 쌍이 전력 레일과 중첩하는 위치와 중첩하고 제1 금속 세그먼트의 쌍의 제2 세트가 전력 레일과 중첩하는 위치와 중첩하지 않는다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 또한, 본 개시의 제1 양태와 관련하여, 제1 금속 세그먼트의 쌍의 제1 세트의 그리고 제1 금속 세그먼트의 쌍의 제2 세트의 제1 금속 세그먼트의 각각의 쌍은 제1 피치를 갖는다. 제1 금속 세그먼트의 쌍의 제1 세트의 제1 금속 세그먼트의 쌍 및 제1 금속 세그먼트의 쌍의 제2 세트의 제1 금속 세그먼트의 쌍은 제2 피치를 갖는다. 제2 피치는 제1 피치의 배수이다.
본 개시의 양태와 관련하여, 복수의 제1 비아 중의 제1 비아는, 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 전력 레일과 중첩하는 각각의 위치에서 배치된다. IC 구조체는 다음의 것을 더 포함한다: 제2 금속 레벨 위의 제3 금속 레벨에서 배치되는 복수의 제3 금속 세그먼트 - 복수의 제3 금속 세그먼트는 제1 금속 레벨 방향으로 배향되고 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함함 - ; 및 복수의 제3 비아 - 복수의 제3 비아의 각각의 제3 비아는, 제3 금속 세그먼트의 제1 세트 중 대응하는 제3 금속 세그먼트가 전력 레일과 중첩하는 위치에서 배치됨 - . 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 또한, 본 개시의 제1 양태와 관련하여, 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 복수의 제2 비아 중 대응하는 제2 비아를 복수의 제3 비아 중 대응하는 제3 비아에 전기적으로 연결한다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제2 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 더구나, 본 개시의 제1 양태와 관련하여, 제2 금속 세그먼트는 복수의 제2 비아를 복수의 제3 비아에 전기적으로 연결한다. 제2 금속 세그먼트는 제2 금속 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는다.
본 개시의 다른 양태는 IC 구조체에 관한 것으로, IC 구조체는, 전력 레일 레벨에서 배치되고 전력 레일 방향으로 배향되는 제1 전력 레일, 전력 레일 레벨에서 배치되고 전력 레일 방향으로 배향되는 제2 전력 레일, 및 전력 레일 레벨 위의 금속 세그먼트 레벨에서 배치되는 제1 금속 세그먼트 - 제1 금속 세그먼트는 제1 전력 레일과 중첩하고 전력 레일 방향으로 배향됨 - 를 포함한다. IC 구조체는, 금속 세그먼트 레벨에서 배치되는 제2 금속 세그먼트 - 제2 금속 세그먼트는 제2 전력 레일과 중첩하고 전력 레일 방향으로 배향됨 - , 전력 레일 레벨 위의 금속 스트랩 레벨에서 배치되는 복수의 금속 스트랩 - 복수의 금속 스트랩의 각각의 금속 스트랩은 제1 전력 레일 및 제2 전력 레일과 중첩하고 전력 레일 방향에 수직인 금속 스트랩 방향으로 배향됨 - , 및 전력 레일 레벨 위의 금속 스터브 레벨에서 배치되는 복수의 금속 스터브 - 복수의 금속 스터브의 각각의 금속 스터브는 제1 전력 레일 또는 제2 전력 레일 중 어느 하나와 중첩하며 금속 스트랩 방향으로 배향됨 - 를 더 포함한다. 제1 전력 스트랩은 금속 세그먼트 레벨, 금속 스트랩 레벨, 및 금속 스터브 레벨 위의 전력 스트랩 레벨에서 배치되고, 제2 전력 스트랩은 전력 스트랩 레벨에서 배치된다. IC 구조체는 복수의 비아 어레이 - 비아 어레이의 수는 금속 레벨의 총 수보다 하나 작으며, 각각의 비아 어레이는, 대응하는 인접한 금속 레벨의 금속 엘리먼트가 중첩하는 위치에서 배치되는 비아를 포함함 - 를 더 포함한다. IC 구조체는 제1 전력 스트랩을 제1 전력 레일에 전기적으로 연결하도록 그리고 제2 전력 스트랩을 제2 전력 레일에 개별적으로 전기적으로 연결하도록 구성되며, 복수의 금속 스트랩의 각각의 금속 스트랩은 금속 스트랩 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 복수의 금속 스터브의 각각의 금속 스터브는 금속 스터브 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 그리고 제1 전력 스트랩 및 상기 제2 전력 스트랩의 각각은 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는다.
본 개시의 다른 양태와 관련하여, 제1 전력 스트랩은 제1 금속 레벨 방향으로 배향되는 복수의 제1 전력 스트랩 중 하나의 제1 전력 스트랩이다. 제2 전력 스트랩은 제1 금속 레벨 방향으로 배향되는 복수의 제2 전력 스트랩 중 하나의 제2 전력 스트랩이다. IC 구조체는 다음의 것을 더 포함한다: 금속 세그먼트 레벨, 금속 스트랩 레벨, 및 금속 스터브 레벨 위의, 그리고 전력 스트랩 레벨 아래의 금속 아일랜드 레벨(metal island level)에 있는 복수의 금속 아일랜드 - 복수의 금속 아일랜드는 전력 레일 방향으로 배향됨 - . 복수의 금속 아일랜드의 각각의 금속 세그먼트는, 금속 아일랜드 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다.
본 개시의 다른 양태와 관련하여, 금속 세그먼트 레벨은 금속 스트랩 레벨 위의 레벨이고, 금속 스터브 레벨은 금속 세그먼트 레벨 위의 레벨이다. 복수의 금속 스트랩은 다음의 것을 포함한다: 금속 스트랩의 쌍의 제2 세트와 교대하는 금속 스트랩의 쌍의 제1 세트. 제1 금속 세그먼트는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이다. 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 금속 스트랩의 쌍의 제1 세트 중 대응하는 쌍이 제1 전력 레일과 중첩하는 위치와 중첩한다. 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이다. 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 금속 스트랩의 쌍의 제2 세트 중 대응하는 쌍이 제2 전력 레일과 중첩하는 위치와 중첩한다. 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 또한, 본 개시의 제2 양태와 관련하여, 금속 스트랩의 쌍의 제1 세트 및 금속 스트랩의 쌍의 제2 세트의 금속 스트랩의 각각은 쌍은 제1 피치를 갖는다. 금속 스트랩의 쌍의 제1 세트의 금속 스트랩의 쌍 및 금속 스트랩의 쌍의 제2 세트의 금속 스트랩의 쌍은 제2 피치를 갖는다. 제2 피치는 제1 피치의 배수이다.
본 개시의 다른 양태와 관련하여, 금속 스터브 레벨은 전력 레일 레벨 위의 레벨이고, 금속 세그먼트 레벨은 금속 스터브 레벨 위의 레벨이며, 그리고 금속 스트랩 레벨은 금속 세그먼트 레벨 위의 레벨이다. 제1 금속 세그먼트는, 제1 전력 레일과 중첩하는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이다. 제2 금속 세그먼트는, 제2 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이다. 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는다. 복수의 금속 스트랩은 다음의 것을 포함한다: 금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트. 금속 스트랩의 제1 세트의 각각의 금속 스트랩은 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트와 중첩한다. 금속 스트랩의 제2 세트의 각각의 금속 스트랩은 복수의 제2 금속 세그먼트 중 대응하는 제2 금속 세그먼트와 중첩한다.
본 개시의 다른 양태와 관련하여, 금속 세그먼트 레벨은 금속 스터브 레벨 위의 레벨이고, 금속 스트랩 레벨은 금속 세그먼트 레벨 위의 레벨이다. 복수의 금속 스트랩은 다음의 것을 포함한다: 금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트. 금속 스트랩의 제1 세트의 각각의 금속 스트랩은 제1 금속 세그먼트에 전기적으로 연결된다. 금속 스트랩의 제2 세트의 각각의 금속 스트랩은 제2 금속 세그먼트에 전기적으로 연결된다. 제1 금속 세그먼트 및 제2 금속 세그먼트의 각각은 복수의 금속 스터브 중 다수의 금속 스터브와 중첩하며 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭보다 더 넓은 폭을 갖는다. 또한, 본 개시의 제2 양태와 관련하여, 제1 금속 세그먼트 또는 제2 금속 세그먼트가 복수의 금속 스터브 중의 금속 스터브와 중첩하는 위치 각각은, 복수의 금속 스트랩 중의 금속 스트랩이 제1 금속 세그먼트 또는 제2 금속 세그먼트와 중첩하는 위치에 대응한다. 더구나, 본 개시의 제2 양태와 관련하여, 복수의 금속 스트랩 중의 금속 스트랩이 제1 금속 세그먼트 또는 제2 금속 세그먼트와 중첩하는 위치는, 제1 금속 세그먼트 또는 제2 금속 세그먼트가 복수의 금속 스터브 중의 금속 스터브와 중첩하는 위치의 서브세트에 대응한다.
본 개시의 또 다른 양태는 IC 구조체를 형성하는 방법에 관한 것인데, 그 방법은, 전력 레일 레벨에서 제1 전력 레일 및 제2 전력 레일 - 제1 전력 레일 및 제2 전력 레일은 전력 레일 방향으로 배향됨 - 을 형성하는 것, 및 전력 레일 레벨 위의 제1 금속 레벨에서 복수의 제1 금속 세그먼트 - 복수의 제1 금속 세그먼트는 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되고, 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 제1 전력 레일 또는 제2 전력 레일 중 하나 또는 둘 모두와 중첩함 - 를 형성하는 것을 포함한다. 그 방법은, 전력 레일 레벨과 제1 금속 레벨 사이에 복수의 제1 비아 - 복수의 제1 비아의 각각의 제1 비아는, 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 제1 전력 레일 또는 제2 전력 레일과 중첩하는 위치에서 배치됨 - 를 형성하는 것, 및 제1 금속 레벨 위의 제2 금속 레벨에서 복수의 제2 금속 세그먼트 - 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 전력 레일 방향으로 배향되고, 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 제1 전력 레일과 중첩하고, 그리고 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 제2 전력 레일과 중첩함 - 를 형성하는 것을 더 포함한다. 그 방법은, 제1 금속 레벨과 제2 금속 레벨 사이에 복수의 제2 비아 - 복수의 제2 비아의 각각의 제2 비아는 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에서 배치됨 - 를 형성하는 것, 제2 금속 레벨 위의 전력 스트랩 레벨에서 제1 전력 스트랩을 형성하는 것, 및 전력 스트랩 레벨에서 제2 전력 스트랩을 형성하는 것을 더 포함한다. IC 구조체를 형성하는 것은, 제1 전력 스트랩을 제1 전력 레일에 전기적으로 연결하도록 그리고 제2 전력 스트랩을 제2 전력 레일에 전기적으로 연결하도록 IC 구조체를 구성하는 것을 포함하며, 복수의 제1 금속 세그먼트를 형성하는 것은, 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트를 형성하는 것을 포함하고, 제1 전력 스트랩을 형성하는 것은, 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 제1 전력 스트랩을 형성하는 것을 포함하고, 제2 전력 스트랩을 형성하는 것은, 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 제2 전력 스트랩을 형성하는 것을 포함한다.
본 개시의 또 다른 양태와 관련하여, 복수의 제1 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 제1 금속 세그먼트의 쌍의 제2 세트와 교대하는 제1 금속 세그먼트의 쌍의 제1 세트를 형성하는 것. 제1 금속 세그먼트의 쌍의 제1 세트의 그리고 제1 금속 세그먼트의 쌍의 제2 세트의 제1 금속 세그먼트의 각각의 쌍은 제1 피치를 갖는다. 제1 금속 세그먼트의 쌍의 제1 세트의 제1 금속 세그먼트의 쌍 및 제1 금속 세그먼트의 쌍의 제2 세트의 제1 금속 세그먼트의 쌍은 제2 피치를 갖는다. 제2 피치는 제1 피치의 배수이다. 복수의 제2 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 제1 금속 세그먼트의 쌍의 제1 세트 및 제1 전력 레일과 중첩하는 제2 금속 세그먼트의 제1 세트를 형성하는 것; 제1 금속 세그먼트의 쌍의 제2 세트 및 제2 전력 레일과 중첩하는 제2 금속 세그먼트의 제2 세트를 형성하는 것; 및 제2 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트를 형성하는 것.
본 개시의 또 다른 양태와 관련하여, 복수의 제2 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트 및 제1 전력 레일과 중첩하는 제2 금속 세그먼트의 제1 세트를 형성하는 것; 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트 및 제2 전력 레일과 중첩하는 제2 금속 세그먼트의 제2 세트를 형성하는 것; 및 제2 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트를 형성하는 것. IC 구조체를 형성하는 것은 다음의 것을 더 포함한다: 제2 금속 레벨 위의 제3 금속 레벨에서 복수의 제3 금속 세그먼트 - 복수의 제3 금속 세그먼트는 제1 금속 레벨 방향으로 배향되고 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함함 - 를 형성하는 것. 제3 금속 세그먼트의 제1 세트를 형성하는 것은 다음의 것을 포함한다: 제2 금속 세그먼트의 제1 세트 중 대응하는 제2 금속 세그먼트와 중첩하는 제3 금속 세그먼트를 형성하는 것. 제3 금속 세그먼트의 제2 세트를 형성하는 것은 다음의 것을 포함한다: 제2 금속 세그먼트의 제2 세트 중 대응하는 제2 금속 세그먼트와 중첩하는 제3 금속 세그먼트를 형성하는 것. 복수의 제3 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트를 형성하는 것.
본 개시의 또 다른 양태와 관련하여, 복수의 제1 비아를 형성하는 것은 다음의 것을 포함한다: 복수의 제1 금속 세그먼트 중의 제1 금속 세그먼트가 제1 전력 레일과 중첩하는 각각의 위치에서, 그리고 복수의 제1 금속 세그먼트 중의 제1 금속 세그먼트가 제2 전력 레일과 중첩하는 각각의 위치에서 비아를 형성하는 것. 복수의 제2 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 복수의 제1 금속 세그먼트 중 다수의 제1 금속 세그먼트와 중첩하며 제2 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭보다 더 넓은 폭을 갖는 각각의 제2 금속 세그먼트를 형성하는 것. IC 구조체를 형성하는 것은 다음의 것을 더 포함한다: 제2 금속 레벨 바로 위의 제3 금속 레벨에서 복수의 제3 금속 세그먼트 - 복수의 제3 금속 세그먼트는 제1 금속 레벨 방향으로 배향되고 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함함 - 를 형성하는 것. 복수의 제3 금속 세그먼트를 형성하는 것은 다음의 것을 포함한다: 제1 전력 레일 및 제2 전력 레일과 중첩하며 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트를 형성하는 것; 및 복수의 제3 비아 - 복수의 제3 비아는 제3 금속 세그먼트의 제1 세트를, 제1 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결하고 제3 금속 세그먼트의 제2 세트를, 제2 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결함 - 를 형성하는 것.
본 개시의 여전히 다른 양태는 집적 회로(IC)의 도전성 라인 구조체에 관한 것인데, 그 도전성 라인 구조체는 다음의 것을 포함한다: 긴 필러의 제1 세트 및 대응하는 제2 세트; 짧은 필러의 제3 세트; 및 제1 비아. 제1 세트 및 제2 세트의 각각의 멤버는: 서로 중첩하지 않으며; 실질적으로 동축이고 제1 방향에 실질적으로 평행한 장축을 갖는다. 제2 세트는 제1 세트에 대해 제2 방향 - 제2 방향은 제1 방향과 직교함 - 으로 오프셋된다. 짧은 필러의 제3 세트의 멤버는: 서로 중첩하지 않으며; 제2 방향에 실질적으로 평행한 장축을 가지며; 제1 세트 및 제2 세트의 대응하는 긴 필러와 중첩하고 있고; 그룹으로 편제된다. 각각의 그룹은 제3 세트에 제1 수량의 짧은 필러를 구비한다. 제1 비아는 제3 세트의 짧은 필러를 제1 및 제2 세트의 긴 필러 중 대응하는 것과 전기적으로 연결한다. 제3 세트의 각각의 그룹은, 각각의 그룹에서 각각의 짧은 필러가 대응하는 쌍 사이에서 중첩하고 그 사이에서 전기적으로 연결되도록, 제1 세트의 긴 필러 중 하나와 제2 세트의 긴 필러 중 대응하는 하나의 대응하는 쌍 사이에서 전기적으로 연결된다. 제1 및 제2 세트의 각각에 있는 각각의 긴 필러는, 제3 세트의 제2 수량의 대응하는 짧은 필러에 의해 중첩되고, 그것에 전기적으로 연결된다. 제1 수량은 제2 수량보다 더 적다.
본 개시의 여전히 다른 양태와 관련하여, 제3 세트의 멤버는 제1 방향으로 정렬된다. 도전성 라인 구조체는 다음의 것을 더 포함한다: 긴 필러의 제4 세트 및 대응하는 제5 세트; 짧은 필러의 제6 세트; 및 제2 비아. 제4 세트 및 제5 세트의 각각의 멤버는: 서로 중첩하지 않으며; 실질적으로 동축이고 제1 방향에 실질적으로 평행한 장축을 갖는다. 제5 세트는 제4 세트에 대해 제2 방향으로 오프셋된다. 짧은 필러의 제6 세트의 멤버는: 서로 중첩하지 않으며; 제2 방향에 실질적으로 평행한 장축을 가지며; 제4 및 제5 세트의 대응하는 긴 필러와 중첩하고 있고; 그룹 - 각각의 그룹은 제6 세트에 제1 수량의 짧은 필러를 구비함 - 으로 편제된다. 제2 비아는 제6 세트의 짧은 필러를 제4 및 제5 세트의 긴 필러 중 대응하는 것과 전기적으로 연결한다. 제4 및 제5 세트의 각각에 있는 각각의 긴 필러는, 제6 세트의 제2 수량의 대응하는 짧은 필러에 의해 중첩되고, 그것에 전기적으로 연결된다. 제6 세트의 각각의 그룹 내의 각각의 짧은 필러는 제4 세트의 긴 필러 중 대응하는 것과 그리고 제5 세트의 긴 필러 중 대응하는 것과 중첩하며 그들에게 전기적으로 연결된다. 제4 세트는 제1 세트에 대해 제1 거리만큼 제2 방향으로 오프셋된다. 제5 세트는 제2 세트에 대해 제1 거리만큼 제2 방향으로 오프셋된다. 제6 세트는 제3 세트에 대해 제2 거리만큼 제1 방향으로 오프셋된다.
본 개시의 여전히 다른 양태와 관련하여, 제2 세트는 제1 세트에 대해 제3 거리만큼 제2 방향으로 오프셋된다. 제5 세트는 제4 세트에 대해 제3 거리만큼 제2 방향으로 오프셋된다. 제3 거리는 제1 거리보다 작다. 제1 및 제2 세트의 멤버는 IC의 M(i) 금속화 층에 위치되는데, 여기서 i는 음이 아닌 정수이다. 제3 세트의 멤버는 IC의 M(i+1) 금속화 층에 위치된다.
본 개시의 여전히 또 다른 양태는 집적 회로(IC) 내의 도전성 라인 구조체에 관한 것인데, 도전성 라인 구조체는 다음의 것을 포함한다: 라인; 긴 필러; 및 비아. 라인과 관련하여, 그들은; 도전성이며; 서로 중첩하지 않고; 그리고 제1 방향에 실질적으로 평행한 장축을 가지며; 그리고 서로에 대해 제2 방향 - 제2 방향은 제1 방향에 직교함 - 으로 오프셋된다. 긴 필러는 세트로 편제되는데, 여기서 각각의 세트의 멤버는; 서로 중첩하지 않으며; 실질적으로 동축이고 제2 방향에 실질적으로 평행한 장축을 가지며; 서로에 대해 제2 방향으로 오프셋되며; 그리고 라인 중 대응하는 것과 중첩하고 있다. 긴 필러는 또한 그룹으로 편제되는데, 여기서 그룹은: 서로에 대해 제1 방향으로 오프셋되고; 그리고 각각은 동일한 수량의 긴 필러를 구비한다. 각각의 그룹의 경우, 그룹의 멤버인 긴 필러는: 서로 중첩하지 않으며; 그리고 서로에 대해 제1 방향으로 오프셋되어 정렬된다. 비아는 긴 필러를 라인 중 대응하는 것과 전기적으로 연결한다. 각 라인의 기준 부분에 대해, 기준 부분과 중첩하는 긴 필러의 제1 수는, 기준 부분에 전기적으로 연결되는 긴 필러의 제2 수보다 더 크다.
본 개시의 여전히 또 다른 양태와 관련하여, 각각의 세트의 멤버는 제1 방향으로 정렬된다. 세트는 서로에 대해 제2 방향으로 오프셋된다. 라인은 묶음으로 편제되는데, 각각의 묶음은 J 개의 클러스터를 포함하고, 각각의 클러스터는 K 개의 라인을 포함하며 J와 K는 양의 정수이다. 인접한 클러스터는 제2 방향에서 제1 거리만큼 서로 오프셋된다. 클러스터의 각각 내의 인접한 라인은 제2 방향에서 제2 거리 - 제2 거리는 제1 거리보다 작음 - 만큼 서로 오프셋된다. 긴 필러의 세트의 각각의 경우, 각각의 세트의 긴 필러 멤버의 각각은 J-1 개의 클러스터와 중첩한다. 세트의 각각에 대해, 각각의 세트의 긴 필러 멤버의 각각은 J-2 개의 클러스터의 멤버의 각각에 전기적으로 연결된다.
본 발명의 여전히 또 다른 양태와 관련하여, 제1 세트 내의 라인은, 라인의 제1 및 제2 클러스터로 편제된다. 제1 클러스터의 인접한 멤버는 제2 방향에서 제1 거리만큼 서로 오프셋된다. 제2 클러스터의 인접한 멤버는 제2 방향에서 제1 거리만큼 서로 오프셋된다. 제2 클러스터의 멤버는 제1 클러스터 중 대응하는 멤버에 대해 제2 방향에서 제2 거리만큼 오프셋된다. 제2 거리는 제1 거리보다 작다. 제1 세트의 멤버는 IC의 M(i) 금속화 층에 위치되고, 여기서 i는 음이 아닌 정수임; F 개의 세트의 멤버는 IC의 M(i+1) 금속화 층에 위치된다. 그룹의 총 개수는 F이고, F는 양의 정수이고, 여기서: 긴 필러의 제1 수는 F이고; 긴 필러의 제2 수는 F-1이다.
본 개시의 추가적인 양태는, 집적 회로(IC)에 대한 도전성 라인 구조체의 레이아웃 - 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장됨 - 을 생성하는 방법에 관한 것이다. 이러한 방법은 다음의 것을 포함한다: 긴 필러 패턴의 제1 및 대응하는 제2 세트를 생성하는 것; 짧은 필러 패턴의 제3 세트를 생성하는 것; 및 제1 비아 패턴을 생성하는 것. 긴 필러 패턴의 제1 및 대응하는 제2 세트를 생성하는 것은: 서로 중첩하지 않도록; 제1 방향에 실질적으로 동축이고 그리고 제1 방향에 실질적으로 평행한 장축을 가지도록; 그리고 제2 세트가 제1 세트에 대해 제2 방향 - 제2 방향은 제1 방향에 직교함 - 으로 오프셋되게 하도록, 제1 및 제2 세트의 각각의 멤버를 배열하는 것을 포함한다. 짧은 필러 패턴의 제3 세트를 생성하는 것은: 서로 중첩하지 않도록; 제2 방향에 실질적으로 평행한 장축을 가지도록; 제1 및 제2 세트의 대응하는 긴 필러 패턴과 중첩하도록; 그리고 그룹 - 각각의 그룹은 제1 수량의 짧은 필러 패턴을 구비함 - 으로 편제되도록, 제3 세트의 멤버를 배열하는 것을 포함한다. 제1 비아 패턴을 생성하는 것은, 제3 세트의 짧은 필러 패턴을 제1 및 제2 세트의 긴 필러 패턴 중 대응하는 것과 전기적으로 연결하도록 제1 비아 패턴을 배열하는 것을 포함한다. 제3 세트를 생성하는 것은 다음의 것을 더 포함한다: 제3 세트의 각각의 그룹 내의 각각의 짧은 필러 패턴이 제1 세트의 긴 필러 패턴 중 대응하는 것 및 제2 세트의 긴 필러 패턴 중 대응하는 것과 중첩하도록 그리고 그들에 전기적으로 연결되도록, 제3 세트의 멤버를 배열하는 것; 제1 및 제2 세트의 각각의 세트의 각각의 긴 필러 패턴이 제2 수량의 대응하는 짧은 필러 패턴에 의해 중첩되도록 그리고 그들과 전기적으로 연결되도록, 제3 세트의 멤버를 배열하는 것; 및 제2 수량 미만이 되도록 제1 수량을 설정하는 것. 제1 및 대응하는 제2 세트를 생성하는 것, 제3 세트를 생성하는 것 또는 제1 비아 패턴을 생성하는 것 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다.
본 개시의 추가적인 양태와 관련하여, 그 방법은 다음의 것을 더 포함한다: 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트, 중 적어도 하나를 제조하는 것. 짧은 필러 패턴의 제3 세트를 생성하는 것은 다음의 것을 더 포함한다: 제1 방향으로 정렬되도록 제3 세트의 멤버를 배열하는 것.
본 개시의 추가 양태와 관련하여, 그 방법은 다음의 것을 더 포함한다: 긴 필러 패턴의 제4 및 대응하는 제5 세트를 생성하는 것; 짧은 필러 패턴의 제6 세트를 생성하는 것; 및 제4 비아 패턴을 생성하는 것. 긴 필러 패턴의 제4 및 대응하는 제5 세트를 생성하는 것은: 서로 중첩하지 않도록; 제4 방향에 실질적으로 동축이고 그리고 제4 방향에 실질적으로 평행한 장축을 가지도록; 그리고 제5 세트가 제4 세트에 대해 제5 방향 - 제5방향은 제4 방향에 직교함 - 으로 오프셋되게 하도록, 제4 및 제5 세트의 각각의 멤버를 배열하는 것을 포함한다. 짧은 필러 패턴의 제6 세트를 생성하는 것은: 서로 중첩하지 않도록; 제5 방향에 실질적으로 평행한 장축을 가지도록; 제4 및 제5 세트의 대응하는 긴 필러 패턴과 중첩하도록; 그리고 그룹 - 각각의 그룹은 제6 세트에 제1 수량의 짧은 필러 패턴을 구비함 - 으로 편제되도록, 제6 세트의 멤버를 배열하는 것을 포함한다. 제4 비아 패턴을 생성하는 것은: 제6 세트의 짧은 필러 패턴을 제4 및 제5 세트의 긴 필러 패턴 중 대응하는 것과 전기적으로 연결하도록, 제4 비아 패턴을 배열하는 것을 포함한다. 제6 세트를 생성하는 것은 다음의 것을 더 포함한다: 제4 및 제5 세트의 각각의 세트의 각각의 긴 필러 패턴이 제6 세트의 제2 수량의 대응하는 짧은 필러 패턴에 의해 중첩되도록 그리고 그들과 전기적으로 연결되도록, 제6 세트의 멤버를 배열하는 것; 및 제6 세트의 각각의 그룹 내의 각각의 짧은 필러 패턴이 제4 세트의 긴 필러 패턴 중 대응하는 것 및 제5 세트의 긴 필러 패턴 중 대응하는 것과 중첩하도록 그리고 그들과 전기적으로 연결되도록, 제6 세트의 멤버를 배열하는 것. 제4 및 대응하는 제5 세트를 생성하는 것은 다음의 것을 포함한다: 제4 세트를 제2 방향으로 제1 세트에 대해 제1 거리만큼 오프셋하는 것; 제5 세트를 제2 방향으로 제2 세트에 대해 제1 거리만큼 오프셋하는 것. 제6 세트를 생성하는 것은 다음의 것을 여전히 더 포함한다: 제6 세트를 제1 방향으로 제3 세트에 대해 제2 거리만큼 오프셋하는 것.
본 개시의 추가적인 양태와 관련하여, 제1 및 대응하는 제2 세트를 생성하는 것은 다음의 것을 포함한다: 제2 세트를 제2 방향으로 제1 세트에 대해 제3 거리만큼 오프셋하는 것; 및 제1 거리보다 작도록 제3 거리를 설정하는 것. 제4 세트 및 대응하는 제5 세트를 생성하는 것은 다음의 것을 포함한다: 제5 세트를 제2 방향으로 제4 세트에 대해 제3 거리만큼 오프셋하는 것. 제1 및 대응하는 제2 세트를 생성하는 것은 다음의 것을 포함한다: IC의 M(i) 금속화 층에 제1 및 제2 세트의 멤버를 위치시키는 것 - 여기서 i는 음이 아닌 정수임 - ; 그리고 짧은 필러 패턴의 제3 세트를 생성하는 것은 다음의 것을 더 포함한다: IC의 M(i+1) 금속화 층에 상기 제3 세트의 멤버를 위치시키는 것.
본 개시의 다른 여전히 추가적인 양태는, 집적 회로(IC)의 도전성 라인 구조체에 관한 것이다. 도전성 라인 구조체는 제1 및 제2 라인 세그먼트를 포함하는데, 제1 및 제2 라인 세그먼트는: 서로 중첩하지 않으며; 그리고 제1 방향에 실질적으로 평행한 장축을 갖는다. 도전성 라인 구조체는 또한 제3 및 제4 라인 세그먼트를 포함하는데, 제3 및 제4 라인 세그먼트는; 서로 중첩하지 않으며; 제2 방향 - 제2 방향은 제1 방향에 직교함 - 에 실질적으로 평행한 장축을 가지며; 그리고 대응하는 제1 및 제2 라인 세그먼트와 중첩한다. 제2 및 제4 라인 세그먼트는 대응하는 제1 및 제3 라인 세그먼트에 대해 제2 방향으로 오프셋되고; 제2 라인 세그먼트는 제1 라인 세그먼트에 대해 제1 방향으로 양 델타(Δ)만큼 오프셋되고; 델타는, 이웃하는 동축 라인 세그먼트 사이에서 허용되는 최소 오프셋인 MINCOAX 미만이며, 그 결과 Δ < MINCOAX가 된다.
본 개시의 다른 여전히 추가적인 양태와 관련하여, 제4 라인 세그먼트는 제3 라인 세그먼트에 대해 제2 방향으로 오프셋된다. 제1 및 제2 라인 세그먼트는 짧은 필러이다. 제3 및 제4 라인 세그먼트는 짧은 필러이다. 대응하는 제1 및 제2 방향에 평행한 제1 기준 라인의 인스턴스 및 제2 기준 라인의 인스턴스를 포함하는 그리드에 대해: 제1 및 제2 라인 세그먼트는 제1 기준 라인의 대응하는 인스턴스와 동축이고; 그리고 제3 및 제4 라인 세그먼트는 제2 기준 라인의 대응하는 인스턴스와 동축이고; 그리고 양 델타 단위의 오프셋은 제1 기준 라인의 이웃하는 인스턴스 사이의 오프셋과 동일하다. 도전성 라인 구조체는, 주어진 반도체 기술에 대한 프로세스 노드의 맥락에서 발생하고; 그리고 양 델타 단위의 오프셋은 프로세스 노드의 폴리 피치와 동일하다. 제1 방향은 수직 방향이고; 그리고 제2 방향은 수평 방향이다. 본 개시의 다른 여전히 추가적인 양태는 제5 및 제6 라인 세그먼트를 더 포함하는데, 제5 및 제6 라인 세그먼트는: 도전성이고; 서로 중첩하지 않고; 제1 방향에 실질적으로 평행한 장축을 가지며; 그리고 대응하는 제3 및 제4 라인 세그먼트에 의해 중첩되며; 제5 및 제6 라인 세그먼트는 대응하는 제1 및 제2 라인 세그먼트에 대해 제2 방향으로 오프셋되고; 제6 라인 세그먼트는 제5 라인 세그먼트에 대해 제1 방향으로 양 델타(Δ)만큼 오프셋된다. 도전성 라인 구조체는, 주어진 반도체 기술에 대한 프로세스 노드의 맥락에서 발생하고; 양 델타 단위의 오프셋은 프로세스 노드의 폴리 피치와 동일하다. 제5 및 제6 라인 세그먼트는 대응하는 제1 및 제2 라인 세그먼트에 대해 제1 방향으로 델타의 두 배의 양(2*Δ)만큼 오프셋된다.
본 개시의 다른 양태는, 집적 회로(IC)에 대한 도전성 라인 구조체의 레이아웃 - 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장됨 - 을 생성하는 방법에 관한 것이다. 그 방법은 다음의 것을 포함한다: 제1 및 제2 라인 세그먼트 패턴을 생성하는 것 - 제1 및 제2 라인 세그먼트 패턴은: 도전성이고; 서로 중첩하지 않고; 그리고 제1 방향에 실질적으로 평행한 장축을 구비함 - ; 제3 및 제4 라인 세그먼트를 생성하는 것 - 제3 및 제4 라인 세그먼트는: 도전성이고; 서로 중첩하지 않고; 제1 방향에 직교하는 제2 방향에 실질적으로 평행한 장축을 구비하고; 그리고 대응하는 제1 및 제2 라인 세그먼트 패턴과 중첩함 - ; 대응하는 제1 및 제3 라인 세그먼트 패턴에 대해 제2 방향으로 제2 및 제4 라인 세그먼트 패턴을 오프셋하는 것; 및 제1 라인 세그먼트 패턴에 대해 제1 방향을 양 델타(Δ)만큼 제2 라인 세그먼트 패턴을 오프셋하는 것. 델타는 이웃하는 동축 라인 세그먼트 패턴 사이에서 허용되는 최소 오프셋인 MINCOAX 미만이고, 그 결과 Δ < MINCOAX가 된다.
본 개시의 다른 양태와 관련하여, 그 방법은 다음의 것을 더 포함한다: 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 미완성 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트, 중 적어도 하나를 제조하는 것. 그 방법은 제3 라인 세그먼트 패턴에 대해 제2 방향으로 제4 라인 세그먼트 패턴을 오프셋하는 것을 더 포함한다. 제1 및 제2 라인 세그먼트 패턴은 짧은 필러이다. 제3 및 제4 라인 세그먼트 패턴은 짧은 필러이다. 대응하는 제1 및 제2 방향에 평행한 제1 기준 라인의 인스턴스 및 제2 기준 라인의 인스턴스를 포함하는 그리드에 대해, 그 방법은: 제1 기준 라인의 대응하는 인스턴스와 동축이 되도록 제1 및 제2 라인 세그먼트 패턴을 배열하는 것; 및 제2 기준 라인의 대응하는 인스턴스와 동축이 되도록 제3 및 제4 라인 세그먼트 패턴을 배열하는 것을 더 포함하고; 양 델타 단위의 오프셋은 제1 기준 라인의 이웃하는 인스턴스 사이의 오프셋과 동일하다. 도전성 라인 구조체는, 주어진 반도체 기술에 대한 프로세스 노드의 맥락에서 발생하고; 그리고 양 델타 단위의 오프셋은 프로세스 노드의 폴리 피치와 동일하다. 제1 방향은 수직 방향이고; 그리고 제2 방향은 수평 방향이다. 제5 및 제6 라인 세그먼트 패턴은: 도전성이고; 서로 중첩하지 않고; 제1 방향에 실질적으로 평행한 장축을 가지며; 그리고 대응하는 제3 및 제4 라인 세그먼트 패턴에 의해 중첩되며; 제5 및 제6 라인 세그먼트 패턴은 대응하는 제1 및 제2 라인 세그먼트 패턴에 대해 제2 방향으로 오프셋되고; 제6 라인 세그먼트 패턴은 제5 라인 세그먼트 패턴에 대해 제1 방향으로 양 델타(Δ)만큼 오프셋된다. 도전성 라인 구조체는, 주어진 반도체 기술에 대한 프로세스 노드의 맥락에서 발생하고; 양 델타 단위의 오프셋은 프로세스 노드의 폴리 피치와 동일하다. 제5 및 제6 라인 세그먼트 패턴은 대응하는 제1 및 제2 라인 세그먼트 패턴에 대해 제1 방향으로 델타의 두 배의 양(2*Δ)만큼 오프셋된다.
본 개시의 또 다른 양태는, 집적 회로(IC)에 대한 도전성 라인 구조체의 레이아웃 - 레이아웃은 비일시적 컴퓨터 판독 가능 매체 상에 저장됨 - 을 생성하는 방법을 수행하기 위한 컴퓨터 실행 가능 명령어를 포함하는 비일시적 컴퓨터 판독 가능 매체에 관한 것이다. 그 방법은 다음의 것을 포함한다: 제1 및 제2 라인 세그먼트 패턴을 생성하는 것 - 제1 및 제2 라인 세그먼트 패턴은: 도전성이고; 서로 중첩하지 않고; 그리고 제1 방향에 실질적으로 평행한 장축을 구비함 - ; 제3 및 제4 라인 세그먼트를 생성하는 것 - 제3 및 제4 라인 세그먼트는: 도전성이고; 서로 중첩하지 않고; 제1 방향에 직교하는 제2 방향에 실질적으로 평행한 장축을 구비하고; 그리고 대응하는 제1 및 제2 라인 세그먼트 패턴과 중첩함 - ; 대응하는 제1 및 제3 라인 세그먼트 패턴에 대해 제2 방향으로 제2 및 제4 라인 세그먼트 패턴을 오프셋하는 것; 및 제1 라인 세그먼트 패턴에 대해 제1 방향을 양 델타(Δ)만큼 제2 라인 세그먼트 패턴을 오프셋하는 것. 델타는 이웃하는 동축 라인 세그먼트 패턴 사이에서 허용되는 최소 오프셋인 MINCOAX 미만이고, 그 결과 Δ < MINCOAX가 된다.
본 개시의 일 실시형태에 따른 집적 회로(integrated circuit; IC) 구조체는, 전력 레일 레벨에서 배치되며 전력 레일 방향으로 배향되는 전력 레일; 상기 전력 레일 레벨 위의 제1 금속 레벨에서 배치되고 상기 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되는 복수의 제1 금속 세그먼트; 상기 전력 레일 레벨과 상기 제1 금속 레벨 사이의 복수의 제1 비아로서, 상기 복수의 제1 비아의 각각의 제1 비아는, 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 상기 전력 레일과 중첩하는 위치에서 배치되는 것인, 상기 복수의 제1 비아; 상기 제1 금속 레벨 위의 제2 금속 레벨에서 배치되고 상기 전력 레일과 중첩하며 상기 전력 레일 방향으로 배향되는 제2 금속 세그먼트; 상기 제1 금속 레벨과 상기 제2 금속 레벨 사이의 복수의 제2 비아로서, 상기 복수의 제2 비아의 각각의 제2 비아는 상기 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에서 배치되는 것인, 상기 복수의 제2 비아; 및 상기 제2 금속 레벨 위의 전력 스트랩 레벨에서 배치되는 전력 스트랩을 포함하고, 상기 IC 구조체는 상기 전력 스트랩을 상기 전력 레일에 전기적으로 연결하도록 구성되고, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 상기 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 상기 전력 스트랩은 상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 전력 스트랩은 상기 제1 금속 레벨 방향으로 배향되는 복수의 전력 스트랩 중 하나의 전력 스트랩이고, 상기 IC 구조체는, 상기 제2 금속 레벨 위의 제3 금속 레벨에 있고, 상기 제1 금속 레벨 방향으로 배향되는 복수의 제3 금속 세그먼트; 상기 제2 금속 레벨과 상기 제3 금속 레벨 사이의 복수의 제3 비아로서, 상기 복수의 제3 비아의 각각의 제3 비아는, 상기 복수의 제3 금속 세그먼트 중의 제3 금속 세그먼트가 상기 전력 레일과 중첩하는 위치에서 배치되는 것인, 상기 복수의 제3 비아; 상기 제3 금속 레벨 위의 그리고 상기 전력 스트랩 레벨 아래의 제4 금속 레벨에 있고, 상기 전력 레일 방향으로 배향되는 복수의 제4 금속 세그먼트; 상기 제3 금속 레벨과 상기 제4 금속 레벨 사이의 복수의 제4 비아로서, 상기 복수의 제4 비아의 각각의 제4 비아는 상기 복수의 제3 비아 중 대응하는 제3 비아 위의 위치에서 배치되는 것인, 상기 복수의 제4 비아; 및 상기 제4 금속 레벨과 상기 전력 스트랩 레벨 사이의 복수의 제5 비아로서, 상기 복수의 제5 비아의 각각의 제5 비아는, 상기 복수의 전력 스트랩 중의 전력 스트랩이 상기 복수의 제4 금속 세그먼트 중 대응하는 제4 금속 세그먼트와 중첩하는 위치에서 배치되는 것인, 상기 복수의 제5 비아를 더 포함하고, 상기 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 상기 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 상기 복수의 제4 금속 세그먼트의 각각의 제4 금속 세그먼트는 상기 제4 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 복수의 제1 금속 세그먼트는 제1 금속 세그먼트의 쌍의 제2 세트와 교대하는 제1 금속 세그먼트의 쌍의 제1 세트를 포함하고, 상기 복수의 제1 비아는 제1 금속 세그먼트의 쌍의 상기 제1 세트를 상기 전력 레일에 전기적으로 연결하고 제1 금속 세그먼트의 쌍의 상기 제2 세트를 상기 전력 레일에 전기적으로 연결하지는 않으며, 상기 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고, 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 제1 금속 세그먼트의 쌍의 상기 제1 세트 중 대응하는 쌍이 상기 전력 레일과 중첩하는 위치와 중첩하고 제1 금속 세그먼트의 쌍의 상기 제2 세트가 상기 전력 레일과 중첩하는 위치와 중첩하지 않으며, 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 제2 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 제1 금속 세그먼트의 쌍의 상기 제1 세트의 그리고 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 각각의 쌍은 제1 피치를 가지며, 제1 금속 세그먼트의 쌍의 상기 제1 세트의 제1 금속 세그먼트의 쌍 및 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 쌍은 제2 피치를 가지며, 상기 제2 피치는 상기 제1 피치의 배수인 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 복수의 제1 비아 중의 상기 제1 비아는, 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 상기 전력 레일과 중첩하는 각각의 위치에서 배치되는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체는, 상기 제2 금속 레벨 위의 제3 금속 레벨에서 배치되고 상기 제1 금속 레벨 방향으로 배향되며 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함하는 복수의 제3 금속 세그먼트; 및 복수의 제3 비아로서, 상기 복수의 제3 비아의 각각의 제3 비아는, 제3 금속 세그먼트의 상기 제1 세트 중 대응하는 제3 금속 세그먼트가 상기 전력 레일과 중첩하는 위치에서 배치되는 것인, 상기 복수의 제3 비아를 더 포함하고, 상기 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트는 상기 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고, 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 복수의 제2 비아 중 대응하는 제2 비아를 상기 복수의 제3 비아 중 대응하는 제3 비아에 전기적으로 연결하고, 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 제2 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 일 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 제2 금속 세그먼트는 상기 복수의 제2 비아를 상기 복수의 제3 비아에 전기적으로 연결하고, 상기 제2 금속 세그먼트는 상기 제2 금속 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체는, 전력 레일 레벨에서 배치되며 전력 레일 방향으로 배향되는 제1 전력 레일; 상기 전력 레일 레벨에서 배치되며 상기 전력 레일 방향으로 배향되는 제2 전력 레일; 상기 전력 레일 레벨 위의 금속 세그먼트 레벨에서 배치되고 상기 제1 전력 레일과 중첩하고 상기 전력 레일 방향으로 배향되는 제1 금속 세그먼트; 상기 금속 세그먼트 레벨에서 배치되고 상기 제2 전력 레일과 중첩하고 상기 전력 레일 방향으로 배향되는 제2 금속 세그먼트; 상기 전력 레일 레벨 위의 금속 스트랩 레벨에서 배치되는 복수의 금속 스트랩으로서, 상기 복수의 금속 스트랩의 각각의 금속 스트랩은 상기 제1 전력 레일 및 상기 제2 전력 레일과 중첩하며 상기 전력 레일 방향에 수직인 금속 스트랩 방향으로 배향되는 것인, 상기 복수의 금속 스트랩; 상기 전력 레일 레벨 위의 금속 스터브 레벨에서 배치되는 복수의 금속 스터브로서, 상기 복수의 금속 스터브의 각각의 금속 스터브는 상기 제1 전력 레일 또는 상기 제2 전력 레일 중 어느 하나와 중첩하며 상기 금속 스트랩 방향으로 배향되는 것인, 상기 복수의 금속 스터브; 상기 금속 세그먼트 레벨, 상기 금속 스트랩 레벨, 및 상기 금속 스터브 레벨 위의 전력 스트랩 레벨에서 배치되는 제1 전력 스트랩; 상기 전력 스트랩 레벨에서 배치되는 제2 전력 스트랩; 및 복수의 비아 어레이로서, 비아 어레이의 수는 금속 레벨의 총 수보다 하나 작고, 각각의 비아 어레이는, 대응하는 인접한 금속 레벨의 금속 엘리먼트가 중첩하는 위치에서 배치되는 비아를 포함하는 것인, 상기 복수의 비아 어레이를 포함하고, 상기 IC 구조체는 상기 제1 전력 스트랩을 상기 제1 전력 레일에 전기적으로 연결하도록 그리고 상기 제2 전력 스트랩을 상기 제2 전력 레일에 개별적으로 전기적으로 연결하도록 구성되고, 상기 복수의 금속 스트랩의 각각의 금속 스트랩은, 상기 금속 스트랩 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 상기 복수의 금속 스터브의 각각의 금속 스터브는, 상기 금속 스터브 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 상기 제1 전력 스트랩 및 상기 제2 전력 스트랩의 각각은 상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 제1 전력 스트랩은, 상기 제1 금속 레벨 방향으로 배향되는 복수의 제1 전력 스트랩 중 하나의 제1 전력 스트랩이고, 상기 제2 전력 스트랩은 상기 제1 금속 레벨 방향으로 배향되는 복수의 제2 전력 스트랩 중 하나의 제2 전력 스트랩이며, 상기 IC 구조체는, 상기 금속 세그먼트 레벨, 상기 금속 스트랩 레벨, 및 상기 금속 스터브 레벨 위의, 그리고 상기 전력 스트랩 레벨 아래의 금속 아일랜드 레벨(metal island level)에 있고, 상기 전력 레일 방향으로 배향되는 복수의 금속 아일랜드를 더 포함하고, 상기 복수의 금속 아일랜드의 각각의 금속 세그먼트는, 상기 금속 아일랜드 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 금속 세그먼트 레벨은 상기 금속 스트랩 레벨 위의 레벨이고, 상기 금속 스터브 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며, 상기 복수의 금속 스트랩은, 금속 스트랩의 쌍의 제2 세트와 교대하는 금속 스트랩의 쌍의 제1 세트를 포함하고, 상기 제1 금속 세그먼트는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이고, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 금속 스트랩의 쌍의 상기 제1 세트 중 대응하는 쌍이 상기 제1 전력 레일과 중첩하는 위치와 중첩하고, 상기 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고, 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 금속 스트랩의 쌍의 상기 제2 세트 중 대응하는 쌍이 상기 제2 전력 레일과 중첩하는 위치와 중첩하며, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 금속 스트랩의 쌍의 상기 제1 세트 및 금속 스트랩의 쌍의 상기 제2 세트의 금속 스트랩의 각각은 쌍은 제1 피치를 가지고, 금속 스트랩의 쌍의 상기 제1 세트의 금속 스트랩의 쌍 및 금속 스트랩의 쌍의 상기 제2 세트의 금속 스트랩의 쌍은 제2 피치를 가지며, 상기 제2 피치는 상기 제1 피치의 배수인 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 금속 스터브 레벨은 상기 전력 레일 레벨 위의 레벨이고, 상기 금속 세그먼트 레벨은 상기 금속 스터브 레벨 위의 레벨이고, 상기 금속 스트랩 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며, 상기 제1 금속 세그먼트는, 상기 제1 전력 레일과 중첩하는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이고, 상기 제2 금속 세그먼트는, 상기 제2 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며, 상기 복수의 금속 스트랩은, 금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트를 포함하고, 금속 스트랩의 상기 제1 세트의 각각의 금속 스트랩은 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트와 중첩하고, 금속 스트랩의 상기 제2 세트의 각각의 금속 스트랩은 상기 복수의 제2 금속 세그먼트 중 대응하는 제2 금속 세그먼트와 중첩하는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 금속 세그먼트 레벨은 상기 금속 스터브 레벨 위의 레벨이고, 상기 금속 스트랩 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며, 상기 복수의 금속 스트랩은, 금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트를 포함하고, 금속 스트랩의 상기 제1 세트의 각각의 금속 스트랩은 상기 제1 금속 세그먼트에 전기적으로 연결되고, 금속 스트랩의 상기 제2 세트의 각각의 금속 스트랩은 상기 제2 금속 세그먼트에 전기적으로 연결되며, 상기 제1 금속 세그먼트 및 상기 제2 금속 세그먼트의 각각은 상기 복수의 금속 스터브 중 다수의 금속 스터브와 중첩하며 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭보다 더 넓은 폭을 갖는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트가 상기 복수의 금속 스터브 중의 상기 금속 스터브와 중첩하는 위치의 각각은, 상기 복수의 금속 스트랩 중의 금속 스트랩이 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트와 중첩하는 위치에 대응하는 것이다.
본 개시의 다른 실시형태에 따른 집적 회로(IC) 구조체에 있어서, 상기 복수의 금속 스트랩 중의 상기 금속 스트랩이 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트와 중첩하는 위치는, 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트가 상기 복수의 금속 스터브 중의 상기 금속 스터브와 중첩하는 위치의 서브세트에 대응하는 것이다.
본 개시의 또 다른 실시형태에 따른 집적 회로(IC) 구조체를 형성하는 방법은, 전력 레일 레벨에서 제1 전력 레일 및 제2 전력 레일 - 상기 제1 전력 레일 및 상기 제2 전력 레일은 전력 레일 방향으로 배향됨 - 을 형성하는 단계; 상기 전력 레일 레벨 위의 제1 금속 레벨에서 복수의 제1 금속 세그먼트 - 상기 복수의 제1 금속 세그먼트는 상기 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되고, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 상기 제1 전력 레일 또는 상기 제2 전력 레일 중 하나 또는 둘 다와 중첩함 - 를 형성하는 단계; 상기 전력 레일 레벨과 상기 제1 금속 레벨 사이에 복수의 제1 비아 - 상기 복수의 제1 비아의 각각의 제1 비아는, 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 상기 제1 전력 레일 또는 상기 제2 전력 레일과 중첩하는 위치에서 배치됨 - 를 형성하는 단계; 상기 제1 금속 레벨 위의 제2 금속 레벨에서 복수의 제2 금속 세그먼트 - 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 상기 전력 레일 방향으로 배향되고, 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 상기 제1 전력 레일과 중첩하고, 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 상기 제2 전력 레일과 중첩함 - 를 형성하는 단계; 상기 제1 금속 레벨과 상기 제2 금속 레벨 사이에 복수의 제2 비아 - 상기 복수의 제2 비아의 각각의 제2 비아는 상기 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에서 배치됨 - 를 형성하는 단계; 상기 제2 금속 레벨 위의 전력 스트랩 레벨에서 제1 전력 스트랩을 형성하는 단계; 및 상기 전력 스트랩 레벨에서 제2 전력 스트랩을 형성하는 단계를 포함하고, 상기 IC 구조체를 형성하는 단계는, 상기 제1 전력 스트랩을 상기 제1 전력 레일에 전기적으로 연결하도록 그리고 상기 제2 전력 스트랩을 상기 제2 전력 레일에 전기적으로 연결하도록 상기 IC 구조체를 구성하는 단계를 포함하고, 상기 복수의 제1 금속 세그먼트를 형성하는 단계는, 상기 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트를 형성하는 단계를 포함하고, 상기 제1 전력 스트랩을 형성하는 단계는, 상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 상기 제1 전력 스트랩을 형성하는 단계를 포함하고, 상기 제2 전력 스트랩을 형성하는 단계는, 상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 상기 제2 전력 스트랩을 형성하는 단계를 포함하는 것이다.
본 개시의 또 다른 실시형태에 따른 집적 회로(IC) 구조체를 형성하는 방법에 있어서, 상기 복수의 제1 금속 세그먼트를 형성하는 단계는, 제1 금속 세그먼트의 쌍의 제2 세트와 교대하는 제1 금속 세그먼트의 쌍의 제1 세트를 형성하는 단계를 포함하고, 제1 금속 세그먼트의 쌍의 상기 제1 세트의 그리고 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 각각의 쌍은 제1 피치를 가지며, 제1 금속 세그먼트의 쌍의 상기 제1 세트의 제1 금속 세그먼트의 쌍 및 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 쌍은 제2 피치를 가지며, 제2 피치는 제1 피치의 배수이며, 상기 복수의 제2 금속 세그먼트를 형성하는 단계는, 제1 금속 세그먼트의 쌍의 상기 제1 세트 및 상기 제1 전력 레일과 중첩하는 제2 금속 세그먼트의 제1 세트를 형성하는 단계; 제1 금속 세그먼트의 쌍의 상기 제2 세트 및 상기 제2 전력 레일과 중첩하는 제2 금속 세그먼트의 제2 세트를 형성하는 단계; 및 상기 제2 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트를 형성하는 단계를 포함하는 것이다.
본 개시의 또 다른 실시형태에 따른 집적 회로(IC) 구조체를 형성하는 방법에 있어서, 상기 복수의 제2 금속 세그먼트를 형성하는 단계는, 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트 및 상기 제1 전력 레일과 중첩하는 제2 금속 세그먼트의 제1 세트를 형성하는 단계; 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트 및 상기 제2 전력 레일과 중첩하는 제2 금속 세그먼트의 제2 세트를 형성하는 단계; 및 상기 제2 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트를 형성하는 단계를 포함하고, 상기 IC 구조체를 형성하는 단계는, 상기 제2 금속 레벨 위의 제3 금속 레벨에서 복수의 제3 금속 세그먼트 - 상기 복수의 제3 금속 세그먼트는 상기 제1 금속 레벨 방향으로 배향되고 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함함 - 를 형성하는 단계를 포함하고, 제3 금속 세그먼트의 상기 제1 세트를 형성하는 단계는, 제2 금속 세그먼트의 상기 제1 세트 중 대응하는 제2 금속 세그먼트와 중첩하는 제3 금속 세그먼트를 형성하는 단계를 포함하고, 제3 금속 세그먼트의 상기 제2 세트를 형성하는 단계는, 제2 금속 세그먼트의 상기 제2 세트 중 대응하는 제2 금속 세그먼트와 중첩하는 제3 금속 세그먼트를 형성하는 단계를 포함하고, 상기 복수의 제3 금속 세그먼트를 형성하는 단계는, 상기 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트를 형성하는 단계를 포함하는 것이다.
본 개시의 또 다른 실시형태에 따른 집적 회로(IC) 구조체를 형성하는 방법에 있어서, 상기 복수의 제1 비아를 형성하는 단계는, 상기 복수의 제1 금속 세그먼트 중의 상기 제1 금속 세그먼트가 상기 제1 전력 레일과 중첩하는 각각의 위치에서 그리고 상기 복수의 제1 금속 세그먼트 중의 상기 제1 금속 세그먼트가 상기 제2 전력 레일과 중첩하는 각각의 위치에서 비아를 형성하는 단계를 포함하고; 상기 복수의 제2 금속 세그먼트를 형성하는 단계는, 상기 복수의 제1 금속 세그먼트 중 다수의 제1 금속 세그먼트와 중첩하며 상기 제2 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭보다 더 넓은 폭을 갖는 각각의 제2 금속 세그먼트를 형성하는 단계를 포함하고, 상기 IC 구조체를 형성하는 단계는, 상기 제2 금속 레벨 바로 위의 제3 금속 레벨에서 복수의 제3 금속 세그먼트 - 상기 복수의 제3 금속 세그먼트는 상기 제1 금속 레벨 방향으로 배향되고 제3 금속 세그먼트의 제2 세트와 교대하는 제3 금속 세그먼트의 제1 세트를 포함함 - 를 형성하는 단계를 더 포함하고, 상기 복수의 제3 금속 세그먼트를 형성하는 단계는, 상기 제1 전력 레일 및 상기 제2 전력 레일과 중첩하며 상기 제3 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제3 금속 세그먼트의 각각의 제3 금속 세그먼트를 형성하는 단계; 및 복수의 제3 비아 - 상기 복수의 제3 비아는, 제3 금속 세그먼트의 상기 제1 세트를, 상기 제1 전력 레일과 중첩하는 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결하고 제3 금속 세그먼트의 상기 제2 세트를, 상기 제2 전력 레일과 중첩하는 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트에 전기적으로 연결함 - 를 형성하는 단계를 포함하는 것이다.
상기 설명은, 기술분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 다른 프로세스를 설계하거나 또는 수정하기 위한 기초로서 그리고 동일한 목적을 수행하기 위한 및/또는 본원에서 도입되는 실시형태의 동일한 이점을 달성하기 위한 구조체로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 이러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 기술 분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술 분야의 숙련된 자는 깨달아야 한다.

Claims (10)

  1. 집적 회로(IC) 구조체에 있어서,
    전력 레일 레벨에 배치되며 전력 레일 방향으로 배향되는 제1 전력 레일;
    상기 전력 레일 레벨에 배치되며 상기 전력 레일 방향으로 배향되는 제2 전력 레일;
    상기 전력 레일 레벨 위의 금속 세그먼트 레벨에 배치되고 상기 제1 전력 레일과 중첩하고 상기 전력 레일 방향으로 배향되는 제1 금속 세그먼트;
    상기 금속 세그먼트 레벨에 배치되고 상기 제2 전력 레일과 중첩하고 상기 전력 레일 방향으로 배향되는 제2 금속 세그먼트;
    상기 전력 레일 레벨 위의 금속 스트랩 레벨에 배치되는 복수의 금속 스트랩으로서, 상기 복수의 금속 스트랩의 각각의 금속 스트랩은 상기 제1 전력 레일 및 상기 제2 전력 레일과 중첩하며 상기 전력 레일 방향에 수직인 금속 스트랩 방향으로 배향되는 것인, 상기 복수의 금속 스트랩;
    상기 전력 레일 레벨 위의 금속 스터브 레벨에 배치되는 복수의 금속 스터브로서, 상기 복수의 금속 스터브의 각각의 금속 스터브는 상기 제1 전력 레일 또는 상기 제2 전력 레일 중 어느 하나와 중첩하며 상기 금속 스트랩 방향으로 배향되는 것인, 상기 복수의 금속 스터브;
    상기 금속 세그먼트 레벨, 상기 금속 스트랩 레벨, 및 상기 금속 스터브 레벨 위의 전력 스트랩 레벨에 배치되는 제1 전력 스트랩;
    상기 전력 스트랩 레벨에 배치되는 제2 전력 스트랩; 및
    복수의 비아 어레이로서, 비아 어레이의 수는 금속 레벨의 총 수보다 하나 작고, 각각의 비아 어레이는, 대응하는 인접한 금속 레벨의 금속 엘리먼트가 중첩하는 위치에 배치되는 비아를 포함하는 것인, 상기 복수의 비아 어레이
    를 포함하고,
    상기 IC 구조체는 상기 제1 전력 스트랩을 상기 제1 전력 레일에 전기적으로 연결하도록 그리고 상기 제2 전력 스트랩을 상기 제2 전력 레일에 개별적으로 전기적으로 연결하도록 구성되고,
    상기 복수의 금속 스트랩의 각각의 금속 스트랩은, 상기 금속 스트랩 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며,
    상기 복수의 금속 스터브의 각각의 금속 스터브는, 상기 금속 스터브 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며,
    상기 제1 전력 스트랩 및 상기 제2 전력 스트랩의 각각은 상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 것인, 집적 회로(IC) 구조체.
  2. 제1항에 있어서,
    상기 제1 전력 스트랩은, 제1 금속 레벨 방향으로 배향되는 복수의 제1 전력 스트랩 중 하나의 제1 전력 스트랩이고,
    상기 제2 전력 스트랩은 상기 제1 금속 레벨 방향으로 배향되는 복수의 제2 전력 스트랩 중 하나의 제2 전력 스트랩이며,
    상기 IC 구조체는,
    상기 금속 세그먼트 레벨, 상기 금속 스트랩 레벨, 및 상기 금속 스터브 레벨 위의, 그리고 상기 전력 스트랩 레벨 아래의 금속 아일랜드 레벨(metal island level)에 있고, 상기 전력 레일 방향으로 배향되는 복수의 금속 아일랜드
    를 더 포함하고,
    상기 복수의 금속 아일랜드의 각각의 금속 세그먼트는, 상기 금속 아일랜드 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것인, 집적 회로(IC) 구조체.
  3. 제1항에 있어서,
    상기 금속 세그먼트 레벨은 상기 금속 스트랩 레벨 위의 레벨이고, 상기 금속 스터브 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며,
    상기 복수의 금속 스트랩은,
    금속 스트랩의 쌍의 제2 세트와 교대하는 금속 스트랩의 쌍의 제1 세트
    를 포함하고,
    상기 제1 금속 세그먼트는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이고,
    상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는, 금속 스트랩의 쌍의 상기 제1 세트 중 대응하는 쌍이 상기 제1 전력 레일과 중첩하는 위치와 중첩하고,
    상기 제2 금속 세그먼트는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고,
    상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 금속 스트랩의 쌍의 상기 제2 세트 중 대응하는 쌍이 상기 제2 전력 레일과 중첩하는 위치와 중첩하며,
    상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 것인, 집적 회로(IC) 구조체.
  4. 제3항에 있어서,
    금속 스트랩의 쌍의 상기 제1 세트 및 금속 스트랩의 쌍의 상기 제2 세트의 금속 스트랩의 각각의 쌍은 제1 피치를 가지고,
    금속 스트랩의 쌍의 상기 제1 세트의 금속 스트랩의 쌍 및 금속 스트랩의 쌍의 상기 제2 세트의 금속 스트랩의 쌍은 제2 피치를 가지며,
    상기 제2 피치는 상기 제1 피치의 배수인 것인, 집적 회로(IC) 구조체.
  5. 제1항에 있어서,
    상기 금속 스터브 레벨은 상기 전력 레일 레벨 위의 레벨이고, 상기 금속 세그먼트 레벨은 상기 금속 스터브 레벨 위의 레벨이고, 상기 금속 스트랩 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며,
    상기 제1 금속 세그먼트는, 상기 제1 전력 레일과 중첩하는 복수의 제1 금속 세그먼트 중 하나의 제1 금속 세그먼트이고,
    상기 제2 금속 세그먼트는, 상기 제2 전력 레일과 중첩하는 복수의 제2 금속 세그먼트 중 하나의 제2 금속 세그먼트이고,
    상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트 및 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는, 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 가지며,
    상기 복수의 금속 스트랩은,
    금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트
    를 포함하고,
    금속 스트랩의 상기 제1 세트의 각각의 금속 스트랩은 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트와 중첩하고,
    금속 스트랩의 상기 제2 세트의 각각의 금속 스트랩은 상기 복수의 제2 금속 세그먼트 중 대응하는 제2 금속 세그먼트와 중첩하는 것인, 집적 회로(IC) 구조체.
  6. 제1항에 있어서,
    상기 금속 세그먼트 레벨은 상기 금속 스터브 레벨 위의 레벨이고, 상기 금속 스트랩 레벨은 상기 금속 세그먼트 레벨 위의 레벨이며,
    상기 복수의 금속 스트랩은,
    금속 스트랩의 제2 세트와 교대하는 금속 스트랩의 제1 세트
    를 포함하고,
    금속 스트랩의 상기 제1 세트의 각각의 금속 스트랩은 상기 제1 금속 세그먼트에 전기적으로 연결되고,
    금속 스트랩의 상기 제2 세트의 각각의 금속 스트랩은 상기 제2 금속 세그먼트에 전기적으로 연결되며,
    상기 제1 금속 세그먼트 및 상기 제2 금속 세그먼트의 각각은 상기 복수의 금속 스터브 중 다수의 금속 스터브와 중첩하며 상기 금속 세그먼트 레벨에 대한 미리 결정된 최소 폭보다 더 넓은 폭을 갖는 것인, 집적 회로(IC) 구조체.
  7. 제6항에 있어서,
    상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트가 상기 복수의 금속 스터브 중의 상기 금속 스터브와 중첩하는 위치의 각각은, 상기 복수의 금속 스트랩 중의 금속 스트랩이 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트와 중첩하는 위치에 대응하는 것인, 집적 회로(IC) 구조체.
  8. 제6항에 있어서,
    상기 복수의 금속 스트랩 중의 상기 금속 스트랩이 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트와 중첩하는 위치는, 상기 제1 금속 세그먼트 또는 상기 제2 금속 세그먼트가 상기 복수의 금속 스터브 중의 상기 금속 스터브와 중첩하는 위치의 서브세트에 대응하는 것인, 집적 회로(IC) 구조체.
  9. 집적 회로(IC) 구조체를 형성하는 방법에 있어서,
    전력 레일 레벨에 제1 전력 레일 및 제2 전력 레일 - 상기 제1 전력 레일 및 상기 제2 전력 레일은 전력 레일 방향으로 배향됨 - 을 형성하는 단계;
    상기 전력 레일 레벨 위의 제1 금속 레벨에 복수의 제1 금속 세그먼트 - 상기 복수의 제1 금속 세그먼트는 상기 전력 레일 방향에 수직인 제1 금속 레벨 방향으로 배향되고, 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트는 상기 제1 전력 레일 또는 상기 제2 전력 레일 중 하나 또는 둘 다와 중첩함 - 를 형성하는 단계;
    상기 전력 레일 레벨과 상기 제1 금속 레벨 사이에 복수의 제1 비아 - 상기 복수의 제1 비아의 각각의 제1 비아는, 상기 복수의 제1 금속 세그먼트 중 대응하는 제1 금속 세그먼트가 상기 제1 전력 레일 또는 상기 제2 전력 레일과 중첩하는 위치에 배치됨 - 를 형성하는 단계;
    상기 제1 금속 레벨 위의 제2 금속 레벨에 복수의 제2 금속 세그먼트 - 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트는 상기 전력 레일 방향으로 배향되고, 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 상기 제1 전력 레일과 중첩하고, 상기 복수의 제2 금속 세그먼트 중 적어도 하나의 제2 금속 세그먼트는 상기 제2 전력 레일과 중첩함 - 를 형성하는 단계;
    상기 제1 금속 레벨과 상기 제2 금속 레벨 사이에 복수의 제2 비아 - 상기 복수의 제2 비아의 각각의 제2 비아는 상기 복수의 제1 비아 중 대응하는 제1 비아 위의 위치에 배치됨 - 를 형성하는 단계;
    상기 제2 금속 레벨 위의 전력 스트랩 레벨에 제1 전력 스트랩을 형성하는 단계; 및
    상기 전력 스트랩 레벨에 제2 전력 스트랩을 형성하는 단계
    를 포함하고,
    상기 IC 구조체를 형성하는 단계는,
    상기 제1 전력 스트랩을 상기 제1 전력 레일에 전기적으로 연결하도록 그리고 상기 제2 전력 스트랩을 상기 제2 전력 레일에 전기적으로 연결하도록 상기 IC 구조체를 구성하는 단계
    를 포함하고,
    상기 복수의 제1 금속 세그먼트를 형성하는 단계는,
    상기 제1 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제1 금속 세그먼트의 각각의 제1 금속 세그먼트를 형성하는 단계
    를 포함하고,
    상기 제1 전력 스트랩을 형성하는 단계는,
    상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 상기 제1 전력 스트랩을 형성하는 단계
    를 포함하고,
    상기 제2 전력 스트랩을 형성하는 단계는,
    상기 전력 스트랩 레벨에 대한 미리 결정된 최소 폭보다 더 큰 폭을 갖는 상기 제2 전력 스트랩을 형성하는 단계
    를 포함하는 것인, 집적 회로(IC) 구조체를 형성하는 방법.
  10. 제9항에 있어서,
    상기 복수의 제1 금속 세그먼트를 형성하는 단계는,
    제1 금속 세그먼트의 쌍의 제2 세트와 교대하는 제1 금속 세그먼트의 쌍의 제1 세트를 형성하는 단계
    를 포함하고,
    제1 금속 세그먼트의 쌍의 상기 제1 세트의 그리고 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 각각의 쌍은 제1 피치를 가지며,
    제1 금속 세그먼트의 쌍의 상기 제1 세트의 제1 금속 세그먼트의 쌍 및 제1 금속 세그먼트의 쌍의 상기 제2 세트의 제1 금속 세그먼트의 쌍은 제2 피치를 가지며,
    상기 제2 피치는 상기 제1 피치의 배수이며,
    상기 복수의 제2 금속 세그먼트를 형성하는 단계는,
    제1 금속 세그먼트의 쌍의 상기 제1 세트 및 상기 제1 전력 레일과 중첩하는 제2 금속 세그먼트의 제1 세트를 형성하는 단계;
    제1 금속 세그먼트의 쌍의 상기 제2 세트 및 상기 제2 전력 레일과 중첩하는 제2 금속 세그먼트의 제2 세트를 형성하는 단계; 및
    상기 제2 금속 레벨에 대한 미리 결정된 최소 폭에 대응하는 폭을 갖는 상기 복수의 제2 금속 세그먼트의 각각의 제2 금속 세그먼트를 형성하는 단계
    를 포함하는 것인, 집적 회로(IC) 구조체를 형성하는 방법.
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