JP2015015502A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置において、複数のpMIS配線M1pおよび複数のnMIS配線M1nのそれぞれは、方向Xに沿って延びかつ方向Yに沿ってピッチPminで配置された複数の第1の仮想ラインVLpおよび複数の第2の仮想ラインVLnの上に配置されている。複数の第1の仮想ラインVLpのうち境界BRに最も近いものと、複数の第2の仮想ラインVLnのうち境界BRに最も近いものとの間隔は、ピッチPminよりも大きい。
【選択図】図8
Description
(実施の形態1)
図1を参照して、半導体装置(たとえば半導体チップ)50は、その表面に、スタンダードセル領域51と、そのスタンダードセル領域51の周囲に配置されたI/O(Input/Output)セル領域52と、外部との入出力に用いられるパッド(図示せず)とを主に有する。
図9を参照して、本実施の形態においては、実施の形態1における電源配線VDおよび接地配線VSのそれぞれ代わりに、電源配線VDwおよび接地配線VSwを有する。電源配線VDwおよび接地配線VSの各々は、幅Wwを有する。幅Wwは、pMIS配線M1pおよびnMIS配線M1nの各々の幅Wsよりも大きい。
図10を参照して、本実施の形態の半導体装置は、スタンダードセルCiv、Cnd、Cnr、Cflを有する。スタンダードセルCiv、Cnd、Cnr、Cflは、複数の段に分かれて配列されており、各段において図中の方向Xに沿って配列されている。
図16を参照して、本実施の形態の半導体装置SDは半導体基板SBを有し、半導体基板SB上に、I/O領域101と、CPU・ロジック領域102と、メモリ領域103と、PLL(Phase-Locked Loop)領域104と、アナログ領域105とを有する。
図23および図24を参照して、本比較例においては、Butting Diffusion構造が設けられていない。このため、n型導電領域Lnおよびp型拡散領域Dpの間の電気的接続と、p型導電領域Lpおよびn型拡散領域Dnとの間の電気的接続とは、メタル配線MTおよびコンタクトCTにより行なわれている。すなわち本実施の形態に比してコンタクトCTがより多く設けられている。この結果ゲート電極GTzの配置に制約が生じるので、複数のゲート電極GTzの配置を第1ピッチP1に統一することができない。すなわち第1ピッチP1よりも大きい第2ピッチP2や、第2ピッチP2よりも大きい第3ピッチP3が第1ピッチP1と混在している。このため本比較例においては高集積化が困難となっている。
図30および図31を参照して、本実施の形態の半導体装置は、ゲート電極GTが形成された層LD2(図30)を有する。この層LD2の部分Xa〜Xfの各々におけるゲート電極GTの配置について、比較例と対比しつつ、以下に詳しく説明する。
図44および図45を参照して、本実施の形態の半導体装置は、ゲート電極GTが形成された層LD3を有する。この層LD3は、セルYa〜Yeの各々に対応する部分を有する。セルYa〜Yeのそれぞれは、半導体装置のうち、インバータ、NAND、NOR、トライステートバッファ、およびフリップフロップとして機能する部分を区画している。セルYa〜Yeの各々は、第1の方向(図44および図45における横方向)に沿って第1ピッチP1の整数倍の幅を有する。たとえばセルYaおよびYbのそれぞれは、第1ピッチP1の2倍および3倍の幅UaおよびUbを有する。
図47〜図49を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル(フィラーセル)FGとを有する。論理回路として使用されるセルと、論理回路として使用されないダミーセルFGとの各々のゲート電極GTは、第1の方向(図47〜図49における横方向)に第1ピッチで配置されている。
図51および図52を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル(フィラーセル)FMとを有する。論理回路として使用されるセルと、論理回路として使用されないダミーセルFGとのそれぞれは、メタル配線MTとして、メタル配線MTdと、メタル配線MTfとを有する。メタル配線MTは、第1の方向(図51の横方向)に延び、かつ第2の方向(図51の縦方向)に第2ピッチで配置されている。よってメタル配線MTfの各々は、第1の方向(図51の横方向)に延び、かつダミーセルFMにおいて第2の方向に第2ピッチで配置されている。
図54を参照して、本実施の形態の半導体装置は、容量セルFCaを有する。容量セルFCaは、半導体装置において、電源電位Vccおよび接地電位Vss間に配置されたデカップリング・コンデンサとして機能する部分を区画している。ゲート電極GTは、p型拡散領域Dpおよびn型拡散領域Dnと対向することにより静電容量をなしている。すなわちゲート電極GTは、デカップリング・コンデンサの電極の一部をなしている。
ビア、Vcc 電源電位、VD,VDw 電源配線、VS,VSw 接地配線、Vxx
接地電位、Wn n型ウエル、Wp p型ウエル。
Claims (3)
- 半導体基板上に複数のスタンダードセルを有する半導体装置であって、
前記複数のスタンダードセルの各々は、
前記半導体基板の主面上に形成され、第1方向に延びる第1電源配線と、
前記半導体基板の主面上に形成され、前記第1方向に延びる第2電源配線であって、かつ、平面視で前記第1方向に直交する第2方向に前記第1配線と所定の間隔をもって配置され、前記第1電源配線と同層の金属層で形成された第2電源配線と、
前記半導体基板の主面に形成され、かつ、平面視で前記第1方向において前記第1電源配線と前記第2電源配線の間に形成されたフィールド酸化膜と、
前記半導体基板の主面に形成され、かつ、平面視で前記第1電源配線と前記フィールド酸化膜の間に形成された前記第1方向に延びるn型ウエルと、
前記半導体基板の主面に形成され、かつ、平面視で前記第2電源配線と前記フィールド酸化膜の間に形成された前記第1方向に延びるp型ウエルと、
前記n型ウエル上に形成された複数のp型MISトランジスタであって、かつ、前記複数のp型MISトランジスタの各々は、前記n型ウエル上に形成され前記第2方向に延びる第1ゲート電極と前記第1ゲート電極の両側で前記n型ウエル中に形成されたp型のソース領域およびドレイン領域とを有する複数のp型MISトランジスタと、
前記p型ウエル上に形成された複数のn型MISトランジスタであって、かつ、前記複数のn型MISトランジスタの各々は、前記p型ウエル上に形成され前記第2方向に延びる第2ゲート電極と前記第2ゲート電極の両側で前記p型ウエル中に形成されたn型のソース領域およびドレイン領域とを有する複数のn型MISトランジスタと、
前記n型ウエル上に形成され、前記第1方向に延びる複数の第1金属配線であって、かつ、平面視で前記第1電源配線と前記フィールド酸化膜の間に配置され、前記第1電源配線と同層の前記金属層で形成された複数の第1金属配線と、
前記p型ウエル上に形成され、前記第1方向に延びる複数の第2金属配線であって、かつ、平面視で前記第2電源配線と前記フィールド酸化膜の間に配置され、前記第1電源配線と同層の前記金属層で形成された複数の第2金属配線と、
を有し、
前記複数の第1金属配線は、平面視で前記第2方向において互いに第1の間隔をもって配置され、
前記複数の第2金属配線は、平面視で前記第2方向において互いに前記第1の間隔と同じ間隔をもって配置され、
前記複数の第1金属配線は、前記フィールド酸化膜に最も近い第1配線を含み、かつ、前記複数の第2金属配線は、前記フィールド酸化膜に最も近い第2配線を含み、
平面視で前記第2方向において前記第1配線と前記第2配線によって定義される第2の間隔は、前記第1の間隔より大きいことを特徴とする半導体装置。 - 前記第1電源配線は、前記第1方向に配置された複数の第1コンタクトホールを介して前記n型ウエルと電気的に接続し、
前記第2電源配線は、前記第1方向に配置された複数の第2コンタクトホールを介して前記p型ウエルと電気的に接続されることを特徴とする、請求項1に記載の半導体装置。 - 前記複数のp型MISトランジスタの一つは、前記フィールド酸化膜上で一方の端部が終端する前記第1ゲート電極を有し、
前記複数のn型MISトランジスタの一つは、前記フィールド酸化膜上で一方の端部が終端し、前記第1ゲート電極の前記一方の端部と対向する前記第2ゲート電極を有し、
前記第1ゲート電極の前記一方の端部と前記第2ゲート電極の前記一方の端部は、前記第1配線と前記第2配線に各々接続する第1部分と第2部分を有することを特徴とする、請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014215529A JP5944464B2 (ja) | 2008-08-19 | 2014-10-22 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008210332 | 2008-08-19 | ||
JP2008210332 | 2008-08-19 | ||
JP2014215529A JP5944464B2 (ja) | 2008-08-19 | 2014-10-22 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009026135A Division JP5638760B2 (ja) | 2008-08-19 | 2009-02-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015015502A true JP2015015502A (ja) | 2015-01-22 |
JP5944464B2 JP5944464B2 (ja) | 2016-07-05 |
Family
ID=52436969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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JP (1) | JP5944464B2 (ja) |
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