JP7343416B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、その上面がシリサイド化された多結晶シリコン層を有する半導体装置、およびその製造方法に関する。
半導体基板と、当該半導体基板上に形成された半導体層と、当該半導体層の上面に形成されたシリサイド層と、を有する半導体装置が知られている（例えば、特許文献１参照）。上記半導体装置の上記半導体層は、多結晶シリコンを含むゲート配線である。上記半導体層は、互いに一体として形成されたＮ型ゲート電極およびＰ型ゲート電極を有する。特許文献１に記載の上記半導体層は、Ｐ型導電性不純物領域およびＮ型導電性不純物領域の間に形成された、その不純物濃度が低い緩衝領域を有する。これにより、Ｐ型導電性不純物およびＮ型導電性不純物の相互拡散が抑制される。結果として、当該相互拡散に起因する閾値電圧のばらつきが低減される。
特開２０１８－１６６２２８号公報
上記シリサイド層のうち、上記Ｐ型導電性不純物領域上の部分には、引張応力が加わり、かつ上記Ｎ型導電性不純物領域上の部分には、圧縮応力が加わる。このため、上記シリサイド層のうち、上記Ｎ型導電性不純物領域および上記Ｐ型導電性不純物領域の境界の近傍に位置する部分では、互いに反対方向の応力が重なって加わる。
さらに、上記半導体層が、第１幅を有する第１半導体部と、当該第１幅より大きい第２幅を有する第２半導体部とを有する場合、上記シリサイド層のうち、上記第２半導体部上に形成された部分には、さらなる応力が加わる。このため、その幅が小さい上記第１半導体部の上面に形成された上記シリサイド層のうち、上記第２半導体部の近傍に位置する部分には、欠陥が生じやすい。
したがって、上記シリサイド層のうち、上記第１半導体部の上面に形成されており、上記Ｎ型導電性不純物領域および上記Ｐ型導電性不純物領域の境界の近傍に位置し、かつ上記第２半導体部の近傍に位置する部分には、上記シリサイド層の他の部分と比較して、相対的に大きい応力が加わる。この結果として、上記シリサイド層に欠陥が生じることがある。このように、従来の半導体装置では、半導体装置の信頼性を高める観点から、改善の余地がある。
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
実施の形態に係る半導体装置は、半導体基板と、上記半導体基板の主面上に形成された絶縁層と、上記絶縁層上に形成され、かつ多結晶シリコンを含む半導体層と、上記半導体層の上面に形成されたシリサイド層と、を有する。上記半導体層は、第１半導体部および第２半導体部を有する。上記第１半導体部は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有する。上記第１半導体部の幅方向において、上記第１半導体部は、第１長さを有する。上記幅方向において、上記第２半導体部の第２長さは、上記第１長さより大きい。上記第１半導体部が延在している延在方向において、上記第１半導体領域と上記第２半導体部との間隔は、１００ｎｍ以上である。
実施の形態に係る半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）上記半導体基板の主面に絶縁層を形成する工程と、（ｃ）第１半導体部と、上記第１半導体部と隣接している第２半導体部と、を有する多結晶シリコン層を、上記絶縁層上に形成する工程と、（ｄ）上記第１半導体部の一部に第１導電型の不純物を注入して、第１導電型領域を形成する工程と、（ｅ）上記第１半導体部の他の一部と、上記第２半導体部とに、第２導電型の不純物を注入して、第２導電型領域を形成する工程と、（ｆ）上記第１導電型領域の上面と、上記第２導電型領域の上面とにシリサイド層を形成する工程と、を含む。上記第１半導体部の幅方向において、上記第１半導体部は、第１長さを有する。上記幅方向において、上記第２半導体部の第２長さは、上記第１長さより大きい。上記第１半導体部が延在している延在方向において、上記第１半導体領域と上記第２半導体部との間隔は、１００ｎｍ以上である。
実施の形態によれば、半導体装置の信頼性を高めることができる。
図１は、一実施の形態に係る半導体装置における要部の構成の一例を示す平面図である。 図２Ａ～図２Ｃは、一実施の形態に係る半導体装置における要部の構成の一例を示す断面図である。 図３は、シミュレーション１におけるシミュレーション結果を示すグラフである。 図４は、シミュレーション２におけるシミュレーション結果を示すグラフである。 図５は、シミュレーション３におけるシミュレーション結果を示すグラフである。 図６Ａ～図６Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図７Ａ～図７Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図８Ａ～図８Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図９Ａ～図９Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１０Ａ～図１０Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１１Ａ～図１１Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１２Ａ～図１２Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１３Ａ～図１３Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１４Ａ～図１４Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１５Ａ～図１５Ｃは、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１６は、本実施の形態の変形例１に係る半導体装置における要部の構成の一例を示す平面図である。 図１７は、本実施の形態の変形例２に係る半導体装置における要部の構成の一例を示す平面図である。
以下、実施の形態に係る半導体装置とその製造方法について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号または同一のハッチングを付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。断面図は、端面図として示している場合もある。
［半導体装置の構成］
図１は、本実施の形態に係る半導体装置ＳＤにおける要部の構成の一例を示す平面図である。図２Ａ～図２Ｃは、本実施の形態に係る半導体装置ＳＤにおける要部の構成の一例を示す断面図である。図２Ａは、図１のＡ－Ａ線における断面図である。図２Ｂは、図１のＢ－Ｂ線における断面図である。図２Ｃは、図１のＣ－Ｃ線における断面図である。
半導体装置ＳＤは、半導体基板ＳＵＢ、素子分離部ＥＩＰ、絶縁層ＩＬ、半導体層ＳＬ、および多層配線層ＭＷＬを有する。なお、図１および図２Ａ～図２Ｃでは、見やすさの観点から、構成要素の一部は、省略されている。
（半導体基板）
半導体基板ＳＵＢは、表面（主面）および裏面を有する基板である。当該表面（主面）は、半導体基板ＳＵＢにおいて、裏面の反対側に位置している。半導体基板ＳＵＢは、例えば、シリコン基板である。半導体基板ＳＵＢの主面には、第１半導体素子ＳＥ１および第２半導体素子ＳＥ２が形成されている。平面視において、半導体基板ＳＵＢのうち、第１半導体素子ＳＥ１および第２半導体素子ＳＥ２が形成された領域である素子形成領域は、素子分離部ＥＩＰから露出している。図１において、当該素子形成領域は、梨地で示されている。
半導体基板ＳＵＢは、第１導電型の第１領域Ｒ１と、第２導電型の第２領域Ｒ２とを有する。第１領域Ｒ１は、上記第１導電型の第１半導体素子ＳＥ１が形成された領域である。第２領域Ｒ２は、上記第２導電型の第２半導体素子ＳＥ２が形成された領域である。第１領域Ｒ１および第２領域Ｒ２は、互いに隣接している。
上記第１導電型および上記第２導電型は、互いに反対の導電型である。たとえば、上記第１導電型がＮ型である場合、上記第２導電型は、Ｐ型である。上記第１導電型がＮ型の場合、第１領域Ｒ１内に含まれる不純物の例は、リン（Ｐ）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）を含む。また、上記第２導電型がＰ型の場合、第２領域Ｒ２内に含まれる不純物の例は、ホウ素（Ｂ）およびインジウム（Ｉｎ）を含む。
第１半導体素子ＳＥ１は、半導体基板ＳＵＢの主面に形成されている。第１半導体素子ＳＥ１は、上記第１導電型のトランジスタである。第１半導体素子ＳＥ１の構成としては、半導体素子として公知の構成が採用される。たとえば、第１半導体素子ＳＥ１は、図２Ｂに示されるように、エクステンション領域ＬＤＤ１、ソース／ドレイン領域ＳＤＲ１、ゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１、シリサイド層ＳｉＬ１およびサイドウォールＳＷ１を有する。
エクステンション領域ＬＤＤ１は、半導体基板ＳＵＢのうち、上記第１導電型の上記不純物を含む半導体領域である。ソース／ドレイン領域ＳＤＲ１は、エクステンション領域ＬＤＤ１の不純物濃度よりも大きい不純物濃度を有する半導体領域である。ゲート絶縁膜ＧＩ１は、後述の絶縁層ＩＬの一部である。シリサイド層ＳｉＬ１は、後述のシリサイド層ＳｉＬの一部である。このため、ゲート絶縁膜ＧＩ１の構成と、シリサイド層ＳｉＬ１の構成とについて、ここでは詳細な説明を省略する。
ゲート電極ＧＥ１は、低濃度ゲート電極ＬＧＥ１と、低濃度ゲート電極ＬＧＥ１上に形成された高濃度ゲート電極ＨＧＥ１とを有する。ゲート電極ＧＥ１が低濃度ゲート電極ＬＧＥ１および高濃度ゲート電極ＨＧＥ１の積層構造を有することは、ゲート電極ＧＥ１の形成時に、不純物がゲート絶縁膜ＧＩ１内に拡散し、ゲート絶縁膜ＧＩ１の絶縁性が低下することを抑制する観点から好ましい。ゲート電極ＧＥ１は、後述の半導体層ＳＬの一部である。このため、ゲート電極ＧＥ１について、詳細な説明は省略する。
第２半導体素子ＳＥ２は、半導体基板ＳＵＢの主面に形成されている。第２半導体素子ＳＥ２は、上記第２導電型のトランジスタである。第２半導体素子ＳＥ２の構成としては、半導体素子として公知の構成が採用される。たとえば、第２半導体素子ＳＥ２は、図２Ｃに示されるように、エクステンション領域ＬＤＤ２、ソース／ドレイン領域ＳＤＲ２、ドレイン領域ＤＲ２、ゲート絶縁膜ＧＩ２、ゲート電極ＧＥ２およびサイドウォールＳＷ２を有する。第２半導体素子ＳＥ２は、位置および導電型を除いて、第１半導体素子ＳＥ１と同様である。このため、各構成要素について、繰り返しの説明は省略する。
（素子分離部）
素子分離部ＥＩＰは、半導体基板ＳＵＢの主面に形成されている。素子分離部ＥＩＰは、平面視において、上記素子形成領域を囲うように形成されている。これにより、互いに隣り合う第１半導体素子ＳＥ１および第２半導体素子ＳＥ２は、互いに電気的に絶縁される。素子分離部ＥＩＰの材料、位置、数および大きさは、上記機能を実現できれば、特に限定されない。素子分離部ＥＩＰの材料は、例えば、酸化シリコンである。
（絶縁層）
絶縁層ＩＬは、半導体基板ＳＵＢの主面上に形成されている。絶縁層ＩＬは、素子分離部ＥＩＰ上に形成されていてもよいし、形成されていなくてもよい。本実施の形態では、絶縁層ＩＬは、半導体基板ＳＵＢの主面上と、素子分離部ＥＩＰ上とに形成されている。絶縁層ＩＬの一部は、ゲート絶縁膜ＧＩ１であり、絶縁層ＩＬの他の一部は、ゲート絶縁膜ＧＩ２である。絶縁層ＩＬは、半導体層ＳＬおよび半導体基板ＳＵＢを互いに絶縁している。絶縁層ＩＬの厚さおよび材料は、上記機能を得られれば、特に限定されない。絶縁層ＩＬの厚さは、第１半導体素子ＳＥ１および第２半導体素子ＳＥ２の所望の閾値電圧に応じて適宜設定される。絶縁層ＩＬの厚さは、例えば、５ｎｍ以下である。絶縁層ＩＬの材料は、例えば、酸化シリコンである。
（半導体層）
半導体層ＳＬは、絶縁層ＩＬ上に形成されている。絶縁層ＩＬが素子分離部ＥＩＰ上に形成されていない場合、半導体層ＳＬは、素子分離部ＥＩＰ上に形成されている。半導体層ＳＬの一部は、ゲート電極ＧＥ１であり、半導体層ＳＬの他の一部は、ゲート電極ＧＥ２である。換言すると、半導体層ＳＬは、ゲート電極ＧＥ１、ＧＥ２を有するゲート配線である。半導体層ＳＬの厚さは、ゲート配線として機能できれば特に限定されない。半導体装置ＳＤの製造時に、半導体層ＳＬが倒れることを抑制する観点から、半導体層ＳＬの厚さは小さいことが好ましい。たとえば、半導体層ＳＬの厚さは、５００ｎｍ以下であることが好ましい。半導体装置ＳＤの製造時に、半導体層ＳＬに導入される不純物イオンが、半導体層ＳＬの下に位置する絶縁層ＩＬおよび半導体基板ＳＵＢ内に導入されることを抑制する観点から、半導体層ＳＬの厚さは大きいことが好ましい。たとえば、半導体層ＳＬの厚さは、２００ｎｍ以上であることが好ましい。半導体層ＳＬの材料は、例えば、導電性を有する多結晶シリコンである。
半導体層ＳＬは、平面視において、電源配線ＶＤＤおよび接地配線ＧＮＤの間に形成されている。半導体層ＳＬは、第１半導体部ＳＰ１、第２半導体部ＳＰ２および第３半導体部ＳＰ３を有する。第１半導体部ＳＰ１、第２半導体部ＳＰ２および第３半導体部ＳＰ３は、一体として形成されている。
第１半導体部ＳＰ１の一部は、半導体基板ＳＵＢの第１領域Ｒ１上に形成されている。第１半導体部ＳＰ１の残部は、半導体基板ＳＵＢの第２領域Ｒ２上に形成されている。第１半導体部ＳＰ１は、半導体層ＳＬのうち、ゲート電極ＧＥ１と隣接している部分である。第１半導体部ＳＰ１は、上記第１導電型の第１半導体領域ＳＲ１と、上記第２導電型の第２半導体領域ＳＲ２とを有する。第１半導体領域ＳＲ１および第２半導体領域ＳＲ２の間には、ＰＮ接合面ＰＮＳが形成されている。
第１半導体領域ＳＲ１は、第１高濃度領域ＨＣＲ１および第１低濃度領域ＬＣＲ１を有する。第１高濃度領域ＨＣＲ１および第１低濃度領域ＬＣＲ１は、互いに隣接している。
第１高濃度領域ＨＣＲ１は、第１半導体領域ＳＲ１内に形成されている。本実施の形態では、第１高濃度領域ＨＣＲ１は、第１半導体領域ＳＲ１の上面側に形成されている。第１導電型がＮ型であるとき、第１高濃度領域ＨＣＲ１の不純物濃度は、例えば、１×１０１９ｃｍ－３以上かつ１×１０２２ｃｍ－３以下であることが好ましい。第１導電型がＰ型であるとき、第１高濃度領域ＨＣＲ１の不純物濃度は、例えば、１×１０１９ｃｍ－３以上かつ１×１０２２ｃｍ－３以下であることが好ましい。
第１低濃度領域ＬＣＲ１は、第１半導体領域ＳＲ１内に形成されている。第１低濃度領域ＬＣＲ１は、第１高濃度領域ＨＣＲ１および第２半導体部ＳＰ２の間に形成されている。本実施の形態では、第１低濃度領域ＬＣＲ１は、第１半導体領域ＳＲ１の下面側に形成されている。これにより、第１半導体領域ＳＲ１の形成時に、不純物が絶縁層ＩＬ内に拡散し、絶縁層ＩＬの絶縁性が低下することを抑制することができる。第１低濃度領域ＬＣＲ１は、第１高濃度領域ＨＣＲ１の下面および側面と直接的に接している。第１低濃度領域ＬＣＲ１の不純物濃度は、第１高濃度領域ＨＣＲ１の不純物濃度より小さい。第１導電型がＮ型であるとき、第１低濃度領域ＬＣＲ１の不純物濃度は、例えば、１×１０１７ｃｍ－３以上かつ１×１０１９ｃｍ－３以下であることが好ましい。第１導電型がＰ型であるとき、第１低濃度領域ＬＣＲ１の不純物濃度は、例えば、１×１０１７ｃｍ－３以上かつ１×１０１９ｃｍ－３以下であることが好ましい。
第２半導体領域ＳＲ２は、第２高濃度領域ＨＣＲ２および第２低濃度領域ＬＣＲ２を有する。第２半導体領域ＳＲ２の構成は、位置および導電型を除いて、第１半導体領域ＳＲ１と同様であるため、その説明を省略する。
本実施の形態では、第２低濃度領域ＬＣＲ２は、第１低濃度領域ＬＣＲ１および第２高濃度領域ＨＣＲ２の間に形成されている。すなわち、ＰＮ接合面ＰＮＳは、第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２の境界面である。ＰＮ接合面ＰＮＳが、第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２の境界面であることは、シリサイド層ＳｉＬに生じる欠陥を生じ難くする観点から好ましい。
半導体層ＳＬの不純物濃度が大きくなるにつれて、シリサイド層ＳｉＬに加わる応力は、大きくなる。シリサイド層ＳｉＬのうち、第１半導体領域ＳＲ１上に位置する部分と、第２半導体領域ＳＲ２上に位置する部分とでは、互いに反対方向の応力が加わる。このため、シリサイド層ＳｉＬのうち、ＰＮ接合面ＰＮＳの近傍に位置する部分には、互いに反対方向の応力が重なって加わる。すなわち、ＰＮ接合面ＰＮＳが第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２の境界面であることは、シリサイド層ＳｉＬのうち、ＰＮ接合面ＰＮＳの近傍に位置する部分に加わる上記応力を小さくすることができる。結果として、シリサイド層ＳｉＬにおいて、上記応力に起因する欠陥が生じにくくなる。
また、ＰＮ接合が第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２のみから構成されており、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２により構成されていないことは、ＰＮ接合が、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２のみから形成される場合と比較して、ＰＮ接合面ＰＮＳで生じる応力を低減する観点から好ましい。
第１半導体部ＳＰ１は、第１半導体部ＳＰ１の幅方向において、第１長さＬ１を有する。ここで、第１半導体部ＳＰ１の幅方向は、平面視において、第１半導体部ＳＰ１が延在する方向に対して垂直な方向である。第１長さＬ１は、特に限定されず、所望の半導体装置ＳＤの特性、および第２半導体部ＳＰ２のサイズ（後述の第２長さＬ２）などに応じて適宜設計される。第１長さＬ１は、例えば、１００ｎｍ以上である。
第２半導体部ＳＰ２は、半導体層ＳＬにおいて、第１半導体部ＳＰ１および第３半導体部ＳＰ３の間に形成されている。第２半導体部ＳＰ２は、半導体基板ＳＵＢの第２領域Ｒ２上に形成されている。第２半導体部ＳＰ２は、第１半導体部ＳＰ１の第２半導体領域ＳＲ２と隣接している。第１半導体素子ＳＥ１および第２半導体素子ＳＥ２に印加されるゲート電圧を均一にする観点から、ビアＶと接続された第２半導体部ＳＰ２は、第１半導体素子ＳＥ１のゲート電極ＧＥ１と、第２半導体素子のゲート電極ＧＥ２との間に形成されていることが好ましい。第２半導体部ＳＰ２は、半導体層ＳＬの一部である。第２半導体部ＳＰ２は、上記第２導電型を有する。第２半導体部ＳＰ２の構成は、第１半導体部ＳＰ１の第２半導体領域ＳＲ２と同様であるため、その説明を省略する。
第２半導体部ＳＰ２は、第１半導体部ＳＰ１の上記幅方向において、第２長さＬ２を有する。第２長さＬ２は、第１長さＬ１より大きい。たとえば、第２半導体部ＳＰ２は、半導体層ＳＬのうち、第２長さＬ２が第１長さＬ１の１．５倍以上である部分である。これにより、ビアＶが第１半導体部ＳＰ１上に形成される場合と比較して、製造誤差に起因する位置ずれの影響を小さくできる。第２長さＬ２は、ビアＶの径より大きければよい。第２長さＬ２は、例えば、１５０ｎｍ以上であることが好ましい。また、製造誤差を考慮して、第１半導体部ＳＰ１の延在方向において、平面視における、ビアＶの中心（重心）と、第１半導体部ＳＰ１および第２半導体部ＳＰ２の境界との間隔は、１５０ｎｍ以上であることが好ましい。
詳細については後述するが、第１半導体部ＳＰ１が延在している延在方向において、第１半導体領域ＳＲ１と第２半導体部ＳＰ２との間隔ｄは、１００ｎｍ以上である。換言すると、上記延在方向において、ＰＮ接合面ＰＮＳと第２半導体部ＳＰ２との間隔ｄは、１００ｎｍ以上である。平面視における、半導体層ＳＬの面積が大きくなるにつれて、半導体層ＳＬで生じる応力は大きくなる。したがって、シリサイド層ＳｉＬのうち、第２半導体部ＳＰ２の近傍に位置する部分では、応力が集中する傾向がある。このため、シリサイド層ＳｉＬのうち、不純物に起因する応力がさらに加わる、ＰＮ接合面ＰＮＳの近傍に位置する部分は、第２半導体部ＳＰ２から遠いことが好ましい。これにより、シリサイド層ＳｉＬで生じる欠陥の発生を抑制できる。このような観点から、間隔ｄは、１００ｎｍ以上である。
なお、第１半導体部ＳＰ１の第１長さＬ１と、第２半導体部ＳＰ２の第２長さＬ２とは、連続的に変化することがある。この場合、間隔ｄは、上記延在方向において、半導体層ＳＬのうち、第２長さＬ２が第１長さＬ１の１．５倍以上になる位置と、第１半導体領域ＳＲ１との最短間隔である。
第３半導体部ＳＰ３は、半導体基板ＳＵＢの第２領域Ｒ２上に形成されている。第３半導体部ＳＰ３は、第２半導体部ＳＰ２と隣接している。第３半導体部ＳＰ３は、半導体層ＳＬの一部である。第３半導体部ＳＰ３は、上記第２導電型を有する。第３半導体部ＳＰ３の構成は、第１半導体部ＳＰ１の第２半導体領域ＳＲ２と同様であるため、その説明を省略する。
第３半導体部ＳＰ３は、第１半導体部ＳＰ１の上記幅方向において、第３長さＬ３を有する。第２長さＬ２は、第３長さＬ３より大きい。第３長さＬ３は、第１長さＬ１と同じであってもよいし、第１長さＬ１と異なっていてもよい。たとえば、第１半導体素子ＳＥ１の駆動能力と、第２半導体素子ＳＥ２の駆動能力とを同程度にする観点から、第３長さＬ３は、第１長さＬ１と異なっていることが好ましい。第３長さＬ３は、例えば、１００ｎｍ以上である。
第３半導体部ＳＰ３は、平面視において、第１半導体部ＳＰ１の延長線上に位置していてもよいし、第１半導体部ＳＰ１の延長線上に位置していなくてもよい。本実施の形態では、第３半導体部ＳＰ３は、平面視において、第１半導体部ＳＰ１の延長線上に位置していない。
（シリサイド層）
半導体層ＳＬの上面には、シリサイド層ＳｉＬが形成されている。本実施の形態では、シリサイド層ＳｉＬは、第１半導体部ＳＰ１の上面と、第２半導体部ＳＰ２の上面と、第３半導体部ＳＰ３の上面とに亘って形成されている。シリサイド層ＳｉＬは、半導体層ＳＬの導電性を高める。シリサイド層ＳｉＬの厚さおよび材料は、上記機能が得られれば、特に限定されない。シリサイド層ＳｉＬは、シリコン（Ｓｉ）および金属の反応層である。当該金属の材料の例は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）およびタングステン（Ｗ）を含む。シリサイド層ＳｉＬに生じ得る欠陥により、半導体層ＳＬの抵抗が増大することを抑制する観点から、シリサイド層ＳｉＬの厚さは、大きいことが好ましい。たとえば、シリサイド層ＳｉＬの厚さは、１０ｎｍ以上かつ３０ｎｍ以下であることが好ましい。
（多層配線層）
多層配線層ＭＷＬは、第１半導体素子ＳＥ１、第２半導体素子ＳＥ２および半導体層ＳＬを覆うように、半導体基板ＳＵＢおよび素子分離部ＥＩＰ上に形成されている。多層配線層ＭＷＬは、２つ以上の配線層により構成されている。当該配線層は、層間絶縁層と、当該層間絶縁層内に形成された配線およびビアの一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。
多層配線層ＭＷＬは、層間絶縁層ＩＩＬ、ビアＶ、配線ＷＲ、電源配線ＶＤＤおよび接地配線ＧＮＤを有する。多層配線層ＭＷＬは、層間絶縁層、ビアおよび配線をさらに有していてもよい。
層間絶縁層ＩＩＬは、第１半導体素子ＳＥ１、第２半導体素子ＳＥ２および半導体層ＳＬを覆うように、半導体基板ＳＵＢおよび素子分離部ＥＩＰ上に形成されている。層間絶縁層ＩＩＬの材料の例は、酸化シリコンおよび窒化シリコンを含む。層間絶縁層ＩＩＬの厚さは、例えば、０．１μｍ以上かつ１μｍ以下である。
ビアＶは、半導体層ＳＬの第２半導体部ＳＰ２に達するように、層間絶縁層ＩＩＬ内に形成されている。ビアＶは、例えば、バリア膜と、当該バリア膜上に形成された導電膜と、を有する。上記バリア膜の材料の例は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）を含む。上記導電膜の材料の例は、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む。なお、上記バリア膜は、必須の構成要素ではない。
配線ＷＲは、層間絶縁層ＩＩＬ上に形成されている。配線ＷＲについては、半導体技術において配線として採用されている公知の構成が採用され得る。配線ＷＲは、例えば、バリアメタル、導電膜およびバリアメタルがこの順で積層された積層膜である。上記バリアメタルを構成する材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜を構成する材料の例には、アルミニウムおよび銅が含まれる。
電源配線ＶＤＤは、電源電位が供給されるように構成されている。電源配線ＶＤＤは、層間絶縁層ＩＩＬ上に形成されている。配線ＷＲの構成の例は、配線ＷＲと同様である。電源配線ＶＤＤは、平面視において、第１半導体部ＳＰ１の上記幅方向に延在している。
接地配線ＧＮＤは、接地電位が供給されるように構成されている。接地配線ＧＮＤは、層間絶縁層ＩＩＬ上に形成されている。配線ＷＲの構成の例は、配線ＷＲと同様である。電源配線ＶＤＤは、平面視において、第１半導体部ＳＰ１の上記幅方向に延在している。
平面視において、第１半導体部ＳＰ１の上記延在方向における、電源配線ＶＤＤおよび第２半導体部ＳＰ２の間隔ｄｖは、接地配線ＧＮＤおよび第２半導体部ＳＰ２の間隔ｄｇより大きくてもよいし、小さくてもよい。また、間隔ｄｖは、間隔ｄｇと同じであってもよい。本実施の形態では、間隔ｄｖは、間隔ｄｇより大きい。
［シミュレーション１］
第２半導体部ＳＰ２の近傍で生じる応力について調べるために、シミュレーションを行った。
図３は、シミュレーション１におけるシミュレーション結果を示すグラフである。図３は、第２半導体部ＳＰ２からの距離と、シリサイド層ＳｉＬに生じる応力との関係を示すグラフである。横軸は、第１半導体部ＳＰ１の延在方向における第２半導体部ＳＰ２からの距離［ｎｍ］を示している。縦軸は、規格化された応力の大きさを示している。
図３から明らかなように、上記距離が約５０ｎｍのとき、上記応力は最大となる。上記距離が約５０ｎｍより大きくなるにつれて、上記応力は減少する。そして、上記距離が約１００ｎｍ以上のとき、上記応力は、上記距離が０ｎｍのときの応力と同程度となる。本シムレーションの結果から、半導体層ＳＬに起因する応力が集中するＰＮ接合面ＰＮＳは、第２半導体部ＳＰ２からの距離が約１００ｎｍ以上となるように配置されるべきである。これにより、シリサイド層ＳｉＬのうち、ＰＮ接合面ＰＮＳの近傍に位置する部分で、欠陥が生じることを抑制することができる。
［シミュレーション２］
次いで、シリサイド層ＳｉＬを構成している上記金属の材料が上記応力の大きさに与える影響を調べるために、シミュレーションを行った。
図４は、シミュレーション２におけるシミュレーション結果を示すグラフである。図４は、第２半導体部ＳＰ２からの間隔と、シリサイド層ＳｉＬに生じる応力との関係を示すグラフである。横軸は、第１半導体部ＳＰ１の延在方向における第２半導体部ＳＰ２からの間隔［ｎｍ］を示している。縦軸は、規格化されていない応力の大きさを示している。シミュレーション２では、上記金属の材料がコバルトまたはニッケルである場合について、それぞれシミュレーションを行った。図４では、上記金属の材料がコバルトである場合のシミュレーション結果を黒丸（●）で示し、上記金属の材料がニッケルである場合のシミュレーション結果を黒四角（■）で示している。
図４から明らかなように、上記金属の材料にかかわらず、シミュレーション１におけるシミュレーション結果と同様の結果を示している。すなわち、第２半導体部ＳＰ２からの距離が約１００ｎｍ以上のとき、上記応力は、第２半導体部ＳＰ２からの距離が０ｎｍのときの応力と同程度まで減少している。一方で、上記金属の材料がニッケルである場合と比較して、上記金属の材料がコバルトである場合、上記応力は、より大きい。すなわち、ＰＮ接合面ＰＮＳと、第２半導体部ＳＰ２との間隔が約１００ｎｍ以上となるように、半導体層ＳＬが形成されることは、上記金属の材料がニッケルである場合と比較して、上記金属の材料がコバルトであるときに効果的である。
［シミュレーション３］
前述のとおり、ＰＮ接合が第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２のみから構成され、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２により構成されていないことは、ＰＮ接合が、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２のみから形成される場合と比較して、ＰＮ接合面ＰＮＳで生じる応力を低減する観点から好ましい。ここで、ＰＮ接合が第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２のみから構成されるための、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２の間隔について調べるために、シミュレーションを行った。ここで、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２の間隔とは、半導体基板ＳＵＢの主面に沿う方向における第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２の間隔である。
図５は、シミュレーション３のシミュレーション結果を示すグラフである。図５は、半導体層ＳＬ内における位置を示す座標［μｍ］と、半導体層ＳＬ内に含まれる上記不純物の濃度［ｃｍ－３］との関係を示すグラフである。シミュレーション３では、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２の間隔が、０．０μｍ、０．２μｍ、０．４μｍ、０．６μｍまたは０．８μｍである場合について、それぞれシミュレーションを行った。上記間隔が０μｍである場合、半導体層ＳＬは、第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２を有しない。
また、シミュレーション３では、上記第１導電型はＮ型であり、かつＮ型の不純物はリンである。また、上記第２導電型はＰ型であり、かつＰ型の不純物はホウ素である。図５において、第１高濃度領域ＨＣＲ１の位置を示す座標は、第２高濃度領域ＨＣＲ２の位置を示す座標より小さい。
図５では、上記第１導電型の不純物の濃度は太線で示され、上記第２導電型の不純物の濃度は細線で示されている。また、上記間隔が０．０μｍである場合、不純物濃度の分布は実線で示され、かつＰＮ接合の位置は白丸（〇）で示されている。上記間隔が０．２μｍである場合、不純物濃度の分布は破線で示され、かつＰＮ接合の位置は白い四角（□）で示されている。上記間隔が０．４μｍである場合、不純物濃度の分布は一点鎖線で示され、かつＰＮ接合の位置は白い三角（△）で示されている。上記間隔が０．６μｍである場合、不純物濃度の分布は二点鎖線で示され、かつＰＮ接合の位置は白い菱形（◇）で示されている。上記間隔が０．８μｍである場合、不純物濃度の分布は点線で示され、かつＰＮ接合の位置は黒丸（●）で示されている。なお、上記ＰＮ接合の位置は、第１導電型の不純物の濃度と、第２導電型の不純物の濃度とが等しくなる位置である。
図５から明らかなように、上記間隔が０．０μｍ（〇）、０．２μｍ（□）および０．４μｍ（△）である場合、上記ＰＮ接合の位置は変動する。一方で、上記間隔が０．６μｍ（◇）および０．８μｍ（●）である場合、上記ＰＮ接合の位置は、略一定となっている。これは、上記間隔が０．６μｍ以上であれば、上記ＰＮ接合は第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２のみから形成され、第１高濃度領域ＨＣＲ１および第２高濃度領域ＨＣＲ２から影響を受けないことを示している。シミュレーション３の結果から、上記間隔は、０．６μｍ以上であることが好ましいことがわかる。
［半導体装置の製造方法］
図６Ａ～図１５Ｃは、本実施の形態に係る半導体装置ＳＤの製造方法に含まれる工程の一例を示す要部断面図である。図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａおよび図１５Ａは、図２Ａに相当する位置の断面図である。図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂおよび図１５Ｂは、図２Ｂに相当する位置の断面図である。図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃおよび図１５Ｃは、図２Ｃに相当する位置の断面図である。
本実施の形態に係る半導体装置ＳＤの製造方法は、（１）半導体ウェハＳＷの準備工程、（２）絶縁層ＩＬの形成工程、（３）多結晶シリコン層ＰＳＬの形成工程、（４）第１イオン注入工程、（５）第２イオン注入工程、（６）サイドウォールの形成工程、（７）第３イオン注入工程、（８）第４イオン注入工程、（９）シリサイド化工程、および（１０）多層配線層ＭＷＬの形成工程、を含む。
（１）半導体ウェハＳＷの準備
図６Ａ～図６Ｃに示されるように、半導体ウェハＳＷを準備する。半導体ウェハＳＷは、例えば、既製品として購入されてもよいし、製造されてもよい。準備された半導体ウェハＳＷは、静電チャックに保持される。
半導体ウェハＳＷの主面上には、例えば、素子分離部ＥＩＰが形成されている。素子分離部ＥＩＰは、エッチング技術によって半導体ウェハＳＷの主面に凹部を形成した後に、当該凹部を絶縁膜で埋めることによって形成されてもよい。また、素子分離部ＥＩＰは、ＬＯＣＯＳ法によって、半導体ウェハＳＷの主面の一部を酸化することによって形成されてもよい。
また、半導体ウェハＳＷは、上記第１導電型の不純物を含む第１領域Ｒ１と、上記第２導電型の不純物を含む第２領域Ｒ２と、を有する。第１領域Ｒ１および第２領域Ｒ２は、例えば、イオン注入によって半導体ウェハＳＷ内に所定の不純物を導入した後に、活性化アニールをすることによって形成される。
（２）絶縁層ＩＬの形成
図７Ａ～図７Ｃに示されるように、半導体基板ＳＵＢの主面上と素子分離部ＥＩＰ上とに絶縁層ＩＬを形成する。絶縁層ＩＬの一部は、ゲート絶縁膜ＧＩ１、ＧＩ２である。絶縁層ＩＬの形成方法の例は、ＣＶＤ法および熱酸化法を含む。なお、本工程において、絶縁層ＩＬは、エッチング法によって、所望の形状にパターニングされてもよい。
（３）多結晶シリコン層ＰＳＬの形成
図８Ａ～図８Ｃに示されるように、絶縁層ＩＬ上に多結晶シリコン層ＰＳＬを形成する。多結晶シリコン層ＰＳＬは、例えば、ＣＶＤ法によって、多結晶シリコンを含む膜を形成した後に、エッチング法によって、上記膜をパターニングすることによって形成される。本実施の形態では、本工程において、絶縁層ＩＬのパターニングも行う。多結晶シリコン層ＰＳＬは、所定の方向において、第１長さＬ１の幅を有する第１半導体部ＳＰ１と、第２長さＬ２の幅を有する第２半導体部ＳＰ２と、第３長さＬ３の幅を有する第３半導体部ＳＰ３とを有する（第１長さＬ１、第２長さＬ２および第３長さＬ３は、図１参照）。
（４）第１イオン注入
図９Ａ～図９Ｃに示されるように、多結晶シリコン層ＰＳＬの一部と、半導体基板ＳＵＢの一部とに上記第１導電型の上記不純物を注入して、第１導電型低濃度領域を形成する。具体的には、イオン注入法によって、多結晶シリコン層ＰＳＬのうち、第１半導体部ＳＰ１の一部に上記第１導電型の上記不純物を導入する。これにより、第１低濃度領域ＬＣＲ１および低濃度ゲート電極ＬＧＥ１が形成される。また、イオン注入法によって、半導体基板ＳＵＢの一部のうち、低濃度ゲート電極ＬＧＥ１の両側に位置する部分に上記第１導電型の上記不純物を導入する。これにより、エクステンション領域ＬＤＤ１が形成される。
（５）第２イオン注入
図１０Ａ～図１０Ｃに示されるように、多結晶シリコン層ＰＳＬの他の一部と、半導体基板ＳＵＢの他の一部と、に上記第２導電型の上記不純物を注入して、第２導電型低濃度領域を形成する。具体的には、イオン注入法によって、多結晶シリコン層ＰＳＬのうち、第１半導体部ＳＰ１の他の一部と、第２半導体部ＳＰ２と、第３半導体部ＳＰ３とに上記第２導電型の上記不純物を導入する。これにより、第２低濃度領域ＬＣＲ２および低濃度ゲート電極ＬＧＥ２が形成される。また、イオン注入法によって、半導体基板ＳＵＢの他の一部のうち、低濃度ゲート電極ＬＧＥ２の両側に位置する部分に上記第２導電型の上記不純物を導入する。これにより、エクステンション領域ＬＤＤ２が形成される。また、本工程によって、第１低濃度領域ＬＣＲ１および第２低濃度領域ＬＣＲ２の境界面であるＰＮ接合面ＰＮＳが形成される。
（６）サイドウォールの形成
図１１Ａ～図１１Ｃに示されるように、半導体基板ＳＵＢ上において、多結晶シリコン層ＰＳＬの一部の両側面にサイドウォールＳＷ１、ＳＷ２を形成する。より具体的には、サイドウォールＳＷ２は、低濃度ゲート電極ＬＧＥ２の両側面に形成され、かつサイドウォールＳＷ１は、低濃度ゲート電極ＬＧＥ１の両側面に形成される。サイドウォールＳＷ１、ＳＷ２は、半導体技術において、公知の方法によって形成される。
（７）第３イオン注入
図１２Ａ～図１２Ｃに示されるように、多結晶シリコン層ＰＳＬの一部と、半導体基板ＳＵＢの一部とに上記第１導電型の上記不純物を注入して、第１導電型高濃度領域を形成する。具体的には、イオン注入法によって、多結晶シリコン層ＰＳＬのうち、第１半導体部ＳＰ１（第１低濃度領域ＬＣＲ１および低濃度ゲート電極ＬＧＥ１）の一部に上記第１導電型の上記不純物を導入する。これにより、第１高濃度領域ＨＣＲ１および高濃度ゲート電極ＨＧＥ１が形成される。また、イオン注入法によって、半導体基板ＳＵＢ（エクステンション領域ＬＤＤ１）の一部のうち、サイドウォールＳＷ１の両側に位置する部分に上記第１導電型の上記不純物を導入する。これにより、ソース／ドレイン領域ＳＤＲ１が形成される。結果として、第１半導体素子ＳＥ１が形成される。
（８）第４イオン注入
図１３Ａ～図１３Ｃに示されるように、多結晶シリコン層ＰＳＬの一部と、半導体基板ＳＵＢの一部とに上記第２導電型の上記不純物を注入して、第２導電型高濃度領域を形成する。具体的には、イオン注入法によって、多結晶シリコン層ＰＳＬのうち、第１半導体部ＳＰ１（第２低濃度領域ＬＣＲ２および低濃度ゲート電極ＬＧＥ２）の一部と、第２半導体部ＳＰ２と、第３半導体部ＳＰ３とに上記第２導電型の上記不純物を導入する。これにより、第２高濃度領域ＨＣＲ２および高濃度ゲート電極ＨＧＥ２が形成される。また、イオン注入法によって、半導体基板ＳＵＢの一部のうち、サイドウォールＳＷ２の両側に位置する部分に上記第２導電型の上記不純物を導入する。これにより、ソース／ドレイン領域ＳＤＲ２が形成される。結果として、第２半導体素子ＳＥ２が形成される。
また、本工程によって、第１半導体部ＳＰ１、第２半導体部ＳＰ２および第３半導体部ＳＰ３を有する半導体層ＳＬが形成される。なお、イオン注入後、半導体基板ＳＵＢおよび半導体層ＳＬのアニールによって、不純物を活性化することが好ましい。
次いで、
（９）シリサイド化
図１４Ａ～図１４Ｃに示されるように、半導体層ＳＬの上面にシリサイド層ＳｉＬを形成する。より具体的には、第１高濃度領域ＨＣＲ１の上面と、第１低濃度領域ＬＣＲ１の上面と、第２高濃度領域ＨＣＲ２の上面と、第２低濃度領域ＬＣＲ２の上面と、高濃度ゲート電極ＨＧＥ１の上面と、高濃度ゲート電極ＨＧＥ２の上面とに、シリサイド層ＳｉＬが形成される。シリサイド層ＳｉＬの形成方法は、特に限定されない。シリサイド層ＳｉＬは、例えば、半導体層ＳＬを覆うように、半導体基板ＳＵＢ上に金属層を形成した後に、アニール処理を行うことによって形成される。なお、シリサイド層ＳｉＬは、ソース／ドレイン領域ＳＤＲ１、ＳＤＲ２の上面に形成されてもよい。
（１０）多層配線層ＭＷＬの形成
図１５Ａ～図１５Ｃに示されるように、半導体層ＳＬを覆うように、多層配線層ＭＷＬを形成する。多層配線層ＭＷＬは、層間絶縁層ＩＩＬ、ビアＶ、配線ＷＲ、電源配線ＶＤＤおよび接地配線ＧＮＤを有する。
層間絶縁層ＩＩＬは、例えば、ＣＶＤ法によって形成される。ビアＶは、層間絶縁層ＩＩＬに貫通孔を形成した後に、当該貫通孔を導電材料で埋めることによって形成される。配線ＷＲ、電源配線ＶＤＤおよび接地配線ＧＮＤは、スパッタリング法によって導電層を層間絶縁層ＩＩＬ上に形成した後に、当該導電層を所望の形状にパターニングすることによって形成される。
最後に、上記工程により得られた構造体を上記静電チャックから脱離し、ダイシングすることによって、個片化された複数の半導体装置ＳＤが得られる。
以上の製造方法により、本実施の形態に係る半導体装置ＳＤが製造される。なお、本実施の形態に係る半導体装置ＳＤの製造方法は、必要に応じて、他の工程をさらに含んでいてもよいし、上記の工程順に限定されない。たとえば、第１イオン注入工程は、第２イオン注入工程の後に行われてもよいし、第３イオン注入工程は、第４イオン注入工程の後に行われてもよい。また、第１低濃度領域ＬＣＲ１は、イオン注入法によって形成されたが（第１イオン注入工程）、第１高濃度領域ＨＣＲ１を形成した後、アニール処理を行うことによって形成されてもよい。アニール処理によって、第１高濃度領域ＨＣＲ１に含まれる不純物が拡散し、第１低濃度領域ＬＣＲ１が形成され得る。第２低濃度領域ＬＣＲ２およびエクステンション領域ＬＤＤ１、ＬＤＤ２についても同様である。
（効果）
本実施の形態に係る半導体装置ＳＤでは、第１半導体部ＳＰ１が延在している延在方向において、第１半導体領域ＳＲ１（第１低濃度領域ＬＣＲ１）と第２半導体部ＳＰ２との間隔は、１００ｎｍ以上である。これにより、シリサイド層ＳｉＬのうち、ＰＮ接合面ＰＮＳの近傍に位置する部分が、第２半導体部ＳＰ２に起因する応力を受けることを抑制できる。結果として、シリサイド層ＳｉＬに欠陥が発生することが抑制される。半導体層ＳＬがゲート配線である場合、ゲート配線としての半導体層ＳＬの機能が維持される。したがって、本実施の形態によれば、半導体装置ＳＤの信頼性を高めることができる。
［変形例１］
図１６は、本実施の形態の変形例１に係る半導体装置ｍＳＤ１における要部の構成の一例を示す平面図である。図１６に示されるように、半導体装置ｍＳＤ１の半導体層ｍＳＬ１は、第１半導体部ＳＰ１、第２半導体部ＳＰ２および第３半導体部ｍＳＰ３を有する。第３半導体部ｍＳＰ３は、平面視において、第１半導体部ＳＰ１の延長線上に位置している。これにより、第３半導体部ｍＳＰ３が第１半導体部ＳＰ１の延長線上に位置している場合と比較して、第２半導体部ＳＰ２のサイズが小さくなる。この結果として、ＰＮ接合面ＰＮＳの近傍に生じる応力が小さくなり、半導体装置ｍＳＤ１の信頼性をさらに高めることができる。
［変形例２］
図１７は、本実施の形態の変形例１に係る半導体装置ｍＳＤ２における要部の構成の一例を示す平面図である。図１７に示されるように、半導体装置ｍＳＤ２の半導体層ｍＳＬ２は、第１半導体部ＳＰ１、第２半導体部ｍＳＰ２、第３半導体部ＳＰ３および第４半導体部ｍＳＰ４を有する。変形例２では、ビアＶは、第２半導体部ｍＳＰ２上には形成されていない。第１半導体部ＳＰ１の延在方向における、第２半導体部ｍＳＰ２の第４長さＬ４を小さくすることができる。これにより、半導体層ｍＳＬ２の近傍に他の半導体層を配置することができる。すなわち、設計の自由度を高めることができる。変形例２では、第４長さＬ４は、第１半導体部ＳＰ１の第１長さＬ１と同程度である。
第４半導体部ｍＳＰ４は、第１半導体部ＳＰ１の第１半導体領域ＳＲ１と隣接している。第４半導体部ｍＳＰ４は、半導体基板ＳＵＢの第１領域Ｒ１上に形成されている。第４半導体部ｍＳＰ４は、上記第１導電型を有する。第４半導体部ｍＳＰ４の構成は、第１半導体部ＳＰ１の第１半導体領域ＳＲ１と同様であるため、その説明を省略する。
第４半導体部ｍＳＰ４は、第１半導体部ＳＰ１の上記幅方向において、第５長さＬ５を有する。第５長さＬ５は、第１長さＬ１より大きい。これにより、ビアＶが第１半導体部ＳＰ１上に形成される場合と比較して、製造誤差に起因する位置ずれの影響を小さくできる。第５長さＬ５は、ビアＶの径より大きければよい。第５長さＬ５は、例えば、１５０ｎｍ以上であることが好ましい。
変形例２では、第１半導体素子ＳＥ１のゲート電極ＧＥ１は、ビアＶと接続された第４半導体部ｍＳＰ４と、第２半導体素子のゲート電極ＧＥ２との間に形成されている。前述した通り、平面視における、半導体層ＳＬの面積が大きくなるにつれて、半導体層ＳＬで生じる応力は大きくなる。変形例２では、大きい面積の第４半導体部ｍＳＰ４とＰＮ接合面ＰＮＳとの間隔が大きい。これにより、第４半導体部ｍＳＰ４に起因して生じる応力によって、シリサイド層ＳｉＬに生じる欠陥の発生を抑制できる。結果として、半導体装置ｍＳＤ２の信頼性をさらに高めることができる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。たとえば、第２半導体部ＳＰ２は、半導体基板ＳＵＢの第２領域Ｒ２上ではなく、第１領域Ｒ１上に位置していてもよい。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
さらに、実施の形態および変形例は、互いに任意に組み合わされてもよい。すなわち、半導体装置は、半導体層ＳＬおよび半導体層ｍＳＬの両方を有していてもよい。
ＥＩＰ 素子分離部
ＧＮＤ 接地配線
ＰＮＳ ＰＮ接合面
ＳＤ、ＳＤ１、ＳＤ２ 半導体装置
ＳＤＲ１、ＳＤＲ２ ソース／ドレイン領域
ＳＥ１ 第１半導体素子
ＳＥ２ 第２半導体素子
ＳＬ、ｍＳＬ１、ｍＳＬ２ 半導体層
ＳＰ１ 第１半導体部
ＳＰ２ 第２半導体部
ＳＰ３、ｍＳＰ３ 第３半導体部
ｍＳＰ４ 第４半導体部
ＳＲ１ 第１半導体領域
ＳＲ２ 第２半導体領域
ＳＵＢ 半導体基板
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｖ ビア
ＶＤＤ 電源配線
ＷＲ 配線

Claims (13)

  1. 半導体基板と、
    前記半導体基板の主面上に形成された絶縁層と、
    前記絶縁層上に形成され、かつ多結晶シリコンを含む半導体層と、
    前記半導体層の上面に形成されたシリサイド層と、
    前記半導体層を覆うように、前記半導体基板上に形成された層間絶縁層と、
    前記層間絶縁層内に形成されたビアと、
    を有し、
    前記半導体層は、
    第１導電型の第１半導体領域と、前記第１導電型と異なる第２導電型の第２半導体領域とを有する第１半導体部と、
    前記第２半導体領域と隣接している、前記第２導電型の第２半導体部と、
    を有し、
    前記ビアは、前記第２半導体部に達するように、前記層間絶縁層内に形成されており、
    前記第１半導体部の幅方向において、前記第１半導体部は、第１長さを有し、
    前記幅方向において、前記第２半導体部の第２長さは、前記第１長さの１．５倍以上であり、
    前記第１半導体領域は、
    第１高濃度領域と、
    前記第１高濃度領域の不純物濃度より小さい不純物濃度を有する、前記第１導電型の第１低濃度領域と、
    を有し、
    前記第１低濃度領域は、前記第１高濃度領域および前記第２半導体部の間に形成されており、
    前記第１低濃度領域は、前記第１高濃度領域の下面および側面と接しており、
    前記第１半導体部が延在している延在方向において、前記第１半導体領域と前記第２半導体部との間隔は、１００ｎｍ以上である、
    半導体装置。
  2. 前記半導体層は、前記第２半導体部に隣接している第３半導体部をさらに有し、
    前記第１半導体部の前記幅方向において、前記第３半導体部の第３長さは、前記第２半導体部の前記第２長さより小さく、
    前記第２半導体部は、前記第１半導体部および前記第３半導体部の間に形成されている、
    請求項１に記載の半導体装置。
  3. 前記第３半導体部は、平面視において、前記第１半導体部の延長線上に位置している、請求項２に記載の半導体装置。
  4. 前記第３半導体部は、平面視において、前記第１半導体部の延長線上に位置していない、請求項２に記載の半導体装置。
  5. 前記シリサイド層は、コバルトを含む、請求項１に記載の半導体装置。
  6. 前記第１導電型は、Ｎ型であり、
    前記第２導電型は、Ｐ型である、
    請求項１に記載の半導体装置。
  7. 前記第１高濃度領域の不純物濃度は、１×１０１９ｃｍ－３以上かつ１×１０２２ｃｍ－３以下であり、
    前記第１低濃度領域の不純物濃度は、１×１０１７ｃｍ－３以上かつ１×１０１９ｃｍ－３以下である、
    請求項１に記載の半導体装置。
  8. 前記第２半導体領域は、
    第２高濃度領域と、
    前記第２高濃度領域の不純物濃度より小さい不純物濃度を有する、前記第２導電型の第２低濃度領域と、
    を有し、
    前記第２低濃度領域は、前記延在方向において、前記第１低濃度領域および前記第２高濃度領域の間に形成されている、
    請求項１に記載の半導体装置。
  9. 前記層間絶縁層上に形成されており、かつ電源電位が供給されるように構成された電源配線と、
    前記層間絶縁層上に形成されており、かつ接地電位が供給されるように構成された接地配線と、
    をさらに有し、
    前記電源配線および前記接地配線は、平面視において、前記第１半導体部の前記幅方向に延在している、
    請求項１に記載の半導体装置。
  10. 平面視において、前記延在方向における、前記電源配線および前記第２半導体部の間隔は、前記接地配線および前記第２半導体部の間隔より大きい、請求項９に記載の半導体装置。
  11. 平面視において、前記延在方向における、前記電源配線と前記第２半導体部との間隔は、前記接地配線と前記第２半導体部との間隔より小さい、請求項９に記載の半導体装置。
  12. （ａ）半導体基板を準備する工程と、
    （ｂ）前記半導体基板の主面に絶縁層を形成する工程と、
    （ｃ）第１半導体部と、前記第１半導体部と隣接している第２半導体部と、を有する多結晶シリコン層を、前記絶縁層上に形成する工程と、
    （ｄ）前記第１半導体部の一部に第１導電型の不純物を注入して、第１導電型領域を形成する工程と、
    （ｅ）前記第１半導体部の他の一部と、前記第２半導体部とに、前記第１導電型と異なる第２導電型の不純物を注入して、第２導電型領域を形成する工程と、
    （ｆ）前記第１導電型領域の上面と、前記第２導電型領域の上面とにシリサイド層を形成する工程と、
    （ｇ）前記（ｆ）の後、前記多結晶シリコン層を覆うように、前記半導体基板上に多層配線層を形成する工程と、
    を含み、
    前記多層配線層は、前記第２半導体部に達するビアを有し、
    前記第１半導体部の幅方向において、前記第１半導体部は、第１長さを有し、
    前記幅方向において、前記第２半導体部の第２長さは、前記第１長さの１．５倍以上であり、
    前記第１導電型領域は、
    第１高濃度領域と、
    前記第１高濃度領域の不純物濃度より小さい不純物濃度を有する、前記第１導電型の第１低濃度領域と、
    を有し、
    前記第１低濃度領域は、前記第１高濃度領域および前記第２半導体部の間に形成されており、
    前記第１低濃度領域は、前記第１高濃度領域の下面および側面と接しており、
    前記第１半導体部が延在している延在方向において、前記第１導電型領域と前記第２半導体部との間隔は、１００ｎｍ以上である、
    半導体装置の製造方法。
  13. 前記（ｄ）では、平面視において、前記半導体基板の一部のうち、前記多結晶シリコン層の両側に位置する部分に、前記第１導電型の不純物を注入し、
    前記（ｅ）では、平面視において、前記半導体基板の他の一部のうち、前記多結晶シリコン層の両側に位置する部分に、前記第２導電型の不純物を注入する、
    請求項１２に記載の半導体装置の製造方法。
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