TW202322316A - 積體電路晶片中的互連結構及其製造方法 - Google Patents

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Abstract

本發明實施例係關於一種積體電路(IC)晶片封裝及其製造方法。該IC晶片封裝包含：一裝置層，其位於一基板之一第一表面上；一第一互連結構，其位於該裝置層上；及一第二互連結構，其位於該基板之第二表面上。該第一互連結構包含：一故障偵測線，其位於一第一金屬線層中且經組態以發射指示該裝置層中存在或不存在一缺陷之一電或光信號；一無金屬區域，其位於該故障偵測線上；及一金屬線，其在該第一金屬線層中相鄰於該故障偵測線。該故障偵測線電連接至該裝置層。

Description

積體電路晶片中的互連結構及其製造方法
本發明實施例係有關積體電路晶片中的互連結構及其製造方法。
隨著半導體技術進步，對更高儲存容量、更快處理系統、更高效能及更低成本之需求不斷增加。為滿足此等需求，半導體行業不斷按比例縮小積體電路(IC)晶片中諸如金屬氧化物半導體場效電晶體(MOSFET)(包含平面MOSFET)、鰭式場效電晶體(finFET)及環繞式閘極(GAA) FET之半導體裝置之尺寸。此按比例縮小已增加製造IC晶片之複雜性及經製造IC晶片中故障偵測之複雜性。
本發明的一實施例係關於一種半導體結構，其包括：一基板，其具有第一及第二表面；一裝置層，其放置於該基板之該第一表面上；一第一互連結構，其放置於該裝置層上，包括：一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層中存在或不存在一缺陷之一電或光信號，其中該故障偵測線電連接至該裝置層；一無金屬區域，其放置於該故障偵測線上；及一金屬線，其放置在該第一金屬線層中相鄰於該故障偵測線；及一第二互連結構，其放置於該基板之該第二表面上。
本發明的一實施例係關於一種半導體結構，其包括：一第一基板，其具有第一及第二表面；一裝置層，其放置於該第一基板之該第一表面上；一第一互連結構，其放置於該裝置層上，包括：一第一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層之一第一區域中存在或不存在一缺陷之一電或光信號；一第二故障偵測線，其放置於一第二金屬線層中且經組態以發射指示該裝置層之一第二區域中存在或不存在一缺陷之一電或光信號，其中該第一及第二故障偵測線彼此不重疊；及第一及第二無金屬區域，其等分別放置於該第一及第二故障偵測線上；一第二基板，其放置於該第一互連結構上；及一第二互連結構，其放置於該第一基板之該第二表面上。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：在一第一基板上形成一裝置層；在該裝置層上形成一第一互連結構，其中形成該第一互連結構包括：在該裝置層上形成包括金屬線之一金屬線層堆疊；在該金屬線層堆疊上形成一故障偵測線以發射指示該裝置層中存在或不存在一缺陷之一電或光信號，其中該故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該故障偵測線與該第一互連結構之一底面之間的一第二距離；及在該故障偵測線上形成一無金屬區域；在該第一互連結構之該頂面上接合一第二基板；在該第一基板中形成一導電貫穿通路；及在該第一基板之第二表面上形成一第二互連結構。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，用於在一第二構件上方形成一第一構件之程序可包含其中形成直接接觸之第一構件及第二構件之實施例，且亦可包含其中額外構件可形成於第一與第二構件之間使得第一及第二構件可不直接接觸之實施例。如本文中所使用，在一第二構件上形成一第一構件意謂第一構件與第二構件直接接觸形成。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複本身不指示所討論之各種實施例及/或組態之間的一關係。
為方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。
應注意，在說明書中參考「一個實施例」、「一實施例」、「一實例性實施例」、「例示」等等指示所描述實施例可包含一特定特徵、結構或特性，但未必每一實施例包含特定特徵、結構或特性。再者，此等片語未必係指相同實施例。此外，當結合一實施例描述一特定特徵、結構或特性時，將在熟習技術者之知識範圍內結合其他實施例(無論是否明確描述)實現此特徵、結構或特性。
應理解，本文中之片語或術語係為了描述而非限制，使得熟習相關技術者將鑑於本文中之教示解譯本說明書之術語或片語。
在一些實施例中，術語「約」及「實質上」可指示一給定量之一值在值之5%內變動(例如值之±1%、±2%、±3%、±4%、±5%)。此等值僅為實例且不意在限制。術語「約」及「實質上」可係指熟習相關技術者鑑於本文中之教示解譯之值之一百分比。
本文中所揭露之鰭式結構可藉由任何適合方法來圖案化。例如，鰭式結構可使用包含雙重圖案化或多重圖案化程序之一或多個光微影程序來圖案化。雙重圖案化或多重圖案化程序可組合光微影及自對準程序以允許產生具有(例如)小於原本可使用一單一直接光微影程序獲得之節距之節距之圖案。例如，一犧牲層在一基板上方形成且使用一光微影程序圖案化。間隔件使用一自對準程序與圖案化犧牲層並排形成。接著移除犧牲層，且接著可使用剩餘間隔件來圖案化鰭式結構。
一IC晶片可包含具有不同功能之層之一彙整，諸如互連結構、配電網路、邏輯晶片、記憶體晶片、射頻(RF)晶片及其類似者。IC晶片經受可導致IC晶片之電組件中之潛在製造缺陷之製程變動。當處理室中之製造條件偏離理想條件時，電組件之實體結構中可出現異常，其表現為IC晶片之操作故障。一故障偵測系統可用於偵測故障且提供關於IC晶片中半導體裝置之製造良率或操作狀態之即時結果。
一實例性故障偵測系統可包含經組態以偵測由IC晶片之一裝置層中之半導體裝置之端子(例如金屬輸出節點、源極接觸結構及/或汲極接觸結構)產生之信號之一偵測器或一感測器。信號可傳播通過前側或後側互連結構(例如後側電網線)中之介電層(例如層間介電(ILD)層)及裝置層上之半導體材料(例如一半導體基板)且自IC晶片之前側或後側發射。偵測器可放置於IC晶片之前側或後側處且經組態以捕捉及分析發射信號。故障偵測系統可基於分析信號來識別IC晶片之一或多個故障標準單元。
儘管由半導體裝置之端子發射之信號可傳播通過IC晶片中之介電及半導體材料，但信號可由IC晶片之前側及後側上之前側及後側互連結構中之金屬元件(例如金屬線或金屬通路)阻擋或妨礙以影響IC晶片中之即時故障偵測。為防止信號由前側或後側互連結構中之金屬元件阻擋，可分別在前側或後側金屬結構中形成與半導體裝置之端子對準之無金屬區域。然而，按比例縮小裝置及提高IC晶片中之裝置密度之持續趨勢增加製造具有與半導體裝置之端子對準之無金屬區域之前側及後側互連結構用於故障偵測的挑戰及複雜性。
本揭露提供在IC晶片之前側互連結構中具有故障偵測線之IC晶片之實例性結構及其實例性製造方法以減小前側互連結構中無金屬區域之體積面積。在一些實施例中，故障偵測線可為前側互連結構中之金屬線且可透過前側互連結構中之其他金屬線及通路電連接至IC晶片中之半導體裝置(例如GAA FET、finFET或MOSFET)之端子。由故障偵測線發射之信號表示由半導體裝置之端子發射之信號且由故障偵測系統偵測以監測半導體裝置中之故障。藉由將故障偵測點自裝置層中之半導體裝置之端子延伸至裝置層上之前側互連結構中之故障偵測線，通過IC晶片至故障偵測系統之信號傳播路徑縮短。由於前側互連結構之短信號傳播路徑，亦可減小前側互連結構中無金屬區域之體積面積。
圖1A、圖1D及圖1F繪示根據一些實施例之一IC晶片封裝100之不同剖面圖。在一些實施例中，IC晶片封裝100可具有一積體扇出(InFO)封裝結構。在一些實施例中，IC晶片封裝100可包含：(i)一IC晶片102；(ii)一介電層104，其放置於IC晶片102之一後側表面上；(iii)重佈層(RDL) 106，其等放置於介電層104中；(iv)金屬接觸墊108，其等放置於介電層104上且與RDL 106電接觸；及(v)焊球110，其等放置於金屬接觸墊108上。在一些實施例中，IC晶片封裝100可包含其他元件，諸如環繞IC晶片102之成型層及放置於成型層中且相鄰於IC晶片102之導電貫穿通路，為簡單起見，其等未展示。
在一些實施例中，RDL 106可電連接至IC晶片102之裝置層114 (下文將討論)之半導體裝置。RDL 106可經組態以扇出IC晶片102，使得IC晶片102上之I/O連接(圖中未展示)可重佈至大於IC晶片102之一區域且因此增加IC晶片102之I/O連接之數目。在一些實施例中，焊球110可透過金屬接觸墊108電連接至RDL 106。在一些實施例中，焊球110可將IC晶片封裝100電連接至一印刷電路板(PCB)。
在一些實施例中，RDL 106及金屬接觸墊108可包含彼此類似或不同之一材料。在一些實施例中，RDL 106及金屬接觸墊108可包含一金屬(諸如銅及鋁)、一金屬合金(諸如銅合金及鋁合金)或其等之一組合。在一些實施例中，RDL 106及金屬接觸墊108可包含一鈦襯層及一銅填料。鈦襯層可放置於RDL 106及金屬接觸墊108之底面及側壁上。在一些實施例中，介電層104可包含一介電層堆疊。
參考圖1A至圖1H及圖2A至圖2C描述IC晶片102。圖1A、圖1D及圖1F繪示沿一XZ平面之IC晶片102之剖面圖。在一些實施例中，IC晶片102在IC晶片102之不同XZ平面處或IC晶片102之相同XZ平面之不同區域處可具有圖1A、圖1D及圖1F之不同剖面圖。在一些實施例中，IC晶片102在IC晶片102之不同XZ平面處或IC晶片102之相同XZ平面之不同區域處可具有圖1A、圖1D及圖1F之三個不同剖面圖之任何兩者。在一些實施例中，IC晶片102在IC晶片102之不同XZ平面處或IC晶片102之相同XZ平面之不同區域處可具有圖1A、圖1D及圖1F之三個不同剖面圖之任一者。圖1B至圖1C繪示根據一些實施例之沿圖1A之線A-A及沿一XY平面之IC晶片102之不同俯視圖。圖1E繪示根據一些實施例之沿圖1D之線D-D及沿一XY平面之IC晶片之一俯視圖。圖1G繪示根據一些實施例之沿圖1F之線F-F及沿一XY平面之IC晶片102之一俯視圖。圖1H繪示根據一些實施例之IC晶片102中之一標準單元電路103。圖2A至圖2C繪示根據一些實施例之圖1A、圖1D及圖1F之區域101之放大圖。圖2A繪示根據一些實施例之區域101中之結構之一等角視圖。圖2B至圖2C繪示根據一些實施例之具有額外結構(為簡單起見，圖2A中未展示)之沿圖2A之線H-H之不同剖面圖。除非另有提及，否則具有相同註記之圖1A至圖1H及圖2A至圖2C中之元件之討論彼此適用。
在一些實施例中，IC晶片102可包含：(i)一基板112，其具有一前側表面112a及一後側表面112b；(ii)一裝置層114，其放置於基板112之前側表面112a上；(iii)一後側互連結構116，其放置於基板112之後側表面112b上；(iv)導電貫穿通路118，其等放置於基板112內；(v)一鈍化層120，其放置於後側互連結構116之一後側表面上；(vi)導電墊122，其等放置於鈍化層120內及後側互連結構116之後側表面上；(vii)一應力緩衝層124，其放置於鈍化層120及導電墊122上；(viii)導電通路126，其等放置於應力緩衝層124內及導電墊122上；(ix)一前側互連結構128，其放置於裝置層114上；及(x)一基板130，其放置於前側互連結構128上。
在一些實施例中，基板112及130可為一半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、一絕緣體上矽(SOI)結構、其他適合半導體材料及其等之一組合。此外，基板112可摻雜有p型摻雜物(例如硼、銦、鋁或鎵)或n型摻雜物(例如磷或砷)。
在一些實施例中，裝置層114可包含半導體裝置，諸如GAA FET (例如圖2B中所展示之GAA FET 252)、finFET (例如圖2C中所展示之finFET 252)及MOSFET。半導體裝置可透過導電貫穿通路118電連接至後側互連結構116且可透過後側互連結構116、導電墊122及導電通路126電連接至RDL 106。在一些實施例中，裝置層114中之半導體裝置可形成圖1H中所展示之一標準單元電路103。在一些實施例中，標準單元電路103可包含一邏輯電路，其具有一輸入電路105A (例如一多工器電路)、一正反電路105B、一時脈電路105C、一輸出電路105D及一輸出端子105E。在一些實施例中，輸出端子105E可為一半導體裝置之一源極/汲極接觸結構(例如圖2B至圖2C中所展示之源極/汲極接觸結構230)。在一些實施例中，標準單元電路103之輸出可自輸出端子105E量測。在一些實施例中，標準單元電路103中半導體裝置之操作狀態及/或製造良率可由一故障偵測系統基於來自輸出端子105E之信號來判定及監測，如下文詳細描述。在一些實施例中，裝置層114中之另一標準單元電路可依一鏈式連接電連接至標準單元電路103。即，另一標準單元電路之一輸出端子可電連接至標準單元電路103之輸入電路105A，且來自輸出端子105E之信號可用於提供標準單元電路103及另一標準單元電路中半導體裝置之操作狀態及/或製造良率。在一些實施例中，另一標準單元電路可類似於或不同於標準單元電路103。在一些實施例中，裝置層114中之一個以上標準單元電路可依一鏈式連接電連接至標準單元電路103以基於來自輸出端子105E之信號來監測裝置層114中半導體裝置之操作狀態及/或製造良率。
在一些實施例中，後側互連結構116可為放置於基板112之後側表面112b上以提高IC晶片102之裝置密度及製造靈活性之一配電網路。後側互連結構116可透過導電貫穿通路118及/或其他適合導電結構電連接至裝置層114中半導體裝置之後側(例如源極/汲極區域之後側及/或閘極結構之後側)以將電力供應至半導體裝置。後側互連結構116可包含電網(PG)導線，諸如嵌入一後側介電層136中之導電線132。後側互連結構116可進一步包含嵌入一後側介電層136中以提供PG導線之間的電連接之導電通路134。在一些實施例中，導電線132可電連接至電力供應線之V SS(例如接地電壓參考)及/或V DD(例如電力供應電壓參考)。在一些實施例中，導電線132及導電通路134可包含導電材料，諸如銅、鋁、鈷、鎢、金屬矽化物、高導電氮化鉭、其他適合導電材料或其等之組合。在一些實施例中，後側介電層136可包含介電材料，諸如氧化矽、無摻雜二氧化矽玻璃、氟化二氧化矽玻璃及其他適合材料。在一些實施例中，後側介電層136可包含一低k介電材料(例如具有小於3.9之一介電常數之材料)。
在一些實施例中，鈍化層120可包含氧化物層及氮化物層。氧化物層可包含氧化矽(SiO 2)或另一適合基於氧化物之介電材料且氮化物層可包含氮化矽(SiN)或另一適合基於氮化物之介電材料，其可在IC晶片102封裝期間對IC晶片102提供濕度控制。在一些實施例中，導電墊122可包含鋁。
在一些實施例中，放置於鈍化層120上之應力緩衝層124可減輕在IC晶片102封裝期間(諸如在RDL 106形成期間及/或焊球110形成期間)誘發之機械及/或熱應力。在一些實施例中，應力緩衝層124可包含一介電材料，諸如具有小於約3.5之一介電常數(k)之一低k介電材料、一無摻雜矽酸鹽玻璃(USG)及一氟化二氧化矽玻璃(FSG)。在一些實施例中，應力緩衝層124可包含聚合物材料，諸如聚醯亞胺、聚苯并噁唑(PBO)、基於環氧樹脂之聚合物、基於苯酚之聚合物及苯並環丁烯(BCB)。
在一些實施例中，放置於應力緩衝層124內之導電通路126可將後側互連結構116電連接至RDL 106。在一些實施例中，導電通路126可包含：(i)一導電材料，諸如銅(Cu)、鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)及氮化鎢(WN)；(ii)一金屬合金，諸如銅合金及鋁合金；及(iii)其等之一組合。在一些實施例中，導電通路126可包含一鈦(Ti)襯層及一銅(Cu)填料。鈦襯層可放置於導電通路126之底面及側壁上。
在一些實施例中，前側互連結構128可放置於裝置層114上。前側互連結構128可具有與基板130實體接觸之一頂側表面128t及與介電層114實體接觸之一底側表面128b。在一些實施例中，前側互連結構128可包含金屬線層M1至M6及提供金屬金屬線層M1至M6之間的電連接之通路層V1至V5。儘管參考圖1A、圖1D及圖1F討論六個金屬線層M1至M6及五個通路層V1至V5，但互連結構128可具有任何數目個金屬線層M1至M6及通路層V1至V5。在一些實施例中，前側互連結構128可進一步包含蝕刻停止層(ESL) 138及ILD層140。在一些實施例中，ESL 138可包含具有自約4至約10之範圍內之一介電常數之一介電材料，諸如氧化鋁(Al xO y)、摻氮之碳化矽(SiCN)及摻氧之碳化矽(SiCO)。
在一些實施例中，ILD層140可包含具有低於氧化矽之介電常數(例如約2至約3.7之間的介電常數)之一介電常數之一低k (LK)或超低k (ELK)介電材料。在一些實施例中，LK或ELK介電材料可包含碳氧化矽(SiOC)、摻氮之碳化矽(SiCN)、碳氧氮化矽(SiCON)或摻氧之碳化矽。在一些實施例中，ILD層140可包含具有小於約2之一低介電常數(例如，在自約1至約1.9之範圍內)之一或多層絕緣碳材料。在一些實施例中，一或多層絕緣碳材料可包含具有自約1至約1.5之範圍內之一介電常數之一或多個氟化石墨烯層，或可包含一或多個氧化石墨烯層。
在一些實施例中，金屬線層M1至M6可分別包含導電金屬線142-M1至142-M6。在一些實施例中，通路層V1至V5可包含導電通路144。金屬線142-M1至142-M6及導電通路144可電連接至電源供應器及/或主動裝置。金屬線142-M1至142-M6及導電通路144之佈局係例示性而非限制性的且金屬線142-M1至142-M6及導電通路144之其他佈局變動在本揭露之範疇內。金屬線142-M1至142-M6及導電通路144之數目及配置可不同於圖1A至圖1G中所展示之數目及配置。裝置層114與前側互連結構128之間的佈線(亦指稱「電連接」)係例示性而非限制性的。裝置層114與前側互連結構128之間可存在圖1A至圖1G之剖面圖及俯視圖中不可見之佈線。在一些實施例中，金屬線142-M1至142-M6及導電通路144可包含一導電材料，諸如銅(Cu)、釕(Ru)、鈷(Co)、鉬(Mo)、Cu合金(例如Cu-Ru、Cu-Al或銅-錳(CuMn))及任何其他適合導電材料。在一些實施例中，金屬線142-M1至142-M6沿一Z軸之厚度可實質上彼此相等或不同。
參考圖1A至圖1C，在一些實施例中，前側互連結構128可包含金屬線層M4中之一故障偵測線146A。圖1B至圖1C展示根據一些實施例之沿圖1A之線A-A具有故障偵測線146A及金屬線142-M4至142-M6之前側互連結構128之一部分之不同俯視圖。根據一些實施例，圖1A之剖面圖可沿圖1B之線B-B或沿圖1C之線C-C。為簡單起見，圖1B至圖1C未展示通路144、ESL 138、ILD層140及金屬線層M1至M3中之金屬線142-M4至142-M3。
在一些實施例中，故障偵測線146A可包含類似於金屬線142-M4至142-M6之一導電材料。在一些實施例中，故障偵測線146A可電連接至一標準單元電路(例如圖1H中所展示之標準單元電路103)之一輸出端子(例如圖1H中所展示之輸出端子105E)以基於來自輸出端子之信號來判定及監測標準單元電路中半導體裝置之操作狀態及/或製造良率。在一些實施例中，裝置層114中之多個標準單元電路可依一鏈式連接(上文參考圖1H所描述)電連接且故障偵測線146A可電連接至鏈式連接之一輸出端子(例如圖1H中所展示之輸出端子105E)以監測多個標準單元電路中半導體裝置之操作狀態及/或製造良率。
故障偵測線146A可透過下伏金屬線(例如金屬線142-M1至142-M3)及通路(例如通路層V1至V3中之通路144)電連接至標準單元電路之輸出端子。由故障偵測線146A發射之電及/或光信號表示由標準單元電路之輸出端子發射之電及/或光信號。在一些實施例中，電及/或光信號可由一故障偵測系統(圖中未展示)之一故障偵測器150 (圖1A中所展示)偵測以基於偵測信號判定及監測標準單元電路中半導體裝置之操作狀態及/或製造良率。基於由故障偵測器150偵測之電及/或光信號，可識別裝置層114中標準單元電路中之任何故障半導體裝置，且可由故障偵測系統執行裝置層114中之裝置故障分析。
在一些實施例中，故障偵測器150可為配備有用於偵測微波信號之銻化銦(InSb)偵測器之一攝影機。在一些實施例中，故障偵測器150可為經組態以偵測紅外輻射之紅外熱成像攝影機。在一些實施例中，故障偵測器150可包含用於偵測電及/或光信號且執行裝置故障分析之一雷射電壓探針(LSP)及/或一發射顯微鏡(EMMI)。
故障偵測器150可放置於IC晶片封裝100上方且面向互連結構128之頂側表面128t以捕捉及分析由故障偵測線146A發射之電及/或光信號。在一些實施例中，故障偵測器150可捕捉自故障偵測線146A之一故障偵測區域147A (如圖1B中所展示)或自故障偵測線146A之故障偵測區域147B至147C (如圖1C中所展示)發射之電及/或光信號。故障偵測區域147A至147C可包含沿故障偵測線146A之一XY平面之頂面區域，其等未由放置於故障偵測線146A上方之IC晶片封裝100之任何金屬元件(例如前側互連結構128中之金屬線及/或通路)遮蔽或重疊。換言之，放置於故障偵測區域147A至147C上方且與故障偵測區域147A至147C對準之IC晶片封裝100之區域係無金屬區域。在一些實施例中，IC晶片封裝100可包含與故障偵測區域147A或147B對準之一無金屬區域148A，如圖1A中所展示。在一些實施例中，IC晶片封裝100可進一步包含與故障偵測區域147C對準之一無金屬區域(圖1A之剖面圖中不可見)。
無金屬區域(例如無金屬區域148A)形成於故障偵測區域147A至147C上方以允許電及/或光信號自故障偵測線146A傳播至故障偵測器150。電及/或光信號可傳播通過介電層(例如ESL 138、ILD層140)及半導體層(例如基板130)，但可由金屬元件(例如前側互連結構128中之金屬線及/或通路)阻擋，若存在於故障偵測線146A與故障偵測器150之間的信號傳播路徑中。歸因於此信號由金屬元件阻擋，故障偵測器150無法捕捉自與金屬線142-M5及142-M6重疊之故障偵測線146A之部分發射之任何電及/或光信號，如圖1A至圖1C中所展示。
參考圖1A至圖1C，在一些實施例中，故障偵測區域147A至147C之各者可具有在一XY平面中至少約20 nm×約20 nm之一表面積。在一些實施例中，故障偵測區域147A至147C之各者可具有沿一X軸至少約20 nm之一寬度X1。在一些實施例中，故障偵測區域147A、147B及147C可具有沿一Y軸至少約20 nm之一各自長度Y1、Y2及Y3。在一些實施例中，故障偵測區域147A至147C之此等尺寸允許由故障偵測器150充分偵測來自故障偵測線146A之電及/或光信號。若表面積尺寸低於約20 nm×約20 nm，寬度X1低於約20 nm，且長度Y1至Y3低於約20 nm，則故障偵測器150無法充分捕捉來自故障偵測線146A之電及/或光信號以導致故障偵測系統無法對裝置層114中之半導體裝置進行準確裝置故障分析。
在一些實施例中，故障偵測區域147A至147C之各者之表面積可在一XY平面中在自約20 nm×約20 nm至約100 μm×約100 μm之範圍內或上限可基於佈局設計規則。在一些實施例中，寬度X1可在自約20 nm至約100 μm之範圍內或上限可基於佈局設計規則，且長度Y1、Y2及Y3可在自約20 nm至約100 μm之範圍內或上限可基於佈局設計規則。在一些實施例中，若表面積尺寸超過20 nm×約20 nm，寬度X1超過約20 nm，且長度Y1至Y3超過約20 nm，則故障偵測區域147A至147C上方之無金屬區域之體積面積增大，因此增加IC晶片封裝100之大小及製造成本。
參考圖1A至圖1C，在一些實施例中，故障偵測線146A可沿一X軸與金屬線層M4中之相鄰金屬線金屬線142-M4隔開至少約20 nm之距離X2及X3且沿一Y軸與其隔開至少約20 nm之一距離Y4以防止故障偵測器150自相鄰於故障偵測線146A之金屬線捕捉任何電及/或光信號。在一些實施例中，距離X2、X3及Y4可在自約20 nm至約100 μm之範圍內或上限可基於佈局設計規則。在一些實施例中，若距離X2、X3及Y4超過約20 nm，則前側互連結構128之大小增大，因此增加IC晶片封裝100之大小及製造成本。
儘管圖1A至圖1C展示金屬線層M4中之一個故障偵測線146A，但前側互連結構128可在相同金屬線層中具有兩個或更多個故障偵測線或可在不同金屬線層中具有兩個或更多個非重疊故障偵測線。例如，參考圖1D至圖1G，除金屬線層M4中之故障偵測線146A之外或替代金屬線層M4中之故障偵測線146A，前側互連結構128可在金屬線層M5中具有故障偵測線146B及/或在金屬線層M6中具有故障偵測線146C。在一些實施例中，圖1D及圖1F之剖面圖可在不同於圖1A之XZ平面之IC晶片102之XZ平面處，或可在相同於圖1A之XZ平面之XZ平面之不同區域處。在一些實施例中，前側互連結構128可具有故障偵測線146A、146B及146C且其等可彼此不重疊。在一些實施例中，前側互連結構128可在各自金屬線層M4、M5及M6中具有超過一個故障偵測線146A、146B及146C。
在一些實施例中，故障金屬線可放置於前側互連結構128之最上三個金屬線層中，如由金屬線層M4中之故障金屬線146A、金屬線層M5中之故障偵測線146B及金屬線層M6中之故障偵測線146C所繪示。故障偵測線可放置於前側互連結構128之最上三個金屬線層中用於由故障偵測器150進行充分信號偵測及/或用於最小化製造具有故障偵測線之前側互連結構128之複雜性。
在一些實施例中，為由故障偵測器150進行充分信號偵測，故障偵測線146A可基於故障偵測區域147A與頂側表面128t之間沿一Z軸之一距離Y5小於故障偵測區域147A與底側表面128b之間沿一Z軸之一距離Y6之一準則放置於金屬線層M4中。在一些實施例中，為由故障偵測器150進行充分信號偵測，故障偵測線146A可基於距離Y5與距離Y6之間的一比率Y5:Y6係約1:2至約1:10之一準則放置於金屬線層M4中。
類似地，在一些實施例中，為由故障偵測器150進行充分信號偵測，故障偵測線146B可基於故障偵測區域147D與頂側表面128t之間沿一Z軸之一距離Y7小於故障偵測區域147D與底側表面128b之間沿一Z軸之一距離Y8之一準則放置於金屬線層M5中。在一些實施例中，為由故障偵測器150進行充分信號偵測，故障偵測線146B可基於距離Y7與距離Y8之間的一比率Y7:Y8係約1:2至約1:10之一準則放置於金屬線層M4中。
參考圖1D至圖1E，在一些實施例中，故障偵測線146B可包含類似於金屬線142-M1至142-M6之一導電材料。圖1E展示根據一些實施例之沿圖1D之線D-D具有故障偵測線146B及金屬線142-M5至142-M6之前側互連結構128之一部分之一俯視圖。根據一些實施例，圖1D之剖面圖可沿圖1E之線E-E。為簡單起見，圖1E未展示通路144、ESL 138、ILD層140及金屬線層M1至M4中之金屬線142-M1至142-M4。
在一些實施例中，故障偵測線146B可透過下伏金屬線(例如金屬線142-M1至142-M4)及通路(例如通路層V1至V3中之通路144)電連接至一標準單元電路(例如圖1H中所展示之標準單元電路103)之一輸出端子(例如圖1H中所展示之輸出端子105E)。在一些實施例中，故障偵測線146B可電連接至依一鏈式連接電連接之裝置層114中之多個標準單元電路之一輸出端子(例如圖1H中所展示之輸出端子105E)。
類似於故障偵測線146A，電及/或光信號自故障偵測線146B之一故障偵測區域147D發射(如圖1E中所展示)且由故障偵測器150偵測。故障偵測區域147D可包含沿故障偵測線146B之一XY平面之一頂面區域，其未由放置於故障偵測線146B上方之IC晶片封裝100之任何金屬元件(例如前側互連結構128中之金屬線及/或通路)遮蔽或重疊。換言之，放置於故障偵測區域147D上方且與故障偵測區域147D對準之IC晶片封裝100之區域係一無金屬區域。在一些實施例中，IC晶片封裝100可包含與故障偵測區域147D對準之一無金屬區域148B，如圖1D中所展示。類似於故障偵測線146A，無金屬區域148B形成於故障偵測區域147D上方以允許電及/或光信號自故障偵測線146B傳播至故障偵測器150。歸因於信號由金屬元件阻擋，故障偵測器150無法捕捉自與金屬線142-M6重疊之故障偵測線146B之部分發射之任何電及/或光信號，如圖1D至圖1E中所展示。
在一些實施例中，故障偵測區域147D可具有在一XY平面中至少約20 nm×約20 nm之一表面積、沿一X軸至少約20 nm之寬度X4至X5及沿一Y軸至少約20 nm之一長度Y9。在一些實施例中，故障偵測區域147D之此等尺寸允許由故障偵測器150充分偵測來自故障偵測線146B之電及/或光信號。若低於表面積、寬度X4至X5及長度Y9之此等尺寸，則故障偵測器150無法充分捕捉來自故障偵測線146B之電及/或光信號以導致故障偵測系統無法對裝置層114中之半導體裝置進行準確裝置故障分析。在一些實施例中，故障偵測區域147D可具有類似於故障偵測區域147A之表面積、寬度X1及長度Y1之尺寸範圍之表面積、寬度X4至X5及長度Y9之尺寸範圍。
在一些實施例中，故障偵測線146B可沿一X軸與金屬線層M5中之相鄰金屬線142-M5隔開至少約20 nm之距離X6及X7且沿一Y軸與其隔開至少約20 nm之距離Y10及Y11以防止故障偵測器150自相鄰於故障偵測線146B之金屬線捕捉任何電及/或光信號。在一些實施例中，故障偵測區域147D可具有類似於故障偵測區域147A之距離X2、X3及Y4之尺寸範圍之距離X6、X7、Y10及Y11之尺寸範圍。
參考圖1F至圖1G，在一些實施例中，故障偵測線146C可包含類似於金屬線142-M1至142-M6之一導電材料。圖1G展示根據一些實施例之沿圖1F之線F至F具有故障偵測線146C及金屬線142-M6之前側互連結構128之一部分之一俯視圖。根據一些實施例，圖1F之剖面圖可沿圖1G之線G-G。為簡單起見，圖1G未展示通路144、ESL 138、ILD層140及金屬線層M1至M5中之金屬線142-M1至142-M5。
在一些實施例中，故障偵測線146C可透過下伏金屬線(例如金屬線142-M1至142-M5)及通路(例如通路層V1至V3中之通路144)電連接至一標準單元電路(例如圖1H中所展示之標準單元電路103)之一輸出端子(例如圖1H中所展示之輸出端子105E)。在一些實施例中，故障偵測線146C可電連接至依一鏈式連接電連接之裝置層114中之多個標準單元電路之一輸出端子(例如圖1H中所展示之輸出端子105E)。
類似於故障偵測線146A，電及/或光信號自故障偵測線146C之一故障偵測區域147E發射(如圖1G中所展示)且由故障偵測器150偵測。故障偵測區域147E可包含沿故障偵測線146C之一XY平面之一頂面區域，其未由放置於故障偵測線146C上方之IC晶片封裝100之任何金屬元件遮蔽或重疊。換言之，放置於故障偵測區域147E上方且與故障偵測區域147E對準之IC晶片封裝100之區域係一無金屬區域。在一些實施例中，IC晶片封裝100可包含與故障偵測區域147E對準之一無金屬區域148C，如圖1E中所展示。類似於故障偵測線146A，無金屬區域148C形成於故障偵測區域147E上方以允許電及/或光信號自故障偵測線146C傳播至故障偵測器150。
在一些實施例中，故障偵測區域147E可具有在一XY平面中至少約20 nm×約20 nm之一表面積、沿一X軸至少約20 nm之一寬度X8及沿一Y軸至少約20 nm之一長度Y12。在一些實施例中，故障偵測區域147E之此等尺寸允許由故障偵測器150充分偵測來自故障偵測線146C之電及/或光信號。若低於表面積、寬度X8及長度Y2之此等尺寸，則故障偵測器150無法充分捕捉來自故障偵測線146B之電及/或光信號以導致故障偵測系統無法對裝置層114中之半導體裝置進行準確裝置故障分析。在一些實施例中，故障偵測區域147E可具有類似於故障偵測區域147A之表面積、寬度X1及長度Y1之尺寸範圍之表面積、寬度X8及長度Y12之尺寸範圍。
在一些實施例中，故障偵測線146C可沿一X軸與金屬線層M6中之相鄰金屬線142-M6隔開至少約20 nm之距離X9及X10且沿一Y軸與其隔開至少約20 nm之距離Y13及Y14以防止故障偵測器150自相鄰於故障偵測線146C之金屬線捕捉任何電及/或光信號。在一些實施例中，故障偵測區域147E可具有類似於故障偵測區域147A之距離X2、X3及Y4之尺寸範圍之距離X9、X10、Y13及Y14之尺寸範圍。
在一些實施例中，基板130中之無金屬區域148A至148C之部分可為一開口960，如圖9中所展示。
在一些實施例中，故障偵測線146A至146C用於故障偵測及裝置故障分析，且無法用於在裝置層114中之裝置之間及/或電源供應器與裝置層114中之裝置之間路由電信號。由故障偵測線146A至146C發射之電及/或光信號指示裝置層114中之裝置中存在或不存在缺陷。在一些實施例中，故障偵測線146A至146C可分別電連接至第一、第二、第三標準單元電路之第一、第二及第三輸出端子。第一、第二及第三標準單元電路可位於裝置層114之不同區域處。
圖2A繪示根據一些實施例之圖1A、圖1D及圖1F之區域101中裝置層114中之一FET 252及前側互連結構128之金屬線層M1之一等角視圖。圖2B至圖2C繪示根據一些實施例之具有額外結構(為簡單起見，未在圖2A中展示)之沿圖2A之線J-J之不同剖面圖。除非另有提及，否則具有相同註記之圖1A至圖1H及圖2A至圖2C中之元件之討論彼此適用。為簡單起見，圖2A中未展示前側互連結構128之元件。在一些實施例中，除非另有提及，否則FET 252可表示n型FET 252 (NFET 252)或p型FET 252 (PFET 252)且FET 252之討論適用於NFET 252及PFET 252兩者。在一些實施例中，FET 252可形成於基板112上且可包含放置於一鰭式結構206上之閘極結構212之一陣列及放置於未由閘極結構212覆蓋之鰭式結構206之部分上之S/D區域210A至210C之一陣列(S/D區域210A在圖2A中可見；210A至210C在圖2B至圖2C中可見)。在一些實施例中，鰭式結構206可包含類似於基板112之一材料且沿一X軸延伸。在一些實施例中，FET 252可進一步包含閘極間隔件214、STI區域216、ESL 217A至217C及ILD層218A至218C。在一些實施例中，閘極間隔件214、STI區域216、ESL 217A至217C及ILD層218A至218B可包含一絕緣材料，諸如氧化矽、氮化矽(SiN)、碳氮化矽(SiCN)、碳氧氮化矽(SiOCN)及氧化矽鍺。
參考圖2B，在一些實施例中，FET 252可為一GAA FET 252且可包含：(i) S/D區域210A至210C；(ii)接觸結構230，其等放置於S/D區域210A至210C之前側表面上；(iii)通路結構236，其等放置於接觸結構230上；(iv)奈米結構通道區域220，其等放置於鰭式結構206上；(v)閘極結構212，其等環繞奈米結構通道區域220；及(vi)導電貫穿通路118，其等放置於S/D區域210A及210C之後側表面上。如本文中所使用，術語「奈米結構」將一結構、層及/或區域界定為具有小於約100 nm (例如約90 nm、約50 nm或約10 nm；小於約100 nm之其他值在本揭露之範疇內)之一水平尺寸(例如，沿一X及/或Y軸)及/或一垂直尺寸(例如，沿一Z軸)。在一些實施例中，FET 252可為一finFET 252，如圖2C中所展示。
在一些實施例中，奈米結構通道區域220可包含類似於或不同於基板112之半導體材料。在一些實施例中，奈米結構通道區域220可包含Si、SiAs、磷化矽(SiP)、SiC、SiCP、SiGe、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)、III至V族半導體化合物或其他適合半導體材料。儘管展示奈米結構通道區域220之矩形剖面，但奈米結構通道區域220可具有含其他幾何形狀(例如圓形、橢圓形、三角形或多邊形)之剖面。環繞奈米結構通道區域220之閘極結構212之閘極部分可藉由內間隔件213與相鄰S/D區域210A至210C電隔離。內間隔件213可包含一絕緣材料，諸如SiO x、SiN、SiCN、SiOCN及其他適合絕緣材料。
各閘極結構212可包含：(i)一界面氧化物(IO)層222；(ii)一高k(HK)閘極介電層224，其放置於IO層222上；(iii)一功函數金屬(WFM)層226，其放置於HK閘極介電層224上；及(iv)一閘極金屬填充層228，其放置於WFM層226上。IO層222可包含氧化矽(SiO 2)、氧化矽鍺(SiGeO x)、氧化鍺(GeO x)或其他適合氧化物材料。HK閘極介電層224可包含一高k介電材料，諸如氧化鉿(HfO 2)、氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、氧化鋯(ZrO 2)、矽酸鋯(ZrSiO 2)及其他適合高k介電材料。
針對NFET 252，WFM層226可包含鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、摻Al之Ti、摻Al之TiN、摻Al之Ta、摻Al之TaN、其他適合Al基導電材料或其等之一組合。針對PFET 252，WFM層226可包含實質上無Al (例如，沒有Al)之鈦基或鉭基氮化物或合金，諸如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)、其他適合實質上無Al導電材料或其等之一組合。閘極金屬填充層228可包含一導電材料，諸如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金、其他適合導電材料及其等之一組合。
針對NFET 252，S/D區域210A至210C之各者可包含一磊晶生長之半導體材料(諸如Si)及n型摻雜物(諸如磷及其他適合n型摻雜物)。針對PFET 252，S/D區域210A至210C之各者可包含一磊晶生長之半導體材料(諸如Si及SiGe)及p型摻雜物(諸如硼及其他適合p型摻雜物)。在一些實施例中，接觸結構230之各者可包含：(i)矽化物層232，其放置於S/D區域210A至210C之各者內；及(ii)一接觸插塞234，其放置於矽化物層232上。在一些實施例中，矽化物層232可包含一金屬矽化物。在一些實施例中，接觸插塞234可包含一導電材料，諸如鈷(Co)、鎢(W)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、其他適合導電材料及其等之一組合。在一些實施例中，通路結構236及導電貫穿通路118可包含導電材料，諸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu及Pt。接觸結構230可透過通路結構236電連接至上覆金屬線142-M1。在一些實施例中，S/D區域210A至210C可透過導電貫穿通路118電連接至後側互連結構116。
圖3係根據一些實施例之用於製造具有圖1A中所展示之剖面圖之IC晶片封裝100之一實例性方法300之一流程圖。為了說明，將參考用於製造圖4至圖9中所展示之IC晶片封裝100之實例性製程描述圖3中所繪示之操作。圖4至圖9係根據一些實施例之各種製造階段中之IC晶片封裝100之剖面圖。操作可取決於特定應用依一不同順序執行或不執行。應注意，方法300可不產生一完整IC晶片封裝100。因此，應理解，可在方法300之前、方法300期間及方法300之後提供額外程序，且本文中可僅簡要描述一些其他程序。上文描述具有相同於圖1A至圖1H及圖2A至圖2C中之元件之註記之圖4至圖9中之元件。
參考圖3，在操作305中，在一基板之一前側表面上形成一裝置層。例如，如圖4中所展示，在基板112*之前側表面112a上形成裝置層114。在一些實施例中，可在裝置層114中形成諸如GAA FET、finFET及MOSFET之半導體裝置。
參考圖3，在操作310中，在裝置層上形成一前側互連結構。例如，如圖4中所展示，在裝置層114上形成前側互連結構128。前側互連結構128之形成可包含形成含具有寬度X1及長度Y1之故障偵測表面區域147A (如上文參考圖1A至圖1B所描述)或含具有寬度X1及長度Y2至Y3之故障偵測表面區域147B至147C (圖4中未展示)(如上文參考圖1A及圖1C所描述)之故障偵測線146A。前側互連結構128之形成可進一步包含形成與故障偵測表面區域147A或147B對準之一無金屬區域448。無金屬區域448可為上文參考圖1A至圖1C所描述之前側互連結構128中之無金屬區域148A之部分。
在一些實施例中，故障偵測線146A之形成可包含使用一自動佈局佈線(APR)工具來掃描裝置層114中之標準單元電路佈局且識別故障偵測線146A將電連接至之標準單元電路(例如標準單元電路103)之輸出端子(例如輸出端子105E)。在一些實施例中，無金屬區域448之形成可包含使用APR工具判定其中可不形成金屬線及通路之前側互連結構128之區域。
參考圖3，在操作315中，將基板接合至前側互連結構之一頂側表面。例如，如圖5中所展示，將基板130接合至前側互連結構128之頂側表面128t。在一些實施例中，可對基板130執行一晶圓減薄程序。
參考圖3，在操作320中，在基板中形成導電貫穿通路。例如，如圖6中所展示，在基板112中形成導電貫穿通路118。在一些實施例中，可對基板112*執行一晶圓減薄程序以在導電貫穿通路118形成之前形成基板112。
參考圖3，在操作325中，在基板之一後側表面上形成一後側互連結構。例如，如圖7中所展示，在基板112之後側表面112b上形成後側互連結構116。
參考圖3，在操作330中，在後側互連結構上形成一鈍化層及導電墊。例如，如圖8中所展示，在後側互連結構116上形成鈍化層120及導電墊122。在一些實施例中，鈍化層120之形成可包含在後側互連結構116上沈積氧化物層及在氧化物層上沈積氮化物層。在一些實施例中，導電墊122之形成可包含以下循序操作：(i)用一微影程序及一蝕刻程序在鈍化層120中形成開口(圖中未展示)；(ii)在開口中沈積一金屬層(圖中未展示)；及(iii)用一微影程序及一蝕刻程序選擇性移除金屬層之部分。
參考圖3，在操作335中，在鈍化層上形成一應力緩衝層及導電通路。例如，如圖8中所展示，在鈍化層120上形成應力緩衝層124及導電通路126。在一些實施例中，導電通路126之形成可包含在鈍化層120及導電墊122上沈積一金屬層(圖中未展示)及用一微影程序及一蝕刻程序選擇性移除金屬層之部分。在一些實施例中，應力緩衝層124之形成可包含在鈍化層120及導電通路126上沈積聚合物層(圖中未展示)及對聚合物層執行一固化程序。在一些實施例中，固化程序可在約250℃至約400℃之溫度執行達進行約1小時至約4小時之一持續時間。
參考圖3，在操作340中，在應力緩衝層及導電通路上形成重佈層。例如，如圖8中所展示，在應力緩衝層124及導電通路126上形成重佈層106。在一些實施例中，可在重佈層106形成之後形成接觸墊108及焊球110。
參考圖3，在操作345中，在基板中形成一開口。例如，如圖9中所展示，在基板130中形成一開口960。在一些實施例中，可不執行操作345。
本揭露提供在IC晶片之前側互連結構(例如前側互連結構128)中具有故障偵測線(例如故障偵測線146A至146C)之IC晶片(例如IC晶片102)之實例性結構及其實例性製造方法以減小前側互連結構中無金屬區域(例如無金屬區域148A至148C)之體積面積。在一些實施例中，故障偵測線可為前側互連結構中之金屬線且透過前側互連結構中之其他金屬線及通路電連接至IC晶片中半導體裝置(例如GAA FET、finFET或MOSFET)之端子(例如輸出端子105E)。由故障偵測線發射之信號表示由半導體裝置之端子發射之信號且由一故障偵測系統之一故障偵測器(例如故障偵測器150)偵測以監測半導體裝置中之故障。藉由將故障偵測點自裝置層(例如裝置層114)中之半導體裝置之端子延伸至裝置層上之前側互連結構中之故障偵測線，通過IC晶片至故障偵測器之信號傳播路徑縮短。由於前側互連結構之短信號傳播路徑，可減小前側互連結構中無金屬區域之體積面積。
在一些實施例中，一種結構包含：一基板，其具有第一及第二表面；一裝置層，其放置於該基板之該第一表面上；一第一互連結構，其放置於該裝置層上；及一第二互連結構，其放置於該基板之該第二表面上。該第一互連結構包含：一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層中存在或不存在一缺陷之一電或光信號；一無金屬區域，其放置於該故障偵測線上；及一金屬線，其放置在該第一金屬線層中相鄰於該故障偵測線。該故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該故障偵測線與該第一互連結構之一底面之間的一第二距離。該故障偵測線電連接至該裝置層。
在一些實施例中，一種結構包含：一第一基板，其具有第一及第二表面；一裝置層，其放置於該第一基板之該第一表面上；一第一互連結構，其放置於該裝置層上；一第二基板，其放置於該第一互連結構上；及一第二互連結構，其放置於該第一基板之該第二表面上。該第一互連結構包含：一第一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層之一第一區域中存在或不存在一缺陷之一電或光信號；一第二故障偵測線，其放置於一第二金屬線層中且經組態以發射指示該裝置層之一第二區域中存在或不存在一缺陷之一電或光信號；及第一及第二無金屬區域，其等分別放置於該第一及第二故障偵測線上。該第一及第二故障偵測線彼此不重疊。
在一些實施例中，一種方法包含：在一第一基板上形成一裝置層；在該裝置層上形成一第一互連結構；在該第一互連結構之頂面上接合一第二基板；在該第一基板中形成一導電貫穿通路；及在該第一基板之第二表面上形成一第二互連結構。形成該第一互連結構包含：在該裝置層上形成具有金屬線之一金屬線層堆疊；在該金屬線層堆疊上形成一故障偵測線以發射指示該裝置層中存在或不存在一缺陷之一電或光信號；及在該故障偵測線上形成一無金屬區域。該故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該故障偵測線與該第一互連結構之一底面之間的一第二距離。
前述揭示內容概述若干實施例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替換及更改。
100:積體電路(IC)晶片封裝 101:區域 102:IC晶片 103:標準單元電路 104:介電層 105A:輸入電路 105B:正反電路 105C:時脈電路 105D:輸出電路 105E:輸出端子 106:重佈層(RDL) 108:金屬接觸墊 110:焊球 112:基板 112*:基板 112a:前側表面 112b:後側表面 112b*:後側表面 114:裝置層 116:後側互連結構 118:導電貫穿通路 120:鈍化層 122:導電墊 124:應力緩衝層 126:導電通路 128:前側互連結構 128b:底側表面 128t:頂側表面 130:基板 132:導電線 134:導電通路 136:後側介電層 138:蝕刻停止層(ESL) 140:層間介電(ILD)層 142-M1至142-M6:導電金屬線 144:導電通路 146A:故障偵測線 146B:故障偵測線 146C:故障偵測線 147A:故障偵測區域 147B:故障偵測區域 147C:故障偵測區域 147D:故障偵測區域 147E:故障偵測區域 148A至148C:無金屬區域 150:故障偵測器 206:鰭式結構 210A至210C:S/D區域 212:閘極結構 213:內間隔件 214:閘極間隔件 216:STI區域 217A至217C:ESL 218A至218C:ILD層 220:奈米結構通道區域 222:界面氧化物(IO)層 224:高k (HK)閘極介電層 226:功函數金屬(WFM)層 228:閘極金屬填充層 230:接觸結構 232:矽化物層 234:接觸插塞 236:通路結構 252:場效電晶體(FET) 300:方法 305:操作 310:操作 315:操作 320:操作 325:操作 330:操作 335:操作 340:操作 345:操作 448:無金屬區域 960:開口 M1至M6:金屬線層 V1至V5:通路層 X1:寬度 X2:距離 X3:距離 X4:寬度 X5:寬度 X6:距離 X7:距離 X8:寬度 X9:距離 X10:距離 Y1:長度 Y2:長度 Y3:長度 Y4:距離 Y5:距離 Y6:距離 Y7:距離 Y8:距離 Y9:長度 Y10:距離 Y11:距離 Y12:長度 Y13:距離 Y14:距離
自結合附圖來閱讀之以下詳細描述最佳理解本發明之態樣。
圖1A至圖1G繪示根據一些實施例之具有一故障偵測線之一IC晶片封裝之剖面圖及俯視圖。
圖1H繪示根據一些實施例之一IC晶片封裝中之一標準單元電路。
圖2A至圖2C根據一些實施例之一IC晶片封裝中之一裝置層之等角視圖及剖面圖。
圖3係根據一些實施例之用於製造具有一故障偵測線之一IC晶片封裝之一方法之一流程圖。
圖4至圖9繪示根據一些實施例之一IC晶片封裝在其製程之各種階段中之剖面圖。
現將參考附圖描述繪示性實施例。在圖式中，相同元件符號一般指示相同、功能類似及/或結構類似元件。
100:積體電路(IC)晶片封裝
101:區域
102:IC晶片
104:介電層
106:重佈層(RDL)
108:金屬接觸墊
110:焊球
112:基板
112a:前側表面
112b:後側表面
114:裝置層
116:後側互連結構
118:導電貫穿通路
120:鈍化層
122:導電墊
124:應力緩衝層
126:導電通路
128:前側互連結構
128b:底側表面
128t:頂側表面
130:基板
132:導電線
134:導電通路
136:後側介電層
138:蝕刻停止層(ESL)
140:層間介電(ILD)層
142-M1至142-M6:導電金屬線
144:導電通路
146A:故障偵測線
148A:無金屬區域
150:故障偵測器
M1至M6:金屬線層
V1至V5:通路層
X1:寬度
X2:距離
X3:距離
Y5:距離
Y6:距離

Claims (20)

  1. 一種半導體結構，其包括： 一基板，其具有第一及第二表面； 一裝置層，其放置於該基板之該第一表面上； 一第一互連結構，其放置於該裝置層上，包括： 一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層中存在或不存在一缺陷之一電或光信號，其中該故障偵測線電連接至該裝置層； 一無金屬區域，其放置於該故障偵測線上；及 一金屬線，其放置在該第一金屬線層中相鄰於該故障偵測線；及 一第二互連結構，其放置於該基板之該第二表面上。
  2. 如請求項1之結構，其中該故障偵測線包括與該無金屬區域對準之一故障偵測區域。
  3. 如請求項1之結構，其中該第一互連結構包括放置於該第一金屬線層上方之一第二金屬線層中之一第二金屬線，且 其中該故障偵測線包括與該無金屬區域對準之一第一表面積及與該第二金屬線重疊之一第二表面積。
  4. 如請求項1之結構，其中該故障偵測線包括具有至少約20 nm×約20 nm之一表面積之一故障偵測區域。
  5. 如請求項1之結構，其中該故障偵測線與該金屬線隔開至少約20 nm之一距離。
  6. 如請求項1之結構，其中該裝置層包括具有一源極/汲極區域及放置於該源極/汲極區域上之一接觸結構之一電晶體，且 其中該故障偵測線電連接至該接觸結構。
  7. 如請求項1之結構，其中該第一互連結構進一步包括放置於該故障偵測線與該裝置層之間的一金屬線層堆疊，且 其中該故障偵測線透過放置於該金屬線層堆疊中之複數個金屬線電連接至該裝置層。
  8. 如請求項1之結構，其中該故障偵測線包括一金屬。
  9. 如請求項1之結構，其進一步包括放置於該基板中之一導電貫穿通路，且 其中該裝置層透過該導電貫穿通路電連接至該第二互連結構。
  10. 如請求項1之結構，其中該故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該故障偵測線與該第一互連結構之一底面之間的一第二距離。
  11. 一種半導體結構，其包括： 一第一基板，其具有第一及第二表面； 一裝置層，其放置於該第一基板之該第一表面上； 一第一互連結構，其放置於該裝置層上，包括： 一第一故障偵測線，其放置於一第一金屬線層中且經組態以發射指示該裝置層之一第一區域中存在或不存在一缺陷之一電或光信號； 一第二故障偵測線，其放置於一第二金屬線層中且經組態以發射指示該裝置層之一第二區域中存在或不存在一缺陷之一電或光信號，其中該第一及第二故障偵測線彼此不重疊；及 第一及第二無金屬區域，其等分別放置於該第一及第二故障偵測線上； 一第二基板，其放置於該第一互連結構上；及 一第二互連結構，其放置於該第一基板之該第二表面上。
  12. 如請求項11之結構，其中該第一及第二金屬線層由包括一金屬通路之一通路層分離。
  13. 如請求項11之結構，其中該第一及第二故障偵測線之各者包括具有至少約20 nm×約20 nm之一表面積之一故障偵測區域。
  14. 如請求項11之結構，其中該第一金屬線層係該第一互連結構之一最上金屬線層。
  15. 如請求項11之結構，其中該第一金屬線層係該第一互連結構之三個最上金屬線層之一者。
  16. 如請求項11之結構，其中該第一故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該第一故障偵測線與該第一互連結構之一底面之間的一第二距離。
  17. 一種製造一半導體裝置之方法，其包括： 在一第一基板上形成一裝置層； 在該裝置層上形成一第一互連結構，其中形成該第一互連結構包括： 在該裝置層上形成包括金屬線之一金屬線層堆疊； 在該金屬線層堆疊上形成一故障偵測線以發射指示該裝置層中存在或不存在一缺陷之一電或光信號，其中該故障偵測線與該第一互連結構之一頂面之間的一第一距離小於該故障偵測線與該第一互連結構之一底面之間的一第二距離；及 在該故障偵測線上形成一無金屬區域； 在該第一互連結構之該頂面上接合一第二基板； 在該第一基板中形成一導電貫穿通路；及 在該第一基板之第二表面上形成一第二互連結構。
  18. 如請求項17之方法，其中形成該故障偵測線包括形成具有至少約20 nm×約20 nm之一表面積之一金屬層。
  19. 如請求項17之方法，其中形成該故障偵測線包括形成與相鄰金屬層隔開至少約20 nm之一距離之一金屬層。
  20. 如請求項17之方法，其中形成該裝置層包括形成一環繞式閘極電晶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818857B2 (en) * 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
TWI686923B (zh) * 2010-02-16 2020-03-01 凡 歐貝克 3ｄ半導體裝置
US11107721B2 (en) * 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US20150340308A1 (en) * 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package
US9985006B2 (en) * 2016-05-31 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11121046B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company Ltd. Wafer-level testing method and test structure thereof
DE102018130035B4 (de) * 2018-09-28 2020-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package und verfahren
WO2020141516A1 (en) * 2018-12-30 2020-07-09 Proteantecs Ltd. Integrated circuit i/o integrity and degradation monitoring
TWI720489B (zh) * 2019-05-21 2021-03-01 台灣積體電路製造股份有限公司 半導體裝置

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