CN110276088A - 用以产生包含布线配置的布局图的方法 - Google Patents
用以产生包含布线配置的布局图的方法 Download PDFInfo
- Publication number
- CN110276088A CN110276088A CN201910197438.6A CN201910197438A CN110276088A CN 110276088 A CN110276088 A CN 110276088A CN 201910197438 A CN201910197438 A CN 201910197438A CN 110276088 A CN110276088 A CN 110276088A
- Authority
- CN
- China
- Prior art keywords
- pattern
- group
- layout
- cutting
- circular group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 238000005520 cutting process Methods 0.000 claims abstract description 383
- 238000013461 design Methods 0.000 claims abstract description 183
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 105
- 238000001465 metallisation Methods 0.000 claims abstract description 46
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 238000012937 correction Methods 0.000 claims description 13
- 239000004744 fabric Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 description 60
- 239000010410 layer Substances 0.000 description 56
- 239000004065 semiconductor Substances 0.000 description 47
- 230000008569 process Effects 0.000 description 23
- 238000007689 inspection Methods 0.000 description 13
- 238000003860 storage Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 11
- 238000004590 computer program Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 125000002015 acyclic group Chemical group 0.000 description 6
- 238000013475 authorization Methods 0.000 description 6
- 238000000226 double patterning lithography Methods 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 6
- 239000003086 colorant Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000002165 resonance energy transfer Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本揭露涉及用以产生包含布线配置的布局图的方法。一种方法(在具有多个掩模的多图案化使用情境中产生布线配置的布局图,所述布局图存储在非暂时性计算机可读媒体上)包含:相对于所述掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个;且如果存在违规,则临时防止在所述金属化层中在所述第一候选位置处放置所述给定切割图案直到进行校正为止,以避免违反所述设计规则。
Description
技术领域
本揭露涉及用以产生包含布线配置的布局图的方法。
背景技术
集成电路(“IC”)包含一或多个半导体装置。表示半导体装置的一种方式是借助称为布局图的平面图。布局图是在设计规则的使用情境中产生的。一组设计规则对布局图中的对应图案的放置施加约束,例如,地理/空间限制、连接性限制等。通常,一组设计规则包含与相邻或邻接单元中的图案之间的间距和其它相互作用有关的设计规则的子集,其中图案表示金属化层中的导体。
通常,一组设计规则特定于工艺/技术节点,通过所述工艺/技术节点将基于布局图制造半导体装置。设计规则集补偿对应工艺/技术节点的可变性。这种补偿增加了由布局图产生的实际半导体装置将是布局图所基于的虚拟装置的可接受对应物的可能性。
发明内容
根据本发明的一实施例,一种在具有多个掩模的多图案化使用情境中产生布线配置的布局图的方法,所述布局图存储在非暂时性计算机可读媒体上,所述方法包括:相对于所述掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个;以及暂时阻止在所述金属化层中在所述第一候选位置处放置所述给定切割图案直到进行校正为止,以避免违反所述设计规则。
根据本发明的一实施例,一种用于在具有多个掩模的多图案化使用情境中产生布线配置的布局图的系统,所述布局图存储在非暂时性计算机可读媒体上,所述系统包括:至少一个处理器;以及至少一个存储器,其包含用于一或多个程序的计算机程序代码;其中所述至少一个存储器、所述计算机程序代码和所述至少一个处理器经配置以致使所述系统执行:相对于所述掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个;以及临时阻止在所述金属化层中在所述第一候选位置处放置所述给定切割图案直到进行校正为止,以避免违反所述设计规则;且其中:所述布局图被组织成行,每一行沿第一方向延伸;所述循环群还包含在所述金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;且所述确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含:检查所述循环群中的所述给定切割图案和所述一或多个其它切割图案是否分散在所述行上,使得所述循环群是多行循环群;以及检查所述循环群中的所述切割图案的计数是否是奇数。
根据本发明的一实施例,一种在具有掩模的多图案化使用情境中产生布线配置的布局图的方法,所述布局图存储在非暂时性计算机可读媒体上,所述方法包括:相对于所述掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;以及确定所述第一候选位置是否将导致形成其中包含所述给定切割图案的非圆形群,从而违反设计规则,所述确定是在实时的基础上执行的;且其中:所述非圆形群还包含在所述金属化层中的一或多个其它导电图案的一或多个对应部分上的一或多个位置处的一或多个其它切割图案;所述布局图被组织成行,每一行沿第一方向延伸;每一行相对于第二方向具有第一和第二边界;且对于所述非圆形群中的所述给定切割图案和所述一或多个其它切割图案中的邻接所述行的对应第一和第二边界且因此表示对应第一和第二边界图案的第一个和第二个,所述确定所述第一候选位置是否违反设计规则包含检查第一情况或第二情况是否为真;所述第一情况是:所述第一和第二边界是相同的;且所述非圆形群中的所述切割图案的计数是偶数;或所述第二情况是:所述第一和第二边界是不同的;且所述非圆形群中的所述切割图案的计数是奇数。
附图说明
在附图中,通过实例而非限制的方式示出了一或多个实施例,其中具有相同附图标记的元件始终表示相同的元件。除非另有说明,否则附图未按比例绘制。
图1是根据本揭露的至少一个实施例的半导体装置的框图。
图2A是根据一些实施例的布线配置的布局图。
图2B是根据一些实施例的布线配置的布局图。
图3A是根据一些实施例的布线配置的布局图。
图3B是根据一些实施例的布线配置的布局图。
图4A是根据一些实施例的布线配置的布局图。
图4B是根据一些实施例的布线配置的布局图。
图5是根据一些实施例的布线配置的布局图。
图6是根据一些实施例的布线配置的布局图。
图7是根据一些实施例的布线配置的布局图。
图8A是根据一些实施例的产生布线配置的布局图的方法的流程图。
图8B是示出根据一些实施例的关于图8A的方法的框的更多细节的流程图。
图8C是示出根据一些实施例的关于图8A的方法的框的更多细节的流程图。
图8D是示出根据一些实施例的关于图8A的方法的框的更多细节的流程图。
图9是根据一些实施例的电子设计自动化(EDA)系统的框图。
图10是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述组件、材料、值、步骤、操作、材料、配置等的具体实例以简化本揭露。当然,这些仅仅是实例,而不是限制性的。预期其它组件、值、操作、材料、配置等。例如,在以下描述中在第二特征上方或之上形成第一特征可以包含其中第一和第二特征以直接接触形成的实施例,并且还可以包含其中可以在第一和第二特征之间形成附加特征以使得第一和第二特征可以不直接接触的实施例。另外,本揭露可以在各种实例中重复参考数字和/或字母。此重复是为了简单和清楚的目的,并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外,本文可以使用空间相对术语,例如“下面”、“下方”、“下部”、“上方”、“上部”等,以便于说明以描述一个元件或特征与另一元件或特征的关系,如图所示。除了图中所示的定向之外,空间相对术语旨在涵盖使用或操作中的装置的不同定向。设备可以以其它方式定向(旋转90度或在其它定向上),并且同样可以相应地解释在此使用的空间相对描述符。
在一些实施例中,在多图案化使用情境中,一种产生布线配置的布局图的方法寻求减少(如果不是防止)与非圆形群和/或循环群相关的设计规则的违规,所述方法包含:尝试将切割图案放置在目标金属化层中的第一候选位置中,确定第一候选位置将导致非圆形群或循环群中的至少一个将违反与非圆形群相关的给定设计规则;并暂时阻止切割图案在第一候选位置处放置在目标金属化层中直到进行校正为止,以避免触发给定的设计规则违规。这种校正被称为完成前检查,因为给定的设计规则符合性检查和相关校正在布局图的初始完成之前发生。在一些实施例中,多行循环群被视为包括非圆形群,并且完成前检查被应用于非圆形群以及循环群。
根据另一种方法,设计规则的违规是在违规发生后得到校正,使得针对与设计规则的符合性进行完成后检查,其中一些是设计规则。更具体地,关于完成后检查,仅在初始完成布局图之后,才确定布局图是否符合与非圆形群相关的设计规则(以及其它规则)。这种完成后检查通常识别设计规则的大量违规和对应的大量校正,这些校正需要对非圆形群和/或循环群进行。此外,在完成后检查期间发现的一些设计规则违规是因为(或由于)存在一或多个其它设计规则违规而导致的相应设计规则违规。相反,在一些实施例中,完成前检查在布局图的初始完成之前减少(如果不是防止)设计规则违规,有益的结果是存在更少(如果有的话)的需要在初始完成布局图之后进行校正的设计规则违规。
在一些实施例中,对于包含两个切割图案,每个切割图案邻接相同行的相同边界的行内非圆形群,对应设计规则的第一实例是行内非圆形群中的切割图案的总数必须是奇数。确定与第一设计规则的符合性包含:识别给定切割图案中的第一个和第二个以及非圆形群中的一或多个其它切割图案(其表示对应的第一和第二边界图案)中的每一个邻接所述行的第一和第二边界中的相同一个;并且识别非圆形群中的切割图案的计数是奇数。但如果计数是偶数,那么存在第一设计规则的违规。
在一些实施例中,对于包含邻接同一行的相对边界的两个切割图案的行内非圆形群,对应设计规则的第二实例是行内非圆形群中的切割图案的总数必须是偶数。确定与第二设计规则的符合性包含:识别给定切割图案中的第一个和第二个以及非圆形群中的一或多个其它切割图案(其表示对应的第一和第二边界图案)对应地邻接所述行的第一和第二边界;并且识别非圆形群中的切割图案的计数是偶数。但如果计数是奇数,那么存在第二个设计规则的违规。
在一些实施例中,设计规则的第三实例是多行循环群中的切割图案的总数必须是偶数。确定与第三设计规则的符合性包含:识别给定切割图案和循环群中的一或多个其它切割图案分散在行上,使得循环群是多行循环群;并且识别循环群中的切割图案的计数是偶数。但如果计数是奇数,那么存在第三设计规则的违规。
图1是根据本揭露的至少一个实施例的半导体装置100的框图。
在图1中,半导体装置100尤其包含电路宏(以下称为宏)102。在一些实施例中,宏102是SRAM宏。在一些实施例中,宏102是除SRAM宏之外的宏。宏102尤其包含布线配置104。导致布线配置104的布局图的实例包含图2A、2B、3A、4A、5、6和7中的每一个中的布局图。
图2A是根据一些实施例的布线配置的布局图200A。
其中,图2A示出了切割图案和对应的导电图案,所有这些都包含在布局图200A中,如下所述。
已经基于包含图2A的布局图200A的较大布局图制造的半导体装置的实例是图1的半导体装置100,在图1中,一个布设配置104对应于布局图200A。
在图2A中,布局图200A被组织成行,每行在第一方向上延伸。在一些实施例中,第一方向是水平方向。在一些实施例中,第一方向是除水平之外的方向。为了简化说明,布局图200A包含三行202(1)、202(2)和202(3)。在一些实施例中,布局图200A包含除三之外的数目或行。行202(1)、202(2)和202(3)中的每一个以网格状方式配置,其包含预定数量的轨道,每个轨道在水平方向上延伸。对于基于布局图的半导体装置,轨道之间的间距反映了对应导体之间的最小分隔,并且取决于对应的工艺/技术节点。为了简化讨论,布局图200A假设行202(1)、202(2)和202(3)中的每一行包含十二个轨道。为了简化说明,布局图200A示出了十二个轨道中的六个,即T(0)、T(2)、T(4)、T(6)、T(8)、T(10)和T(12)。在一些实施例中,每行被组织有除十二之外的数目的轨道。在图2A中,为了简化说明,轨道间距(紧邻的轨道之间的间距)的实例被示为距离209。
相对于基本垂直于第一方向的第二方向,每行具有第一和第二边界。为进一步说明图2A的实例,第二方向是垂直方向。在一些实施例中,第二方向是除垂直之外的方向。在一些实施例中,每行的第一和第二边界对应于行的顶部和底部边界。在行202(2)中,顶部边界基本上与轨道T(0)共线,并且底部边界基本上与轨道T(12)共线。
图2A的布局图200A包含导电图案204(1)-204(6)和234(1)-234(3),每个导电图案代表给定金属化层中的对应导体。导电图案204(1)-204(6)和234(1)-234(3)的长轴基本平行于第一方向。
在一些实施例中,给定层表示半导体装置中的第一金属化层M_1st,其基于较大的布局图制造,所述较大的布局图包含较小的布局图,例如图2A的布局图200A。在一些实施例中,取决于制造这种半导体装置的对应工艺/技术节点的编号惯例,第一(第一)金属化层M_1st是金属化层零M0或金属化层一M1。在一些实施例中,给定的金属化层是M_1st以上的层。
图2A假设使用多图案化光刻的使用情境。特别地,图2A假设使用双图案化光刻(DPL)。在一些实施例中,使用除DPL之外的多图案化光刻。DPL是一种布局分割方法,类似于图论中的布局分割的两个着色问题。在一些实施例中,布局图中的多边形(例如,导电图案)以及它们彼此的空间关系用图中的对应顶点和边来建模。通常,与边连接的两个相邻顶点被分配不同的颜色。在DPL使用情境中,分配了两种颜色类型。例如,关于布局图中的给定金属化层,金属化层中的每个导电图案被分配第一颜色或第二颜色。在基于布局图的制造期间,第一颜色的导电图案由第一掩模形成,且第二颜色的导电图案由第二掩模形成。
在一些实施例中,在制造期间,使用‘缩减’技术,其中:沿着基本上整个轨道形成导电结构;且然后,去除导电结构的部分,得到一或多个与给定轨道基本共线的导体。在一些实施例中,通过在导电图案的对应末端上安置切割图案,在布局图中指示缩减技术。在一些实施例中,类似于使用不同颜色来表示多图案化光刻的不同掩模,切割掩模被示出为具有与导电图案的不同颜色对应的不同颜色。
在布局图200A中,为了简化说明,导电图案204(1)、204(2)、204(3)、204(4)、204(5)和204(6)与第一颜色相关联,例如橙色,并且导电图案234(1)、234(2)和234(3)与第二颜色相关联,例如棕色。在一些实施例中,预期其它数量的导电图案。在一些实施例中,考虑了关于第一和第二颜色的其它导电图案分组。
布局图200A还包含切割图案206(1)-206(12)和236(1)-236(6)。切割图案206(1)-206(12)和236(1)-236(6)的短轴基本上平行于垂直方向,而其长轴基本上平行于水平方向。与对应的导电图案204(1)、204(2)、204(3)、204(2)、204(5)和204(6)相关联的切割图案206(1)-206(12)被分配第三颜色,例如绿色。切割图案206(1)-206(12)指示将切割对应位于其下的导电图案204(1)-204(6)的任何部分。与导电图案234(1)、234(2)和234(3)相关联的切割图案236(1)-236(6)被分配第四颜色,例如粉红色。切割图案236(1)-236(6)指示将切割对应位于其下的导电图案234(1)-234(3)的任何部分。切割图案236(1)-236(6)指示将切割对应位于其下的导电图案234(1)-234(3)的任何部分。切割图案206(1)-206(12)相对于导电图案234(1)-234(3)没有切割影响。切割图案236(1)-236(6)相对于导电图案204(1)-204(6)没有切割影响。
更具体地,切割图案206(1)和206()安置在导电图案204(1)的对应末端上方。切割图案206(3)和206(4)安置在导电图案204(2)的对应末端上方。切割图案206(5)和206(6)安置在导电图案204(3)的对应末端上方。切割图案206(7)和206(8)安置在导电图案204(4)的对应末端上方。切割图案206(9)和206(3)安置在导电图案204(5)的对应末端上方。切割图案206(11)和206(12)安置在导电图案204(6)的对应末端上方。切割图案236(1)和236(2)安置在导电图案234(1)的对应末端上方。切割图案236(3)和236(4)安置在导电图案234(2)的对应末端上方。切割图案236(5)和236(6)安置在导电图案234(3)的对应末端上方。
在设计规则的使用情境中产生布局图,所述设计规则包含与非圆形群和/或循环群相关的一些规则。在一些实施方案中,非圆形群被称为G0群。在一些实施例中,循环群被称为G0循环。设计规则的第四实例是导电图案之间的最小间距。设计规则的第五实例是切割图案之间的最小间距。在图2A中,为了简化说明,切割图案之间的最小间距的实例被示出为距离208。为简单起见,在图2A中,距离208示出为平行于水平方向。然而,距离208不限于具有水平定向。而是,距离208可以具有任何定向,例如平行于垂直方向,或者其它方式。这种最小间距取决于将基于布局图制造半导体装置的工艺/技术节点。考虑一个有问题情况的实例,其中第一图案和第二图案(例如,第一切割图案和第二切割图案)如此紧密地定位在一起以致它们违反第五设计规则(切割图案之间的最小间距),因此第一和第二切割图案不应由相同的掩模实施,且因此不应分配相同的颜色。就图论而言,这种第一和第二切割图案包括非圆形群的对应的第一和第二成员。非圆形群的第一切割图案(成员/节点)在图中‘连接’到第二切割图案(成员/模式)。每个非圆形群包含两个或更多个成员/节点。非圆形群的每个成员具有至少一个边缘‘连接’(就图形而言)到非圆形群的另一个成员。非圆形群的每个内部成员具有至少两个边缘,将其连接到非圆形群的至少两个其它成员。非圆形群的终止成员具有将终止成员连接到非圆形群的另一个成员的一个边缘,所述另一个成员通常是内部成员。
在某些情况下,非圆形群是循环的,因为非圆形群的每个成员具有至少两个边缘,将其连接到所述群的另外两个成员。这里,圆形的非圆形群被称为循环群。多行循环群包含两个或更多个非圆形群。下面在图5-6的使用情境中更详细地讨论循环群。就图论而言,并且在DPL的使用情境中,当循环群包含奇数个成员时,违反了设计规则,例如第三设计规则。因此,对布局图进行一次或多次校正,且更具体地,对循环群中的一或多个空间关系进行一次或多次校正,以便不违反设计规则。
布局图200A还包含导电图案240(1)和240(2)。在一些实施例中,导电图案240(1)和240(2)表示基于布局图200A制造半导体装置的半导体装置的电网(PG导体)中的对应导体。在一些实施例中,导电图案240(1)表示具有第一参考电压的PG导体,且导电图案240(2)表示具有第二参考电压的PG导体。在一些实施例中,第一和第二参考电压对应地为VDD和VSS。
图2B是根据一些实施例的布线配置的布局图200B。
其中,图2B示出了对应地包含在其中的非圆形群和切割图案,所有这些都包含在布局图200B中,如下所述。
在图2B中,为了简化讨论(和说明),布局图200A的导电图案234(1)-234(3)、切割图案236(1)-236(6)和导电图案240(1)-240(2)已从布局图200B移除。作为相对于图2A的布局200A的附加,非圆形群在图2B的布局图200B中指示,即非圆形群210、216、222和228。
非圆形群210包含作为成员的切割图案206(1)、206(5)和206(9)。切割图案206(1)、206(5)和206(9)的短对称轴基本上与行202(2)的对应轨道对齐,使得非圆形群210是行内非圆形群。在非圆形群210中,切割图案206(1)和206(5)通过边缘212(1)连接,且切割图案206(5)和206(9)通过边缘212(2)连接。这样,在非圆形群210中,切割图案206(5)也被称为内部图案,并且切割图案206(1)和206(9)也被称为终止图案。
非圆形群216包含作为成员的切割图案206()、206(3)和206(7)。切割图案206()、206(3)和206(7)的短对称轴基本上与行202(2)的对应轨道对齐,使得非圆形群210是行内非圆形群。在非圆形群216中,切割图案206()和206(7)通过边缘212(3)连接,且切割图案206(7)和206(3)通过边缘212(4)连接。这样,在非圆形群216中,切割图案206(7)也被称为内部图案,并且切割图案206(2)和206(3)也被称为终止图案。
非圆形群222包含作为成员的切割图案206(8)、206(11)和206(12)。切割图案206(8)、206(11)和206(12)的短对称轴基本上与行202(2)的对应轨道对齐,使得非圆形群210是行内非圆形群。在非圆形群222中,切割图案206(11)和206(8)通过边缘212(5)连接,且切割图案206(8)和206(12)通过边缘212(6)连接。这样,在非圆形群222中,切割图案206(8)也被称为内部图案,并且切割图案206(11)和206(12)也被称为终止图案。
非圆形群228包含作为成员的切割图案206(6)和206(11)。切割图案206(6)和206(11)的短对称轴基本上与行202(2)的对应轨道对齐,使得非圆形群210是行内非圆形群。在非圆形群228中,切割图案206(6)和206(11)通过边缘212(7)连接。这样,切割图案206(1)和206(9)也被称为终止图案。由于非圆形群228不包含具有将其连接到非圆形群228的至少两个其它切割图案的至少两个边缘的切割图案,因此注意到非圆形群228不包含将被称为内部图案的切割图案。
回顾循环群包含两个或更多个非循环群,为了完成前检查(针对设计规则违规),至少一些实施例考虑了某些类型的非圆形群,即包含邻接同一行的对应边界的至少两个切割图案的非圆形群。
在非圆形群的使用情境中,邻接行的边界的切割图案也被称为边界图案。包含至少两个邻接相同行的对应边界的边界图案的非圆形群的实例包含布局图200B的非圆形群210、216和222。
关于非圆形群210,切割图案206(1)和206(9)也称为边界图案。回想行202(2)的顶部边界与轨道T(0)基本上共线,非圆形群210的切割图案206(1)邻接行202(2)的顶部边界,且因此切割图案206(1)也称为边界图案206(1)。回想行202(2)的底部边界与轨道T(12)基本上共线,非圆形群210的切割图案206(9)邻接行202(2)的底部边界,且因此切割图案206(9)也称为边界图案206(9)。因此,非圆形群210更具体地是非圆形群的实例,其包含邻接相同行的对应的相对边界(这里,对应的顶部和底部边界)的两个切割/边界图案。
关于非圆形群216,切割图案206()和206(3)也被称为边界图案。回想行202(2)的顶部边界与轨道T(0)基本上共线,非圆形群216的切割图案206()和206(3)中的每一者邻接行202(2)的顶部边界,且因此切割图案206()和206(3)也对应地称为边界图案206()和206(3)。因此,非圆形群216更具体地是包含两个切割/边界图案的非圆形群的实例,每个切割/边界图案邻接相同行的相同边界(这里,顶部边界)。
关于非圆形群222,切割图案206(11)和206(12)也称为边界图案。回想行202(2)的底部边界与轨道T(12)基本上共线,非圆形群222的切割图案206(11)和206(12)中的每一者邻接行202(2)的底部边界,且因此切割图案206(11)和206(12)也对应地称为边界图案206(11)和206(12)。因此,非圆形群222更具体地是包含两个切割/边界图案的非圆形群的实例,每个切割/边界图案邻接相同行的相同边界(这里,底部边界)。
应注意,并非所有非圆形群都必须包含至少两个切割图案,这些切割图案邻接同一行的对应边界。这种非圆形群的一个实例是非圆形群228。非圆形群228中的两个切割图案中只有一个邻接行202(2)的边界。回想行202(2)的底部边界与轨道T(12)基本上共线,切割图案206(11)邻接行202(2)的底部边界,且因此切割图案206(11)也称为边界图案206(11)。非圆形群228中的另一个切割图案,即切割图案206(6)不与行202(2)的顶部或底部边界邻接。
在一些实施例中,一或多个非圆形群不包含邻接非圆形群所在的行的边界的任何两个切割图案。为了简化说明,图2B中未示出这样的群(即,不包含邻接非圆形群所在的行的边界的任何两个切割图案的非圆形群)。
图3A是根据一些实施例的布线配置的布局图300A。
其中,图3A提供了第一设计规则的使用情境,例如,通过在布局图300A的候选位置中示出给定切割图案的放置,其不仅将导致非圆形群的形成,而且还导致形成违反第一设计规则的非圆形群,如下所述。
图3A的布局图300A类似于对应的图2A和2B的布局图200A和200B。
为简洁起见,布局图300A的讨论将集中于布局图300A相对于布局图200A和200B的差异。图3A中的类似于图2A和/或2B中的元件的元件具有图3A中的3序列编号,而图2A和/或2B中的对应元件具有2序列编号。其它类似元件之间的差异由不同的括号表示。例如,图2A的布局200A中的元件204(1)和元件304(41)的相似之处在于两者都是与橙色相关联的导电图案。在一些实施例中,导电图案304(1)以及导电图案304(11)-304(12)和334(10)-334(11)位于与导电图案204(1)-204(6)和234(1)-234(3)相同的金属化层中。但是布局200A中的元件204(1)在水平方向上具有与布局300A中的元件304(41)不同的长度,而布局200A中的元件204(1)沿着轨道T(2)具有与布局图300A中的元件304(41)不同的位置。因此,布局200A中的元件204(1)具有与布局图300A中的元件304(41)的括号数字(即41)不同的括号数字(即1)。
在图3A中,为了简化讨论(和说明),没有示出导电图案,其将类似于布局图200A的导电图案234(1)-234(3),也没有示出将与布局图200A的切割图案236(1)-236(6)类似的切割图案,也没有示出将与布局图200A的导电图案240(1)-240(2)类似的导电图案,也没有示出将类似于布局图200A和200B中的每一个的行202(1)和202(3)的行。作为相对于对应图2A-2B的布局图200A和200B的附加,栅极图案330(1)、330(2)、330(3)、330(4)、330(5)、330(6)、330(7)和330(8)已被添加到图3A的布局图300A。
图3的布局图300A包含切割图案306(41)、306(42)、306(43)和306(44)。切割图案306(41)-306(44)例如就已被分配相同颜色而言类似于对应图2A-2B的布局图200A-200B的切割图案206(1)-206(12),例如使得前者与对应的导电图案导电图案304(10)-304(12)相关联,并且后者与对应的导电图案切割图案204(1)-204(6)相关联。与切割图案204(1)-204(6)相反,切割图案306(41)-306(44)沿着对应的轨道T(0)-T(12)具有不同的放置,如在切割图案306(41)-306(44)中所反映,其具有与其它类似的切割图案204(1)-204(6)不同的括号值。
切割图案306(41)位于导电图案304(10)上方和(相对于水平方向)栅极图案330(1)与330(2)之间。切割图案306(42)位于导电图案304(11)上方和(相对于水平方向)栅极图案330(2)与330(3)之间。切割图案306(43)位于导电图案304(11)上方和(相对于水平方向)栅极图案330(4)与330(5)之间。切割图案306(45)位于导电图案304(10)上方和(相对于水平方向)栅极图案330(6)上方。
在布局图300A中,指示了非圆形群315A。非圆形群315A包含作为成员的切割图案306(41)-306(45)。切割图案306(41)-306(44)的短对称轴基本上与行302的对应轨道T(2)和T(6)对齐,使得非圆形群315A是行内非圆形群。在非圆形群315A中,切割图案306(41)和306(42)通过边缘312(11)连接,切割图案306(42)和306(43)通过边缘312(13)连接,并且切割图案306(43)和306(44)通过边缘312(14)连接。这样,在非圆形群315A中,切割图案306(42)和306(43)也被称为内部图案,且切割图案306(41)和306(44)也被称为终止图案。
关于非圆形群315A,切割图案306(41)和306(44)也称为边界图案。行302的顶部边界与轨道T(0)基本共线,使得非圆形群315A的切割图案306(41)和306(44)中的每一者邻接行302的顶部边界,且因此切割图案306(41)和306(44)也对应地称为边界图案306(41)和306(44)。因此,非圆形群315A是非圆形群的实例,其包含邻接同一行的相同边界的两个切割图案。更具体地,非圆形群315A是非圆形群的实例,其包含两个切割/边界图案(即,切割图案306(41)和306(44)),每个切割/边界图案邻接相同行(即,行302)的顶部边界。
出于多图案化使用情境中的完成前检查(针对设计规则违规)的目的,至少一些实施例将多行循环群视为包括非圆形群,并且将完成前检查应用于非循环群。至少一些实施例在设计规则的使用情境中考虑诸如非圆形群315A的非圆形群,例如第一设计规则。同样,第一设计规则针对行内非圆形群,其中非圆形群中的切割图案中的第一和第二切割图案中的每一个是对应的第一和第二边界图案,其邻接行的第一和第二边界中的相同一个,并且要求非圆形群中的切割图案的总数必须为奇数。在一些实施例中,预期一或多个其它设计规则。关于非圆形群和/或循环群空间和/或相关联设计规则的附加信息可在2012年8月7日授权的美国专利号8,239,806和2013年1月29日授权的美国专利号8,365,102中找到,其中每个专利的全部内容均为在此引入作为参考。
出于讨论的目的,将假设放置顺序,其中在放置切割图案306(44)之前将切割图案306(41)-306(43)放置在布局图300A中。在一些实施方案中,放置顺序是不同的。在一些实施例中,在试图将切割图案306(44)放置在候选位置中时,即在导电图案304(1)上方和(相对于水平方向)栅极图案330(6)上方时,确定候选位置是否将不仅导致非圆形群或循环群中的至少一个而且导致非圆形群或循环群中的至少一个违反第一设计规则。如果是这样的话,那么将暂时阻止切割图案306(44)在候选位置中的放置直到进行校正为止,以避免违反第一设计规则。
在图3A的实例中,确定切割图案306(44)在候选位置中的放置不仅导致形成非圆形群(即非圆形群315A),而且还导致形成违反第一设计规则的非圆形群。违反第一设计规则,如圆形反斜杠符号311指示,因为非圆形群315A中的切割图案的总数是偶数(这里是4)。因此,暂时防止切割图案306(44)在候选位置中的放置直到进行校正为止,以避免违反第一设计规则。相反,图3B提供了不违反第一设计规则的非圆形群的实例,下面讨论。
在图3A中,栅极图案330(1)、330(2)、330(3)、330(4)、330(5)、330(6)、330(7)和330(8)表示半导体装置中的对应栅极电极基于较大布局图制造,所述较大布局图包含较小的布局图,例如图3A的布局图300A。栅极图案330(1)、330(2)、330(3)、330(4)、330(5)、330(6)、330(7)和330(8)204(1)-204(6)和234(1)-234(3)的长轴基本上垂直于导电图案304(10)-304(12)和334(10)-334(11)的长轴。在一些实施例中,栅极图案330(1)、330(2)、330(3)、330(4)、330(5)、330(6)、330(7)和330(8)位于导电图案304(10)-304(12)和334(10)-334(11)下方。
图3B是根据一些实施例的布线配置的布局图300B。
其中,图3B提供了第一设计规则的使用情境,例如,通过在布局图300B中示出给定切割图案在候选位置中的放置,这将导致形成非圆形群,但不违反第一设计规则,如下所述。
图3B的布局图300B类似于图3A的布局图300A。基于包含图3的布局图300A的更大布局图制造的半导体装置的实例是图1的半导体装置100,其中一个布设配置104对应于布局图300A。
为简洁起见,布局图300B的论述将集中于布局图300B相对于布局图300A的差异。
图3B的布局图300B相对于图3A的布局图300A省略了切割图案306(44)并且添加了切割图案306(45)和306(46)。切割图案306(45)位于导电图案304(11)上方和(相对于水平方向)栅极图案330(6)上方。切割图案306(46)位于导电图案304(10)上方和(相对于水平方向)栅极图案330(7)和330(8)之间。切割图案306(43)和306(45)通过边缘312(15)连接。切割图案306(45)和306(46)通过边缘312(16)连接。
在布局图300B中,指示了非圆形群315B。非圆形群315B包含切割图案306(41)-306(43)和306(44)-306(45)作为构件。切割图案306(41)-306(43)和306(45)-306(46)的短对称轴基本上与行302的对应轨道T(2)和T(6)对齐,使得非圆形群315B是行内非圆形群。在非圆形群315A中,切割图案306(42)、306(43)和306(45)也称为内部图案,切割图案306(41)和306(46)也称为终止图案。切割图案306(41)和306(46)也称为边界图案。行302的顶部边界与轨道T(0)基本共线,使得非圆形群315B的每个切割图案306(41)和306(46)邻接行302的顶部边界,因此切割图案306(41)和306(46)也相应地称为边界图案306(41)和306(46)。因此,非圆形群315B是非圆形群的实例,其包含邻接同一行的相同边界的两个切割图案。更具体地,非圆形群315B是非圆形群的实例,其包含两个切割/边界图案(即,切割图案306(41)和306(46)),每个切割/边界图案邻接同一行(即,行302)的顶部边界。
为了在多图案化使用情境中进行完成前检查(针对设计规则违规),至少一些实施例将多行循环群视为由非圆形群组成,并且将完成前检查应用于非循环群。至少一些实施例在设计规则的使用情境中考虑诸如非圆形群315A的非圆形群,例如,(再次)要求行内非圆形群中的切割图案的总数必须是奇数的第一设计规则。在一些实施例中,预期一或多个其它设计规则。
出于论述的目的,将假设布局图300B中在放置切割图案306(46)之前放置切割图案306(41)-306(43)和306(45)的放置顺序。在一些实施方案中,放置顺序是不同的。在一些实施例中,在试图将切割图案306(46)放置在候选位置中,即在导电图案304(1)上方和(相对于水平方向)栅极图案330(7)和330(8)之间时,确定候选位置是否不仅会导致非圆形群或循环群中的至少一个,而且会导致违反第一设计规则的非圆形群或循环群中的至少一个。如果是这样,那么暂时阻止将切割图案306(46)放置在候选位置中直到进行校正为止,以避免违反第一设计规则。
在图3B的实例中,确定切割图案306(46)在候选位置中的放置导致非圆形群(即非圆形群315B),但也确定不会导致形成违反第一设计规则的非圆形群。尽管非圆形群315B是包含至少两个切割图案(再次,切割图案306(41)和306(46))的非圆形群的实例,所述至少两个切割图案邻接同一行的对应边界,但是第一设计规则未被违反,因为非圆形群315B中的切割图案的总数是奇数(这里是5)。
图4A是根据一些实施例的布线配置的布局图400A。
其中,图4A提供了第二设计规则的使用情境,例如,通过在布局图400A中示出给定切割图案在候选位置中的放置,这不仅会导致形成非圆形群,而且还导致形成违反第二设计规则的非圆形群,如下所述。
图4A的布局图400A类似于图3A的布局图300A。为简洁起见,布局图300B的论述将集中于布局图400A相对于布局图300A的差异。
在图4A中,布局图400A包含切割图案406(51)、406(42)、406(43)和406(44)。切割图案406(51)位于导电图案404(20)上方和(相对于水平方向)栅极图案430(2)和430(3)之间。切割图案406(52)位于导电图案404(21)上方和(相对于水平方向)栅极图案430(4)上方。切割图案406(53)位于导电图案404(22)上方和(相对于水平方向)栅极图案430(2)和430(3)之间。
在布局图300A中,指示了非圆形群417A。非圆形群417A包含切割图案406(51)-406(53)作为构件。切割图案406(51)-406(53)的短对称轴与行402的对应轨道T(2)、T(6)和T(10)基本对齐,使得非圆形群417A是行内非圆形群。在非圆形群417A中,切割图案406(51)和406(52)通过边缘412(21)连接,切割图案406(52)和406(53)通过边缘412(22)连接。这样,在非圆形群417A中,切割图案406(53)被称为内部图案,并且切割图案406(51)和406(53)也被称为终止图案。
关于非圆形群417A,切割图案406(51)和406(53)也被称为边界图案。行402的顶部边界与轨道T(0)基本共线,使得切割图案406(51)邻接行402的顶部边界。行402的底部边界基本上与轨道T(12)共线,使得切割图案406(53)邻接行402的底部边界。这样,切割图案406(51)和406(53)也相应地称为边界图案406(51)和406(53)。因此,非圆形群417A是非圆形群的一个实例,其包含两个切割图案,这两个切割图案邻接同一行的相对边界。更具体地,非圆形群417A是包含两个切割/边界图案(即,切割图案406(51)和406(53))的非圆形群的实例,所述两个切割/边界图案相应地邻接同一行的顶部和底部边界(即,行402)。
出于多图案化使用情境中的完成前检查(针对设计规则违规)的目的,至少一些实施例将多行循环群视为由非圆形群组成,并且将完成前检查应用于非循环群。至少一些实施例在设计规则的使用情境中考虑诸如非圆形群417A的非圆形群,例如第二设计规则。同样,第二设计规则针对行内非圆形群,其中非圆形群中的第一和第二切割图案中的每一个是对应的第一和第二边界图案,并且第一和第二边界图案邻接所述行的对应第一和第二边界(不同边界),并且要求行内非圆形群中的切割图案的总数必须是偶数。在一些实施例中,预期一或多个其它设计规则。
出于论述的目的,将假设布局图400A中在放置切割图案406(53)之前放置切割图案406(51)-406(52)的放置顺序。在一些实施方案中,放置顺序是不同的。在一些实施例中,在试图将切割图案406(53)放置在候选位置中时,即在导电图案404(22)上以及在(相对于水平方向)栅极图案430(2)和430(3)之间,确定候选位置是否不仅会导致非圆形群或循环群中的至少一个,而且会导致违反第二设计规则的非圆形群或循环群中的至少一个。如果是这样的话,则暂时阻止将切割图案406(53)放置在候选位置中直到进行校正为止,以避免违反第二设计规则。
在图4A的实例中,切割图案406(53)在候选位置中的放置不仅导致非圆形群(即非圆形群417A),而且导致违反第二设计规则的非圆形群。违反第二设计规则,如圆形反斜杠符号411所示,因为非圆形群417A中的切割图案的总数是奇数(这里是3)。因此,暂时阻止将切割图案406(53)放置在候选位置中直到进行校正为止,以避免违反第二设计规则。相反,图4B提供了不违反第二设计规则的非圆形群的实例,如下所述。
图4B是根据一些实施例的布线配置的布局图400B。
其中,图4B提供了第二设计规则的使用情境,例如,通过在布局图400B中示出给定切割图案在候选位置中的放置,这将导致形成非圆形群,但不违反第二设计规则,如下所述。
图4B的布局图400B类似于图4A的布局图400A。基于包含图4A的布局图400A的较大布局图制造的半导体装置的实例是图1的半导体装置100,其中一个布设配置104对应于布局图400A。
为简洁起见,布局图400B的论述将集中于布局图400B相对于布局图400A的差异。
图4B的布局图400B相对于图4A的布局图400A省略了切割图案406(52)。为简单起见,在布局图400B中,假设切割图案406(51)和406(53)之间的距离小于切割图案之间所需的最小间隔,使得切割图案406(51)和406(53)通过边缘412(23)连接,因此代表非圆形群417B。
非圆形群417B包含切割图案406(51)和406(53)作为构件。切割图案406(51)和406(53)的短对称轴基本上与行402的对应轨道T(2)和T(10)对齐,使得非圆形群417B是行内非圆形群。在非圆形群417B中,切割图案406(51)和406(53)也被称为边界图案。由于非圆形群417B不包含具有将其连接到非圆形群417B的至少两个其它切割图案的至少两个边缘的切割图案,因此注意到非圆形群417B不包含将被称为内部图案的切割图案。
在非圆形群417B中,切割图案406(51)和406(53)也被称为边界图案。行402的顶部边界与轨道T(0)基本共线,使得切割图案406(51)邻接行402的顶部边界。行402的底部边界基本上与轨道T(12)共线,使得切割图案406(53)邻接行402的底部边界。这样,切割图案406(51)和406(53)也相应地称为边界图案406(51)和406(53)。因此,非圆形群417B是非圆形群的一个实例,其包含两个切割图案,这两个切割图案邻接同一行的相对边界。更具体地,非圆形群417B是非圆形群的实例,其包含两个切割/边界图案(即,切割图案406(51)和406(53)),其相应地邻接同一行的顶部和底部边界(即,行402)。
为了在多图案化使用情境中进行完成前检查(针对设计规则违规),至少一些实施例将多行循环群视为由非圆形群组成,并且将完成前检查应用于非循环群。至少一些实施例在设计规则的使用情境中考虑诸如非圆形群417A的非圆形群,例如,(再次)要求行内非圆形群中的切割图案的总数必须是偶数的第二设计规则。在一些实施例中,预期一或多个其它设计规则。
出于论述的目的,将假设布局图400B中在放置切割图案406(53)之前放置切割图案406(51)的放置顺序。在一些实施方案中,放置顺序是不同的。在一些实施例中,在试图将切割图案406(53)放置在候选位置中,即在导电图案404(22)上以及在(相对于水平方向)栅极图案430(2)和430(3)之间时,确定候选位置是否不仅会导致非圆形群或循环群中的至少一个,而且导致违反第二设计规则的非圆形群或循环群中的至少一个。如果是这样的话,则暂时阻止将切割图案406(53)放置在候选位置中直到进行校正为止,以避免违反第二设计规则。
在图4B的实例中,确定切割图案406(53)在候选位置中的放置导致非圆形群(即非圆形群417B),但也确定不会导致形成违反第二设计规则的非圆形群。尽管非圆形群417B是包含至少两个切割图案(再次,切割图案406(51)和406(53))的非圆形群的实例,所述至少两个切割图案邻接同一行的相对边界,但是第二设计规则未被违反,因为非圆形群417B中的切割图案的总数是偶数(这里是2)。
图5是根据一些实施例的布线配置的布局图500。
其中,布局图500示出了由非圆形群构成的多行循环群550,如下所述。
图5的布局图500类似于对应的图2A到2B的布局图200A-200B。基于包含图5的布局图500的较大布局图制造的半导体装置的实例是图1的半导体装置100,其中一个布设配置104对应于布局图500。为简洁起见,布局图500的论述将集中于布局图500相对于布局图200B的差异。
在图5中,为了简化论述(和图示),没有示出切割图案,否则切割图案将类似于图2B的布局图200B的切割图案206(1)-206(12),也没有示出导电图案,否则导电图案将与图2A的布局图200A的导电图案240(1)-240(6)类似。此外,布局图500中省略了布局图200B的非圆形群210、216、222和228。相对于图2B的布局图200B:布局图500包含行502(1)和502(3),其相应地配置在行502(2)上方;布局图500示出了包含非圆形群552(1)、552(2)、552(3)和552(4)的非圆形群。
非圆形群552(1)、552(2)、552(3)和552(4)中的每一个是行内群。非圆形群552(1)相对于行502(1)在行内。非圆形群552(2)和552(4)中的每一个相对于行502(2)在行内。非圆形群552(3)相对于行502(1)在行内。
非圆形群522(1)类似于非圆形群222,因为非圆形群552(1)包含两个切割/边界图案(未示出),每个图案邻接同一行的底部边界(即行502(1))。非圆形群522(2)和522(4)中的每一个类似于非圆形群210和非圆形群415B,其中非圆形群522(2)和522(4)中的每一个包含两个切割/边界图案(未示出),所述两个切割/边界图案相应地邻接同一行的顶部和底部边界(即行502(2))。非圆形群522(3)类似于非圆形群216和群315B,其中非圆形群552(3)包含两个切割/边界图案(未示出),每个图案邻接同一行的顶部边界(即行502(3))。
非圆形群552(1)中的第一切割图案(未示出)通过边缘514(2)连接到群552(2)中的第一切割图案(未示出)。非圆形群552(2)中的第二切割图案(未示出)通过边缘514(4)连接到群552(3)中的第一切割图案(未示出)。非圆形群552(3)中的第二切割图案(未示出)通过边缘514(3)连接到群552(4)中的第一切割图案(未示出)。非圆形群552(4)中的第二切割图案(未示出)通过边缘514(1)连接到群552(1)中的第二切割图案(未示出)。
作为连接对应的非圆形群552(1)-552(4)的边缘514(1)-514(4)的结果,形成循环群550。此外,因为循环群550中的一或多个切割图案分散在至少两行上(这里,在行502(1)-502(3)上),所以循环群550是多行循环群。
出于完成前检查(针对设计规则违规)的目的,至少一些实施例考虑了某些类型的循环群,即多行循环群(参见下文关于图6的论述)。
图6是根据一些实施例的布线配置的布局图600。
其中,布局图600提供第三设计规则的使用情境,例如,通过示出不违反第三设计规则的多行循环群650(以及其中包含的切割图案)。
图6的布局图600类似于图2B的布局图500。基于包含图6的布局图600的较大布局图制造的半导体装置的实例是图1的半导体装置100,其中一个布设配置104对应于布局图600。为简洁起见,布局图600的论述将集中于布局图600相对于布局图500A的差异。
循环群650包含非圆形群652(1)、652(2)、653(3)和652(4)。在图6中,相对于图5的布局图500添加了切割图案606(60)-606(63)。
图6的非圆形群652(1)包含切割图案606(60)-606(62)。切割图案606(60)-606(62)的短对称轴与对应的轨道T(10)、T(6)和T(10)基本对齐,使得非圆形群652(1)是行内非圆形群。在非圆形群652(1)中,切割图案606(60)和606(61)通过边缘612(31)连接,切割图案606(61)和606(62)通过边缘612(32)连接。这样,在非圆形群652(1)中,切割图案606(61)也被称为内部图案,并且切割图案606(60)和606(62)也被称为终止图案。切割图案606(60)和606(62)也称为边界图案。行602(1)的底部边界基本上与行602(1)的轨道T(12)(未示出)共线(其也基本上与行602(2)的轨道T(0)(未示出)共线),这样,非圆形群652(1)的每个切割图案606(60)和606(62)都与行602(1)的底部边界相邻,因此切割图案606(60)和606(62)也相应地称为边界图案606(60)和606(62)。因此,非圆形群652(1)是非圆形群的实例,其包含两个切割/边界图案(即,切割图案606(60)和606(62)),每个切割/边界图案邻接相同的行(即行602(1))的相同的边界(即,底部边界)。
图6的非圆形群652(2)包含切割图案606(64)和606(66)。切割图案606(64)和606(66)的短对称轴基本上与行602(2)的对应轨道T(2)和T(10)对齐,使得非圆形群652(2)是行内非圆形群。在非圆形群652(2)中,切割图案606(64)和606(66)也被称为边界图案。由于非圆形群652(2)不包含具有将其连接到非圆形群652(2)的至少两个其它切割图案的至少两个边缘的切割图案,因此注意到非圆形群652(2)不包含将被称为内部图案的切割图案。在非圆形群652(2)中,切割图案606(64)和606(66)也被称为边界图案。行602(2)的顶部边界基本上与行602(2)的轨道T(0)(未示出)共线(其也基本上与行602(1)的轨道T12(未示出)共线),使得切割图案606(64)邻接行602(2)的顶部边界。行602(2)的底部边界基本上与行602(2)的轨道T(12)(未示出)共线(其也基本上与行602(3)的轨道T0(未示出)共线),使得切割图案606(66)邻接行602(2)的底部边界。这样,切割图案606(64)和606(66)也相应地称为边界图案606(64)和606(66)。因此,非圆形群652(2)是包含两个切割图案的非圆形群的实例,所述两个切割图案邻接同一行的相对边界。更具体地,非圆形群652(2)是包含两个切割/边界图案(即,切割图案606(64)和606(66))的非圆形群的实例,所述两个切割/边界图案相应地邻接同一行的顶部和底部边界(即,行602(2))。
图6的非圆形群652(3)包含切割图案606(67)-606(69)。切割图案606(67)-606(69)的短对称轴与对应的轨道T(2)、T(6)和T(2)基本对齐,使得非圆形群652(3)是一个行内非圆形群。在非圆形群652(3)中,切割图案606(67)和606(68)通过边缘612(37)连接,切割图案606(68)和606(69)通过边缘612(36)连接。这样,在非圆形群652(3)中,切割图案606(68)也被称为内部图案,并且切割图案606(67)和606(69)也被称为终止图案。切割图案606(67)和606(69)也称为边界图案。行602(3)的顶部边界基本上与行602(3)的轨道T(0)(未示出)共线(其也基本上与行602(2)的轨道T(12)(未示出)共线),这样,非圆形群652(3)的每个切割图案606(67)和606(69)都与行602(3)的顶部边界相邻,因此切割图案606(67)和606(69)也相应地称为边界图案606(67)和606(69)。因此,非圆形群652(3)是包含两个切割/边界图案(即,切割图案606(67)和606(69))的非圆形群的实例,每个切割/边界图案邻接同一行(即行602(3))的同一边界(即,顶部边界)。
图6的非圆形群652(4)包含切割图案606(63)和606(64)。切割图案606(63)和606(65)的短对称轴基本上与行602(2)的对应轨道T(2)和T(10)对齐,使得非圆形群652(4)是行内非圆形群。在非圆形群652(4)中,切割图案606(63)和606(65)也被称为边界图案。由于非圆形群652(4)不包含具有将其连接到非圆形群652(4)的至少两个其它切割图案的至少两个边缘的切割图案,因此注意到非圆形群652(4)不包含将被称为内部图案的切割图案。在非圆形群652(4)中,切割图案606(63)和606(65)也被称为边界图案。行602(2)的顶部边界基本上与行602(2)的轨道T(0)(未示出)共线(其也基本上与行602(1)的轨道T12(未示出)共线),使得切割图案606(63)邻接行602(2)的顶部边界。行602(2)的底部边界基本上与行602(2)的轨道T(12)(未示出)共线(其也基本上与行602(3)的轨道T0(未示出)共线),使得切割图案606(65)邻接行602(2)的底部边界。这样,切割图案606(63)和606(65)也相应地称为边界图案606(63)和606(65)。因此,非圆形群652(4)是包含两个切割图案的非圆形群的实例,所述两个切割图案邻接同一行的相对边界。更具体地,非圆形群652(4)是包含两个切割/边界图案(即,切割图案606(63)和606(65))的非圆形群的实例,所述两个切割/边界图案相应地邻接同一行的顶部和底部边界(即,行602(2))。
在布局图600中,循环群650不仅包含非圆形群,即非圆形群652(1)-652(4)中包含的边缘(如上所述),还包含连接非循环群的边缘。更具体地,循环群650包含边缘612(33)、612(35)、612(38)和612(40)。
边缘612(33)连接非圆形群652(1)和非圆形群652(2)。更具体地,边缘612(33)将非圆形群652(1)的切割图案606(62)连接到非圆形群652(2)的切割图案606(64)。边缘612(35)连接非圆形群652(2)和非圆形群652(3)。更具体地,边缘612(35)将非圆形群652(2)的切割图案606(66)连接到非圆形群652(3)的切割图案606(69)。边缘612(38)连接非圆形群652(3)和非圆形群652(4)。更具体地,边缘612(38)将非圆形群652(3)的切割图案606(67)连接到非圆形群652(4)的切割图案606(65)。边缘612(40)连接非圆形群652(4)和非圆形群652(1)。更具体地,边缘612(40)将非圆形群652(4)的切割图案606(63)连接到非圆形群652(1)的切割图案606(60)。
为了在多图案化使用情境中进行完成前检查(针对设计规则违规),至少一些实施例在设计规则的使用情境中考虑诸如循环群650的循环群,例如,(再次)要求多行循环群中的切割图案的总数必须是偶数的第三设计规则。在一些实施例中,预期一或多个其它设计规则。
出于论述的目的,将假设布局图600中在放置切割图案606(69)之前放置切割图案606(60)-606(68)的放置顺序。在一些实施方案中,放置顺序是不同的。进一步假设用于放置切割图案606(69)的候选位置使得切割图案606(69)的短对称轴基本上与行602(3)的轨道T(2)共线,并且相对于水平方向,切割图案606(69)与切割图案606(66)重叠。在一些实施例中,在尝试将切割图案606(69)放置于候选位置处时,确定候选位置是否不仅将导致非圆形群或循环群中的至少一个,而且导致违反第三设计规则的非圆形群或循环群中的至少一个。如果是这样的话,那么暂时阻止将切割图案606(46)放置在候选位置中直到进行校正为止,以避免违反第三设计规则。
在图6的实例中,确定切割图案606(69)在候选位置中的放置导致循环群(即,循环群650),但是还确定不会导致形成违反第三设计规则的循环群。尽管循环群650被确定为多行群,因为其切割图案分散在多行上(这里,在行602(1)-602(3)上,如上所述),但是第三设计规则未被违反,因为非圆形群650中的切割图案的总数是偶数(这里是10)。
在一些实施例中,对于图6所假设的放置顺序中的切割图案的每个增量放置,还确定用于增量放置的候选位置是否不仅将导致非圆形群或循环群中的至少一个,而且导致将违反第一和/或第二设计规则的非圆形群或循环群中的至少一个。关于图6所假设的放置顺序,将完成前检查应用于非圆形群652(1),然后应用于652(4),然后应用于653(2),然后应用于652(3)。
在图6的实例中,非圆形群652(1)和652(3)与第一设计规则相关(例如,由其识别),但非圆形群652(1)和652(3)都不违反第一设计规则。同样在图6的实例中,非圆形群652(2)和652(4)与第二设计规则相关(例如,由其识别),但非圆形群652(2)和652(4)都不违反第二设计规则。
回顾图6的多行循环群650是图5的多行循环群550的具体实例,注意到如果第一和第二条件为真,则将满足第三设计规则(其再次要求多行循环群中的切割图案的总数必须是偶数)。第一条件是每个非圆形群552(1)和552(3)中的切割图案的计数是奇数或每个非圆形群552(1)和552(3)中的切割图案的计数是偶数。然而,第一条件不要求每个非圆形群552(1)和552(3)中的切割图案的计数相同。第二条件是每个非圆形群552(2)和552(4)中的切割图案的计数是奇数或每个非圆形群552(2)和552(4)中的切割图案的计数是偶数。然而,第二条件不要求每个非圆形群552(2)和552(4)中的切割图案的计数相同。
图7是根据一些实施例的布线配置的布局图700。
其中,布局图700示出了多行非圆形群。
基于包含图7的布局图700的较大布局图制造的半导体装置的实例是图1的半导体装置100,其中一个布设配置104对应于布局图700。
图7的布局图700类似于图6的布局图600,其中例如,布局图700包含多行702(1)和702(2),省略了导电图案,其对应于所示的切割图案,等等。
群754包含由对应边缘720、722和724连接的切割图案706(71)、706(72)、706(73)和706(74)。切割图案706(71)通过边缘720连接到切割图案706(72)。切割图案706(72)通过边缘722连接到切割图案706(73)。切割图案706(73)通过边缘724连接到切割图案706(74)。
切割图案706(71)和706(72)的短对称轴基本上与行702(1)的对应轨道对齐。切割图案706(73)和706(74)的短对称轴基本上与行702(2)的对应轨道对齐。因为循环群754中的一或多个切割图案分散在至少两行上(这里,在行702(1)和702(2)上),所以循环群754是多行非圆形群。
图8A是根据一些实施例的生成布线配置的布局图的方法800的流程图。
根据一些实施例,方法800可例如使用EDA系统900(图9,在下文论述)来实现。关于方法800,布局图的实例包含相应图2B、3B、4B、5、6和7的布局图200B、300B、400B、500、600和700。
在图8中,方法800包含框802-810。在框802处,将给定切割图案放置在金属化层中的给定导电图案的对应部分上的第一候选位置处。给定切割图案的实例包含图3A中的切割图案306(44)、图3B中的306(46)、图4A中的406(53)、图4B中的406(53)、图6中的606(69)等。导电图案的实例包含图2A的导电图案204(1)-204(6)等。流程从框802进行到框804。
在框804处,(实时)确定将给定切割图案放置在第一候选位置处是否不仅导致非圆形群或循环群中的至少一个,而且导致将违反设计规则的非圆形群或循环群中的至少一个。设计规则的实例包含第一设计规则(例如,上文在图3A-3B的使用情境中所论述)、第二设计规则(例如,上文在图4A-4B的使用情境中所论述)或第三设计规则(例如,上文在图6的使用情境中所论述)。流程从框804进行到框806。
在框806,暂时阻止将给定切割图案放置在候选位置处直到进行校正为止,以避免违反第一设计规则。流程从框806进行到框808。在框808处,对非圆形群进行校正,使得校正的非圆形群不违反设计规则。在一些实施例中,对非圆形群进行校正包含:将给定切割图案放置在金属化层中的给定导电图案上的第二候选位置处;(实时)检查第二候选位置是否不违反设计规则;以及如果违规被避免,将给定切割图案放置在金属化层中的第二候选位置处。在一些实施例中,对非圆形群进行校正包含:将非圆形群中的一或多个其它切割图案中的至少一个相应地(实时)重新定位到至少一个经修改位置以产生经修改非圆形群;(实时)检查经修改非圆形群是否避免违反设计规则;以及如果违规被避免,将一或多个其它切割图案中的至少一个放置在对应的至少一个经修改位置处。流程从框808进行到框810。
在框810处,基于布局图,制造以下中的至少一个:(A)一或多个半导体掩模,或(B)半导体装置的层中的至少一个组件。参见下面图10的讨论。在一些实施例中,制造还包含基于经修改布局图执行一或多个光刻曝光。
图8B是根据一些实施例的示出关于方法800的框804的更多细节的流程图。
在图8B中,框804(其确定设计规则违规,参见上文所论述的图8A)示出为包含框820-822。在框820处,不仅检查所述放置是否会产生非圆形群,而且还检查第一情况:非圆形群中的给定切割图案和一或多个其它切割图案(表示对应的第一和第二边界图案)中的第一者和第二者中的每一个是否邻接行的第一和第二边界中的同一者。第一情况的实例包含图3中的循环群315A中的切割图案306(41)和306(44)的位置以及图3B中的切割图案306(41)和306(46)的位置。流程从框820进行到框822。在框822处,相对于第一设计规则(如上所述),检查第二情况,其中非圆形群中的切割图案计数是偶数。第二情况的实例是图3A中的循环群315A中的切割图案计数是偶数(在此情况下,4),它违反了第一设计规则。相反,应注意,图3B中的循环群315B中的切割图案计数是奇数(在此情况下,5),它不违反第一设计规则。
图8C是根据一些实施例的示出关于方法800的框804的更多细节的流程图。
在图8C中,框804(其确定设计规则违规,参见上文论述的图8A)示出为包含框830-832。在框830处,不仅检查所述放置是否将产生非圆形群,而且还检查第三情况:非圆形群中的给定切割图案和一或多个其它切割图案(表示对应的第一和第二边界图案)中的第一者和第二者相应地邻接行的第一和第二边界。第三情况的实例包含图4A中的切割图案406(51)和406(53)的位置以及图4B中的切割图案406(51)和406(53)的位置。流程从框830进行到框832。
在框832处,相对于第二设计规则(如上所述),检查第四情况:非圆形群中的切割图案计数是否为奇数。第四情况的实例是图4A中的循环群417A中的切割图案计数是奇数(在此情况下,3),它违反了第二设计规则。相比之下,注意到图4B中的循环群417B中的切割图案计数是偶数(在此情况下,2),它不违反第二设计规则。
图8D是根据一些实施例的示出关于方法800的框804的更多细节的流程图。
在图8D中,框804(其确定设计规则违规,参见上文论述的图8A)示出为包含框840-842。在框840处,不仅检查所述放置将产生循环群,而且还识别第五情况,其中循环群中的给定切割图案和一或多个其它切割图案分散在各行上,使得循环群是多行循环群。第五情况的实例是图6中的循环群650。流程从框840进行到框842。
在框842处,相对于第三设计规则(如上所述),识别第六情况,其中循环群中的切割图案计数是奇数。第六情况的实例是(例如)如果从循环群650中移除一个切割图案以形成经修改循环群650'(未示出),使得循环群650'的计数为9,它是奇数并且将会违反第三设计规则。相比之下,注意到图6中的切割图案循环群650的计数是偶数(在此情况下,10),它不违反第三设计规则。
图9是根据一些实施例的电子设计自动化(EDA)系统900的框图。
在一些实施例中,EDA系统900包含APR系统。根据一些实施例,这里描述的根据一或多个实施例设计布线配置的布局图的方法可例如使用EDA系统900来实施。
在一些实施例中,EDA系统900是通用计算装置,其包含硬件处理器902和非暂时性计算机可读存储媒体904。其中,存储媒体904用计算机程序代码906(即一组可执行指令)编码,即存储所述计算机程序代码906。硬件处理器902执行指令906(至少部分地)表示EDA工具,所述EDA工具根据一或多个(下文中所提到的过程和/或方法)实施例如本文所述的方法的一部分或全部。
处理器902经由总线908电耦合到计算机可读存储媒体904。处理器902还通过总线908电耦合到I/O接口910。网络接口912还经由总线908电连接到处理器902。网络接口912连接到网络914,使得处理器902和计算机可读存储媒体904能够经由网络914连接到外部元件。处理器902被配置为执行在计算机可读存储媒体904中编码的计算机程序代码906,以便使系统900可用于执行所述过程和/或方法的一部分或全部。在一或多个实施例中,处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一或多个实施例中,计算机可读存储媒体904是电子、磁、光、电磁、红外和/或半导体系统(或设备或装置)。例如,计算机可读存储媒体904包含半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘,及/或光盘。在使用光盘的一或多个实施例中,计算机可读存储媒体904包含压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一或多个实施例中,存储媒体904存储计算机程序代码906,其被配置为使系统900(其中这种执行(至少部分地)表示EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一或多个实施例中,存储媒体904还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一或多个实施例中,存储媒体904存储标准单元的库907,包含如本文所公开的标准单元。
EDA系统900包含I/O接口910。I/O接口910耦合到外部电路。在一或多个实施例中,I/O接口910包含键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键,用于将信息和命令传送到处理器902。
EDA系统900还包含耦合到处理器902的网络接口912。网络接口912允许系统900与网络914通信,一或多个其它计算机系统连接到网络914。网络接口912包含无线网络接口,例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA;或有线网络接口,如ETHERNET、USB或IEEE-1464。在一或多个实施例中,所提及的过程和/或方法的一部分或全部在两个或更多个系统900中实施。
系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包含指令、数据、设计规则、标准单元库和/或其它参数中的一或多个,以供处理器902处理。所述信息通过总线908传送到处理器902。EDA系统900被配置为通过I/O接口910接收与UI有关的信息。所述信息作为用户界面(UI)942存储在计算机可读媒体904中。
在一些实施例中,所述过程和/或方法的一部分或全部被实施为独立的软件应用程序以供处理器执行。在一些实施例中,所述过程和/或方法的一部分或全部被实现为软件应用程序,其是附加软件应用程序的一部分。在一些实施例中,所述过程和/或方法的一部分或全部被实施为软件应用程序的插件。在一些实施例中,所提到的过程和/或方法中的至少一个被实施为作为EDA工具的一部分的软件应用程序。在一些实施例中,所述过程和/或方法的一部分或全部被实施为EDA系统900使用的软件应用程序。在一些实施例中,使用诸如可从CADENCE DESIGN SYSTEMS公司获得的或另一合适的布局生成工具的工具生成包含标准单元的布局图。
在一些实施例中,所述过程被实现为存储在非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包含但不限于外部/可移动和/或内部/内置存储器或存储器单元,例如例如DVD的光盘、例如硬盘的磁盘、例如ROM、RAM的半导体存储器、存储卡等中的一或多个。
图10是根据一些实施例的集成电路(IC)制造系统1000以及与其相关联的IC制造流程的框图。
在一些实施例中,基于布局图,使用制造系统1000制造以下中的至少一个:(A)一或多个半导体掩模或(B)半导体装置的层中的至少一个组件。
在图10中,IC制造系统1000包含在与制造IC装置1060有关的设计、开发和制造周期和/或服务中彼此交互的实体,例如设计室1020、掩模室1040和IC制造商/制造厂(“fab”)1050。系统1000中的实体通过通信网络连接。在一些实施例中,通信网络是单个网络。在一些实施例中,通信网络是各种不同的网络,例如内联网和因特网。通信网络包含有线和/或无线通信信道。每个实体与一或多个其它实体交互,并向一或多个其它实体提供服务和/或从一或多个其它实体接收服务。在一些实施例中,设计室1020、掩模室1040和IC制造厂1050中的两个或更多个为一个较大的公司所拥有。在一些实施例中,设计室1020、掩模室1040和IC制造厂1050中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图1022包含为IC装置1060设计的各种几何图案。几何图案对应于构成要制造的IC装置1060的各种组件的金属、氧化物或半导体层的图案。各层结合形成各种IC特征。例如,IC设计布局图1022的一部分包含各种IC特征,例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔,以及半导体衬底(例如硅晶片)中形成的焊盘的开口和设置在半导体衬底上的各种材料层。设计室1020实施适当的设计过程以形成IC设计布局图1022。设计过程包含逻辑设计、物理设计或布局和布设中的一或多个。IC设计布局图1022呈现在具有几何图案的信息的一或多个数据文件中。例如,IC设计布局图1022可以以GDSII文件格式或DFII文件格式表示。
掩模室1040包含数据准备1042和掩模制造1044。掩模室1040使用IC设计布局图1022来制造一或多个掩模1045,用于根据IC设计布局图1022制造IC装置1060的各个层。掩模室1040执行掩模数据准备1042,其中IC设计布局图1022被转换为代表性数据文件(“RDF”)。掩模数据准备1042将RDF提供给掩模制造1044。掩模制造1044包含掩模写入器。掩模写入器将RDF转换为基板上的图像,例如掩模(掩模版)1045或半导体晶片1054。设计布局图1022由掩模数据准备1042操纵,以符合掩模写入器的特定特性和/或IC制造厂1050的要求。在图10中,掩模数据准备1042和掩模制造1044被示为单独的元件。在一些实施例中,掩模数据准备1042和掩模制造1044可以统称为掩模数据准备。
在一些实施例中,掩模数据准备1042包含光学邻近校正(OPC),其使用光刻增强技术来补偿图像误差,例如可能由衍射、干涉、其它处理效应等引起的图像误差。OPC调整IC设计布局图1022。在一些实施例中,掩模数据准备1042包含其它分辨率增强技术(RET),例如轴外照射、子分辨率辅助特征、相移掩模、其它合适的技术等,或其组合。在一些实施例中,还使用逆光刻技术(ILT),其将OPC视为逆成像问题。
在一些实施例中,掩模数据准备1042包含掩模规则检查器(MRC),其检查已经在OPC中经过处理的IC设计布局图1022,其具有一组掩模创建规则,其包含某些几何和/或连接性限制,以确保足够的余量,以解决半导体制造工艺的可变性等。在一些实施例中,MRC修改IC设计布局图1022以补偿掩模制造1044期间的限制,其可以撤消由OPC执行的部分修改以便满足掩模创建规则。
在一些实施例中,掩模数据准备1042包含光刻工艺检查(LPC),其模拟将由IC制造厂1050实施以制造IC装置1060的处理。LPC基于IC设计布局图1022模拟所述处理,以创建模拟制造的设备,例如IC设备1060。LPC模拟中的处理参数可以包含与IC制造周期的各种处理相关联的参数、与用于制造IC的工具相关联的参数,和/或制造工艺的其它方面。LPC考虑各种因素,例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适的因素等等或其组合。在一些实施例中,在通过LPC创建模拟制造的装置之后,如果模拟的装置的形状不够满足设计规则,则重复OPC和/或MRC以进一步细化IC设计布局图1022。
应当理解,为了清楚起见,已经简化了掩模数据准备1042的上述描述。在一些实施例中,数据准备1042包含诸如逻辑操作(LOP)的附加特征,以根据制造规则修改IC设计布局图1022。另外,在数据准备1042期间应用于IC设计布局图1022的过程可以以各种不同的顺序执行。
在掩模数据准备1042之后并且在掩模制造1044期间,基于修改的IC设计布局图1022制造掩模1045或一组掩模1045。在一些实施例中,掩模制造1044包含基于IC设计布局图1022执行一或多个光刻曝光。在一些实施例中,基于修改的IC设计布局图1022,使用电子束(电子束)或多个电子束的机制在掩模(光掩模或掩模版)1045上形成图案。掩模1045可以以各种技术形成。在一些实施例中,使用二进制技术形成掩模1045。在一些实施例中,掩模图案包含不透明区域和透明区域。用于曝光已经涂覆在晶片上的图像敏感材料层(例如,光致抗蚀剂)的辐射束(例如紫外(UV)光束)被不透明区域阻挡并透过透明区域。在一个实例中,掩模1045的二元掩模版本包含透明衬底(例如,熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如,铬)。在另一实例中,使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本中,在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种实例中,相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1044产生的掩模用于各种工艺中。例如,这种掩模用于离子注入工艺中以在半导体晶片1054中形成各种掺杂区域,在蚀刻工艺中形成半导体晶片1054中的各种蚀刻区域,和/或用于其它合适的工艺中。
IC制造厂1050包含晶圆制造1052。IC制造厂1050是IC制造业务,其包含用于制造各种不同IC产品的一或多个制造设施。在一些实施例中,IC制造厂1050是半导体铸造厂。例如,可能存在用于多个IC产品的前端制造(前端(FEOL)制造)的制造设施,而第二制造设施可以提供用于IC产品互连和封装的后端制造(后端(BEOL)制造),并且第三制造设施可以为铸造业务提供其它服务。
IC制造厂1050使用由掩模室1040制造的掩模1045来制造IC装置1060。因此,IC制造厂1050至少间接地使用IC设计布局图1022来制造IC装置1060。在一些实施例中,半导体晶片1054由IC制造厂1050使用掩模1045制造以形成IC装置1060。在一些实施例中,IC制造包含至少间接地基于IC设计布局图1022执行一或多个光刻曝光。半导体晶片1054包含硅衬底或其它适当的衬底,其上形成有材料层。半导体晶片1054还包含各种掺杂区域、介电特征、多层互连等中的一或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如,图10的系统1000)和与其相关联的IC制造流程的细节例如参见在2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国预授权公开号20150278429、2014年2月6日公布的美国预授权公开号20140040838和2007年8月21日授权的美国专利第7,260,442号,其中每一者的全部内容通过引用结合于此。
在一个实施例中,一种方法(在具有多个掩模的多图案化使用情境中产生布线配置的布局图,所述布局图存储在非暂时性计算机可读媒体上)包含:相对于掩模中的给定的一个掩模,在金属化层中给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个;并且暂时防止在第一候选位置处将给定切割图案放置在金属化层中直到进行校正为止,以避免违反设计规则。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中,并且所述方法还包含对非圆形群进行校正,包含:在金属化层中的给定导电图案上方的第二候选位置处重新定位给定切割图案,重新定位是在实时的基础上执行的;检查第二候选位置是否避免违反设计规则,检查是在实时的基础上执行的;以及如果违规被避免,则在第二候选位置处在金属化层中放置给定切割图案。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中,非圆形群还包含一或多个其它切割图案,对应地在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个修正位置处,并且所述方法还包含对非圆形群进行校正,包含:对应于导致修正的非圆形群的至少一个修正位置在非圆形群中重新定位所述一或多个其它切割图案中的至少一个,重新定位是在实时的基础上执行的;检查修正的非圆形群是否避免违反设计规则,检查是在实时的基础上执行的;以及如果违规被避免,则在对应的至少一个修正位置处放置所述一或多个其它切割图案中的至少一个。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中;非圆形群还包含在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;布局图被组织成行,每行延伸第一方向;每行相对于第二方向具有第一和第二边界;且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含检查非圆形群中的给定切割图案以及一或多个其它切割图案中的表示对应的第一和第二边界图案的第一个和第二个中的每一个相对于第二方向是否邻接所述行的第一和第二边界中的相同一个,并检查非圆形群中的切割图案的计数是否是偶数。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中;非圆形群还在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;布局图被组织成行,每行沿第一方向延伸;每行相对于第二方向具有第一和第二边界;且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含:检查非圆形群中的给定切割图案以及一或多个其它切割图案中的表示对应第一和第二边界图案的第一个和第二个相对于第二方向是否对应地邻接行的第一和第二边界,并检查非圆形群中的切割图案的计数是否是奇数。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中;非圆形群还包含在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;布局图被组织成行,每行沿第二方向延伸;每行相对于预定数量的轨道配置,每个轨道沿第一方向延伸;且非圆形群的给定切割图案和一或多个其它切割图案的短对称轴基本上与所述行中的一行的对应轨道对齐,使得非圆形群是行内非圆形群。在一个实施例中,给定切割图案在第一候选位置中的放置将导致循环群,使得给定的切割图案包含在其中;所述循环群还包含在所述金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;布局图被组织成行,每行沿第一方向延伸;且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含:检查循环群中的给定切割图案和一或多个其它切割图案是否分散在行上,使得循环群是多行循环群;并检查循环群中的切割图案的计数是否为奇数。在一个实施例中,放置在第一候选位置中也将导致形成非圆形群,使得给定的切割图案包含在其中;循环群包含第一、第二、第三和第四非圆形群;所述一或多个其它切割图案对应地包含在第一、第二、第三和第四非圆形群中;每行相对于预定数量的轨道配置,每个轨道沿第一方向延伸;第一非圆形群中的给定切割图案和一或多个其它切割图案的短对称轴基本上与所述行中的第一行的对应轨道对齐,使得第一非圆形群是行内非圆形群;第二、第三和第四非圆形群中的每一个中的一或多个其它切割图案的短对称轴基本上与所述行中的第二行、第三行和第四行的对应轨道对齐,使得第二、第三和第四非圆形群中的每一个是行内非圆形群;第一、第二、第三和第四非圆形群位于所述行中的三行中,使得(A)第一、第二、第三和第四非圆形群中的一个位于所述行中的第一行中,(B)第一、第二、第三和第四非圆形群中的两个位于所述行中的第二行中,(C)第一、第二、第三和第四非圆形群中的一个位于所述行中的第三行中,且(D)第二行相对于第二方向位于第一行与第二行之间;并且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含检查第一行中的切割图案的第一计数是奇数还是偶数以及第三行中的切割图案的第二计数是对应的偶数或偶数,或者检查第二行中的切割图案的第三计数是否为奇数。在一个实施例中,所述方法还包含基于布局图制造以下各项中的至少一个:(A)一或多个半导体掩模或(B)半导体装置的层中的至少一个组件。
在一个实施例中,一种系统(用于在具有多个掩模的多图案化使用情境中产生布线配置的布局图,所述布局图存储在非暂时性计算机可读媒体上)包含至少一个处理器;以及至少一个存储器,包含用于一或多个程序的计算机程序代码;其中所述至少一个存储器、所述计算机程序代码和所述至少一个处理器经配置以致使所述系统执行:相对于掩模中的给定的一个掩模,在金属化的金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;确定第一候选位置是否导致其中包含给定切割图案的循环群违反设计规则;并且暂时阻止给定切割图案在第一候选位置处在金属化层中的放置直到进行校正为止,这不违反设计规则;且其中布局图被组织成行,每行沿第一方向延伸;所述循环群还包含在所述金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;并且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含检查循环群中的给定切割图案和一或多个其它切割图案是否分散在行上,使得循环群是多行循环群,并检查循环群中的切割图案的计数是否是奇数。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中;非圆形群还包含在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;每行相对于第二方向具有第一和第二边界;且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含检查非圆形群中的给定切割图案和一或多个其它切割图案中的表示对应的第一和第二边界图案的第一个和第二个中的每一个相对于第二方向是否邻接所述行的第一和第二边界中的相同一个,并检查非圆形群中的切割图案的计数是否是偶数。在一个实施例中,给定切割图案在第一候选位置中的放置将导致形成非圆形群,使得给定的切割图案包含在其中;非圆形群还在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;每行相对于第二方向具有第一和第二边界;且确定第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个包含:检查非圆形群中的给定切割图案和一或多个其它切割图案中的表示对应第一和第二边界图案的第一个和第二个相对于第二方向是否对应地邻接所述行的第一和第二边界,并检查非圆形群中的切割图案的计数是否是奇数。在一个实施例中,所述至少一个存储器、所述计算机程序代码和所述至少一个处理器还经配置以致使所述系统执行对所述循环群的校正,包含:对应地在金属化层中的给定导电图案或其它导电图案中的一或多个的一或多个对应部分上方的第二预期位置处重新定位循环群中的给定切割图案或所述一或多个其它切割图案中的一个,从而得到修正的循环群;确定第二候选位置是否避免违反设计规则,所述确定是在实时基础上执行的;且如果违规被避免,则在金属化层中的对应的至少一个修正位置处放置给定的切割图案或者一或多个其它切割图案中的至少一个。在一个实施例中,所述系统还包含:掩蔽设施,其经配置以基于布局图制造一或多个半导体掩模;或者制造设施,其经配置以基于布局图制造半导体装置的层中的至少一个组件。
在一个实施例中,一种方法(在具有掩模的多图案化使用情境中产生布线配置的布局图,所述布局图存储在非暂时性计算机可读媒体上)包含:相对于掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;并且确定第一候选位置是否将导致形成其中包含给定切割图案的非圆形群从而违反设计规则,所述确定是在实时基础上执行的;且其中非圆形群还包含在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案;布局图被组织成行,每行沿第一方向延伸;每行相对于第二方向具有第一和第二边界;并且对于非圆形群中的给定切割图案和一或多个其它切割图案中的邻接行的对应第一和第二边界且因此表示对应第一和第二边界图案的第一个和第二个,确定第一候选位置是否将违反设计规则包含检查第一情况或第二情况是否为真:第一情况是:第一和第二边界相同,并且非圆形群中的切割图案的计数是偶数;或者第二种情况是:第一和第二边界不同,并且非圆形群中的切割图案的计数是奇数。在一个实施例中,所述方法还包含:临时阻止给定切割图案在第一候选位置处在金属化层中的放置直到进行校正为止,这不违反设计规则。在一个实施例中,所述方法还包含对非圆形群进行校正,包含:对应地在金属化层中的给定导电图案或其它导电图案中的一或多个的一或多个对应部分上方的第二候选位置处重新定位非圆形群中的给定切割图案或者一或多个其它切割图案中的一个中的至少一个,从而得到修正的非圆形群;检查第二候选位置是否将避免违反设计规则,所述检查是在实时基础上执行的;且如果违规被避免,则在金属化层中的对应的至少一个修正位置处放置给定切割图案或者一或多个其它切割图案中的至少一个。在一个实施例中,给定的切割图案包含在循环群中,循环群还包含在金属化层中的一或多个其它导电图案的一或多个对应部分上方的一或多个位置处的一或多个其它切割图案,布局图被组织成行,每行沿第一方向延伸;且确定第一候选位置是否违反设计规则包含:检查循环群中的给定切割图案和一或多个其它切割图案是否分散在行上,使得循环群是多行循环群;并且检查循环群中的切割图案的计数是否为奇数。在一个实施例中,每行相对于预定数量的轨道配置,每个轨道沿第一方向延伸;且给定切割图案和一或多个其它切割图案的短对称轴基本上与所述行中的一行的对应轨道对齐,使得非圆形群是行内非圆形群。在一个实施例中,所述方法还包含:基于布局图制造以下各项中的至少一个:(A)一或多个半导体掩模,或(B)半导体装置的层中的至少一个组件。
本领域普通技术人员将容易看出,所公开的一或多个实施例实现了上述一或多个优点。在阅读了前述说明书之后,普通技术人员将能够实行本文广泛公开的各种变化、等同物的替换和各种其它实施例。因此,希望本文所授予的保护仅受所附权利要求及其等同物中包含的定义的限制。
Claims (1)
1.一种在具有多个掩模的多图案化使用情境中产生布线配置的布局图的方法,所述布局图存储在非暂时性计算机可读媒体上,所述方法包括:
相对于所述掩模中的给定的一个掩模,在金属化层中的给定导电图案的对应部分上方的第一候选位置处放置给定切割图案;
确定所述第一候选位置是否导致违反设计规则的非圆形群或循环群中的至少一个;以及
暂时阻止在所述金属化层中在所述第一候选位置处放置所述给定切割图案直到进行校正为止,以避免违反所述设计规则。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862644306P | 2018-03-16 | 2018-03-16 | |
US62/644,306 | 2018-03-16 | ||
US16/299,973 US11775727B2 (en) | 2018-03-16 | 2019-03-12 | Method for generating layout diagram including wiring arrangement |
US16/299,973 | 2019-03-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110276088A true CN110276088A (zh) | 2019-09-24 |
Family
ID=67904091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910197438.6A Pending CN110276088A (zh) | 2018-03-16 | 2019-03-15 | 用以产生包含布线配置的布局图的方法 |
Country Status (3)
Country | Link |
---|---|
US (4) | US11775727B2 (zh) |
CN (1) | CN110276088A (zh) |
TW (1) | TW201945835A (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11775727B2 (en) * | 2018-03-16 | 2023-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for generating layout diagram including wiring arrangement |
US11024580B2 (en) * | 2019-07-16 | 2021-06-01 | Taiwan Semiconductor Manufacturing Company Limited | Random cut patterning |
US11574219B2 (en) * | 2019-09-27 | 2023-02-07 | Rockwell Automation Technologies, Inc. | System and method for industrial automation rules engine |
US11681847B2 (en) * | 2020-07-07 | 2023-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor device and system for same |
US20230385505A1 (en) * | 2022-05-31 | 2023-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for chip integration |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922822B2 (en) * | 2002-07-19 | 2005-07-26 | Hewlett-Packard Development Company, L.P. | Verifying proximity of ground vias to signal vias in an integrated circuit |
US7155689B2 (en) * | 2003-10-07 | 2006-12-26 | Magma Design Automation, Inc. | Design-manufacturing interface via a unified model |
US7752578B2 (en) * | 2006-10-19 | 2010-07-06 | Apache Design Solutions, Inc. | Automatic voltage drop optimization |
US10311197B2 (en) * | 2016-02-22 | 2019-06-04 | Mentor Graphics Corporation | Preserving hierarchy and coloring uniformity in multi-patterning layout design |
US10489547B2 (en) * | 2016-09-08 | 2019-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple patterning method, system for implementing the method and layout formed |
US11775727B2 (en) * | 2018-03-16 | 2023-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for generating layout diagram including wiring arrangement |
US10860051B2 (en) * | 2018-09-10 | 2020-12-08 | Qualcomm Incorporated | Proactive clock gating system to mitigate supply voltage droops |
US11544552B1 (en) * | 2019-03-29 | 2023-01-03 | Change Healthcare Holdings, Llc | Method and apparatus for refining an automated coding model |
US10990731B1 (en) * | 2019-12-20 | 2021-04-27 | Ansys, Inc. | Dynamic voltage drop analysis with improved coverage |
-
2019
- 2019-03-12 US US16/299,973 patent/US11775727B2/en active Active
- 2019-03-14 TW TW108108707A patent/TW201945835A/zh unknown
- 2019-03-15 CN CN201910197438.6A patent/CN110276088A/zh active Pending
-
2022
- 2022-08-10 US US17/885,106 patent/US11790151B2/en active Active
-
2023
- 2023-08-10 US US18/448,143 patent/US20230385522A1/en active Pending
- 2023-08-10 US US18/448,149 patent/US20230394219A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230385522A1 (en) | 2023-11-30 |
TW201945835A (zh) | 2019-12-01 |
US20190286784A1 (en) | 2019-09-19 |
US11790151B2 (en) | 2023-10-17 |
US20220382957A1 (en) | 2022-12-01 |
US11775727B2 (en) | 2023-10-03 |
US20230394219A1 (en) | 2023-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110276088A (zh) | 用以产生包含布线配置的布局图的方法 | |
US10769342B2 (en) | Pin access hybrid cell height design | |
US7698676B1 (en) | Method and system for improving manufacturability of integrated devices | |
CN110147564A (zh) | 集成电路布局、器件、系统和其生成方法 | |
US20220359367A1 (en) | Cell having stacked pick-up region | |
CN104517005A (zh) | 产生待使用自对准双图型化程序绕线技术制造的电路布局的方法 | |
TWI672557B (zh) | 導電線結構、修改佈局圖的系統及產生修改佈局圖的方法 | |
CN109585371A (zh) | 集成电路布局方法、结构和系统 | |
CN109427741B (zh) | 包括pg对准单元的半导体器件和生成其布局的方法 | |
CN110875307A (zh) | 半导体单元结构 | |
US11727183B2 (en) | Method of fabricating semiconductor device including standard-cell-adapted power grid arrangement | |
US11855068B2 (en) | Active zones with offset in semiconductor cell | |
US20210242205A1 (en) | Semiconductor device having buried logic conductor type of complementary field effect transistor, method of generating layout diagram and system for same | |
US9875334B2 (en) | Generating manufacturable sub-resolution assist feature shapes from a usefulness map | |
KR20200094688A (ko) | 반도체 디바이스, 레이아웃 다이어그램 생성 방법 및 이를 위한 시스템 | |
US20210240900A1 (en) | Semiconductor device including combination rows and method and system for generating layout diagram of same | |
CN115114883A (zh) | 设计集成电路的方法及系统 | |
US11900041B2 (en) | Via coloring methods and systems | |
CN115117016A (zh) | 集成电路及其制造方法 | |
CN113809077A (zh) | 半导体器件及其形成方法 | |
CN108933175A (zh) | 半导体装置 | |
US11776958B2 (en) | Semiconductor device having buried logic conductor type of complementary field effect transistor, method of forming same | |
US20240234321A1 (en) | Conductive line structures and method of forming same | |
US20220328409A1 (en) | Targeted power grid structure and method | |
US20230177218A1 (en) | Enabling device security by design enumeration selective targeting |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190924 |