TW201630145A - 在電力網路中增進與相鄰導電線的間隔之魚骨結構 - Google Patents

在電力網路中增進與相鄰導電線的間隔之魚骨結構 Download PDF

Info

Publication number
TW201630145A
TW201630145A TW104138924A TW104138924A TW201630145A TW 201630145 A TW201630145 A TW 201630145A TW 104138924 A TW104138924 A TW 104138924A TW 104138924 A TW104138924 A TW 104138924A TW 201630145 A TW201630145 A TW 201630145A
Authority
TW
Taiwan
Prior art keywords
conductive
segments
layer
metal layer
line
Prior art date
Application number
TW104138924A
Other languages
English (en)
Other versions
TWI660479B (zh
Inventor
趙堅如
范芳瑜
蔡逸群
楊國男
王中興
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201630145A publication Critical patent/TW201630145A/zh
Application granted granted Critical
Publication of TWI660479B publication Critical patent/TWI660479B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

在一些實施例中，電力網路中的魚骨結構係包含第一導電區段以第一方向延伸於於第一導電層中、複數個第二導電區段以第二方向延伸於第二導電層中，以及複數個介層通路於第一導電層與第二導電層之間。第二方向係實質垂直於第一方向。複數個第二導電區段係與第一導電區段重疊。複數個介層通路係形成於複數個第二導電區段與第一導電區段重疊之處。複數個第二導電區段各自具有寬度，因而第一導電區段與第一相鄰導電線相距第一單位間隔，或是複數個第二導電區段其中之一與第二相鄰導電線相距第二單位間隔。

Description

在電力網路中增進與相鄰導電線的間隔之魚骨結構
本揭露係關於用於電力網路中增進與相鄰導電線的間隔之魚骨結構。
一般而言，積體電路(IC)晶片的電路網路係包含複數層的導電線，其配置為例如網狀網路，以及包含互連不同層導電線的複數個介層通路(interlayer vias)。在網狀網路中，上層的導電線跨越下層的導電線，該上層係例如金屬層M7以及該下層係例如金屬層M2。對應於上層的導電線與下層的導電線重疊之處，在中間金屬層中配置介層通路與導電區段。
本揭露的一些實施例係提供一種電力網狀的魚骨結構，其包括第一導電區段，其係以第一方向延伸於第一導電層中；複數個第二導電區段，其係以第二方向延伸於第二導電層中，其中該第二方向係實質垂直於該第一方向；以及該等第二導電區段係與該第一導電區段重疊；以及第一複數個介層通路，其係形成於該第一導電層與該第二導電層之間，其係位於該等第二導電區段與該第一導電區段重疊之處，其中該等第二導電區段各自具有寬度，因而該第一導電區段係與該第一導電層中的第一相鄰導電線相距第一單位間隔，或是該等第 二導電區段其中之一係與該第二導電層中的第二相鄰導電線相距第二單位間隔。
本揭露的一些實施例係提供一種電力網狀的魚骨結構，其包括第一導電線，其係以第一方向延伸於第一導電層中；複數個第二導電區段，其係以第二方向延伸於第二導電層中，其中該第二方向係實質垂直該第一方向；該等第二導電區段係與該第一導電線重疊；第一複數個介層通路，其係形成於該第一導電層與該第二導電層之間，並且位於該等第二導電區段與該第一導電線重疊之處，其中該等第二導電區段各自具有寬度，因而該第一導電線係與該第一導電層中的第一相鄰導電線相距第一單位間隔，或是該等第二導電區段其中之一係與該第二導電層中的第二相鄰導電線相距第二單位間隔。
本揭露的一些實施例係提供一種方法，其包括藉由至少一處理器，產生以第一方向延伸第一導電層中的第一導電線；藉由該至少一處理器，產生以第二方向延伸於第二導電層中的複數個第二導電線，其中該第二方向係實質垂直於該第一方向；該等第二導電線係與該第一導電線重疊；藉由該至少一處理器，產生插入於該第一導電層與該第二導電層之間的第一複數個介層通路，其係位於該等第二導電線與該第一導電線重疊之處，其中該第二導電線各自具有寬度，因而與該第一導電線相鄰的第一佈線軌道可用於佈線，或是與該等第二導電線其中之一相鄰的第二佈線軌道可用於佈線；以及對於該等第二導電線的每一個，移除部分的該第二導電線，以得到複數個第二導電區段。
100‧‧‧電路網路
200、400‧‧‧魚骨結構
M1-M7‧‧‧金屬層
122、106、102‧‧‧導電線
110、114‧‧‧導電區段
124、120、116、112、108、104‧‧‧介層通路
118A、118B、118C‧‧‧導電區段
120A、120B、120C‧‧‧介層通路
126、128‧‧‧相鄰導電線
326、322、327、318‧‧‧導電線
320A、320B‧‧‧介層通路
300‧‧‧區域
110A、110B、110C‧‧‧導電區段
112A、112B、112C‧‧‧介層通路
426、428、430、432‧‧‧導電線
510、514、526、528‧‧‧導電區段
512A、512B、512C‧‧‧介層通路
600‧‧‧交錯魚骨結構
618A、618B、618C‧‧‧導電區段
622A‧‧‧導電線
620A、620B、620C‧‧‧介層通路
700‧‧‧魚骨結構
722‧‧‧導電線
718‧‧‧導電區段
720、728‧‧‧介層通路
726‧‧‧區域
800‧‧‧魚骨結構
820‧‧‧介層通路
822‧‧‧導電線
818‧‧‧導電區段
900‧‧‧魚骨結構
922A、922B‧‧‧導電線
918A、918B、918C‧‧‧導電區段
920A、920B、920C‧‧‧介層通路
926A、926B、926C‧‧‧介層通路
1000‧‧‧魚骨結構
1022‧‧‧導電線
1018A、1018B、1018C‧‧‧導電區段
1100‧‧‧魚骨結構
1118A、1118B‧‧‧導電區段
1300、1310、...1350‧‧‧佈局
1322、1326、1324‧‧‧導電線
1332、1334‧‧‧佈線軌道
1338A、1338B、1338C‧‧‧導電線
1320A、1320B、1320C‧‧‧介層通路
1340A、1340B、1340C‧‧‧導電區段
1400‧‧‧系統
1402‧‧‧處理器
1404‧‧‧網路介面
1406‧‧‧輸入與輸出裝置
1408‧‧‧儲存器
1412‧‧‧記憶體
1410‧‧‧匯流排
1414‧‧‧核心
1416‧‧‧使用者空間
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1A係根據一些實施例說明電力網路的俯視概試圖。
圖1B係說明沿著圖1A中的線A-A’之電力網路的剖面圖式。
圖2A係根據一些實施例說明圖1B中的魚骨結構之概式圖。
圖2B係根據一些實施例說明結構的俯視圖，該結構包含圖2A的魚骨結構以及寬金屬間距規則不適用的相鄰導電線。
圖3係說明結構的俯視圖，該結構係適用寬金屬間距規則。
圖4A係根據一些實施例說明圖1B的魚骨結構之概示圖。
圖4B係根據一些實施例說明結構之俯視圖，該結構包含圖4A的魚骨結構以及相鄰的導電線，非較佳方向佈線所造成的寬金屬間距規則不適用該相鄰的導電線。
圖5係說明結構的俯視圖，在該結構中，藉由非較佳方向佈線造成寬金屬間距規則。
圖6係根據一些實施例說明交錯的魚骨結構之俯視圖。
圖7係根據一些實施例說明具有增厚脊柱的魚骨結構之俯視圖。
圖8係根據一些實施例說明具有增厚脊柱的魚骨結構之俯視圖。
圖9係根據一些實施例說明具有多列脊柱的魚骨結構之俯視圖。
圖10係根據一些實施例說明具有旋轉位向的魚骨結構之俯視圖。
圖11係根據一些實施例說明在金屬層M3中的導電區段之間具有較寬間隔的魚骨結構之俯視圖。
圖12係根據一些實施例說明產生圖2B的結構之方法，該結構包含圖2A的魚骨結構。
圖13A至13F係根據一些實施例說明產生圖2B的結構之操作 的佈局之俯視圖，該結構包含圖2A的魚骨結構。
圖14係根據一些實施例說明實施圖12與13A至13F所述之方法實施例的硬體系統之方塊圖。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。
另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。
圖1A係根據一些實施例說明一電路網路100的俯視圖。圖1B係說明沿著圖1A的線A-A’之電路網路100的剖面圖。參閱圖1A與1B，在一些實施例中，電路網路100係包含複數個導電線(未繪 示)於金屬層M1中、複數個導電線122於金屬層M2中、複數個導電區段118於金屬層M3中、複數個導電區段114於金屬層M4中、複數個導電區段110於金屬層M5中、複數個導電線106於金屬層M6中、以及複數個導電線102於金屬層M7中。電力網路100進一步包含複數個介層通路124(未繪示)於金屬層M1與M2之間、複數個介層通路120於金屬層M2與M3之間、複數個介層通路116於金屬層M3與M4之間、複數個介層通路112於金屬層M4與M5之間、複數個介層通路108於金屬層M5與M6之間、以及複數個介層通路104於金屬層M6與M7之間。電力網路100的各層M1、M2、...或M7係包含交錯配置的VDD線與VSS線。介層通路124、120、116、112、108與104耦合層M1、M2、...與M7中對應的VDD線，並且耦合層M1、M2、...與M7中對應的VSS線。
參閱圖1A，在一些實施例中，金屬層M7中的導電線102係延伸於Y方向。金屬層M2中的導電線122係延伸於X方向。X方向係實質垂直於Y方向。導電線102係跨越導電線122。
參閱圖1B，假設設計者決定電力網路100密度足夠，而沒有金屬層M3、M4與M5中的完整網路。形成金屬層M6中延伸於X方向的導電線106，以及在金屬層M7與M6之間形成介層通路104之處係金屬層M7中的導電線102與金屬層M6中的導電線106重疊之處。再者，為了將金屬層M6中的導電線106連接至金屬層M2中的導電線122，分別形成在金屬層M5、M4與M3中的導電區段110、114與118以及在金屬層M6與M5、M5與M4、M4與M3、以及M3與M2之間分別形成介層通路，其位置係對應於金屬層M7中的導電線102與金屬層M2中的導電線122重疊之處。金屬層M5中的導電區段110係延伸於Y方向。金屬層M4中的導電區段114係延伸於X方向。金屬層M3中的導電區段118係延伸於Y方向。在圖1B中，對應於導電線102與導電線122重疊的一些位置，藉由一部分的導電區段118、導電線122與一部分的介層通路120形成魚骨結構200，以及藉由一部分的導電區段110、導 電區段114之一以及一部分的介層通路112形成魚骨結構400。
圖2A係根據一些實施例說明圖1B之魚骨結構200的概示圖。魚骨結構200係包含導電線122(僅顯示一部份)以X方向延伸於金屬層M2中、導電區段118A、118B與118C以Y方向延伸於金屬層M3中、以及介層通路120A、120B與120C位於導電區段118A、118B與118C重疊導電線122之處。導電線122作為魚骨結構200的脊柱，以及導電區段118A、118B與118C係作為魚骨結構200的肋骨。
圖2B係根據一些實施例說明一結構210的俯視圖，該結構210包含圖2A的魚骨結構200以及不使用寬金屬間距規則的相鄰導電線126與128。關於進階的製程世代，例如16奈米或更大，當與下方金屬層中的導電線重疊之上方金屬層中的導電線或是導電區段具有寬的寬度時，例如寬度大於或等於上方金屬層的最小寬度時，寬金屬間隔規則需要佈線軌道(routing track)與下方金屬層中欲阻擋的導電線相鄰。例如，當例如16奈米或更大的進階製程世代使用傳統的電力方案結構以於金屬層M7中的金屬線102與金屬層M2中的金屬線122重疊之處形成連接時，如圖1B所示，導電線126與128所在之處的佈線軌道被阻擋。在本實施例中，在金屬層M3中的導電區段118A、118B與118C各自具有寬度W1，因而導電線122與金屬層M2中的相鄰導電線具有單位間隔S1。換言之，在佈線過程中，導電區段118A、118B與118C的寬度W1不會造成寬金屬間距規則，因此，可形成與導電線122具有單位間隔S1的導電線126與128。在一些實施例中，寬度W1係具有VIA佈局之最小尺寸的層。在導電區段118A、118B與118C與導電線112重疊之處分別形成介層通路120A、120B與120C。
相較於圖2B，圖3係說明一結構300的俯視圖，該結構300係適用寬金屬間距規則。結構300包含導電線326於金屬層M1中、導電線322與328於金屬層M2中、導電線318於金屬層M3中、以及介層通路320A與320B分別於金屬層M1與M3以及M2與M3之間。在 進階製程世代中，金屬層M1中的導電線326與金屬層M2中的導電線322係平行形成雙軌，其增加流經其中的電流。如圖3所示，金屬層M1中的導電線326之寬度係大於金屬層M2中的導電線322之寬度。隨著從下方金屬層例如金屬層M2往上方金屬層例如金屬層M7，導電線的寬度增加。當佈線過程中產生金屬層M7與金屬層M1之間的連接時，金屬層M7中的導電線突出至金屬層M1中的導電線326與金屬層M2中的導電線322以判斷中間層中的導電區段之寬度以及欲配置介層通路之中間層中的區域。例如，當導電線M7突出至金屬層M1中的導電線326與金屬層M2中的導電線322時，判斷金屬層M3中的導電區段318之寬度為W2，以及將介層通路320A與320B配置於一區域330中，該區域330為金屬層M3中的導電區段318與金屬層M1中的導電線326重疊之處。在佈線過程中，由於有金屬層M3中的導電區段318之寬廣寬度W2，與金屬層M2中的導電線322相鄰的佈線軌道受到阻擋而接受寬金屬間距規則。因此，在金屬層M2中，相鄰的導電線328與導電線322相隔兩個單位間隔S1。
參閱圖2B，由於可使用與金屬層M2中的導電線122的佈線資源，因而在產生信號線的過程中，較少發生因佈線資源不足所產生的佈線繞道(routing detour)。因此，改良電力網路100(如圖1A所示)所在之晶片的效能與區域。
圖4A係根據一些實施例說明圖1B中的魚骨結構400之概示圖。魚骨結構400包含導電區段114以X方向延伸於金屬層M4中，導電區段110A、110B與110C以Y方向延伸於金屬層M5中，以及介層通路112A、112B與112C配置於導電區段110A、110B與110C重疊導電區段114之處。導電區段114係作為魚骨結構400的脊柱，以及導電區段110A、110B與110C係作為魚骨結構400的肋骨。
圖4B係根據一些實施例說明結構410的俯視圖，結構410包含圖4A的魚骨結構400以及非較佳佈線方向所造成的寬金屬間 距規則並不適用的相鄰導電線426、428、430與432。關於進階製程世代，當金屬層中的導電線或區段具有寬的寬度時，寬金屬間距規則更需要一些佈線軌道與欲阻擋的金屬層中之導電線或區段相鄰。相較於在較佳方向上的金屬線，在非較佳方向上的寬金屬造成更大的間距。同樣地，在進階製程世代中，導電線或區段的寬度被定義為沿著佈線之非較佳方向的導電線或區段之尺寸。在本實施例中，金屬層M5中的導電區段110A、110B與110C各自以Y方向延伸，其係金屬層M5的較佳方向。導電區段110A、110B與110C各自的寬度係沿著金屬層M5的非較佳方向，其係X方向。由於導電區段110A、110B或110C佈線於較佳方向上，因而寬度W3係沿著導電區段110A、110B或110C的較短側。在此方式中，不適用寬金屬間距規則。因此，可形成分別與導電區段110A相距兩個單位間隔S2與一單位間隔S2的兩導電線426及428，以及分別與導電區段110C相距一單位間隔S2與兩個單位間隔S2的兩導電線430及432。在導電區段110A、110B與110C與導電區段114重疊之處，分別形成介層通路112A、112B與112C。
相較於圖4B，圖5係說明結構500的俯視圖，其中非較佳方向佈線造成寬金屬間距規則。結構500包含導電區段514於金屬層M4中、導電區段510於金屬層M5中、以及介層通路512A、512B與512C於金屬層M4與M5之間。當在佈線過程中產生金屬層M7與金屬層M2之間的連接時，金屬層M7中的導電線突出至金屬層M1中的導電線以及金屬層M2中的導電線。由於金屬層M7的寬度較寬，因而金屬層M7的突出可造成下方金屬層中，例如金屬層M5中，導電區段以非較佳方向佈線。在圖5中，金屬層M5的較佳方向與非較佳方向係分別為Y方向與X方向。金屬層M5中的導電區段510係以非較佳方向佈線。導電區段510的寬度W4係沿著金屬層M5的非較佳方向，因而為導電區段510的較長側。因此，由於寬金屬間距規則，介層通路512A與相鄰導電線526相距四個單位間隔S2，以及介層通路512C與相鄰導 電線528相距四個單位間隔S2。換言之，在導電線510的兩側上，兩個佈線軌道係被阻擋。
參閱圖4B，由於可使用與金屬層M5中的導電區段110A與110C相鄰的佈線資源，因而在產生信號線的過程中，較少發生因佈線資源不足所產生的佈線繞道(routing detour)。因此，改良電力網路100(如圖1A所示)所在之晶片的效能與區域。
圖6係根據一些實施例說明交錯魚骨結構600的俯視圖。相較於具有圖2A所示之對齊的導電區段118A、118B與118C以及圖2B所示的元件之魚骨結構200，交錯魚骨結構600具有導電區段618A、618B與618C，其係相對於導電線622A以交錯方式配置。介層通路620A、620B與620C係分別位於金屬線M3中的導電區段618A、618B及618C與金屬線M2中的導電線622A之間。相較於位在導電區段118A、118B與118C之中心的介層通路120A、120B與120C，當沿著X方向觀看時，介層通路620A係位於導電區段618A的右部，介層通路620B係位在導電區段618B的左部、以及介層通路620C係位在導電區段618C的右部。
圖7係根據一些實施例說明具有增厚的脊柱之魚骨結構700的俯視圖。魚骨結構700包含導電線722於金屬層M2中，其係作為魚骨結構700的脊柱，以及包含在金屬層M3中的導電區段718，其係作為魚骨結構700的肋骨。魚骨結構700進一步包含介層通路720與728，用於將導電線722連接至導電區段718。相較於魚骨結構200的脊柱導電線122，如圖2A與2B所示，魚骨結構700的脊柱導電線722增厚。因此，導電區段718與導電線722重疊的區域726增大，並且在每一區域726所配置的介層通路720與728的數目增加。在一些實施例中，介層通路720與728各自為正方形。
圖8係根據其他實施例說明具有增厚脊柱之魚骨結構800的俯視圖。相較於圖7所示之魚骨結構700，魚骨結構800具有各自 為矩形的介層通路820。魚骨結構800包含於金屬層M2中的導電線822，其係作為魚骨結構800的脊柱，以及包含於金屬層M3中的導電區段818，其係作為魚骨結構800的肋骨。魚骨結構800進一步包含介層通路820，用於將導電線822連接至導電區段818。
圖9係根據一些實施例說明具有多列脊柱的魚骨結構900之俯視圖。相較於圖2A所示之魚骨結構200以及圖2B所示之元件，魚骨結構900具有二列脊柱、導電線922A與922B。魚骨結構900包含導電線922A與922B於金屬層M2中，其係分別作為魚骨結構900的第一脊柱與第二脊柱，以及包含於金屬層M3中的導電區段918A、918B與918C，其係作為魚骨結構900的肋骨。魚骨結構900進一步包含介層通路920A、920B與920C用於將導電線922A連接至導電區段918A、918B與918C，以及包含介層通路926A、926B與926C用於將導電線922B連接至導電區段918A、918B與918C。
圖10係根據一些實施例說明具有旋轉位向的魚骨結構1000之俯視圖。相較於具有如圖2A所示之以X方向延伸的導電線122與以Y方向延伸的導電區段118A、118B與118C以及如圖2B所示之元件的魚骨結構200，魚骨結構1000具有以Y方向延伸的導電線1022以及以X方向延伸的導電區段1018A、1018B與1018C。因此，魚骨結構1000的位向係從魚骨結構200的位向旋轉90度。
圖11係根據一些實施例說明魚骨結構1100的俯視圖，魚骨結構1100在金屬層M3中的導電區段1118A與1118B之間具有較寬的間隔S3。相較於魚骨結構200的導電區段118A、118B與118C(標示於圖2A中)，其係由圖2B所示的間隔S2分隔，魚骨結構1100中的相鄰對導電區段1118A與1118B係相距間隔S3，其係大於間隔S2。
圖12係根據一些實施例說明產生圖2B的結構210之方法流程圖，結構210包含圖2A的魚骨結構。在操作1202中，產生以第一方向延伸於第一導電層中的第一導電線。在操作1204中，產生以第 二方向延伸於第二導電層中的複數個第二導電線。在操作1206中，第一導電層與第二導電層之間插入的複數個介層通路係產生於複數個第二導電線與第一導電線重疊之處。在操作1208中，對於複數個第二導電線的每一個，移除部分的第二導電線以得到複數個第二導電區段。在操作1210中，產生第一相鄰導電線，因而第一導電線與第一導電層中的第一相鄰導電線具有第一單位間隔。
圖13A至13F係根據一些實施例說明佈局1300、1310、...與1350的俯視圖，其說明產生圖2B所示之結構的操作，結構210包含圖2A所示之魚骨結構200。參閱圖12與圖13A，在操作1202中，產生以第一方向為X方向延伸於第一導電層M2中的第一導電線1322。在圖1A的電力網路100之佈線製程中，先產生導電線，例如以X方向延伸於金屬層M1中的導電線1326。金屬層M2中的佈線軌道1332係平行且對齊金屬層M1中的導電線1326。而後，沿著佈線軌道1334，進行以X方向延伸於金屬層M2中的導電線1322之佈線。金屬層M2中的導電線1322之寬度係小於金屬層M1中的導電線1326之寬度。導電線1326與導電線1322形成雙軌。
參閱圖12與圖13B，在操作1204中，產生以第二方向為Y方向延伸於第二導電層M3中的複數個導電線1338A、1338B與1338C。假設設計者決定電力網路足夠密而無金屬層M3。相較於圖3所示的一些方法當金屬層M7中的導電線突出至金屬層M1中的導電線326與金屬層M2中的導電線322時，產生於金屬層M3中的導電區段318，在產生比金屬層M3更上方之層例如M4、M5、...與M7之前，產生導電線1338A、1338B與1338C。在此方式中，導電線1338A、1338B與1338C各自的寬度W1並非藉由突出至金屬層M1中的導電線1326與金屬層M2中的導電線1322之金屬層M7中的導電線的形狀而判斷，並且可減少至例如最小寬度。
參閱圖12與圖13C，在操作1206中，在複數個第二導 電線1338A、1338B及1338C與第一導電線1322重疊之處，產生插入於第一導電層M2與第二導電層M3之間的複數個介層通路1320A、1320B與1320C。相較於圖3所示之方法當金屬層M7中的導電線突出至金屬層M1中的導電線326與金屬層M2中的導電線322時產生介層通路320A與320B，當金屬層M3中的導電線1338A、1338B與1338C突出至金屬層M2中的導電線1322時，產生介層通路1320A、1320B與1320C。在此方式中，藉由金屬層M3中的導電線1338A、1338B或1338C突出至金屬層M2中的導電線1322的形狀，判斷介層通路1320A、1320B或1320C所在的各個區域。如圖13B所示，導電線1338A、1338B或1338C的寬度縮小成為未由金屬層M7中的導電線突出至金屬層M1中的導電線1326與金屬層M2中的導電線1322之形狀所判斷的寬度。因此，配置介層通路1320A、1320B或1320C的區域之寬度係對應於該縮小的寬度。
參閱圖12與圖13D及13E，在操作1208中，對於該等第二導電線1338A、1338B與1338C的每一個(如圖13C所示)，移除部分的第二導電線1338A、1338B或1338C，以得到複數個第二導電區段1318A、1318B與1318C(如圖13E所示)。操作1208係包含圖13D所示之第一操作以及圖13E所示之第二操作。假設設計者決定電路網路足夠密而沒有完整網路於金屬層M3中。在第一操作中，對於複數個導電線1338A、1338B與1338C的每一個，移除介層通路1320A、1320B或1320C之兩側上的部分導電線1338A、1338B或1338C，以得到導電區段1340A、1340B或1340C。然而，剩餘的導電區段1340A、1340B或1340C之區域不符合最小區域設計規則。因此，在第二操作中，補充導電區段1340A、1340B或1340C的每一個之區域，因而所得到的導電區段1318A、1318B或1318C符合最小區域設計規則。
參閱圖12與圖13F，在操作1210中，產生第一相鄰導電線1328或1330，因而第一導電線1322與第一導電層M2中的第一相 鄰導電線1328或1330具有第一單位間隔S1。由於導電區段1318A、1318與1318C各自具有縮小的寬度W1，以及介層通路1320A、1320B與1320C各自的形狀係符合導電區段1318A、1318B或1318C與導電線1322重疊的區域，因而不適用寬金屬間距規則。因此，與沿著所佈線的導電線1322之佈線軌道1334相鄰的佈線軌道1332與1336不被阻擋，並且可使用於例如單線佈線過程。可分別在佈線軌道1332或1336上產生導電線1322之相鄰的導電線1328或1330，其係與導電線1322相距單位間隔S1。由於可使用與金屬層M2中的導電線1322相鄰的佈線資源，因而在產生信號線的過程中，較少發生因佈線資源不足所產生的佈線繞道(routing detour)。因此，改良圖12進行的方法1200所在之晶片的效能與區域。
雖然圖12與圖13A至13F係關於產生圖2B之結構210佈局的方法1200，然而亦可使用操作1202、1204至1208以產生圖4B之結構410佈局。參閱圖4B，產生結構410佈局的方法進一步包含移除部分第一導電線的操作，以得到第一導電區段114。取代操作1210，產生結構410佈局的方法係包含產生第二相鄰導電線428的操作，因而複數個第二導電區段其中之一，例如在複數個第二導電區段110A、110B與110C之一側上的第二導電區段110A係與第二導電層中的第二相鄰導電線428相距第二單位間隔S2。
圖14係根據一些實施例說明用於實施圖12與13A至13F所述之方法實施例的硬體系統1400之方塊圖。系統1400包含至少一處理器1402、網路介面1404、輸入與輸出(I/O)裝置1406、儲存器1408、記憶體1412以及匯流排1410。匯流排1410將網路介面1404、I/O裝置1406、儲存器1408以及記憶體1412耦合至處理器1402。
在一些實施例中，記憶體1412包括隨機存取(RAM)以及/或其他揮發儲存裝置與/或唯讀記憶體(ROM)以及/或其他非揮發儲存裝置。記憶體1412包含核心1414與使用者空間1416，用於儲存處理 器1402要執行的程式指令以及程式指令要存取的數據。
在一些實施例中，網路介面1404係用於存取程式指令以及經網路而遠端儲存的程式指令所存取的數據。I/O裝置1406係包含輸入裝置與輸出裝置，用於使得使用者與系統1400互動。輸入裝置包括例如鍵盤、滑鼠等。輸出裝置包括例如顯示器、印表機等。儲存裝置1408係用於儲存程式指令以及程式指令所存取的數據。儲存裝置1408包括例如磁碟與光碟。
在一些實施例中，當執行程式指令時，處理器1402係用於進行圖12與13A至13F所述之方法實施例。
在一些實施例中，程式指令係儲存於非暫時性計算機可讀取的記錄媒體，例如一或多個光碟、硬碟、以及非揮發記憶體裝置。
一些實施例具有以下特徵與/或優點之一或其組合。在一些實施例中，電力網路中的魚骨結構包含實質正交配置的第一導電線或區段以及複數個第二導電區段於介層通路所連接之不同的導電層中。在一些實施例中，由於第二導電區段的形狀不是由將比第二導電層更上方的金屬層中的導電線突出至第一導電層中的第一導電線或區段或是比第一導電層更下方的金屬層中的導電線所判斷，因此複數個第二導電線各自以較佳方向佈線並且具有寬度，因而不適用寬金屬間距規則。因此，在佈線過程中，可使用與第一導電層中的第一導電層或區段相鄰的佈線軌道。與複數個第二導電區段中的第一或最後的第二導電區段相鄰之一些佈線軌道亦未受到阻擋而可被使用。由於可使用與第一導電層中的第一導電線或區段相鄰之佈線資源以及與複數個第二導電區段中的第一或最後的第二導電區段相鄰之佈線資源，因而在產生信號線的過程中，較少發生因佈線資源不足所產生的佈線繞道(routing detour)。因此，可改良晶片的效能與區域。
在一些實施例中，電力網路中的魚骨結構係包含第一 導電區段於第一導電層中、複數個第二導電區段於第二導電層中，以及第一複數個介層通路於第一導電層與第二導電層之間。第一導電區段係以第一方向延伸。複數個第二導電區段係以第二方向延伸。第二方向係實質垂直於第一方向。複數個第二導電區段係與第一導電區段重疊。第一複數個介層通路係形成於複數個第二導電區段與第一導電區段重疊之處。複數個第二導電區段各自具有寬度，因而第一導電區段與第一導電層中的第一鄰導電線相距第一單位間隔，或是複數個第二導電區段其中之一係與第二導電層中的第二相鄰導電線相距第二單位間隔。
在一些實施例中，電力網路中的魚骨結構係包含第一導電線於第一導電層中、複數個第二導電區段於第二導電層中，以及第一複數個介層通路於第一導電層與第二導電層之間。第一導電層係以第一方向延伸。複數個第二導電區段係以第二方向延伸。第二方向係實質垂直於第一方向。複數個第二導電區段係與第一導電線重疊。第一複數個介層通路係形成於複數個第二導電區段與第一導電線重疊之處。複數個第二導電區段各自具有寬度，因而第一導電線與第一導電層中的第一相鄰導電線相距第一單位間隔，或是複數個第二導電區段其中之一與第二導電層中的第二相鄰導電線相距第二單位間隔。
在一些實施例中，在方法中，藉由至少一處理器，產生以第一方向延伸於第一導電層中的第一導電線。藉由該至少一處理器，產生以第二方向延伸於第二導電層中的複數個第二導電線。第二方向係實質垂直於第一方向。在複數個第二導電線與第一導電線重疊之處，產生插入於第一導電層與第二導電層之間的第一複數個介層通路。各個導電線具有寬度，因而與第一導電線相鄰的第一佈線軌道可用於佈線，或是與複數個第二導電線其中之一相鄰的第二佈線軌道可用於佈線。對於複數個第二導電線的每一個，移除部分的第二導電線以得到複數個第二導電區段。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
100‧‧‧電路網路
200、400‧‧‧魚骨結構
M1-M7‧‧‧金屬層
122、106、102‧‧‧導電線
110、114‧‧‧導電區段
120、116、112、108、104‧‧‧介層通路

Claims (10)

  1. 一種電力網狀的魚骨結構，其包括：一第一導電區段，其係以一第一方向延伸於一第一導電層中；複數個第二導電區段，其係以一第二方向延伸於一第二導電層中，其中該第二方向係實質垂直於該第一方向；以及該等第二導電區段係與該第一導電區段重疊；以及一第一複數個介層通路，其係形成於該第一導電層與該第二導電層之間，並且位於該等第二導電區段與該第一導電區段重疊之處，其中該等第二導電區段各自具有寬度，因而該第一導電區段係與該第一導電層中的一第一相鄰導電線相距一第一單位間隔，或是該等第二導電區段其中之一係與該第二導電層中的一第二相鄰導電線相距第二單位間隔。
  2. 如申請專利範圍第1項所述之魚骨結構，其中當該第一相鄰導電線存在於該第一導電層中時，該第二導電層係該第一導電層的上層。
  3. 如申請專利範圍第1項所述之魚骨結構，其中在該等第二導電區段其中之一與該第一導電區段重疊的區域之處，存在該第一複數個介層通路中的一第二複數個介層通路。
  4. 如申請專利範圍第1項所述之魚骨結構，進一步包括：一第三導電區段，其係以該第一方向延伸於該第一導電層中，其中該等第二導電區段係與該第三導電區段重疊；以及一第三複數個介層通路，其係形成於該第一導電層與該第二導電層之間，並且係位於該等第二導電區段與該第三導電區段重疊 之處。
  5. 如申請專利範圍第1項所述之魚骨結構，其中該等第二導電區段中的相鄰對的第二導電區段之間的間隔係大於該第二導電層中的該第二單位間隔。
  6. 一種電力網狀的魚骨結構，其包括：一第一導電線，其係以一第一方向延伸於一第一導電層中；複數個第二導電區段，其係以一第二方向延伸於一第二導電層中，其中該第二方向係實質垂直該第一方向；該等第二導電區段係與該第一導電線重疊；以及第一複數個介層通路，其係形成於該第一導電層與該第二導電層之間，並且位於該等第二導電區段與該第一導電線重疊之處，其中該等第二導電區段各自具有寬度，因而該第一導電線係與該第一導電層中的一第一相鄰導電線相距一第一單位間隔，或是該等第二導電區段其中之一係與該第二導電層中的一第二相鄰導電線相距一第二單位間隔。
  7. 如申請專利範圍第6項所述之魚骨結構，其中在該等第二導電區段之一者與該第一導電線重疊的區域，存在該第一複數個介層通路中的一第二複數個介層通路。
  8. 一種方法，其包括：藉由至少一處理器，產生以一第一方向延伸於一第一導電層中的一第一導電線；藉由該至少一處理器，產生以一第二方向延伸於一第二導電層中的複數個第二導電線，其中該第二方向係實質垂直於該第一方向；該等第二導電線係與該第一導電線重疊； 藉由該至少一處理器，產生插入於該第一導電層與該第二導電層之間的一第一複數個介層通路，其係位於該等第二導電線與該第一導電線重疊之處，其中該第二導電線各自具有寬度，因而與該第一導電線相鄰的一第一佈線軌道可用於佈線，或是與該等第二導電線其中之一相鄰的一第二佈線軌道可用於佈線；以及對於該等第二導電線的每一個，移除部分的該第二導電線，以得到複數個第二導電區段。
  9. 如申請專利範圍第8項所述之方法，進一步包括：移除部分的該第一導電線，以得到一第一導電區段。
  10. 如申請專利範圍第8項所述之方法，其中該第一佈線軌道可用於該第一導電層中，該第二導電層係該第一導電層的一上層，以及該等第二導電線的該寬度係最小寬度。
TW104138924A 2015-01-20 2015-11-24 在電力網路中增進與相鄰導電線的間隔之魚骨結構 TWI660479B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/600,619 2015-01-20
US14/600,619 US11239154B2 (en) 2015-01-20 2015-01-20 Fishbone structure enhancing spacing with adjacent conductive line in power network

Publications (2)

Publication Number Publication Date
TW201630145A true TW201630145A (zh) 2016-08-16
TWI660479B TWI660479B (zh) 2019-05-21

Family

ID=56408393

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138924A TWI660479B (zh) 2015-01-20 2015-11-24 在電力網路中增進與相鄰導電線的間隔之魚骨結構

Country Status (3)

Country Link
US (2) US11239154B2 (zh)
KR (1) KR101752570B1 (zh)
TW (1) TWI660479B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9727683B2 (en) * 2015-12-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having a plurality of conductive segments
US9721948B1 (en) * 2016-02-02 2017-08-01 Globalfoundries Inc. Switch improvement using layout optimization
JP6966686B2 (ja) 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US11251124B2 (en) * 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
US10854499B2 (en) 2016-11-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10366953B2 (en) 2016-12-05 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer structures for integrated circuit package
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
KR102636096B1 (ko) * 2017-10-20 2024-02-14 삼성전자주식회사 비아 어레이를 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10964639B2 (en) * 2017-10-20 2021-03-30 Samsung Electronics Co., Ltd. Integrated circuits including via array and methods of manufacturing the same
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit
US11967550B2 (en) * 2020-05-22 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with via extending across adjacent conductive lines and method of forming the same
CN113035864B (zh) * 2021-03-05 2023-01-24 泉芯集成电路制造(济南)有限公司 电源配置结构、集成电路器件和电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2507618B2 (ja) * 1989-07-21 1996-06-12 株式会社東芝 半導体集積回路装置の製造方法
FR2702595B1 (fr) * 1993-03-11 1996-05-24 Toshiba Kk Structure de câblage multicouche.
US5789807A (en) * 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US6331733B1 (en) * 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
US6586828B2 (en) * 2001-10-17 2003-07-01 International Business Machines Corporation Integrated circuit bus grid having wires with pre-selected variable widths
US7943436B2 (en) 2002-07-29 2011-05-17 Synopsys, Inc. Integrated circuit devices and methods and apparatuses for designing integrated circuit devices
JP4346410B2 (ja) * 2003-10-28 2009-10-21 東芝メモリシステムズ株式会社 半導体集積回路の配線設計方法及び半導体集積回路
US8658542B2 (en) * 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
JP2011146478A (ja) 2010-01-13 2011-07-28 Renesas Electronics Corp 半導体集積回路および半導体集積回路設計方法
US9331012B2 (en) * 2012-03-08 2016-05-03 International Business Machines Corporation Method for fabricating a physical unclonable interconnect function array
US8946914B2 (en) * 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail
JP5820412B2 (ja) 2013-03-08 2015-11-24 株式会社東芝 半導体集積回路
JP5773338B2 (ja) 2014-03-10 2015-09-02 ソニー株式会社 半導体集積回路
US9520358B2 (en) * 2014-10-30 2016-12-13 Qualcomm Incorporated Via structure for optimizing signal porosity

Also Published As

Publication number Publication date
US11239154B2 (en) 2022-02-01
US20220139826A1 (en) 2022-05-05
US20160211212A1 (en) 2016-07-21
KR20160089852A (ko) 2016-07-28
TWI660479B (zh) 2019-05-21
KR101752570B1 (ko) 2017-07-11

Similar Documents

Publication Publication Date Title
TWI660479B (zh) 在電力網路中增進與相鄰導電線的間隔之魚骨結構
KR101745798B1 (ko) 글로벌 연결부 라우팅 방법 및 이를 실시하기 위한 시스템
US10777505B2 (en) Method of fabricating integrated circuit having staggered conductive features
JP4398989B2 (ja) 三次元集積回路設計方法及び三次元集積回路設計装置
JP5870433B2 (ja) Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト
JP2022160692A (ja) 集積回路用の電力グリッドレイアウト設計
US8689167B2 (en) Layout design apparatus and layout design method
JP4377342B2 (ja) 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム
KR102309566B1 (ko) 반도체 소자
US9799602B2 (en) Integrated circuit having a staggered fishbone power network
US10903239B2 (en) Integrated circuit device with improved layout
TWI552272B (zh) 記憶單元之金屬層中的字元線及電源導體之佈局
JP5576065B2 (ja) 半導体装置及びその設計方法
JP2007250754A (ja) 三次元集積回路設計装置および三次元集積回路設計方法
KR20110056005A (ko) 반도체 장치의 배선 구조체
US9405883B2 (en) Power rail for preventing DC electromigration
TWI718245B (zh) 積體電路、製造其的電腦實施方法以及定義其的標準元件
JP2009245961A (ja) 半導体集積回路
KR20210106868A (ko) 비 정수 배수의 셀 높이 갖는 반도체 셀 블록
JP5168869B2 (ja) ＲｅＲＡＭ
US8072078B2 (en) Semiconductor device and dummy pattern arrangement method
TWI670614B (zh) 使用多個主脊柱的佈線方法及佈線器
JP2006222167A (ja) 電源リング、および半導体集積回路