JP2011146478A - 半導体集積回路および半導体集積回路設計方法 - Google Patents
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Abstract
【課題】チップサイズを縮小化すること。
【解決手段】第1領域に形成される活性領域1と第2領域に形成されるウェル領域2とトランジスタゲート電極3とダミーゲート電極5と、コンタクト8とを備えている。活性領域1とトランジスタゲート電極3とは、トランジスタを形成している。トランジスタゲート電極3とダミーゲート電極5とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極5は、その第2領域とその第1領域との両方に配置されるように形成されている。コンタクト8は、その第2領域に形成され、ウェル領域2に同電位である配線層6にダミーゲート電極5を電気的に接続している。このような装置は、活性領域1とウェル領域2とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【選択図】図1
【解決手段】第1領域に形成される活性領域1と第2領域に形成されるウェル領域2とトランジスタゲート電極3とダミーゲート電極5と、コンタクト8とを備えている。活性領域1とトランジスタゲート電極3とは、トランジスタを形成している。トランジスタゲート電極3とダミーゲート電極5とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極5は、その第2領域とその第1領域との両方に配置されるように形成されている。コンタクト8は、その第2領域に形成され、ウェル領域2に同電位である配線層6にダミーゲート電極5を電気的に接続している。このような装置は、活性領域1とウェル領域2とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【選択図】図1
Description
本発明は、半導体集積回路および半導体集積回路設計方法に関し、特に、トランジスタのゲート電極の形状のばらつきを抑制するためのダミーゲート電極が形成される半導体集積回路および半導体集積回路設計方法に関する。
近年の半導体プロセスの微細化に伴い、回路を構成するMISFET(以下トランジスタと記す)のゲート間隔・ゲート長は非常に小さくなっている。そのため、リソグラフィ等でのゲート長(ゲート形状)の補正が非常に困難となっており、ゲート長のわずかなばらつきによって、回路特性が大きく影響を受け問題となっている。この問題を解決する為に、スタンダードセル境界にゲート長の等しいダミーゲート電極を挿入し、ゲート間隔を一定に保つことで、ゲート長変動を抑える技術が提案されている。
また、ダミーゲート電極を挿入する際、トランジスタのSTIストレス依存性によるトランジスタ性能への影響を抑制する為に、スタンダードセルの拡散層を接続し、オフトランジスタで回路的に分離する手法が提案されている。
特開平04−063437号公報には、混在形成された電界効果型トランジスタそれぞれのチャネル長を互いに揃えることができ、そのばらつきを抑制することができる半導体集積回路装置が開示されている。その半導体集積回路装置は、単一もしくは複数のゲート電極を有する複数個の電界効果型トランジスタが混在形成された半導体集積回装置であって、各電界効果型トランジスタのゲート電極の外側位置それぞれに、このゲート電極と所定間隔だけ離間して平行に位置決めされ、かつ、同一材料からなるダミーパターンを形成したことを特徴としている。
特開平09−289251号公報には、トランジスタのゲート長バラツキをなくし、微細化プロセスにおいても高性能のLSIが開示されている。そのスタンダードセルを用いた半導体集積回路のレイアウト構造は、MOSFETゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのMOSFETゲート間隔を一定にするとともに、活性なトランジスタが隣接しないところでは、そのトランジスタが常にオフ状態となるMOSFETゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のMOSFETゲート間隔となるよう配置することを特徴としている。
特開2005−353905号公報には、チップ面積の増大や設計工数の増大を回避し、効率よく小型で信頼性の高い半導体装置が開示されている。その半導体装置は、第1のトランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第1、第2の付加ゲートパターンを具備し、前記第1の付加ゲートパターンと第2の付加ゲートパターンは、前記ゲート電極に対して非対称となるように配置されることを特徴としている。
しかしながら、そのようなダミーゲート電極が挿入された半導体集積回路は、そのダミーゲート電極を常にオフにするためコンタクトを配置する必要があるために、そのダミーゲート電極を配置しないスタンダードセルに対して、レイアウトサイズが大きくなるという欠点があった。
本発明の目的は、チップサイズを縮小化する半導体集積回路および半導体集積回路設計方法を提供することにある。
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体集積回路は、第1領域に形成される第1拡散層(1)(21)(31−1)と、その第1領域と異なる第2領域に形成される第2拡散層(2)(22)(32−1)と、トランジスタゲート電極(3)(23)(33)と、ダミーゲート電極(5)(25)(35−1)と、その第2領域に形成される配線層(6)(26)(36−1)と、コンタクト(8)(28)(38−1)とを備えている。トランジスタゲート電極(3)(23)(33)とダミーゲート電極(5)(25)(35−1)とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第1拡散層(1)(21)(31−1)とトランジスタゲート電極(3)(23)(33)とは、トランジスタを形成している。ダミーゲート電極(5)(25)(35−1)は、その第2領域とその第1領域との両方に配置されるように形成されている。コンタクト(8)(28)(38−1)は、その第2領域に形成され、ダミーゲート電極(5)(25)(35−1)を配線層(6)(26)(36−1)に電気的に接続している。このような半導体集積回路は、ダミーゲート電極(5)(25)(35−1)を電源電位または設置電位に電気的に接続するコンタクト(8)(28)(38−1)を設ける領域を第1領域でも第2領域でもない領域に設ける必要がなく、第1拡散層(1)(21)(31−1)と第2拡散層(2)(22)(32−1)とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
本発明による半導体集積回路設計方法は、縮小化スタンダードセルを含んでいる複数のスタンダードセルを配置するステップと、その複数のスタンダードセルを電気的に接続する複数の配線層(6)(26)(36−1)を配置するステップとを備えている。その縮小化スタンダードセルは、第1領域に形成される第1拡散層(1)(21)(31−1)と、その第1領域と異なる第2領域に形成される第2拡散層(2)(22)(32−1)と、トランジスタゲート電極(3)(23)(33)と、ダミーゲート電極(5)(25)(35−1)と、その第2領域に形成される配線層(6)(26)(36−1)と、コンタクト(8)(28)(38−1)とを備えている。トランジスタゲート電極(3)(23)(33)とダミーゲート電極(5)(25)(35−1)とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第1拡散層(1)(21)(31−1)とトランジスタゲート電極(3)(23)(33)とは、トランジスタを形成している。ダミーゲート電極(5)(25)(35−1)は、その第2領域とその第1領域との両方に配置されるように形成されている。コンタクト(8)(28)(38−1)は、その第2領域に形成され、ダミーゲート電極(5)(25)(35−1)を配線層(6)(26)(36−1)に電気的に接続している。このような半導体集積回路設計方法によれば、半導体集積回路は、ダミーゲート電極(5)(25)(35−1)を電源電位または設置電位に電気的に接続するコンタクト(8)(28)(38−1)を設ける領域を第1領域でも第2領域でもない領域に設ける必要がなく、第1拡散層(1)(21)(31−1)と第2拡散層(2)(22)(32−1)とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
本発明による半導体集積回路および半導体集積回路設計方法は、チップサイズを縮小化することができる。
図面を参照して、本発明による半導体集積回路の実施の形態を記載する。その半導体集積回路は、図1に示されているように、活性領域1とウェル領域2とを備えている部分を含んでいる。活性領域1は、長方形状の領域に形成されている。ウェル領域2は、長方形状の領域に形成されている。ウェル領域2は、ウェル領域2の長方形の一辺が活性領域1の長方形の一辺に対向するように、配置されている。
その半導体集積回路は、さらに、複数のトランジスタゲート電極3と複数のダミーゲート電極5とを備えている。複数のトランジスタゲート電極3は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極5は、それぞれ、ポリシリコンから形成されている。
複数のトランジスタゲート電極3と複数のダミーゲート電極5とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域2の長方形のウェル領域2に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極3は、複数のダミーゲート電極5の間に配置されている。複数のトランジスタゲート電極3は、活性領域1が形成されている領域を横切るように形成され、ウェル領域2が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極5は、活性領域1が形成されている領域を横切るように形成され、一端がウェル領域2に重なるように形成されている。
その半導体集積回路は、さらに、配線層6と複数のコンタクト7と複数のコンタクト8とを備えている。配線層6は、導体から形成され、ウェル領域2の上層側にウェル領域2に重なるように形成されている。複数のコンタクト7は、それぞれ、ウェル領域2が形成されている領域に配置されている。複数のコンタクト7は、それぞれ、導体から形成され、ウェル領域2を配線層6に電気的に接続している。複数のコンタクト8は、それぞれ、ウェル領域2が形成されている領域に配置されている。複数のコンタクト8は、それぞれ、導体から形成され、複数のダミーゲート電極5の一端をそれぞれ配線層6に電気的に接続している。
活性領域1は、図2に示されているように、ウェル領域10にソース電極拡散層11とドレイン電極拡散層12とが形成されている。ソース電極拡散層11は、ウェル領域10より上層側に配置されている。ドレイン電極拡散層12は、ウェル領域10より上層側に配置されている。ソース電極拡散層11とドレイン電極拡散層12とは、複数のトランジスタゲート電極3の各々または複数のダミーゲート電極5の各々がソース電極拡散層11とドレイン電極拡散層12との間に配置されるように、形成されている。すなわち、複数のトランジスタゲート電極3の各々は、活性領域1とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極5の各々は、同様にして、活性領域1とともに1つの電界効果トランジスタを形成している。
複数のトランジスタゲート電極3は、複数のトランジスタゲート電極3からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。すなわち、複数のトランジスタゲート電極3は、幅が互いに等しくなるように、形成されている。複数のダミーゲート電極5は、複数のダミーゲート電極5からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。すなわち、複数のダミーゲート電極5は、それぞれ、幅がトランジスタゲート電極3の幅に等しくなるように、形成されている。さらに、複数のトランジスタゲート電極3と複数のダミーゲート電極5とは、複数のトランジスタゲート電極3と複数のダミーゲート電極5とのうちの隣り合う2つのゲート電極の間隔が長さSに等しくなるように、形成されている。
複数のコンタクト7は、図3に示されているように、それぞれ、ウェル領域2と配線層6との間に配置されている。複数のコンタクト7は、それぞれ、ウェル領域2に電気的に接触し、配線層6に電気的に接触することにより、ウェル領域2を配線層6に電気的に接続している。複数のダミーゲート電極5の一端は、それぞれ、ウェル領域2と配線層6との間に配置されている。複数のコンタクト8は、それぞれ、複数のダミーゲート電極5の一端と配線層6との間に配置されている。複数のコンタクト8は、それぞれ、複数のダミーゲート電極5の一端に電気的に接触し、配線層6に電気的に接触することにより、複数のダミーゲート電極5の一端を配線層6に電気的に接続している。このため、複数のダミーゲート電極5から形成される電界効果トランジスタは、常にオフ状態である。
このような半導体集積回路は、複数のトランジスタゲート電極3と複数のダミーゲート電極5とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極3のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
図4は、本発明による半導体集積回路の比較例を示している。その比較例の半導体集積回路は、活性領域101とウェル領域102と複数のトランジスタゲート電極103と複数のダミーゲート電極105と複数のコンタクト107と複数のコンタクト108とを備えている部分を含んでいる。活性領域101は、長方形状の領域に形成されている。ウェル領域102は、長方形状の領域に形成されている。ウェル領域102は、ウェル領域102の長方形の一辺が活性領域101の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極103は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極105は、それぞれ、ポリシリコンから形成されている。
複数のトランジスタゲート電極103と複数のダミーゲート電極105とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域102の長方形のウェル領域102に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極103は、ゲート長が長さLに等しくなるように形成されている。複数のダミーゲート電極105は、それぞれ、ゲート長が長さLに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極103と複数のダミーゲート電極105とは、複数のトランジスタゲート電極103と複数のダミーゲート電極105とのうちの隣り合う2つのゲート電極の間隔が長さSに等しくなるように、形成されている。
複数のトランジスタゲート電極103は、複数のダミーゲート電極105の間に配置されている。複数のトランジスタゲート電極103は、活性領域101が形成されている領域を横切るように形成され、ウェル領域102が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極105は、活性領域101が形成されている領域を横切るように形成され、ウェル領域102が形成されている領域から所定の距離以上に離れるように形成されている。
複数のコンタクト107は、それぞれ、ウェル領域102が形成されている領域に配置されている。複数のコンタクト107は、それぞれ、導体から形成され、ウェル領域102の上層側に形成されている配線層にウェル領域102を電気的に接続している。
複数のダミーゲート電極105は、他の部分に比較して、幅が大きく正方形状に形成されているコンタクト部分を一端に備えている。複数のコンタクト108は、それぞれ、複数のダミーゲート電極105のコンタクト部分が形成されている領域に配置されている。複数のコンタクト108は、それぞれ、導体から形成され、複数のダミーゲート電極105のコンタクト部分の上層側に形成される配線層に複数のダミーゲート電極105のコンタクト部分をそれぞれ電気的に接続している。その配線層は、ウェル領域102を電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極105から形成される電界効果トランジスタは、常にオフ状態である。
複数のコンタクト108は、差し渡し幅が所定のコンタクトサイズC1に等しくなるように、形成されている。複数のダミーゲート電極105のコンタクト部分は、そのコンタクト部分の縁がコンタクト108の縁からコンタクト−ゲート電極間レイアウト基準D1以上に離れるようなサイズに、形成されている。複数のダミーゲート電極105のコンタクト部分は、ウェル領域102から拡散層−ゲート電極間レイアウト基準D2以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズC1、コンタクト−ゲート電極間レイアウト基準D1、拡散層−ゲート電極間レイアウト基準D2のために、ウェル領域102を活性領域101から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
本発明による半導体集積回路は、複数のダミーゲート電極5に電気的に接続される複数のコンタクト8をウェル領域102が形成されている領域に配置させることによって、ウェル領域2とダミーゲート電極5との間隔を開ける必要がなくなり、このような比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。すなわち、本発明では、トランジスタゲート長(L)・間隔(S)を一定に保ちつつ、レイアウトサイズを縮小することができる。
本発明による半導体集積回路設計方法の実施の形態は、複数のスタンダードセルの配置を設計するステップと、配置後の複数のスタンダードセルを電気的に接続する複数の配線を設計するステップとを備えている。その複数のスタンダードセルは、それぞれ、矩形に形成され、電子回路を形成しているブロックを示している。その電子回路としては、NAND、インバータ、フリップ・フロップが例示される。その複数のスタンダードセルは、図1〜図3に示されている部分を備えるスタンダードセルを含んでいる。
このような半導体集積回路設計方法により設計される半導体集積回路は、図4に示される部分を含む比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
図5は、本発明による半導体集積回路の実施の他の形態を示している。その半導体集積回路は、活性領域21とウェル領域22と複数のトランジスタゲート電極23と複数のダミーゲート電極25と配線層26と複数のコンタクト27と複数のコンタクト28とを備えている部分を含んでいる。活性領域21は、長方形状の領域に形成されている。ウェル領域22は、長方形状の領域に形成されている。ウェル領域22は、ウェル領域22の長方形の一辺が活性領域21の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極23は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極25は、それぞれ、ポリシリコンから形成されている。
複数のトランジスタゲート電極23と複数のダミーゲート電極25とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域22の長方形のウェル領域22に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極23は、複数のダミーゲート電極25の間に配置されている。複数のトランジスタゲート電極23は、活性領域21が形成されている領域を横切るように形成され、ウェル領域22が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極25は、活性領域21が形成されている領域を横切るように形成され、一端がウェル領域22に重なるように形成されている。
複数のトランジスタゲート電極23は、複数のトランジスタゲート電極23からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。複数のダミーゲート電極25は、複数のダミーゲート電極25からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極23と複数のダミーゲート電極25とは、複数のトランジスタゲート電極23と複数のダミーゲート電極25とのうちの隣り合う2つのゲート電極の間隔が長さSに等しくなるように、形成されている。
複数のトランジスタゲート電極23の各々は、活性領域21とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極25の各々は、同様にして、活性領域21とともに1つの電界効果トランジスタを形成している。
配線層26は、導体から形成され、ウェル領域22の上層側にウェル領域22に重なるように形成されている。複数のコンタクト27は、それぞれ、ウェル領域22が形成されている領域に配置されている。複数のコンタクト27は、それぞれ、導体から形成され、ウェル領域22を配線層26に電気的に接続している。複数のコンタクト28は、それぞれ、ウェル領域22が形成されている領域に配置されている。複数のコンタクト28は、それぞれ、導体から形成され、複数のダミーゲート電極25の一端をそれぞれウェル領域22と配線層26に電気的に接続している。このため、複数のダミーゲート電極25から形成される電界効果トランジスタは、常にオフ状態である。
このような半導体集積回路は、複数のトランジスタゲート電極23と複数のダミーゲート電極25とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極23のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
このような半導体集積回路は、図1〜図3に示される既述の半導体集積回路と同様にして、ウェル領域22とダミーゲート電極25との間隔を開ける必要がなくなり、図4に示される比較例の半導体集積回路に比較して、レイアウトサイズをより小さくすることができる。
本発明による半導体集積回路設計方法の実施の他の形態は、既述の実施の形態における半導体集積回路設計方法に適用される複数のスタンダードセルが、図4に示されている部分を備えるスタンダードセルを含んでいる。このような半導体集積回路設計方法により設計される半導体集積回路は、既述の実施の形態における半導体集積回路設計方法と同様にして、レイアウトサイズを小さくすることができる。
図6は、本発明による半導体集積回路の実施のさらに他の形態を示している。その半導体集積回路は、複数のスタンダードセルから形成されている。その複数のスタンダードセルのうちのいくつかのスタンダードセルは、活性領域31−1〜31−2とウェル領域32−1〜32−2と複数のトランジスタゲート電極33と複数のダミーゲート電極35−1〜35−2と配線層36−1〜36−2と複数のコンタクト37−1〜37−2と複数のコンタクト38−1〜38−2とを備えている。活性領域31−1〜31−2は、それぞれ、長方形状の領域に形成されている。ウェル領域32−1〜32−2は、それぞれ、長方形状の領域に形成されている。活性領域31−1〜31−2は、ウェル領域32−1とウェル領域32−2との間に配置されている。活性領域31−1は、ウェル領域32−1と活性領域31−2との間に配置されている。複数のトランジスタゲート電極33は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極35−1〜35−2は、それぞれ、ポリシリコンから形成されている。
複数のトランジスタゲート電極33と複数のダミーゲート電極35−1〜35−2とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域32−1〜32−2の長方形のウェル領域32−1〜32−2に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極33は、複数のダミーゲート電極35−1〜35−2の間に配置されている。複数のトランジスタゲート電極33は、活性領域31−1〜31−2が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極33は、さらに、ウェル領域32−1〜32−2が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極35−1は、活性領域31−1が形成されている領域を横切るように形成され、一端がウェル領域32−1に重なるように形成されている。ダミーゲート電極35−2は、活性領域31−2が形成されている領域を横切るように形成され、一端がウェル領域32−2に重なるように形成されている。ダミーゲート電極35−2は、ダミーゲート電極35−1が沿う直線に沿うように、形成されている。ダミーゲート電極35−2は、さらに、ダミーゲート電極35−1から所定の距離以上に離れるように形成されている。
複数のトランジスタゲート電極33は、複数のトランジスタゲート電極33からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。複数のダミーゲート電極35−1〜35−2は、複数のダミーゲート電極35−1〜35−2からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極33と複数のダミーゲート電極35−1〜35−2とは、複数のトランジスタゲート電極33と複数のダミーゲート電極35−1〜35−2とのうちの隣り合う2つのゲート電極の間隔が長さSに等しくなるように、形成されている。
複数のトランジスタゲート電極33の各々は、活性領域31−1とともに1つの電界効果トランジスタを形成している。複数のトランジスタゲート電極33の各々は、さらに、活性領域31−2とともに1つの電界効果トランジスタを形成している。複数のトランジスタゲート電極33の各々と活性領域31−1とから形成されるトランジスタは、複数のトランジスタゲート電極33の各々と活性領域31−2とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極33の各々と活性領域31−1とから形成されるトランジスタは、複数のトランジスタゲート電極33の各々と活性領域31−2とから形成されるトランジスタがP型チャネルMOSFETであるときに、N型チャネルMOSFETである。
複数のダミーゲート電極35−1の各々は、同様にして、活性領域31−1とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極35−2の各々は、さらに、活性領域31−2とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極35−1の各々と活性領域31−1とから形成されるトランジスタは、複数のトランジスタゲート電極33の各々と活性領域31−1とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極35−2の各々と活性領域31−2とから形成されるトランジスタは、複数のトランジスタゲート電極33の各々と活性領域31−2とから形成されるトランジスタと同じ型のトランジスタに形成されている。
配線層36−1は、導体から形成され、ウェル領域32−1の上層側にウェル領域32−1に重なるように形成されている。複数のコンタクト37−1は、それぞれ、ウェル領域32−1が形成されている領域に配置されている。複数のコンタクト37−1は、それぞれ、導体から形成され、ウェル領域32−1を配線層36−1に電気的に接続している。複数のコンタクト38−1は、それぞれ、ウェル領域32−1が形成されている領域に配置されている。複数のコンタクト38−1は、それぞれ、導体から形成され、複数のダミーゲート電極35−1の一端をそれぞれウェル領域32−1と配線層36−1に電気的に接続している。このため、複数のダミーゲート電極35−1から形成される電界効果トランジスタは、常にオフ状態である。
配線層36−2は、導体から形成され、ウェル領域32−2の上層側にウェル領域32−2に重なるように形成されている。複数のコンタクト37−2は、それぞれ、ウェル領域32−2が形成されている領域に配置されている。複数のコンタクト37−2は、それぞれ、導体から形成され、ウェル領域32−2を配線層36−2に電気的に接続している。複数のコンタクト38−2は、それぞれ、ウェル領域32−2が形成されている領域に配置されている。複数のコンタクト38−2は、それぞれ、導体から形成され、複数のダミーゲート電極35−2の一端をそれぞれウェル領域32−2と配線層36−2に電気的に接続している。このため、複数のダミーゲート電極35−2から形成される電界効果トランジスタは、常にオフ状態である。
そのスタンダードセルは、さらに、配線層41−1〜41−2と配線層42と配線層43とを備えている。配線層41−1は、コンタクト45−1を介してトランジスタゲート電極33と活性領域31−1とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層36−1に電気的に接続されている。配線層41−2は、コンタクト45−2を介してトランジスタゲート電極33と活性領域31−2とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層36−2に電気的に接続されている。配線層42は、コンタクト46を介してトランジスタゲート電極33に電気的に接続されている。配線層43は、コンタクト47−1を介してトランジスタゲート電極33と活性領域31−1とから形成される電界効果トランジスタのドレイン電極に電気的に接続され、コンタクト47−2を介してトランジスタゲート電極33と活性領域31−2とから形成される電界効果トランジスタのドレイン電極に電気的に接続されている。すなわち、そのスタンダードセルは、インバータに形成されている。
このような半導体集積回路は、複数のトランジスタゲート電極33と複数のダミーゲート電極35−1〜35−2とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極33のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
図7は、スタンダードセルの比較例を示している。その比較例のスタンダードセルは、活性領域131−1〜131−2とウェル領域132−1〜132−2と複数のトランジスタゲート電極133と複数のダミーゲート電極135−1〜135−2と複数のコンタクト137−1〜137−2と複数のコンタクト138−1〜138−2とを備えている。活性領域131−1〜131−2は、それぞれ、長方形状の領域に形成されている。ウェル領域132−1〜132−2は、それぞれ、長方形状の領域に形成されている。活性領域131−1〜131−2は、ウェル領域132−1とウェル領域132−2との間に配置されている。活性領域131−1は、ウェル領域132−1と活性領域131−2との間に配置されている。複数のトランジスタゲート電極133は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極135−1〜135−2は、それぞれ、ポリシリコンから形成されている。
複数のトランジスタゲート電極133と複数のダミーゲート電極135−1〜135−2とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域132−1〜132−2の長方形のウェル領域132−1〜132−2に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極133は、複数のダミーゲート電極135−1〜135−2の間に配置されている。複数のトランジスタゲート電極133は、活性領域131−1〜131−2が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極133は、さらに、ウェル領域132−1〜132−2が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極135−1は、活性領域131−1が形成されている領域を横切るように形成され、ウェル領域132−1が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極135−2は、活性領域131−2が形成されている領域を横切るように形成され、ウェル領域132−2が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極135−2は、ダミーゲート電極135−1が沿う直線に沿うように、形成されている。ダミーゲート電極135−2は、さらに、ダミーゲート電極135−1からゲート電極間レイアウト基準D3以上に離れるように形成されている。
複数のトランジスタゲート電極133は、複数のトランジスタゲート電極133からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。複数のダミーゲート電極135−1〜135−2は、複数のダミーゲート電極135−1〜135−2からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さLに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極133と複数のダミーゲート電極135−1〜135−2とは、複数のトランジスタゲート電極133と複数のダミーゲート電極135−1〜135−2とのうちの隣り合う2つのゲート電極の間隔が長さSに等しくなるように、形成されている。
複数のトランジスタゲート電極133の各々は、活性領域131−1とともに1つの電界効果トランジスタを形成している。複数のトランジスタゲート電極133の各々は、さらに、活性領域131−2とともに1つの電界効果トランジスタを形成している。複数のトランジスタゲート電極133の各々と活性領域131−1とから形成されるトランジスタは、複数のトランジスタゲート電極133の各々と活性領域131−2とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極133の各々と活性領域131−1とから形成されるトランジスタは、複数のトランジスタゲート電極133の各々と活性領域131−2とから形成されるトランジスタがP型チャネルMOSFETであるときに、N型チャネルMOSFETである。
複数のダミーゲート電極135−1の各々は、同様にして、活性領域131−1とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極135−2の各々は、さらに、活性領域131−2とともに1つの電界効果トランジスタを形成している。複数のダミーゲート電極135−1の各々と活性領域131−1とから形成されるトランジスタは、複数のトランジスタゲート電極133の各々と活性領域131−1とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極135−2の各々と活性領域131−2とから形成されるトランジスタは、複数のトランジスタゲート電極133の各々と活性領域131−2とから形成されるトランジスタと同じ型のトランジスタに形成されている。
複数のコンタクト137−1は、それぞれ、ウェル領域132−1が形成されている領域に配置されている。複数のコンタクト137−1は、それぞれ、導体から形成され、ウェル領域132−1の上層側にウェル領域132−1に重なるように形成されている配線層にウェル領域132−1を電気的に接続している。複数のコンタクト137−2は、それぞれ、ウェル領域132−2が形成されている領域に配置されている。複数のコンタクト137−2は、それぞれ、導体から形成され、ウェル領域132−2の上層側にウェル領域132−2に重なるように形成されている配線層にウェル領域132−2を電気的に接続している。
複数のコンタクト138−1は、それぞれ、複数のダミーゲート電極135−1のうちのダミーゲート電極135−2に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域132−1に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極135−1から形成される電界効果トランジスタは、常にオフ状態である。複数のコンタクト138−2は、それぞれ、複数のダミーゲート電極135−2のうちのダミーゲート電極135−1に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域132−2に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極135−2から形成される電界効果トランジスタは、常にオフ状態である。
複数のダミーゲート電極135−1は、正方形状に形成されているコンタクト部分を、ダミーゲート電極135−2に近い側の端に備えている。複数のコンタクト138は、差し渡し幅が所定のコンタクトサイズC1に等しくなるように、形成されている。複数のダミーゲート電極135−1のコンタクト部分は、そのコンタクト部分の縁がコンタクト138の縁からコンタクト−ゲート電極間レイアウト基準D1以上に離れるようなサイズに、形成されている。複数のダミーゲート電極135−2は、正方形状に形成されているコンタクト部分を、ダミーゲート電極135−1に近い側の端に備えている。複数のコンタクト138は、差し渡し幅が所定のコンタクトサイズC1に等しくなるように、形成されている。複数のダミーゲート電極135−2のコンタクト部分は、そのコンタクト部分の縁がコンタクト138の縁からコンタクト−ゲート電極間レイアウト基準D1以上に離れるようなサイズに、形成されている。複数のダミーゲート電極135−1のコンタクト部分は、複数のダミーゲート電極135−2のコンタクト部分からゲート電極間レイアウト基準D3以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズC1、コンタクト−ゲート電極間レイアウト基準D1、ゲート電極間レイアウト基準D3のために、活性領域131−1を活性領域131−2から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
図6に示される本発明による半導体集積回路は、複数のダミーゲート電極35−1〜35−2に電気的に接続される複数のコンタクト38−1〜38−2をウェル領域32−1〜32−2が形成されている領域に配置させることによって、活性領域31−1と活性領域31−2との間隔を狭くすることができ、図7に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
なお、複数のトランジスタゲート電極33の各々と活性領域31−1とから形成されるトランジスタは、複数のトランジスタゲート電極33の各々と活性領域31−2とから形成されるトランジスタと同じ型のトランジスタに形成されることもできる。すなわち、本発明による半導体集積回路を構成するスタンダードセルは、インバータ以外の電気回路を構成する場合も、同様にして、活性領域31−1と活性領域31−2との間隔を狭くすることができ、図7に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
1 :活性領域
2 :ウェル領域
3 :トランジスタゲート電極
5 :ダミーゲート電極
6 :配線層
7 :複数のコンタクト
8 :複数のコンタクト
10:ウェル領域
11:ソース電極拡散層
12:ドレイン電極拡散層
21:活性領域
22:ウェル領域
23:複数のトランジスタゲート電極
25:ダミーゲート電極
26:配線層
27:複数のコンタクト
28:複数のコンタクト
31−1〜31−2:活性領域
32−1〜32−2:ウェル領域
33:複数のトランジスタゲート電極
35−1〜35−2:ダミーゲート電極
36−1〜36−2:配線層
37−1〜37−2:複数のコンタクト
38−1〜38−2:複数のコンタクト
2 :ウェル領域
3 :トランジスタゲート電極
5 :ダミーゲート電極
6 :配線層
7 :複数のコンタクト
8 :複数のコンタクト
10:ウェル領域
11:ソース電極拡散層
12:ドレイン電極拡散層
21:活性領域
22:ウェル領域
23:複数のトランジスタゲート電極
25:ダミーゲート電極
26:配線層
27:複数のコンタクト
28:複数のコンタクト
31−1〜31−2:活性領域
32−1〜32−2:ウェル領域
33:複数のトランジスタゲート電極
35−1〜35−2:ダミーゲート電極
36−1〜36−2:配線層
37−1〜37−2:複数のコンタクト
38−1〜38−2:複数のコンタクト
Claims (10)
- 第1領域に形成される第1拡散層と、
前記第1領域と異なる第2領域に形成される第2拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第2領域に形成される配線層と、
コンタクトとを具備し、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第1拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第2領域と前記第1領域との両方に配置されるように形成され、
前記コンタクトは、前記第2領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路。 - 請求項1において、
前記コンタクトは、前記第2領域で前記ダミーゲート電極を前記第2拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路。 - 請求項2において、
前記第2拡散層の電位は、ウェル電位または基板電位である
半導体集積回路。 - 請求項1〜請求項3のいずれかにおいて、
前記第1領域と異なる第3領域に形成される第3拡散層と、
前記第3領域と異なる第4領域に形成される第4拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第4拡散層と同電位である他の配線層と、
他のコンタクトとをさらに具備し、
前記第3拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第1領域と前記第3領域とは、前記第2領域と前記第4領域との間に配置され、
前記他のダミーゲート電極は、前記第4領域と前記第3領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第4領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路。 - 請求項1〜請求項4のいずれかにおいて、
前記ダミーゲート電極は、2つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記2つのダミーゲート電極の間に配置される
半導体集積回路。 - 縮小化スタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルを電気的に接続する複数の配線層を配置するステップとを具備し、
前記縮小化スタンダードセルは、
第1領域に形成される第1拡散層と、
前記第1領域と異なる第2領域に形成される第2拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第2領域に形成される配線層と、
コンタクトとを備え、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第1拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第2領域と前記第1領域との両方に配置されるように形成され、
前記コンタクトは、前記第2領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路設計方法。 - 請求項6において、
前記コンタクトは、前記第2領域で前記ダミーゲート電極を前記第2拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路設計方法。 - 請求項7において、
前記第2拡散層の電位は、ウェル電位または基板電位である
半導体集積回路設計方法。 - 請求項6〜請求項8のいずれかにおいて、
前記縮小化スタンダードセルは、
前記第1領域と異なる第3領域に形成される第3拡散層と、
前記第3領域と異なる第4領域に形成される第4拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第4拡散層と同電位である他の配線層と、
他のコンタクトとをさらに備え、
前記第3拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第1領域と前記第3領域とは、前記第2領域と前記第4領域との間に配置され、
前記他のダミーゲート電極は、前記第4領域と前記第3領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第4領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路設計方法。 - 請求項6〜請求項9のいずれかにおいて、
前記ダミーゲート電極は、2つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記2つのダミーゲート電極の間に配置される
半導体集積回路設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010005042A JP2011146478A (ja) | 2010-01-13 | 2010-01-13 | 半導体集積回路および半導体集積回路設計方法 |
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Publication Number | Publication Date |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2010
- 2010-01-13 JP JP2010005042A patent/JP2011146478A/ja not_active Withdrawn
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US11239154B2 (en) | 2015-01-20 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Fishbone structure enhancing spacing with adjacent conductive line in power network |
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