KR20150108295A - 반도체 장치 - Google Patents

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KR20150108295A
KR20150108295A KR1020140104397A KR20140104397A KR20150108295A KR 20150108295 A KR20150108295 A KR 20150108295A KR 1020140104397 A KR1020140104397 A KR 1020140104397A KR 20140104397 A KR20140104397 A KR 20140104397A KR 20150108295 A KR20150108295 A KR 20150108295A
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KR1020140104397A
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도시후미 니시구치
히데키 오쿠무라
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가부시끼가이샤 도시바
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Abstract

본 발명의 일 실시 형태에 의하면, 반도체 장치는, 제1 방향으로 연장되어 있는, 제1 전위의 제1 및 제2 전극과, 상기 제1 방향으로 연장되어 있고, 상기 제1 전극을 사이에 끼우도록 설치된, 상기 제1 전위와 상이한 제2 전위의 제3 및 제4 전극과, 상기 제1 방향으로 연장되어 있고, 상기 제2 전극을 사이에 끼우도록 설치된, 상기 제1 전위의 제5 및 제6 전극을 구비한다. 또한 상기 장치는, 상기 제3 및 제4 전극 중 어느 하나와 상기 제5 및 제6 전극 중 어느 하나 사이에 형성된 반도체층과, 상기 제2, 제5 및 제6 전극 및 상기 반도체층 상에 설치된, 상기 제1 전위의 제1 배선을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
본 출원은 일본 특허 출원 제2014-53743호(출원일: 2014년 3월 17일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써, 기초 출원의 모든 내용을 포함한다.
전력용 반도체 장치는 높은 드레인 전압, 낮은 온 저항, 낮은 온 저항 용량적(容量積)을 유지할 것이 요구되고 있다. 온 저항 용량적은 온 저항과 용량의 적(積)이다. 이들 요구에 따르기 위하여, 전력용 반도체 장치의 일부 게이트 전극에 게이트 전위 대신 소스 전위를 공급하는 구성이 생각되고 있다(이하, 이러한 게이트 전극을 「소스 게이트 전극」이라고 칭함). 이 경우, 채널 면적이 감소하여 온 저항이 증가하게 된다. 그러나, 채널 저항률이 전체 저항률에서 차지하는 비율은 작기 때문에(예를 들어 5％ 정도), 이 경우의 온 저항 증가량은 작다. 한편, 채널 면적의 감소가 용량에 미치는 영향은 크기 때문에, 이 경우의 온 저항 용량적의 감소량은 크다(예를 들어 50％ 정도). 따라서, 전력용 반도체 장치의 일부 게이트 전극을 소스 게이트 전극으로 하면, 온 저항의 증가를 억제하면서 온 저항 용량적을 저감시킬 수 있다. 그러나, 전력용 반도체 장치의 일부 게이트 전극을 소스 게이트 전극으로 하는 경우에는, 전력용 반도체 장치의 미세화에 수반하여, 통상의 게이트 전극과 소스 게이트 전극 사이의 반도체층 상에 콘택트 배선을 형성하는 것이 어려워진다는 문제가 있다.
본 발명의 실시 형태는, 반도체층 상에서 상이한 전위가 공급되는 전극 사이에 배선을 용이하게 형성 가능한 반도체 장치를 제공한다.
본 발명의 일 실시 형태에 의하면, 반도체 장치는, 제1 방향으로 연장되어 있는, 제1 전위의 제1 및 제2 전극과, 상기 제1 방향으로 연장되어 있고, 상기 제1 전극을 사이에 끼우도록 설치된, 상기 제1 전위와 상이한 제2 전위의 제3 및 제4 전극과, 상기 제1 방향으로 연장되어 있고, 상기 제2 전극을 사이에 끼우도록 설치된, 상기 제1 전위의 제5 및 제6 전극을 구비한다. 또한 상기 장치는, 상기 제3 및 제4 전극 중 어느 하나와 상기 제5 및 제6 전극 중 어느 하나 사이에 형성된 반도체층과, 상기 제2, 제5 및 제6 전극 및 상기 반도체층 상에 설치된, 상기 제1 전위의 제1 배선을 구비한다.
도 1은 제1 실시 형태의 반도체 장치의 구조를 도시하는 평면도이다.
도 2는 제1 실시 형태의 반도체 장치의 구조를 도시하는 단면도이다.
도 3은 제1 실시 형태의 비교예의 반도체 장치의 구조를 도시하는 평면도이다.
도 4는 제1 실시 형태의 비교예의 반도체 장치의 구조를 도시하는 단면도이다.
도 5는 제2 실시 형태의 반도체 장치의 구조를 도시하는 평면도이다.
도 6은 제2 실시 형태의 반도체 장치의 구조를 도시하는 단면도이다.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
(1) 제1 실시 형태의 반도체 장치의 구조
도 1과 도 2는, 각각 제1 실시 형태의 반도체 장치의 구조를 도시하는 평면도 및 단면도이다. 본 실시 형태의 반도체 장치는, 트렌치 게이트형 MOSFET을 구비하는 전력용 반도체 장치이다. 도 2는, 도 1에 나타내는 직선 L을 따른 단면을 도시한다.
이하, 본 실시 형태의 반도체 장치의 구조를 주로 도 1을 참조하여 설명하며, 이 설명 중에서 필요에 따라 도 2도 참조한다.
본 실시 형태의 반도체 장치는 기판(1)과, 제1 및 제2 전극의 예에 상당하는 제1 및 제2 소스 전극(2a, 2b)과, 제3 및 제4 전극의 예에 상당하는 제1 및 제2 게이트 전극(3a, 3b)과, 제5 및 제6 전극의 예에 상당하는 제1 및 제2 소스 게이트 전극(4a, 4b)과, 제1 절연막(5)과, 제2 절연막(6)과, 제3 절연막(7)을 구비하고 있다. 또한 도 1은, 제1, 제2, 제3 절연막(5, 6, 7)의 도시를 생략하고 있다.
본 실시 형태의 반도체 장치는 소스 배선(11)과, 소스 콘택트 배선(12)과, 게이트 배선(13)과, 게이트 콘택트 배선(14)과, 제1 배선의 예에 상당하는 제1 콘택트 배선(21)을 더 구비하고 있다.
기판(1)의 예는 실리콘 기판 등의 반도체 기판이다. 도 1 및 도 2는, 기판(1)에 평행하고 서로 수직인 X 방향 및 Y 방향과, 기판(1)에 수직인 Z 방향을 나타내고 있다. X 방향은 제1 방향의 예이며, Y 방향은 제1 방향과 상이한 제2 방향의 예이다. 본 명세서에 있어서는, +Z 방향을 상 방향으로서 취급하고, -Z 방향을 하 방향으로서 취급한다. 예를 들어, 도 2의 기판(1)과 제3 절연막(7)의 위치 관계는, 기판(1)이 제3 절연막(7)의 하방에 위치하고 있다고 표현된다.
제1 및 제2 소스 전극(2a, 2b)은 기판(1) 상에 형성되고, X 방향으로 연장되어 있으며, 제1 전위의 예인 소스 전위가 공급된다. 제1 및 제2 소스 전극(2a, 2b)의 예는 폴리실리콘층이다. 본 실시 형태에 있어서는, 복수 개의 제1 소스 전극(2a)과 복수 개의 제2 소스 전극(2b)이 Y 방향을 따라 교대로 배치되어 있다. 도면 부호 E1, E2는 각각 제1 및 제2 소스 전극(2a, 2b)의 단부를 나타낸다.
제1 및 제2 게이트 전극(3a, 3b)은 X 방향으로 연장되어 있고, 기판(1) 상에 제1 소스 전극(2a)을 사이에 끼우도록 배치되며, 제1 전위와 상이한 제2 전위의 예인 게이트 전위가 공급된다. 제1 및 제2 게이트 전극(3a, 3b)의 예는 폴리실리콘층이다. 도면 부호 E3, E4는 각각 제1 및 제2 게이트 전극(3a, 3b)의 단부를 나타낸다.
제1 및 제2 소스 게이트 전극(4a, 4b)은 X 방향으로 연장되어 있고, 기판(1) 상에 제2 소스 전극(2b)을 사이에 끼우도록 배치되며, 소스 전위가 공급된다. 제1 및 제2 소스 게이트 전극(4a, 4b)의 예는 폴리실리콘층이다. 도면 부호 E5, E6은 각각 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부를 나타낸다.
제1 절연막(5)(도 2)은 X 방향으로 연장되도록 기판(1) 상에 형성되어 있다. 제1 절연막(5)의 각각은 제1 소스 전극(2a)과 제1 및 제2 게이트 전극(3a, 3b)의 측부 및 저부에 접하고 있거나, 또는 제2 소스 전극(2b)과 제1 및 제2 소스 게이트 전극(4a, 4b)의 측부 및 저부에 접하고 있다. 제1 절연막(5)의 예는 실리콘 산화막이다.
제2 절연막(6)(도 2)은 X 방향으로 연장되도록 기판(1) 상에 형성되어 있다. 제2 절연막(6)의 각각은 제1 소스 전극(2a)과 제1 및 제2 게이트 전극(3a, 3b)의 상부에 접하고 있다. 제2 절연막(6)의 예는 실리콘 산화막이다.
제3 절연막(7)(도 2)은 기판(1) 상에 소스 배선(11), 소스 콘택트 배선(12), 게이트 배선(13), 게이트 콘택트 배선(14) 및 제1 콘택트 배선(21)을 덮도록 형성되어 있다. 제3 절연막(7)의 예는 실리콘 산화막이다.
기판(1)은 도 2에 도시한 바와 같이, 제1 반도체층의 예에 상당하는 제1 소스층(1a)과, 제2 반도체층의 예에 상당하는 제2 소스층(1b)과, 제3 반도체층의 예에 상당하는 베이스층(1c)을 포함하고 있다.
제1 소스층(1a), 제2 소스층(1b) 및 베이스층(1c)은, 제1 또는 제2 게이트 전극(3a, 3b)과 제1 또는 제2 소스 게이트 전극(4a, 4b) 사이에, 제1 절연막(5)을 개재하여 형성되어 있다. 제1 소스층(1a)은 n형층이고, 제1 또는 제2 게이트 전극(3a, 3b)에 인접하고 있다. 제2 소스층(1b)은 n형층이고, 제1 또는 제2 소스 게이트 전극(4a, 4b)에 인접하고 있다. 베이스층(1c)은 p형층이고, 제1 및 제2 소스층(1a, 1b) 사이에 형성된 부분을 포함하고 있다. n 도전형과 p 도전형은 각각 제1 및 제2 도전형의 예이다.
소스 배선(11)은 기판(1) 상에 Y 방향으로 연장되도록 형성되어 있다. 소스 배선(11)의 예는 폴리실리콘층이다. 소스 콘택트 배선(12)은 소스 배선(11) 상에 Y 방향으로 연장되도록 형성되어 있다. 소스 콘택트 배선(12)의 예는 금속층이다. 소스 배선(11)은 제1 및 제2 소스 전극(2a, 2b) 상에 형성되어 있고, 제1 및 제2 소스 전극(2a, 2b)에 소스 전위를 공급한다.
게이트 배선(13)은 기판(1) 상에 Y 방향으로 연장되도록 형성되고, 소스 배선(11)의 +X 방향에 위치하고 있다. 게이트 배선(13)의 예는 폴리실리콘층이다. 게이트 콘택트 배선(14)은 게이트 배선(13) 상에 Y 방향으로 연장되도록 형성되어 있다. 게이트 콘택트 배선(14)의 예는 금속층이다. 게이트 배선(13)은 제1 및 제2 게이트 전극(3a, 3b) 상에 형성되어 있고, 제1 및 제2 게이트 전극(3a, 3b)에 게이트 전위를 공급한다. 또한, 게이트 배선(13)은 제1 및 제2 소스 전극(2a, 2b) 상에 절연막을 개재하여 형성되어 있고, 제1 및 제2 소스 전극(2a, 2b)과는 전기적으로 절연되어 있다.
게이트 배선(13)은 빗형 형상을 갖고 있다. 구체적으로는, 게이트 배선(13)은 Y 방향으로 연장되는 띠형 형상을 갖는 제1 영역(13a)과, 제1 영역(13a)의 +X 방향에 위치하는 복수의 제2 영역(13b)을 포함하고 있다. 제2 영역(13b) 사이의 피치는, 제1 소스 전극(2a) 사이의 피치나 제2 소스 전극(2b) 사이의 피치와 동일한 값이다.
제1 및 제2 소스 전극(2a, 2b)의 단부 E1, E2는, 소스 배선(11) 및 게이트 배선(13)의 -X 방향에 위치하고 있다. 또한, 제1 및 제2 게이트 전극(3a, 3b)의 단부 E3, E4는, 소스 배선(11)의 +X 방향에 위치하고, 또한, 게이트 배선(13)의 제2 영역(13b)의 바로 아래에 위치하고 있다. 또한 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부 E5, E6은, 소스 배선(11) 및 게이트 배선(13)의 +X 방향에 위치하고 있다. 따라서, 제1 및 제2 소스 전극(2a, 2b)의 단부 E1, E2는, 소스 배선(11) 및 게이트 배선(13)에 대하여 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부 E5, E6과는 반대측에 위치하고 있다. 또한, 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부 E5, E6은, 게이트 배선(13)의 제2 영역(13b) 사이에 위치하고 있다.
제1 콘택트 배선(21)은 기판(1) 상에 X 방향으로 연장되도록 형성되어 있다. 제1 콘택트 배선(21)의 예는 금속층이다. 제1 콘택트 배선(21)은 소스 콘택트 배선(12)이나 게이트 콘택트 배선(14)과는 달리, 폴리실리콘층을 개재하지 않고 기판(1) 상에 형성되어 있다. 제1 콘택트 배선(21) 사이의 피치는, 제1 소스 전극(2a) 사이의 피치나 제2 소스 전극(2b) 사이의 피치와 동일한 값이다.
제1 콘택트 배선(21)은 도 2에 도시한 바와 같이, 제2 소스 전극(2b), 제1 및 제2 소스 게이트 전극(4a, 4b), 제1 및 제2 소스층(1a, 1b) 및 베이스층(1c) 상에 형성되어 있다. 따라서, 제1 콘택트 배선(21)은 제2 소스 전극(2b), 제1 및 제2 소스 게이트 전극(4a, 4b), 제1 및 제2 소스층(1a, 1b) 및 베이스층(1c)에 소스 전위를 공급할 수 있다. 제1 콘택트 배선(21)은 이들 전극이나 반도체층과는 전기적으로 접속되어 있지만, 제1 및 제2 게이트 전극(3a, 3b)과는 전기적으로 절연되어 있다.
(2) 제1 실시 형태의 비교예의 반도체 장치의 구조
도 3과 도 4는, 각각 제1 실시 형태의 비교예의 반도체 장치의 구조를 도시하는 평면도 및 단면도이다. 도 4는, 도 3에 나타내는 직선 L에 따른 단면을 도시한다.
이하, 본 비교예의 반도체 장치의 구조를 주로 도 3을 참조하여 설명하며, 이 설명 중에서 필요에 따라 도 4도 참조한다.
본 비교예에 있어서는, 제1 실시 형태의 제1 콘택트 배선(21)의 각각이, 소스 게이트 배선(15)과, 소스 게이트 콘택트 배선(16)과, 콘택트 배선(17)으로 치환되어 있다.
소스 게이트 배선(15)은 도 4에 도시한 바와 같이, 제2 소스 전극(2b)과 제1 및 제2 소스 게이트 전극(4a, 4b) 상에 형성되어 있다. 따라서, 소스 게이트 배선(15)은 제2 소스 전극(2b)과 제1 및 제2 소스 게이트 전극(4a, 4b)에 소스 전위를 공급할 수 있다. 소스 게이트 배선(15)의 예는 폴리실리콘층이다. 소스 게이트 콘택트 배선(16)은 소스 게이트 배선(15) 상에 형성되어 있다. 소스 게이트 콘택트 배선(16)의 예는 금속층이다.
도 4는, 직선 L의 +X 방향에 위치하는 콘택트 배선(17)을 점선으로 나타내고 있다. 콘택트 배선(17)은 도 4에 도시한 바와 같이, 제1 및 제2 소스층(1a, 1b)과 베이스층(1c) 상에 형성되어 있다. 따라서, 콘택트 배선(17)은 제1 및 제2 소스층(1a, 1b)과 베이스층(1c)에 소스 전위를 공급할 수 있다. 콘택트 배선(17)은 이들 반도체층(1a 내지 1c)과는 전기적으로 접속되어 있지만, 제1 및 제2 게이트 전극(3a, 3b)과는 전기적으로 절연되어 있다. 콘택트 배선(17)의 예는 금속층이다.
여기서, 제1 실시 형태와 비교예를 비교한다.
비교예에 있어서는, 반도체 장치의 미세화가 진행되면 반도체층(1a 내지 1c) 상에 콘택트 배선(17)을 형성하는 것이 어려워진다. 그 이유는, 반도체 장치의 미세화가 진행되면 반도체층(1a 내지 1c)의 Y 방향의 폭이 좁아져, 콘택트 배선(17)을 형성하기 위한 리소그래피 및 에칭의 여유도가 저하되기 때문이다. 콘택트 배선(17)의 Y 방향의 폭의 예는 0.25 내지 0.35㎛이다. 이 경우의 리소그래피는, 예를 들어 파장 248㎚의 KrF 레이저를 사용하여 행해지게 된다.
한편, 제1 실시 형태에 있어서는, 제1 콘택트 배선(21)의 Y 방향의 폭은, 콘택트 배선(17)의 Y 방향의 폭보다도 넓게 하는 것이 가능하다. 따라서, 반도체 장치의 미세화가 진행되더라도, 제1 콘택트 배선(21)을 형성하기 위한 리소그래피 및 에칭의 여유도를 충분히 확보할 수 있어, 제1 콘택트 배선(21)을 용이하게 형성할 수 있다. 제1 콘택트 배선(21)의 Y 방향의 폭의 예는 3.0 내지 3.5㎛이다. 이 경우의 리소그래피는, 예를 들어 파장 365㎚의 i선을 사용하여 행할 수 있다.
또한, 제1 실시 형태에 있어서는, 제1 콘택트 배선(21)이 폴리실리콘층을 개재하지 않고 기판(1) 상에 형성되어 있으며, 또한 제1 콘택트 배선(21)의 XY 평면 내의 면적이, 배선(15, 17)의 XY 평면 내의 합계 면적보다도 넓게 설정되어 있다. 따라서 본 실시 형태에 의하면, 제1 콘택트 배선(21)의 저항을 배선(15, 16, 17)의 저항보다도 저감시킬 수 있다.
비교예에 있어서는, 각 제2 소스 전극(2b) 상에 복수의 소스 게이트 배선(15)과 복수의 소스 게이트 콘택트 배선(16)이 배치되어 있다. 도 3은, 이 소스 게이트 배선(15) 및 소스 게이트 콘택트 배선(16) 중, 하나의 소스 게이트 배선(15)과 하나의 소스 게이트 콘택트 배선(16)을 도시하고 있다.
한편, 제1 실시 형태에 있어서는, 각 제2 소스 전극(2b) 상에 하나의 제1 콘택트 배선(21)만이 배치되어 있다. 다시 말해, 제1 실시 형태에 있어서는, 비교예의 복수의 소스 게이트 배선(15)과 복수의 소스 게이트 콘택트 배선(16)이, 하나의 제1 콘택트 배선(21)으로 치환되어 있다. 따라서 본 실시 형태에 의하면, 제1 콘택트 배선(21)의 저항을 배선(15, 16, 17)의 저항보다도 대폭 저감시킬 수 있다.
이상과 같이 제1 실시 형태의 반도체 장치는, 제2 소스 전극(2b), 제1 및 제2 소스 게이트 전극(4a, 4b) 및 반도체층(1a 내지 1c) 상에 형성되고, 제2 소스 전극(2b), 제1 및 제2 소스 게이트 전극(4a, 4b) 및 반도체층(1a 내지 1c)에 소스 전위를 공급하는 제1 콘택트 배선(21)을 구비하고 있다.
따라서 본 실시 형태에 의하면, 제1 및 제2 게이트 전극(3a, 3b)과 제1 및 제2 소스 게이트 전극(4a, 4b) 사이의 반도체층(1a 내지 1c) 상에 용이하게 배선(제1 콘택트 배선(21))을 형성하는 것이 가능해진다.
(제2 실시 형태)
도 5와 도 6은, 각각 제2 실시 형태의 반도체 장치의 구조를 도시하는 평면도 및 단면도이다. 도 6은, 도 5에 나타내는 직선 L을 따른 단면을 도시한다.
이하, 본 실시 형태의 반도체 장치의 구조를 주로 도 5을 참조하여 설명하며, 이 설명 중에서 필요에 따라 도 6도 참조한다.
제2 실시 형태에 있어서는, 제1 실시 형태의 소스 배선(11) 및 소스 콘택트 배선(12)이, 제2 콘택트 배선(22)으로 치환되어 있다. 제2 콘택트 배선(22)은 제2 배선의 예이다. 또한, 제2 실시 형태의 게이트 배선(13)은 비(非)빗형 형상을 갖고 있다. 따라서, 제2 실시 형태의 게이트 배선(13)은 제1 영역(13a)을 포함하고 있지만, 제2 영역(13b)은 포함하고 있지 않다.
제2 콘택트 배선(22)은 기판(1) 상에 X 방향으로 연장되도록 형성되어 있다. 제2 콘택트 배선(22)의 예는 금속층이다. 제2 콘택트 배선(22)은 제1 콘택트 배선(21)과 마찬가지로, 폴리실리콘층을 개재하지 않고 기판(1) 상에 형성되어 있다. 제2 콘택트 배선(22) 사이의 피치는, 제1 소스 전극(2a) 사이의 피치나 제2 소스 전극(2b) 사이의 피치와 동일한 값이다.
제2 콘택트 배선(22)은 도 5와 도 6에 도시한 바와 같이, 제1 소스 전극(2a) 상에 제1 및 제2 게이트 전극(3a, 3b) 사이에 끼워지도록 형성되어 있다. 따라서, 제2 콘택트 배선(22)은 제1 소스 전극(2a)에 소스 전위를 공급할 수 있다. 제2 콘택트 배선(22)은 제1 소스 전극(2a)과는 전기적으로 접속되어 있지만, 제1 및 제2 게이트 전극(3a, 3b)과는 전기적으로 절연되어 있다. 또한, 제2 콘택트 배선(22)은 제2 및 제3 절연막(6, 7)에 의하여 제1 콘택트 배선(21)과 분리되어 있다.
또한, 본 실시 형태에 있어서는, 각 제1 소스 전극(2a) 상에 하나의 제2 콘택트 배선(22)만이 배치되어 있다. 이는, 제1 실시 형태의 각 제2 소스 전극(2b) 상에 하나의 제1 콘택트 배선(21)만이 배치되어 있는 것과 마찬가지이다.
제1 및 제2 소스 전극(2a, 2b)의 단부 E1, E2는, 게이트 배선(13)의 +X 방향에 위치하고 있다. 또한, 제1 및 제2 게이트 전극(3a, 3b)의 단부 E3, E4는, 게이트 배선(13)의 바로 아래에 위치하고 있다. 또한, 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부 E5, E6은, 게이트 배선(13)의 +X 방향에 위치하고 있다. 따라서, 제1 및 제2 소스 전극(2a, 2b)의 단부 E1, E2는, 게이트 배선(13)에 대하여 제1 및 제2 소스 게이트 전극(4a, 4b)의 단부 E5, E6과 동일한 측에 위치하고 있다. 구체적으로는 단부 E1, E2의 X 방향의 위치가, 단부 E5, E6의 X 방향의 위치와 대략 동일하고, 단부 E1, E2와 게이트 배선(13)의 거리 D1, D2가, 단부 E5, E6과 게이트 배선(13)의 거리 D5, D6과 대략 동일한 값으로 설정되어 있다.
여기서, 제1 및 제2 실시 형태를 비교한다.
제1 실시 형태에 있어서는 단부 E3, E4의 X 방향의 위치가, 단부 E5, E6의 X 방향의 위치와 대략 동일하고, 제1 및 제2 게이트 전극(3a, 3b)의 X 방향의 길이가, 제1 및 제2 소스 게이트 전극(4a, 4b)의 X 방향의 길이와 대략 동일하다. 이러한 구조에는, 이들 전극(3a, 3b, 4a, 4b)을 형성하기 쉽다는 이점이 있다.
또한, 제1 실시 형태의 게이트 배선(13)은 빗형 형상을 갖고 있다. 따라서 본 실시 형태에 의하면, 전극(3a, 3b, 4a, 4b)의 X 방향의 길이를 동일하게 설정하면서, 전극(3a, 3b)을 게이트 배선(13)과 전기적으로 접속하고, 전극(4a, 4b)을 게이트 배선(13)과 전기적으로 절연하는 것이 가능해진다.
한편, 제2 실시 형태에 있어서는 단부 E1, E2의 X 방향의 위치가, 단부 E5, E6의 X 방향의 위치와 대략 동일하고, 제1 및 제2 소스 전극(2a, 2b)의 X 방향의 길이가, 제1 및 제2 소스 게이트 전극(4a, 4b)의 X 방향의 길이와 대략 동일하다. 이러한 구조에는, 이들 전극(2a, 2b, 4a, 4b)을 형성하기 쉽다는 이점이 있다.
또한 이러한 구조에는, 게이트 배선(13)과 단부 E1, E2, E5, E6의 거리 D1, D2, D5, D6을 길게 할 수 있다는 이점이 있다. 따라서 본 실시 형태에 의하면, 게이트 배선(13)을 에칭할 때의 잔사가, 게이트 배선(13)과 단부 E1, E2, E5, E6을 전기적으로 접속하여 버리는 사태를 억제하는 것이 가능해진다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등 범위에 포함된다.

Claims (20)

  1. 반도체 장치로서,
    제1 방향으로 연장되어 있는, 제1 전위의 제1 및 제2 전극과,
    상기 제1 방향으로 연장되어 있고, 상기 제1 전극을 사이에 끼우도록 설치된, 상기 제1 전위와 상이한 제2 전위의 제3 및 제4 전극과,
    상기 제1 방향으로 연장되어 있고, 상기 제2 전극을 사이에 끼우도록 설치된, 상기 제1 전위의 제5 및 제6 전극과,
    상기 제3 및 제4 전극 중 어느 하나와 상기 제5 및 제6 전극 중 어느 하나 사이에 형성된 반도체층과,
    상기 제2, 제5 및 제6 전극 및 상기 반도체층 상에 설치된, 상기 제1 전위의 제1 배선
    을 구비하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 배선은 상기 제1 방향으로 연장되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체층은 제1 도전형의 제1 및 제2 반도체층과, 상기 제1 및 제2 반도체층 사이에 형성된 제2 도전형의 제3 반도체층을 포함하고,
    상기 제1 배선은 상기 제1, 제2 및 제3 반도체층 상에 설치되어 있는,
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 배선은, 상기 제2, 제5 및 제6 전극 상에 반도체층을 개재하지 않고 형성된 금속층을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 배선은 상기 제3 및 제4 전극과 전기적으로 절연되어 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 배선은 상기 제2, 제5 및 제6 전극과 전기적으로 접속되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 전극 상에 상기 제3 및 제4 전극 사이에 끼워지도록 설치된, 상기 제1 전위의 제2 배선을 구비하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 배선은 상기 제1 방향으로 연장되어 있는, 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 배선은, 상기 제1 전극 상에 반도체층을 개재하지 않고 형성된 금속층을 포함하는, 반도체 장치.
  10. 제7항에 있어서,
    상기 제2 배선은, 상기 제3 및 제4 전극과 전기적으로 절연되어 있는, 반도체 장치.
  11. 제7항에 있어서,
    상기 제2 배선은 상기 제1 전극과 전기적으로 접속되어 있는, 반도체 장치.
  12. 제7항에 있어서,
    상기 제3 및 제4 전극 상에 설치되고, 상기 제1 방향과 상이한 제2 방향으로 연장되어 있는, 상기 제2 전위의 제3 배선을 구비하는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 전극의 단부는, 상기 제3 배선에 대하여 상기 제5 및 제6 전극의 단부와 동일한 측에 위치하는, 반도체 장치.
  14. 제12항에 있어서,
    상기 제2 전극의 단부는, 상기 제3 배선에 대하여 상기 제5 및 제6 전극의 단부와 동일한 측에 위치하는, 반도체 장치.
  15. 제1항에 있어서,
    상기 제3 및 제4 전극 상에 설치되고, 상기 제1 방향과 상이한 제2 방향으로 연장되어 있는, 상기 제2 전위의 제3 배선을 구비하는, 반도체 장치.
  16. 제15항에 있어서,
    상기 제3 배선은,
    상기 제2 방향으로 연장되어 있는 제1 영역과,
    상기 제1 영역에 대하여 상기 제5 및 제6 전극의 단부와 동일한 측에 위치하고, 상기 제3 및 제4 전극의 단부 상에 형성된 제2 영역
    을 포함하는, 반도체 장치.
  17. 제15항에 있어서,
    상기 제1 전극의 단부는, 상기 제3 배선에 대하여 상기 제5 및 제6 전극의 단부와는 반대측에 위치하는, 반도체 장치.
  18. 제15항에 있어서,
    상기 제2 전극의 단부는, 상기 제3 배선에 대하여 상기 제5 및 제6 전극의 단부와는 반대측에 위치하는, 반도체 장치.
  19. 제15항에 있어서,
    상기 제1 및 제2 전극 상에 설치되고, 상기 제2 방향으로 연장되어 있는, 상기 제1 전위의 제4 배선을 구비하는, 반도체 장치.
  20. 제1항에 있어서,
    상기 제1 전위는 소스 전위이며, 상기 제2 전위는 게이트 전위인, 반도체 장치.
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