JP2015177112A - 半導体装置 - Google Patents

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俊史 西口
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Abstract

【課題】第１電位が供給される電極と第２電位が供給される電極との間の半導体層上に容易に配線を形成可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に延びている、第１電位の第１および第２電極と、前記第１方向に延びており、前記第１電極を挟むように配置された、前記第１電位と異なる第２電位の第３および第４電極と、前記第１方向に延びており、前記第２電極を挟むように配置された、前記第１電位の第５および第６電極とを備える。さらに、前記装置は、前記第３および第４電極のいずれかと前記第５および第６電極のいずれかとの間に設けられた半導体層と、前記第２、第５、および第６電極および前記半導体層上に設けられた、前記第１電位の第１配線とを備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用半導体装置は、高いドレイン電圧、低いオン抵抗、低いオン抵抗容量積を保持することが要求されている。オン抵抗容量積は、オン抵抗と容量との積である。これらの要求に応えるために、電力用半導体装置の一部のゲート電極にゲート電位の代わりにソース電位を供給する構成が考えられている（以下、このようなゲート電極を「ソースゲート電極」と呼ぶ）。この場合、チャネル面積が減少し、オン抵抗が増加することになる。しかしながら、チャネル抵抗率が全抵抗率に占める割合は小さいため（例えば５％程度）、この場合のオン抵抗の増加量は小さい。一方、チャネル面積の減少が容量に及ぼす影響は大きいため、この場合のオン抵抗容量積の減少量は大きい（例えば５０％程度）。よって、電力用半導体装置の一部のゲート電極をソースゲート電極とすれば、オン抵抗の増加を抑制しつつオン抵抗容量積を低減することができる。しかしながら、電力用半導体装置の一部のゲート電極をソースゲート電極とする場合には、電力用半導体装置の微細化に伴い、通常のゲート電極とソースゲート電極との間の半導体層上にコンタクト配線を形成することが難しくなるという問題がある。
特開２０１１−１６５９７１号公報
第１電位が供給される電極と第２電位が供給される電極との間の半導体層上に容易に配線を形成可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、第１方向に延びている、第１電位の第１および第２電極と、前記第１方向に延びており、前記第１電極を挟むように配置された、前記第１電位と異なる第２電位の第３および第４電極と、前記第１方向に延びており、前記第２電極を挟むように配置された、前記第１電位の第５および第６電極とを備える。さらに、前記装置は、前記第３および第４電極のいずれかと前記第５および第６電極のいずれかとの間に設けられた半導体層と、前記第２、第５、および第６電極および前記半導体層上に設けられた、前記第１電位の第１配線とを備える。
第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の比較例の半導体装置の構造を示す平面図である。 第１実施形態の比較例の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
（１）第１実施形態の半導体装置の構造
図１と図２はそれぞれ、第１実施形態の半導体装置の構造を示す平面図および断面図である。本実施形態の半導体装置は、トレンチゲート型のＭＯＳＦＥＴを備える電力用半導体装置である。図２は、図１に示す直線Ｌに沿った断面を示す。
以下、本実施形態の半導体装置の構造を主に図１を参照して説明し、この説明の中で必要に応じて図２も参照する。
本実施形態の半導体装置は、基板１と、第１および第２電極の例に相当する第１および第２ソース電極２ａ、２ｂと、第３および第４電極の例に相当する第１および第２ゲート電極３ａ、３ｂと、第５および第６電極の例に相当する第１および第２ソースゲート電極４ａ、４ｂと、第１絶縁膜５と、第２絶縁膜６と、第３絶縁膜７とを備えている。なお、図１は、第１、第２、第３絶縁膜５、６、７の図示を省略している。
本実施形態の半導体装置はさらに、ソース配線１１と、ソースコンタクト配線１２と、ゲート配線１３と、ゲートコンタクト配線１４と、第１配線の例に相当する第１コンタクト配線２１とを備えている。
基板１の例は、シリコン基板などの半導体基板である。図１および図２は、基板１に平行で互いに垂直なＸ方向およびＹ方向と、基板１に垂直なＺ方向とを示している。Ｘ方向は第１方向の例であり、Ｙ方向は第１方向と異なる第２方向の例である。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、図２の基板１と第３絶縁膜７との位置関係は、基板１が第３絶縁膜７の下方に位置していると表現される。
第１および第２ソース電極２ａ、２ｂは、基板１上に形成され、Ｘ方向に延びており、第１電位の例であるソース電位が供給される。第１および第２ソース電極２ａ、２ｂの例は、ポリシリコン層である。本実施形態においては、複数本の第１ソース電極２ａと複数本の第２ソース電極２ｂが、Ｙ方向に沿って交互に配置されている。符号Ｅ1、Ｅ2はそれぞれ、第１および第２ソース電極２ａ、２ｂの端部を示す。
第１および第２ゲート電極３ａ、３ｂは、Ｘ方向に延びており、基板１上に第１ソース電極２ａを挟むように配置され、第１電位と異なる第２電位の例であるゲート電位が供給される。第１および第２ゲート電極３ａ、３ｂの例は、ポリシリコン層である。符号Ｅ3、Ｅ4はそれぞれ、第１および第２ゲート電極３ａ、３ｂの端部を示す。
第１および第２ソースゲート電極４ａ、４ｂは、Ｘ方向に延びており、基板１上に第２ソース電極２ｂを挟むように配置され、ソース電位が供給される。第１および第２ソースゲート電極４ａ、４ｂの例は、ポリシリコン層である。符号Ｅ5、Ｅ6はそれぞれ、第１および第２ソースゲート電極４ａ、４ｂの端部を示す。
第１絶縁膜５（図２）は、Ｘ方向に延びるように基板１上に形成されている。第１絶縁膜５の各々は、第１ソース電極２ａと第１および第２ゲート電極３ａ、３ｂの側部および底部に接している、または第２ソース電極２ｂと第１および第２ソースゲート電極４ａ、４ｂの側部および下部に接している。第１絶縁膜５の例は、シリコン酸化膜である。
第２絶縁膜６（図２）は、Ｘ方向に延びるように基板１上に形成されている。第２絶縁膜６の各々は、第１ソース電極２ａと第１および第２ゲート電極３ａ、３ｂの上部に接している。第２絶縁膜６の例は、シリコン酸化膜である。
第３絶縁膜７（図２）は、基板１上にソース配線１１、ソースコンタクト配線１２、ゲート配線１３、ゲートコンタクト配線１４、および第１コンタクト配線２１を覆うように形成されている。第３絶縁膜７の例は、シリコン酸化膜である。
基板１は、図２に示すように、第１半導体層の例に相当する第１ソース層１ａと、第２半導体層の例に相当する第２ソース層１ｂと、第３半導体層の例に相当するベース層１ｃとを含んでいる。
第１ソース層１ａ、第２ソース層１ｂ、およびベース層１ｃは、第１または第２ゲート電極３ａ、３ｂと第１または第２ソースゲート電極４ａ、４ｂとの間に、第１絶縁膜５を介して形成されている。第１ソース層１ａは、ｎ型層であり、第１または第２ゲート電極３ａ、３ｂに隣接している。第２ソース層１ｂは、ｎ型層であり、第１または第２ソースゲート電極４ａ、４ｂに隣接している。ベース層１ｃは、ｐ型層であり、第１および第２ソース層１ａ、１ｂ間に形成された部分を含んでいる。ｎ導電型とｐ導電型はそれぞれ、第１および第２導電型の例である。
ソース配線１１は、基板１上にＹ方向に延びるように形成されている。ソース配線１１の例は、ポリシリコン層である。ソースコンタクト配線１２は、ソース配線１１上にＹ方向に延びるように形成されている。ソースコンタクト配線１２の例は、金属層である。ソース配線１１は、第１および第２ソース電極２ａ、２ｂ上に形成されており、第１および第２ソース電極２ａ、２ｂにソース電位を供給する。
ゲート配線１３は、基板１上にＹ方向に延びるように形成され、ソース配線１１の＋Ｘ方向に位置している。ゲート配線１３の例は、ポリシリコン層である。ゲートコンタクト配線１４は、ゲート配線１３上にＹ方向に延びるように形成されている。ゲートコンタクト配線１４の例は、金属層である。ゲート配線１３は、第１および第２ゲート電極３ａ、３ｂ上に形成されており、第１および第２ゲート電極３ａ、３ｂにゲート電位を供給する。なお、ゲート配線１３は、第１および第２ソース電極２ａ、２ｂ上に絶縁膜を介して形成されており、第１および第２ソース電極２ａ、２ｂとは電気的に絶縁されている。
ゲート配線１３は、櫛形形状を有している。具体的には、ゲート配線１３は、Ｙ方向に延びる帯状の形状を有する第１領域１３ａと、第１領域１３ｂの＋Ｘ方向に位置する複数の第２領域１３ｂとを含んでいる。第２領域１３ｂ間のピッチは、第１ソース電極２ａ間のピッチや、第２ソース電極２ｂ間のピッチと同じ値である。
第１および第２ソース電極２ａ、２ｂの端部Ｅ1、Ｅ2は、ソース配線１１およびゲート配線１３の−Ｘ方向に位置している。また、第１および第２ゲート電極３ａ、３ｂの端部Ｅ3、Ｅ4は、ソース配線１１の＋Ｘ方向に位置し、かつ、ゲート配線１３の第２領域１３ｂの真下に位置している。また、第１および第２ソースゲート電極４ａ、４ｂの端部Ｅ5、Ｅ6は、ソース配線１１およびゲート配線１３の＋Ｘ方向に位置している。よって、第１および第２ソース電極２ａ、２ｂの端部Ｅ1、Ｅ2は、ソース配線１１およびゲート配線１３に対し、第１および第２ソースゲート電極４ａ、４ｂの端部Ｅ5、Ｅ6とは反対側に位置している。なお、第１および第２ソースゲート電極４ａ、４ｂの端部Ｅ5、Ｅ6は、ゲート配線１３の第２領域１３ｂ間に位置している。
第１コンタクト配線２１は、基板１上にＸ方向に延びるように形成されている。第１コンタクト配線２１の例は、金属層である。第１コンタクト配線２１は、ソースコンタクト配線１２やゲートコンタクト配線１４とは異なり、ポリシリコン層を介さずに基板１上に形成されている。第１コンタクト配線２１間のピッチは、第１ソース電極２ａ間のピッチや、第２ソース電極２ｂ間のピッチと同じ値である。
第１コンタクト配線２１は、図２に示すように、第２ソース電極２ｂ、第１および第２ソースゲート電極４ａ、４ｂ、第１および第２ソース層１ａ、１ｂ、およびベース層１ｃ上に形成されている。よって、第１コンタクト配線２１は、第２ソース電極２ｂ、第１および第２ソースゲート電極４ａ、４ｂ、第１および第２ソース層１ａ、１ｂ、およびベース層１ｃにソース電位を供給することができる。第１コンタクト配線２１は、これらの電極や半導体層とは電気的に接続されているが、第１および第２ゲート電極３ａ、３ｂとは電気的に絶縁されている。
（２）第１実施形態の比較例の半導体装置の構造
図３と図４はそれぞれ、第１実施形態の比較例の半導体装置の構造を示す平面図および断面図である。図４は、図３に示す直線Ｌに沿った断面を示す。
以下、本比較例の半導体装置の構造を主に図３を参照して説明し、この説明の中で必要に応じて図４も参照する。
本比較例においては、第１実施形態の第１コンタクト配線２１の各々が、ソースゲート配線１５と、ソースゲートコンタクト配線１６と、コンタクト配線１７とに置き換えられている。
ソースゲート配線１５は、図４に示すように、第２ソース電極２ｂと第１および第２ソースゲート電極４ａ、４ｂ上に形成されている。よって、ソースゲート配線１５は、第２ソース電極２ｂと第１および第２ソースゲート電極４ａ、４ｂにソース電位を供給することができる。ソースゲート配線１５の例は、ポリシリコン層である。ソースゲートコンタクト配線１６は、ソースゲート配線１５上に形成されている。ソースゲートコンタクト配線１６の例は、金属層である。
図４は、直線Ｌの＋Ｘ方向に位置するコンタクト配線１７を点線で示している。コンタクト配線１７は、図４に示すように、第１および第２ソース層１ａ、１ｂとベース層１ｃ上に形成されている。よって、コンタクト配線１７は、第１および第２ソース層１ａ、１ｂとベース層１ｃにソース電位を供給することができる。コンタクト配線１７は、これらの半導体層１ａ〜１ｃとは電気的に接続されているが、第１および第２ゲート電極３ａ、３ｂとは電気的に絶縁されている。コンタクト配線１７の例は、金属層である。
ここで、第１実施形態と比較例とを比較する。
比較例においては、半導体装置の微細化が進むと、半導体層１ａ〜１ｃ上にコンタクト配線１７を形成することが難しくなる。理由は、半導体装置の微細化が進むと、半導体層１ａ〜１ｃのＹ方向の幅が狭くなり、コンタクト配線１７を形成するためのリソグラフィおよびエッチングの余裕度が低下するからである。コンタクト配線１７のＹ方向の幅の例は、０．２５〜０．３５μｍである。この場合のリソグラフィは例えば、波長２４８ｎｍのＫｒＦレーザーを用いて行われることになる。
一方、第１実施形態においては、第１コンタクト配線２１のＹ方向の幅は、コンタクト配線１７のＹ方向の幅よりも広くすることが可能である。よって、半導体装置の微細化が進んでも、第１コンタクト配線２１を形成するためのリソグラフィおよびエッチングの余裕度を十分に確保することができ、第１コンタクト配線２１を容易に形成することができる。第１コンタクト配線２１のＹ方向の幅の例は、３．０〜３．５μｍである。この場合のリソグラフィは例えば、波長３６５ｎｍのｉ線を用いて行うことができる。
また、第１実施形態においては、第１コンタクト配線２１がポリシリコン層を介さずに基板１上に形成されており、かつ、第１コンタクト配線２１のＸＹ平面内の面積が、配線１５、１７のＸＹ平面内の合計面積よりも広く設定されている。よって、本実施形態によれば、第１コンタクト配線２１の抵抗を、配線１５、１６、１７の抵抗よりも低減することができる。
比較例においては、各第２ソース電極２ｂ上に、複数のソースゲート配線１５と複数のソースゲートコンタクト配線１６とが配置されている。図３は、これらのソースゲート配線１５およびソースゲートコンタクト配線１６のうちの、１つのソースゲート配線１５と１つのソースゲートコンタクト配線１６とを示している。
一方、第１実施形態においては、各第２ソース電極２ｂ上に、１つの第１コンタクト配線２１のみが配置されている。すなわち、第１実施形態においては、比較例の複数のソースゲート配線１５と複数のソースゲートコンタクト配線１６が、１つの第１コンタクト配線２１に置き換えられている。よって、本実施形態によれば、第１コンタクト配線２１の抵抗を、配線１５、１６、１７の抵抗よりも大幅に低減することができる。
以上のように、第１実施形態の半導体装置は、第２ソース電極２ｂ、第１および第２ソースゲート電極４ａ、４ｂ、および半導体層１ａ〜１ｃ上に形成され、第２ソース電極２ｂ、第１および第２ソースゲート電極４ａ、４ｂ、および半導体層１ａ〜１ｃにソース電位を供給する第１コンタクト配線２１を備えている。
よって、本実施形態によれば、第１および第２ゲート電極３ａ、３ｂと第１および第２ソースゲート電極４ａ、４ｂとの間の半導体層１ａ〜１ｃ上に容易に配線（第１コンタクト配線２１）を形成することが可能となる。
（第２実施形態）
図５と図６はそれぞれ、第２実施形態の半導体装置の構造を示す平面図および断面図である。図６は、図５に示す直線Ｌに沿った断面を示す。
以下、本実施形態の半導体装置の構造を主に図５を参照して説明し、この説明の中で必要に応じて図６も参照する。
第２実施形態においては、第１実施形態のソース配線１１およびソースコンタクト配線１２が、第２コンタクト配線２２に置き換えられている。第２コンタクト配線２２は、第２配線の例である。また、第２実施形態のゲート配線１３は、非櫛形形状を有している。よって、第２実施形態のゲート配線１３は、第１領域１３ａを含んでいるが、第２領域１３ｂは含んでいない。
第２コンタクト配線２２は、基板１上にＸ方向に延びるように形成されている。第２コンタクト配線２２の例は、金属層である。第２コンタクト配線２２は、第１コンタクト配線２１と同様に、ポリシリコン層を介さずに基板１上に形成されている。第２コンタクト配線２２間のピッチは、第１ソース電極２ａ間のピッチや、第２ソース電極２ｂ間のピッチと同じ値である。
第２コンタクト配線２２は、図５と図６に示すように、第１ソース電極２ａ上に第１および第２ゲート電極３ａ、３ｂ間に挟まれるように形成されている。よって、第２コンタクト配線２２は、第１ソース電極２ａにソース電位を供給することができる。第２コンタクト配線２２は、第１ソース電極２ａとは電気的に接続されているが、第１および第２ゲート電極３ａ、３ｂとは電気的に絶縁されている。また、第２コンタクト配線２２は、第２および第３絶縁膜６、７により第１コンタクト配線２１と分離されている。
なお、本実施形態においては、各第１ソース電極２ａ上に、１つの第２コンタクト配線２２のみが配置されている。これは、第１実施形態の各第２ソース電極２ｂ上に、１つの第１コンタクト配線２１のみが配置されているのと同様である。
第１および第２ソース電極２ａ、２ｂの端部Ｅ1、Ｅ2は、ゲート配線１３の＋Ｘ方向に位置している。また、第１および第２ゲート電極３ａ、３ｂの端部Ｅ3、Ｅ4は、ゲート配線１３の真下に位置している。また、第１および第２ソースゲート電極４ａ、４ｂの端部Ｅ5、Ｅ6は、ゲート配線１３の＋Ｘ方向に位置している。よって、第１および第２ソース電極２ａ、２ｂの端部Ｅ1、Ｅ2は、ゲート配線１３に対し、第１および第２ソースゲート電極４ａ、４ｂの端部Ｅ5、Ｅ6と同じ側に位置している。具体的には、端部Ｅ1、Ｅ2のＸ方向の位置が、端部Ｅ5、Ｅ6のＸ方向の位置とほぼ同じであり、端部Ｅ1、Ｅ2とゲート配線１３との距離Ｄ1、Ｄ2が、端部Ｅ5、Ｅ6とゲート配線１３との距離Ｄ5、Ｄ6とほぼ同じ値に設定されている。
ここで、第１および第２実施形態を比較する。
第１実施形態においては、端部Ｅ3、Ｅ4のＸ方向の位置が、端部Ｅ5、Ｅ6のＸ方向の位置とほぼ同じであり、第１および第２ゲート電極３ａ、３ｂのＸ方向の長さが、第１および第２ソースゲート電極４ａ、４ｂのＸ方向の長さとほぼ同じである。このような構造には、これらの電極３ａ、３ｂ、４ａ、４ｂを形成しやすいという利点がある。
また、第１実施形態のゲート配線１３は、櫛形形状を有している。よって、本実施形態によれば、電極３ａ、３ｂ、４ａ、４ｂのＸ方向の長さを同じに設定しつつ、電極３ａ、３ｂをゲート配線１３と電気的に接続し、電極４ａ、４ｂをゲート配線１３と電気的に絶縁することが可能となる。
一方、第２実施形態においては、端部Ｅ1、Ｅ2のＸ方向の位置が、端部Ｅ5、Ｅ6のＸ方向の位置とほぼ同じであり、第１および第２ソース電極２ａ、２ｂのＸ方向の長さが、第１および第２ソースゲート電極４ａ、４ｂのＸ方向の長さとほぼ同じである。このような構造には、これらの電極２ａ、２ｂ、４ａ、４ｂを形成しやすいという利点がある。
さらに、このような構造には、ゲート配線１３と端部Ｅ1、Ｅ2、Ｅ5、Ｅ6との距離Ｄ1、Ｄ2、Ｄ5、Ｄ6を長くすることができるという利点がある。よって、本実施形態によれば、ゲート配線１３をエッチングする際の残渣が、ゲート配線１３と端部Ｅ1、Ｅ2、Ｅ5、Ｅ6とを電気的に接続してしまう事態を抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、１ａ：第１ソース層、１ｂ：第２ソース層、１ｃ：ベース層、
２ａ：第１ソース電極、２ｂ：第２ソース電極、
３ａ：第１ゲート電極、３ｂ：第２ゲート電極、
４ａ：第１ソースゲート電極、４ｂ：第２ソースゲート電極、
５：第１絶縁膜、６：第２絶縁膜、７：第３絶縁膜、
１１：ソース配線、１２：ソースコンタクト配線、
１３：ゲート配線、１４：ゲートコンタクト配線、
１３ａ：第１領域、１３ｂ：第２領域、
１５：ソースゲート配線、１６：ソースゲートコンタクト配線、
１７：コンタクト配線、
２１：第１コンタクト配線、２２：第２コンタクト配線

Claims (6)

  1. 第１方向に延びている、第１電位の第１および第２電極と、
    前記第１方向に延びており、前記第１電極を挟むように配置された、前記第１電位と異なる第２電位の第３および第４電極と、
    前記第１方向に延びており、前記第２電極を挟むように配置された、前記第１電位の第５および第６電極と、
    前記第３および第４電極のいずれかと前記第５および第６電極のいずれかとの間に設けられた半導体層と、
    前記第２、第５、および第６電極および前記半導体層上に設けられた、前記第１電位の第１配線と、
    を備える半導体装置。
  2. 前記第１配線は、前記第１方向に延びている、請求項１に記載の半導体装置。
  3. 前記半導体層は、第１導電型の第１および第２半導体層と、前記第１および第２半導体層間に設けられた第２導電型の第３半導体層とを含み、
    前記第１配線は、前記第１、第２、および第３半導体層上に設けられている、
    請求項１または２に記載の半導体装置。
  4. 前記第１電極上に前記第３および第４電極間に挟まれるように設けられた、前記第１電位の第２配線を備える、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第３および第４電極上に設けられ、前記第１方向と異なる第２方向に延びている、前記第２電位の第３配線を備え、
    前記第１電極の端部は、前記第３配線に対して前記第５および第６電極の端部と同じ側に位置する、請求項４に記載の半導体装置。
  6. 前記第３および第４電極上に設けられ、前記第１方向と異なる第２方向に延びている、前記第２電位の第３配線を備え、
    前記第２電極の端部は、前記第３配線に対して前記第５および第６電極の端部と同じ側に位置する、請求項４または５に記載の半導体装置。
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