TWI677957B - 積體電路中的電力網導體放置 - Google Patents

積體電路中的電力網導體放置 Download PDF

Info

Publication number
TWI677957B
TWI677957B TW104116296A TW104116296A TWI677957B TW I677957 B TWI677957 B TW I677957B TW 104116296 A TW104116296 A TW 104116296A TW 104116296 A TW104116296 A TW 104116296A TW I677957 B TWI677957 B TW I677957B
Authority
TW
Taiwan
Prior art keywords
conductors
conductor
integrated circuit
power
standard
Prior art date
Application number
TW104116296A
Other languages
English (en)
Other versions
TW201618268A (zh
Inventor
佛瑞德瑞克二世馬林韋恩
Marlin Wayne Frederick Jr.
德立克凱倫李
Karen Lee Delk
Original Assignee
英商Arm股份有限公司
Arm Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英商Arm股份有限公司, Arm Limited filed Critical 英商Arm股份有限公司
Publication of TW201618268A publication Critical patent/TW201618268A/zh
Application granted granted Critical
Publication of TWI677957B publication Critical patent/TWI677957B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5286Arrangements of power or ground buses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本案提供一種積體電路2,該積體電路由被電力網導體20覆蓋之標準單元電力導體14形成。電力網導體在橫向於電力網導體縱軸之方向上相對於該等導體之下層標準單元電力導體而偏移。此舉具有可能增大距離電力網導體之一側之導線間隔的效應。因此,可提供寬於最小寬度之電力網導體,該導體僅阻斷其相鄰軌道位置之一者被佈線導體22使用。

Description

積體電路中的電力網導體放置
本發明係關於積體電路領域。更特定而言,本發明係關於電力網導體在積體電路內之佈局。
已知形成積體電路,其中導線(導體)經形成以承載電力及待處理之信號。導線間距(間距是導線之寬度與間隔之總和)可不再是彼此之單倍數,例如可使用半間距。在關鍵層內按照預定間距及在預定位置處對導線進行佈線之後,預測標準單元(standard cell;SC)放置及佈線工具。有多種遵循該等慣例之工業放置及佈線工具。例如,佈線工具基於M2間距對導線進行佈線,且標準單元是M2間距6、6.5、7、7.5、9、9.5等等之整數(或半整數)倍。M1導線在標準單元內。M1電力導線可與M2電力導線及信號佈線導線平行,但M1層內之其他導線既可平行於亦可垂直於上層M2導線。更高階層之導線(例如M3、M4等等)可位於交替垂直方向。
M2導線可依據由附圖之第4圖、第5圖及第6圖中指示之實線所示的間距而放置。該等間距通常為彼此之簡單倍數,亦即1倍、1.5倍、2倍、3 倍、4倍。通常情況下,較低階層(M1、M2等等)之導線皆為最薄(垂直厚度)及最小間距(水平寬度及間隔)。該等導線連接至電晶體閘極、源極、汲極,且亦連接至上方之更粗導線。該等更粗導線(垂直厚度)可承載更大電流,但亦為更高間距(更大水平寬度及間隔)。
放置及佈線工具設法穿過不同導線層及通孔提供密集的電力導線、接地導線及信號導線之佈線,且該等通孔連接來自不同層之導線。該等工具通常在M2配線軌道上對導線進行佈線。當導線間距不再是簡單倍數時,最小公倍數變得相當大,亦即大於5、10、40、80。如若在兩個導線之間使用最小公倍數,則間距可能變大,從而犧牲配線密度。此外,最靠近電晶體之導線(通常稱作M1)具有大於M2之間距並不罕見,即使M2之厚度與M1相同。此情況歸因於導線在連接至電晶體閘極、源極,及汲極時之連接性問題。
此外,通孔放置亦已變得具有很大問題。
已知提供由複數個標準單元(standard cell;SC)形成之積體電路,該等標準單元經連接以自複數個標準單元電力導體吸取功率。該等標準單元電力導體連接至不同層中之電力網導體。電力網導體與標準單元電力導體重疊(位於後 者頂部),且電力網導體之縱軸的中心位於標準單元電力導體之‧縱軸上方。
積體電路內之導體(軌道/導線)間距通常經設定以對應於製程之最小導體寬度與最小導線間隔之總和,以使得大體平行之導體可以緊密堆積之位置形成。此方法之一問題是當將電力網導體製造為寬於正常導體,例如以便減少電力網導體內之阻抗損失時,此更寬導體侵入最小導線間隔以使得軌道相鄰位置不可使用,因為如若使用,則該軌道將違反最小軌道間距要求。
自一態樣可見,本技術提供一種積體電路,該積體電路包括:複數個標準單元,在標準單元導體層中具有複數個標準單元導體,該複數個標準單元導體安置成大體上彼此平行;及複數個另外導體,位於獨立於該標準單元導體層之又一層中,該複數個另外導體安置成與該複數個標準單元電力導體大體平行,其中該等另外導體中之至少一者相對於自標準單元邊界起始之導體序列而安置於偏移位置,且該等導體之縱軸以彼此間一均勻間距相間隔。
該技術以可用便利於佈線之方式修正另外導體之標準位置以離開該等導體之習用位置。亦可 必須以類似方式改變通孔位置以置於所修正之導體位置。
至少一些示例性實施例使另外導體之中間縱軸偏移下層標準單元導體之對應軸,此舉可具有以下效應:使該另外導體移動靠近其相鄰導體之一及遠離其又一相鄰導體。因此,此舉使得更有可能在不違反最小導體間隔之情況下可使用該另外導體所偏移離開之軌道位置。
導體可為標準單元層中及/或又一層中之電力導體或信號路由導體。
至少一些示例性實施例操作以使得該等實施例(經由額外製程(腳本))修正SC佈線工具之結果,以使得以「離網」方式放置M2電力網。
在電力網導體之同一層中提供之軌道可為佈線導體,該等佈線導體安置成與電力網導體大體上平行。電力網導體及佈線導體安置在彼此相距之距離滿足正在使用之製程設計規則所規定之最小導體間隔需求的位置。
為了獲得較高密度,佈線導體可具有一佈線導體寬度,且相對於彼此而安置以使得佈線導體中相鄰導體之間的距離大體等於滿足導體間隔需求之最小距離。此允許佈線導體具備高密度,但引入問題,亦即若需使用比佈線導體更寬之導體以作為電力 網導體,則在不違反佈線導體最小間隔的情況下,此將需要省去至少一個佈線導體。
在一些實施例中,標準單元電力導體及電力網導體可沿標準單元之相對平行邊緣而安置。可以鏡像及非鏡像形式在電力導體之兩側提供標準單元,以便改良電路密度。一些電力導體將提供VDD階層連接,且其他電力導體將提供接地階層連接。VDD階層連接及接地階層連接可具有相同或不同寬度。
佈線導體可彼此相隔大體恆定間距值P。標準單元可經排列以具有垂直於佈線導體之尺寸,該尺寸是此間距值P之正整數倍數(大於3),以便允許容納電力網導體。在該種排列內,全部電力網導體可偏移。在一替代方式中,標準單元可具有垂直於佈線導體之尺寸,該尺寸等於間距值P之整數倍數加半間距值P/2,且在此環境中,電力網導體之交替導體可偏移。
在一些實施例中,標準單元導體層是金屬一層,且可在其中形成電力網導體及佈線導體之又一層是金屬二層。
自又一態樣可見,本技術提供一種形成包括複數個標準單元之積體電路的佈局之方法,該等標準單元包括標準單元導體,該等標準單元導體具有標準單元導體間距PSC,該方法包括以下步驟: 在覆蓋該等標準單元之又一層中之初始位置處形成另外導體之初始佈局,該等另外導體具有又一初始導體間距PIFC,其中PIFC不等於PSC;藉由自該等初始位置偏移該等另外導體以使得該等另外導體具有經修正之又一導體間距PMFC,以此來形成修正佈局;及以非暫時性電腦可讀取形式儲存該修正佈局。
本發明之上述及其他目標、特徵,及優勢將在說明性實施例之以下詳細說明中顯而易見,該詳細說明將結合附圖閱讀。
2‧‧‧積體電路
6‧‧‧標準單元
8‧‧‧電力網導體
10‧‧‧佈線導體
12‧‧‧電力網導體
14‧‧‧標準單元電力導體
16‧‧‧正常形式
18‧‧‧鏡像形式
20‧‧‧電力網導體
22‧‧‧佈線導體
24‧‧‧軌道位置
第1圖示意地圖示由複數個標準單元形成之積體電路,該等標準單元自貫穿標準單元陣列之電力網導體吸取電力;第2圖示意地圖示複數個導體,該等導體具有相關聯最小導體寬度及最小導體間隔;第3圖示意地圖示引入大於最小導體寬度之導體之效應;第4圖示意地圖示標準單元在導體位置平面佈置圖內之位置;第5圖示意地圖示在金屬一層中在標準單元邊界處提供之標準單元電力導體;第6圖示意地圖示以鏡像排列提供之兩個標準單元; 第7圖示意地圖示在標準單元電力導體上方提供之電力網導體;第8圖圖示寬於最小值電力網導體致使相鄰位置無法由佈線導體使用之效應;第9圖示意地圖示偏移電力網導體的效應;第10圖示意地圖示一個示例性佈局,其中標準單元是軌道間距之整數倍數加1/2;第11圖是第10圖之替代性排列,在電力網導體之寬度更大時,該排列可適用;第12圖示意地圖示示例性實施例,其中M2信號路由層經歷相對於標準M2網格位置之偏移;第13至15圖示意地圖示偏移(顫動)M2層以具有與下層標準單元更好匹配之導體間距;及第16至18圖示意地圖示移動/偏移通孔放置。
第1圖示意地圖示積體電路2,該積體電路包括複數個標準單元6,該等標準單元中排列有電力網導體8,該等電力網導體自VDD及接地向標準單元6供電。此類排列通常用以基於標準單元庫及積體電路功能設計(例如RTL階層設計)並用於所用製程之一組設計規則來形成積體電路,且此類排列使用工 具系統以產生用於積體電路製造之必需遮罩。將理解,該種合成製程通常涉及為積體電路建立平面佈置圖,該積體電路包括電力導體,其中在一個層中包括標準單元電力導體而在一不同層中包括電力網導體。在此之後,可選擇及放置標準單元以便滿足積體電路之功能要求,然後佈置及連接佈線導體。此合成積體電路之方式將為此技術領域中之人員所熟知。
第2圖示意地圖示複數個佈線導體10,該等佈線導體是大體上平行之直線導體,導體以軌道位置為中心,如圖所示。每一佈線導體10之中間縱軸直接位於對應於軌道位置之線的上方。如第2圖中圖示,每一佈線導體具有最小寬度。導體之間亦有最小間隔,該最小間隔與用以製造積體電路之製程之設計規則相關聯。最小寬度與最小間隔之總和對應於軌道位置之間距P,如第2圖中圖示,以便獲得高密度之可能佈線。熟習此技術領域之人員將理解,在較小製程幾何形狀下,需要使用大體上平行之線性導體,因為該等導體更易於可靠地在該等較小製程幾何形狀下形成。通常,每一層(例如金屬一層、金屬二層等等)中之導體以直接覆蓋在彼此上方之形式而形成,該等導體之中間縱軸對應於下層導體之中間縱軸之垂直投影。當橫穿不同層時,導體經排列以直接位於彼此上方。金屬一層中之部分亦可能在垂直於金屬二層中之導體之方向行進。
第3圖示意地圖示電力網導體12之效應,該電力網導體經製造以大於最小導體寬度。電力網導體12可經製造為更寬,以便減少穿過電力網導體12之阻抗損失。所圖示之更寬電力網導體12之效應是兩個相鄰軌道位置不再可用於佈線導體10,因為被置於該種位置之具有最小導體寬度之佈線導體在自身與電力網導體12之間將不再具有最小導體間隔。在佈線工具(軟體)以M2軌道之整數倍數佈線時,即使存在插入導線之空間,該工具亦將不會將導線置於「偏離軌道」之處。因此,兩個相鄰軌道位置保留空白,以便不違反最小導體間隔要求。
第4圖示意地圖示標準單元之邊界,該標準單元具有六個軌道之高度,置於軌道平面佈置圖內,並具有恆定軌道間距P。
如第5圖所示,可在金屬一層中沿標準單元邊界之平行相對邊緣提供標準單元電力導體14,以向標準單元內之電路元件提供電力。
第6圖圖示一排列,標準單元憑藉該排列以正常形式16及將安置在標準單元電力導體14相對側之鏡像形式18而提供。以此方式,在電力導體序列中交替之電力導體14供應VDD、接地、VDD、接地,等等,且在每一標準單元可在其邊界之一處接取VDD電源及接地電源之情況下,可實現改良之佈局密度。
第7圖示意地圖示電力網導體20在金屬二層中之使用,該金屬二層覆蓋在標準單元電力導體14上方且其中心位於標準單元電力導體14上方。在此情況下,最小寬度導體用於電力網導體20,且因此,相鄰軌道可用作佈線軌道。
第8圖圖示一情況,其中:電力網導體20以比最小導體寬度大之形式而提供(例如以便減少電力網導體20內之阻抗損失),且因此該等導體侵入相鄰軌道位置,以使得在必須滿足最小導體間隔需求之情況下,彼等相鄰軌道位置無法由佈線導體使用。在第8圖圖示之實例中,電力網導體20之中心仍位於其下層之軌道位置接取處上方。
第9圖圖示一實施例,該實施例中,電力網導體20在金屬二層(與包含標準單元電力導體14之層分隔之層)內一方向中偏移達一偏移距離。偏移處於橫向於網格導體中間縱軸之方向上,且自下層標準單元電力導體14之中間縱軸向金屬二層內之垂直投影來測量。此偏移之效應是電力網導體20移動靠近其相鄰軌道位置之一者,且遠離其相鄰軌道位置之另一者。此舉具有以下結果:該等相鄰軌道位置中之一者現在可由佈線導體22使用,如圖所示,且可用於佈線器之佈線軌道之數目自3增至4。M2電源導線之此偏移可由額外製程(腳本/步驟)提供,該額外製程在標準位置及佈線工具「上面」工作。電力網導體20 已向其偏移之軌道位置24實際上並未使用,因為使用該等軌道位置將違反最小導體間隔要求。在第9圖中,VDD及接地電力網導體圖示為經偏移,但在一些實施例中該等導體中僅一個導體經偏移。
第9圖之實施例使用標準單元,該標準單元具有橫向於軌道方向之一尺寸,該尺寸是軌道間距P之整數倍數。以下標準單元設計亦有可能:該等設計具有垂直於軌道方向之一尺寸,該尺寸是軌道間距之半整數倍數,例如3.5倍間距、4.5倍間距、5.5倍間距,等等。實際上,存在最小標準單元尺寸,達到該尺寸的同時仍允許電源佈線至標準單元邊界,且標準單元內提供有效數量之佈線導體。最小標準單元尺寸可大於3倍軌道間距。
第10圖中圖示之實例是一標準單元,該標準單元具有等於6.5倍軌道間距之尺寸,該尺寸橫向於軌道方向。在該等實施例中,可需要僅偏移電力網導體20中之一者,且另一者之中心保持位於標準單元邊界上方。在此情況下,M2電力軌具有2倍通道寬度(阻斷兩個M2軌道)並允許五個M2信號導線。
隨著電力網導體20變得更寬,如第11圖中所示,在一種系統中偏移電力網導體中之一不同導體可更為有效,該種系統使用高度為軌道間距之整數倍數加1/2之標準單元。在此情況下,M2電力軌具有3倍軌道寬度並允許四個信號導線。
在本文中圖示之實例中,標準單元電力導體形成於金屬一層中,且電力網導體及佈線導體形成於金屬二層中。其他排列亦有可能。
在電力網導體與標準單元電力導體之間提供有電源連接通孔。電功率經由電力網導體、電源連接通孔及標準單元電力導體路由至標準單元中。
本文中包括之所有示例性圖式圖示軌道線路為水平線路,但將理解,該等線路可為垂直或具有其他定向。定義導體縱向方向之軌道大體上彼此平行,且因此,該等導體大體上全部彼此平行。
至少一些示例性實施例滑動或「顫動」導線及通孔,以使其偏離軌道且經定位以產生改良之配線密度(第一優先性)及導線屬性(第二優先性)或導線寬度(更小阻抗、改良EM/IR)或導線間隔(減少線路間電容、與相鄰導線之耦合)。
此技術允許藉由使用現有放置及佈線工具進行「顫動」,以利用不支援導線寬度之「簡單」倍數之更小的幾何形狀技術增強生產力。
第12圖示意地圖示示例性實施例,在該等實施例中,M2信號路由導體偏離標準M2配線網位置之軸。在行A中,圖示導體位置(電力導體及信號路由導體)在標準M2層中。行2圖示M2層,該層用於連接至兩個7倍間距標準單元(該等單元具有三個軌道寬度)之電力導體。信號路由導體自其正常位置 (由標準工具所產生)偏移1/2間距,且此舉允許在不違反最小導體間隔要求之情況下形成五個信號路由導體(否則如若該等導體直接覆蓋在M1導體上,則僅有四個佈線導體可用於M2層中)。
行C圖示一實例,在該實例中,M2層中之電力導體具有2倍軌道寬度,且標準單元具有7又1/2倍間距高度。與在不位移情況下有五個導體可用相比,如若M2層中之佈線導體位移達1/2間距,則有六個佈線導體可用。
第13、14及15圖示意地圖示以下態樣:對在形成時具有又一初始導體位置之M2軌道(導體)進行偏移(移動/顫動),以使得該等軌道具有修正之又一導體位置,例如該位置與下層標準單元更佳地對準。在第13圖之實例中,標準單元具有8.25倍M2軌道高度。在初始M2位置形成時,此高度與初始M2位置不匹配/不對準。第14圖圖示在導體已經偏移(移動/顫動)以使得導體對準(更佳地匹配)標準單元之下層位置之後的M2層。第15圖圖示一腳本,該腳本可經執行以修正儲存初始M2佈局之檔案,以產生包含修正M2佈局之檔案。
此技術之又一實例描述如下。
在EDI/ICC中將佈線軌道對準針腳
‧在創建平面佈置圖時:
o EDI系統在LEF檔案中在由層OFFSET值設定之偏離放置網之位置處創建第一軌道。軌道間隔是LEF中定義之層PITCH值。EDI將試圖使上層佈線軌道與下層對準。
o IC編譯器使用規定之PITCH在單元方塊中產生導線軌道,且OFFSET在創建銀河(milky way)時定義。
‧通常,吾人可藉由以下步驟重新創建軌道:
o 可在平面佈置圖中讀取DEF檔案,且設計將反映DEF中定義之佈線軌道。
o 軌道可根據架構要求而經手動刪除並重新創建。腳本可用以在EDI/ICC中以可將所需偏移值分配至所有列之方式重新產生軌道。
用於FRAM及LEF之針腳預處理
‧在創建庫之FRAM視圖時:
o 具有64奈米M2間距之技術檔案必須由具有48奈米(單元高度倍數)M2間距之技術檔案替代,以用於導線軌道之產生。
o 用於FRAM產生之所有其他步驟利用具有64奈米M2間距之技術檔案執行。
o FRAM視圖中之通孔區域中之結果不對準M2軌道
o佈線仍有效,但ARM關注真實設計的運轉時間。
o與美國新思科技公司(Synopsys)合作以決定最佳操作過程。
‧在P&R之前藉由佈線器對LEF視圖進行預處理:
o EDI現在預處理LEF視圖以預定單元中之針腳密度及較佳V1落腳地點。
o不可能在較佳V1地點錯誤之情況下起作用。
o佈線運轉正常,但進行預處理之原因之一是佈線器中改良之TAT(及改良之放置)。
第16至18圖示意地圖示移動/偏移/顫動通孔放置及使用動態帶及靜態帶。該等通孔可移動以便阻斷更少軌道(亦即更佳的佈線是有可能的)。第16至18圖中使用之術語包括:最低上部網格(lowest upper grid;LUG)
基本垂直間距(fundamental vertical pitch;FVP)
基本水平間距(fundamental horizontal pitch;FHP)
動態帶提供可關閉之電源,例如閘控VDD。
靜態帶提供始終開啟之電源,或始終啟用之電源,例如正常VDD。
「圖騰」是通孔堆疊組合,該組合在多個僅具有通孔之金屬層(例如圖騰可從M6延伸至M2)與覆蓋通孔之金屬層之間延伸。在此情況下,M3、M4及M5層經提供以覆蓋通孔。圖騰中之導線(金屬層)經提供以形成通孔堆疊中之一部分。
儘管本發明之說明性實施例已在本文中藉由參考附圖進行詳細描述,但將理解,本發明並非限定於彼等精確實施例,且熟習該項技術者在不背離所附申請專利範圍所定義之本發明範疇及精神之情況下可在彼等實施例中實現多種變更及修改。

Claims (22)

  1. 一種積體電路,包括:複數個標準單元,該複數個標準單元在一標準單元導體層中具有複數個標準單元導體,該複數個標準單元導體安置成大體上彼此平行;及複數個另外導體,位於獨立於該標準單元導體層之又一層中,該複數個另外導體安置成與該複數個標準單元導體大體平行,其中該等另外導體中之至少一者相對於自一標準單元之一邊界起始之一導體序列而安置於一偏移位置,且該等導體之縱軸以彼此間一均勻間距相間隔。
  2. 如請求項1所述之積體電路,其中該複數個標準單元導體在該複數個標準單元內包括標準單元信號路由導體,且該複數個另外導體在該又一層內包括另外層的信號路由導體。
  3. 如請求項1所述之積體電路,其中:該複數個標準單元導體包括複數個標準單元電力導體,且該複數個標準單元經連接以自該複數個標準單元電力導體吸取功率;及該複數個另外導體在又一層中包括複數個電力網導體,該又一層與該標準單元導體層相分隔,該複數個電力網導體安置成與該複數個標準單元電力導體中之對應一者大體平行及重疊;其中該電力網導體中之至少一者安置成與該複數個標準單元電力導體中之對應一者重疊,且具有一網格導體中間縱軸,該縱軸在該又一層內橫向於該網格導體中間縱軸之一方向中,自該複數個標準單元電力導體中該對應一者之一標準單元電力導體中間縱軸向該又一層中之一垂直投影偏移一偏移距離。
  4. 如請求項3所述之積體電路,在該又一層中包括複數個佈線導體,該複數個佈線導體安置成與該複數個電力網導體大體平行。
  5. 如請求項4所述之積體電路,其中該複數個電力網導體及該複數個佈線導體安置成彼此相距之距離滿足一最小導體間隔要求。
  6. 如請求項4所述之積體電路,其中該複數個佈線導體中至少一些導體具有一佈線導體寬度,且相對於彼此安置成使得該複數個佈線導體中相鄰導體之間的一距離大體等於滿足該最小導體間隔要求之一最小距離。
  7. 如請求項4所述之積體電路,其中該複數個佈線導體中至少一些導體彼此間隔達一大體上恆定之導體間距值。
  8. 如請求項7所述之積體電路,其中遵循該大體上恆定間距值安置之一佈線導體之一位置是留空的,該位置原本將違反該最小導體間隔需求。
  9. 如請求項4所述之積體電路,其中該電力網導體中之該至少一者與一第一相鄰佈線導體及一第二相鄰佈線導體相鄰,且該偏移使得該電力網導體中之該至少一者相比該第二相鄰佈線導體更靠近該第一相鄰佈線導體。
  10. 如請求項4所述之積體電路,其中該複數個電力網導體在該又一層中具有比該複數個佈線導體更大之一寬度。
  11. 如請求項3所述之積體電路,其中該標準單元電力導體利用電源連接通孔連接至該電力網電力導體。
  12. 如請求項3所述之積體電路,其中該複數個標準單元電力導體及該複數個電力網導體沿該標準單元之相對平行邊緣而安置。
  13. 如請求項4所述之積體電路,其中該複數個佈線導體中之至少一些導體彼此間隔達一大體上恆定之導體間距值P,且該複數個標準單元具有一尺寸,該尺寸垂直於該複數個佈線導體並平行於該標準單元導體層,亦即N * P,其中N是大於3之一正整數值,及偏移該複數個電力網導體內之相鄰電力網導體。
  14. 如請求項4所述之積體電路,其中該複數個佈線導體中之至少一些導體彼此間隔達一大體上恆定之導體間距值P,且該複數個標準單元具有一尺寸,該尺寸垂直於該複數個佈線導體並平行於該標準單元導體層,亦即N *(P/2),其中N是大於6之一正整數值,及偏移該複數個電力網導體中之交替導體。
  15. 如請求項3所述之積體電路,其中該標準單元導體層是該積體電路之一金屬一層。
  16. 如請求項15所述之積體電路,其中該又一層是該積體電路之一金屬二層。
  17. 一種形成如請求項1所述之一積體電路之一佈局的方法,該方法包括以下步驟:將該複數個另外導體中之該至少一者自一初始位置偏移達一偏移距離。
  18. 一種非暫時性電腦可讀取儲存媒體,該媒體儲存一電腦程式,以用於控制一電腦以進行如請求項17所述之方法。
  19. 一種用於形成一積體電路之一佈局的設備,該設備包括一電腦,該電腦經程式化以進行如請求項17所述之方法。
  20. 一種形成一積體電路之一佈局的方法,該積體電路包括複數個標準單元,該等標準單元包括標準單元導體,該等標準單元導體具有標準單元導體間距PSC,該方法包括以下步驟:在又一層中之初始位置處形成另外導體之一初始佈局,該又一層覆蓋該標準單元;藉由將該另外導體中之至少一些導體自該初始位置偏移,以使得該另外導體具有經修正之位置,以此來形成一修正佈局;及以一非暫時性電腦可讀取形式儲存該修正佈局。
  21. 如請求項20所述之方法,其中該標準單元導體處於一金屬一層中,且該另外導體處於一金屬二層中。
  22. 如請求項20所述之方法,其中該偏移步驟藉由以下步驟進行:執行一電腦程式腳本以根據一電腦可讀取初始佈局檔案內所規定來修正該等另外導體之位置。
TW104116296A 2014-06-18 2015-05-21 積體電路中的電力網導體放置 TWI677957B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/307,574 US9653413B2 (en) 2014-06-18 2014-06-18 Power grid conductor placement within an integrated circuit
US14/307,574 2014-06-18

Publications (2)

Publication Number Publication Date
TW201618268A TW201618268A (zh) 2016-05-16
TWI677957B true TWI677957B (zh) 2019-11-21

Family

ID=54870344

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104116296A TWI677957B (zh) 2014-06-18 2015-05-21 積體電路中的電力網導體放置

Country Status (3)

Country Link
US (1) US9653413B2 (zh)
KR (1) KR102389047B1 (zh)
TW (1) TWI677957B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283526B2 (en) * 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
US10418244B2 (en) * 2017-01-18 2019-09-17 Qualcomm Incorporated Modified self-aligned quadruple patterning (SAQP) processes using cut pattern masks to fabricate integrated circuit (IC) cells with reduced area
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
US10417371B2 (en) * 2017-01-27 2019-09-17 Arm Limited Power grid healing techniques
US10593701B2 (en) 2017-03-02 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
KR102451155B1 (ko) * 2017-09-28 2022-10-05 삼성전자주식회사 반도체 장치의 설계 방법 및 시스템
US10964639B2 (en) * 2017-10-20 2021-03-30 Samsung Electronics Co., Ltd. Integrated circuits including via array and methods of manufacturing the same
KR102596528B1 (ko) 2018-01-15 2023-11-01 삼성전자주식회사 반도체 장치
CN110349947A (zh) * 2018-04-02 2019-10-18 台湾积体电路制造股份有限公司 半导体装置、其设计方法及包括其的系统
KR102373540B1 (ko) 2018-04-19 2022-03-11 삼성전자주식회사 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템
US11055469B2 (en) 2018-07-31 2021-07-06 Taiwan Semiconductor Manufacturing Company Ltd. Power structure with power pick-up cell connecting to buried power rail
US11449116B2 (en) * 2019-09-26 2022-09-20 Arm Limited Power grid porosity techniques
US11288433B2 (en) * 2019-10-07 2022-03-29 Arm Limited Power grid layout techniques
KR20210069804A (ko) * 2019-12-04 2021-06-14 삼성전자주식회사 반도체 장치
US11222831B2 (en) 2020-06-04 2022-01-11 Samsung Electronics Co., Ltd. Stacked integrated circuit devices
US20220199527A1 (en) * 2020-12-17 2022-06-23 Arm Limited Devices and Methods of Local Interconnect Stitches and Power Grids

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030023937A1 (en) * 2001-06-01 2003-01-30 Mcmanus Michael J. Method and apparatus for design of integrated circuits
US20100095263A1 (en) * 2008-10-15 2010-04-15 Arm Limited Post-routing power supply modification for an integrated circuit
US20100155783A1 (en) * 2008-12-18 2010-06-24 Law Oscar M K Standard Cell Architecture and Methods with Variable Design Rules
US8006205B2 (en) * 2003-07-23 2011-08-23 Ricoh Company, Ltd. Semiconductor device layout method, a computer program, and a semiconductor device manufacture method
US8239803B2 (en) * 2007-09-07 2012-08-07 Renesas Electronics Corporation Layout method and layout apparatus for semiconductor integrated circuit
US8356268B2 (en) * 2007-08-02 2013-01-15 Tela Innovations, Inc. Integrated circuit device including dynamic array section with gate level having linear conductive features on at least three side-by-side lines and uniform line end spacings
US8448120B2 (en) * 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4161662A (en) * 1976-01-22 1979-07-17 Motorola, Inc. Standardized digital logic chip
US6388332B1 (en) * 1999-08-10 2002-05-14 Philips Electronics North America Corporation Integrated circuit power and ground routing
US7219324B1 (en) * 2003-06-02 2007-05-15 Virage Logic Corporation Various methods and apparatuses to route multiple power rails to a cell
US7069522B1 (en) * 2003-06-02 2006-06-27 Virage Logic Corporation Various methods and apparatuses to preserve a logic state for a volatile latch circuit
JP5293939B2 (ja) * 2007-07-25 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030023937A1 (en) * 2001-06-01 2003-01-30 Mcmanus Michael J. Method and apparatus for design of integrated circuits
US8006205B2 (en) * 2003-07-23 2011-08-23 Ricoh Company, Ltd. Semiconductor device layout method, a computer program, and a semiconductor device manufacture method
US8356268B2 (en) * 2007-08-02 2013-01-15 Tela Innovations, Inc. Integrated circuit device including dynamic array section with gate level having linear conductive features on at least three side-by-side lines and uniform line end spacings
US8239803B2 (en) * 2007-09-07 2012-08-07 Renesas Electronics Corporation Layout method and layout apparatus for semiconductor integrated circuit
US20100095263A1 (en) * 2008-10-15 2010-04-15 Arm Limited Post-routing power supply modification for an integrated circuit
US20100155783A1 (en) * 2008-12-18 2010-06-24 Law Oscar M K Standard Cell Architecture and Methods with Variable Design Rules
US8448120B2 (en) * 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique

Also Published As

Publication number Publication date
KR20150145178A (ko) 2015-12-29
KR102389047B1 (ko) 2022-04-22
TW201618268A (zh) 2016-05-16
US9653413B2 (en) 2017-05-16
US20150371959A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
TWI677957B (zh) 積體電路中的電力網導體放置
US10503859B2 (en) Integrated circuit design and/or fabrication
KR101745798B1 (ko) 글로벌 연결부 라우팅 방법 및 이를 실시하기 위한 시스템
TWI528202B (zh) 用於經修改單元構造以及所產生元件的方法與設備
US9165106B2 (en) Layout design for electron-beam high volume manufacturing
US7962878B2 (en) Method of making an integrated circuit using pre-defined interconnect wiring
TWI581053B (zh) 用於遮罩感知佈線之方法及裝置
US8006205B2 (en) Semiconductor device layout method, a computer program, and a semiconductor device manufacture method
KR102255052B1 (ko) 집적회로 내부의 비아 배치
US20150067616A1 (en) Cell layout design and method
JP4377342B2 (ja) 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム
TW201729133A (zh) 佈局修改方法及系統
CN103972157A (zh) 用于多重图案化技术的导线布线
CN103745921A (zh) 利用单图案化隔离件技术的双图案化技术
CN115954340A (zh) 具有接触跨接线的集成电路
KR102191534B1 (ko) 향상된 레이아웃을 갖는 집적 회로 디바이스
KR100429112B1 (ko) 반도체 장치, 그 설계 방법 및 설계 장치
CN115223996A (zh) 背面信号路由的系统和方法
US20090013295A1 (en) Method for arranging virtual patterns
KR20210106868A (ko) 비 정수 배수의 셀 높이 갖는 반도체 셀 블록
Uppula et al. Impact on the Physical Design flow, due to Repositioning the Macros in the Floorplan stage of Video decoder at Lower Technologies
US20230099326A1 (en) Integrated circuit, method for forming a layout of integrated circuit using standard cells
KR20200079173A (ko) 반도체 집적 회로 레이아웃 설계 방법
JP3169125B2 (ja) 配線レイアウト方法、論理セルライブラリ生成装置および配線レイアウト装置