JP4773466B2 - 配列された論理セル格子及び相互接続ルーティング構造 - Google Patents

Description

本発明は、集積回路に関し、より具体的には、半導体集積回路におけるラージスケール統合に対する標準規格セルのライブラリ構造内でのトランジスタピッチ及びワイヤルーティングピッチの相互接続レイアウトに関する。

従来の半導体集積回路（ＩＣ）における標準規格セルのライブラリ構造は、金属酸化物半導体環境を、特に相補的な金属酸化物半導体（ＣＭＯＳ）環境をベースにした、論理セルレイアウトを主として含む。セルライブラリ設計は、標準規格セルライブラリの範囲内で論理セルの記録密度の最大化を図る。論理セルは、論理演算の異なるタイプのベース・パターン又はゲート・アレイに配置され、そして、特定の機能を実行するために特定用途向けＩＣ（ＡＳＩＣ）に製作される、トランジスタで構成される。従来のＡＳＩＣレイアウトは、隣接する列に配列される論理セルの配列によって、典型的に規定される。この種の配列は、示されていないが、しかしながら、論理セル１２の例が図１Ａ−Ｂに示されている。このセルは、駆動及び接地レール３，５に束縛されるマスクレイアウト設計の代表として例示目的で描かれる。この種のレイアウト設計の代表例は、論理セルの物理的なレイアウトにおける周知の代表例である。各論理セルは、特定の論理回路を定める。論理セルの能動領域又は部品は、負のチャネル拡散部４、正のチャネル拡散部２、そして、ゲート６の層を含む。論理セルの部品は、例えばインバーター（又はＮＯＴ）、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、ＡＤＤＥＲＳ、ＦＬＩＰ−ＦＬＯＰ等の、ブール及び論理関数を実行するための単一論理（ＮＭＯＳ及びＰＭＯＳ）ゲートを形成するためにビア８及び金属層７と内部的に配線される。この種の半導体ＩＣの物理的構成要素の全体的な組成及び構造は産業では周知の材料である。例えば、ゲート層はポリシリコンであってもよく、そして、金属層はアルミニウム又は銅であってもよい。

セルライブラリはコンピュータ支援設計（ＣＡＤ）アプリケーションによって典型的に設計される。セル及びセル内のトランジスタは、配置と経路ツールを有するＣＡＤを用いて典型的に少なくとも２つの金属層５、７（Ｍ１、Ｍ２、…）と通常相互接続され又は配線される。１つの金属層は、他の相互接続金属層（Ｍ１、Ｍ２、…）にセルの部品を相互接続するためのビア８を形成するために、セルの部品に対して垂直に配列される。これらの金属層は、全てのセルに駆動及び接地を水平に分配するように構成されている。

相互接続レイアウト特性は、セルピッチ１４、トランジスタピッチ１５及びワイヤトラック・ルーティングピッチ２４を含む。概して、トランジスタピッチは固定され、セルピッチは変化する。図２は、インバーター１２、ＮＯＲ３３及びＮＡＮＤ３１ゲートそれぞれの、セルピッチ１４及びトランジスタピッチ１５を示す従来の配置におけるセルアレイを示している。セルピッチは、概してトランジスタピッチの倍数である。例えば、図１Ａ−Ｂに示すようなインバーターゲート１２は、トランジスタピッチの２倍のセルピッチで配置されうる。相互接続レイアウトの設計において、例えばトランジスタ幅の最小幅、金属トラックの最小幅、金属トラック間の最小間隔等といった集積回路設計ルールは、観測されなければならない。

従来のセルライブラリ構造の設計において、ミスマッチ又は最適状態に及ばない（サブオプショナル）なレイアウトが、トランジスタピッチ及びルーティングピッチの間に存在しうる。トランジスタピッチ及びルーティングピッチは、互いに異なる最適なスペーシングレイアウトを概して有する。従って、これらが同一に作製され又は配列されるときに、どちらか一方は最適状態に及ばず、最小値よりも大きくなる。従来のトランジスタ／ルーティングピッチにおけるサブオプショナルのレイアウトは、集積回路性能に影響するＩＣ領域の非効率的な利用をもたらすおそれがあり、従って、トランジスタ及びルーティングピッチとの間の非効率的なレイアウトを取り除くことが望まれる。例えば、実際的な構成で、ワイヤルーティングピッチが０．３０μｍでありうるのに対し、トランジスタピッチは０．３６μｍでありうる。図１Ａ−Ｂに示されるように、セルピッチをトランジスタピッチ又は配線ピッチと適合させる試みが、なされてきている。

図１Ａにおいて、セルピッチ１４がこの構成１０におけるようなワイヤ２２のルーティングピッチ２４（０．３０μｍ）に適合するようにリサイズされる場合、セル１２のトランジスタ効率は、無駄なトランジスタ領域１６によって示したように、減少する。０．３０μｍのセルピッチ１４では、ルーティング効率は最大にされるが、セル１２は３つの格子幅又は０．９０μｍでなければならない。これは、０．３６μｍの最初のトランジスタピッチにおける０．７２μｍ幅での２つの格子と比較して、トランジスタ効率を略２０％低下させる。換言すれば、最初のトランジスタピッチ２４がルーティングピッチよりも０．０６μｍ大きいため、余剰の格子がこのミスマッチによる余剰の領域に対して必要とされる。

代換的に、図１Ｂにおいて、ルーティングピッチ２４がこの構成２０におけるセル１２のセルピッチ１４（０．３６μｍ）に適合するようにリサイズされる場合、ルーティング効率は、無駄なルーティング領域２６によって示したように、減少する。インバーターセル１２は、トランジスタピッチの倍に等しいセルピッチを有しているが、０．３６μｍのトランジスタピッチを与えられる０．７２μｍ幅の最小値で構築することができる。この値は、２つの格子幅のみであるが、しかしながらルーティング効率は１７％縮小している。換言すれば、最初のルーティングピッチはトランジスタピッチ未満であるため、リサイズされたルーティングピッチ毎に対して０．０６μｍの無駄なルーティング領域が存在する。

最小値よりも大きい金属幅又はスペーシング（間隔）が必要であるときに、関連する問題がルーティング効率によって発生することが、図３を参照して述べられる。金属トラック２２間の最小限のスペーシング３４は、集積回路設計ルールによって規定される。隣接する金属トラック２２の中心の位置３２も、図３に示される。金属幅又はスペーシングを増加させることは、遅延又は不具合で誘起されるクロストーク、エレクトロマイグレーション、サイドウオール結合、結合キャパシタンス、抵抗等による、有害な状況を軽減するためにしばしば必要となる。

図３は、（ａ）従来のスペーシング、（ｂ）クロストークを制限するために増加したスペーシング３６、そして、（ｃ）エレクトロマイグレーションを制限するために増加した金属幅３８、を有する従来のルーティングピッチを定めている格子３０を示す。図３のセクション（ａ）において、０．３０μｍの配線ピッチはルーティング格子で定められ、そして、金属幅及びスペーシングは０．１５μｍである。

従来では、例えばクロストークを制御又は制限するためにスペーシングの増大が必要とされるときに、配置のルーター及びＣＡＤシステムのルーティングツールが、図３のセクション（ｂ）に示すように、次の格子上に亘って次の隣接するワイヤを配置する。より詳しくは、次の隣接する金属は、最小値の１．０１倍及び最大３倍に最低限のスペース増加に対する第２の格子上に配置される。スペーシングの小さい増加（例えば１．５倍）が必要とされるとき、この手法は明らかに非効率的である。

図３のセクション（ｃ）において、金属幅増加は、１．０１倍から５倍になされうる。そして、これにより、隣接する金属ルートを第２の格子上に生じさせてしまう。同様に、例えば１．５倍といった小さい増加が必要とされる場合に、このことは非効率的である。この構成によって、最小スペーシングの３倍の最大値の増加、又は３×３の配列での５倍の最小値の幅が達成可能であるが、これらの制限は過剰であり、そして、ルーティング効率及びセルの記録密度が脅かされる。

スペーシングを１．５倍から２倍に増大させることによってクロストークを減少させるための、又は、幅を３倍に増大させることによって又はビアの数を２×２に増大させることによりエレクトロマイグレーションを避けるための、多くの試みは、ＩＣ領域及びセルの記録密度に対して非効率的で無駄の多い従来の構造をもたらしている。

トランジスタ性能又はワイヤルーティング効率を危うくすることなく、ワイヤルーティング密度及びセル記憶密度を上昇させるためにトランジスタピッチ及びルーティングピッチを配列するためのセル構造の相互接続における効率的な使用に対する要望が存在している。

本発明は、最初の相互接続レイアウト、最初の論理セル格子レイアウト、及び論理セルを有する半導体集積回路の配列された論理セル格子及び相互接続レイアウトを画定するためのコードがプログラムされたコンピュータ支援設計システムを提供する。ここで、前記論理セルは、トランジスタピッチを定める最小トランジスタ幅を有するトランジスタ部品を含み、及び前記相互接続レイアウトは、最初のルーティングピッチを定めるトラック幅及びトラックスペーシングを有し、前記トランジスタ部品を相互接続するためのトラックを含み、前記コンピュータ支援設計システムは、１／ｑの割合で前記最初のルーティングピッチをスケーリングすることによって、前記最初のルーティングピッチをリサイズされたルーティングピッチにリサイズする段階であって、ここでｑは１より大きい整数であり、及びｑは、前記リサイズされたルーティングピッチが製造の格子上でスケーラブルとなるように選択されるところの段階と、前記リサイズされたルーティングピッチを整数ｋでスケーリングすることによって、前記トランジスタピッチをリサイズされたトランジスタピッチにリサイズする段階であって、ここで、ｋは前記リサイズされたトランジスタピッチが前記トランジスタピッチより大きいか等しくなるように選択されるところの段階と、前記論理セルにおける配列された論理セル格子及び相互接続レイアウトを形成するために、前記リサイズされたトランジスタピッチを有する前記論理セル格子を、前記リサイズされたルーティングピッチを有する前記相互接続レイアウトに配列させる段階と、を実行する。本発明は同様に、トランジスタピッチを定める最小のトランジスタ幅を有するトランジスタ部品を備えている論理セルと、及び最初の相互接続レイアウト及び最初の論理セル格子レイアウトと、を備えている半導体集積回路を提供する。前記相互接続レイアウトは、最初のルーティングピッチを定めるトラック幅及びトラックスペーシングを有し、トランジスタ部品を相互接続するためのトラックを備えている。ここで、前記最初のルーティングピッチは、１／ｑの割合で前記最初のルーティングピッチをスケーリングすることによって、リサイズされたルーティングピッチにリサイズされ、ここで、ｑは１より大きい整数であり、及びｑは前記リサイズされたルーティングピッチが製造の格子上でスケーラブルとなるように選択される。前記トランジスタピッチは、整数ｋで前記リサイズされたルーティングピッチをスケーリングすることによって、リサイズされたトランジスタピッチにリサイズされ、ここで、ｋは、前記リサイズされたトランジスタピッチが前記トランジスタピッチより大きいか等しくなるように選択される。そして、前記リサイズされたトランジスタピッチを有する前記論理セル格子は、前記論理セルにおける配列された論理セル格子及び相互接続レイアウトを形成するために、前記リサイズされたルーティングピッチを有する前記相互接続レイアウトに配列される。

本発明の実施の形態は、トランジスタ幅に対して必要な産業標準最小値と相関するトランジスタピッチ、そして、ワイヤスペーシング及び幅に対して必要な産業標準最小値と相関する最初のルーティングピッチ、を提供する。最初のルーティングピッチは、ミスアライメントを除去するために、最初のルーティングピッチ及びトランジスタピッチの最大公約数に従って大きさをリサイズされうる。リサイズされたルーティングピッチは、最初のルーティングピッチの４分の１である。リサイズされたルーティングピッチは、最初のルーティングピッチの５分の１、６分の１、７分の１等であってもよい。

他の実施の形態において、選択される最大公約数は、最初の相互接続層のトラック間の最小ピッチに基づいている。比較するルーティングピッチは、トランジスタピッチ効率と対比して格子の数によって増大する起動時間の観点から、最も所望されるルーティングピッチを決定するための最大公約数に基づいてリサイズされたルーティングピッチと比較するために計算されうる。

本発明に組み込まれる装置及び方法は、添付図面を参照して、例示目的のみ記述される。

図１Ａ−Ｂは、セルピッチがワイヤルーティングピッチ及びトランジスタピッチに配列される場合の、従来の配置における効率の減少を示す。

図２は、インバーター、ＮＯＲ及びＮＡＮＤゲートのセルピッチ及びトランジスタピッチをそれぞれ示している従来の配置のセルの配列を示す。

図３は、（ａ）従来のスペーシング、（ｂ）クロストークを制限するために増加したスペーシング、（ｃ）エレクトロマイグレーションを制限するために増加した金属幅、を有する、従来のルーティングピッチを定める格子を示す。

図４は、本発明の実施の形態によって、縮小した格子ルーティングピッチで配列されるセルピッチを有する論理セルアーキテクチャの設計のための格子を示す。

図５は、本発明の実施の形態による方法のフローチャートを示す。

図４は、本発明の実施の形態に従って、縮小した格子ルーティングピッチ１２４によって配列されるセルピッチ１１０を有する論理セル１２のための格子１００である。図１Ａで記述したように、ルーティングピッチは、トランジスタピッチ１１４及びルーティングピッチ２４の最大公約数によって規定される。以下に詳述するように、最大公約数は例示であって、必ずしも、ルーティングピッチを定めるために選ばれる要因であるというわけではないことはいうまでもない。本発明の実施の形態を例示するために、参照及び比較が図１Ａに対してなされる。

実施の形態において、縮小したルーティングピッチ１２４は、ｑが整数である最初のルーティングピッチ２４のｌ／ｑに等しい。この実施の形態において１／４が示されている。他の縮小したルーティングピッチ（例えば１／５、１／６等）が選択されうることはいうまでもない。同様に、１／２又は１／３に増大したピッチも選択されうるが、粒状性は、十分に小さくならないこともありうる。縮小したルーティングピッチは、より良好な格子であって、改良された粒状性を提供して、セル記憶密度を上昇させる。例えば、セル幅は、ルーティングピッチの縮小の前にセル幅と比較するときに、領域における全体の格子の最大３／４又は１／２又は１／４に縮小されうる。

適切な配線及びセルピッチを決定するための一般の方法は、Ｒ＝Ｐ＊ｑ、Ｐ＝ｎ＊Ｍ及びＴ_ｎｅｗ＝Ｐ＊Ｋである。ここで、Ｒは自然な（未加工の）ルーティングピッチであり、Ｔは自然なトランジスタピッチであり、そして、Ｍは製造される格子である。Ｒ、Ｔ及びＭは、全て従来からの技術で測定される。整数（ｑ）は、Ｐ、Ｚｐを決定するために選ばれて、そして、Ｐは、製造される格子（Ｍ）上の整数（ｎ）によって確かに計測可能になるように点検される。Ｔ_ｎｅｗは、他の整数（ｋ）によって決定される。ｋは、Ｔに等しいか（できるだけ近くなるように）より大きいＴ_ｎｅｗを定めるように選択される。好ましくは、トランジスタ効率が１００％になるように、Ｔ_ｎｅｗ＝Ｔである。

図４（ａ）に示されるように、セルピッチ１１０は、縮小したルーティングピッチ１２４によって配列される。本実施の形態において、最高のトランジスタピッチ効率を有して生成される縮小したルーティングピッチ１２４は、０．２８μｍの標準幅の１／４であり、０．０７０μｍと同等である。自然なトランジスタピッチ（Ｔ）は、０．３５μｍであり、そして、製造される格子（Ｍ）は、０．００５μｍである。ａ／ｑが２、Ｐ＝Ｏ．１４μｍ（ｎ＝２８）、そして、Ｔ_ｎｅｗ＝０．４２（≧Ｔ、ここでｋ＝３）では、トランジスタ効率は、わずか８３％（０．３５／０．４２）である。ｑ＝３であれば、Ｐ＝Ｏ．０９３３…であり、製造される格子（Ｍ）において達成可能ではなく、従って、ｑが３の場合はこの例においては妥当ではない。ｑが４であれば、ｐ＝０．０７μｍ（ｎ＝１４）及びＴ_ｎｅｗ＝０．３５μｍ（ｋ＝５でのＴに等しい）である。従って、トランジスタピッチ効率が１００％であるため、この例に関してｑ＝４が最も望ましい解答である。従って、インバーターセル１２は、図１Ａにおいて達成される０．８４μｍの代わりに、０．７０μｍ広い。この構成にすれば、理解される改良（すなわち減少）は、格子幅の半分、又は、２０％である。また、０．７０μｍのセル幅は、０．７０μｍのセルの全体最小値幅に等しい。無駄になるトランジスタ域１１６は、存在していない。

他の例において、Ｒ＝０．３μｍ、Ｔ＝０．３６μｍ、そして、Ｍ＝０．００５μｍのとき、ｑが５で、１００％のトランジスタ効率を提供する。ｑが２、Ｐ＝０．１５μｍ（ｎ＝３０）及びＴ_ｎｅｗ＝０．４５μｍ（ｋ＝３で≧Ｔ）であれば、トランジスタ効率は、８０％である。ｑが３、（ｎ＝２０で）Ｐ＝０．１０μｍ及びＴ_ｎｅｗ＝０．４０μｍ（ｋ＝４で≧Ｔ）であれば、トランジスタ効率は、９０％である。ｑが４、（ｎ＝１５で）Ｐ＝０．０７５μｍ及びＴ_ｎｅｗ＝０．３７５（ｋ＝５で≧Ｔ）であれば、トランジスタ効率は、９６％である。ｑが５、（ｎ＝１２で）Ｐ＝０．０６及びＴ_ｎｅｗ＝０．３６（ｋ＝６で＝Ｔ）、トランジスタ効率は、１００％である。しかしながら、ｑ＝４に対して、４％だけ向上したトランジスタ効率は、２５％より多くの格子（すなわち５／４）に対して増大する起動時間を正当化しえない。従って、この例では、ｑが５のときには最も望ましい解答を提供することができず、そして、その代わりにｑを４とすることが選択されうる。

両方の実施例において、最大公約数は、１００％のトランジスタ効率を提供した。適当な配線及びセルピッチを決定するための他の方法は、ｎ＝ｈｃｄ（（Ｒ／Ｍ）（Ｔ／Ｍ））で最大公約数（ｈｃｄ）を測定することであり、ここで、ｑ＝Ｒ／Ｍ／ｎ及びｑ≧４が、充分な粒状性のために選択される。第１の実施例において、ｎ＝ｈｃｄ（５６、７０）＝１４であり、そして、ｑ＝５６／１４＝４である。第２の実施例において、ｎ＝ｈｃｄ（６０、７２）＝１２であり、そして、ｑ＝６０／ｌ２＝５である。しかしながら、上記のように、ｑを４とすることが、より多くの格子と関連した起動時間の増加の観点から、より望まれうる。従って、最大公約数の決定方法が適当な配線を決定するために用いる場合、より小さいｑが選択されうる。例えば、ｑを（ｑ_ｈｃｄ−１）とすることは、起動時間への任意の衝撃と比較してトランジスタ効率の節約を考慮するために決定されうる。

この実施の形態がより小幅（例えば２倍又は３倍の自然のトランジスタピッチ）な論理セルに明らかに役立つことはいうまでもない。そして、それは、しばしば従来のセルライブラリ構造において最も頻繁に使われるセルでもありうる。例えば最初のピッチの１０倍といった、より大きいセルに関して、格子１／４、１／２、３／４等の減少は、小パーセント節減であるが、しかしながら、このような大きいセルは、小さいセルほどしばしば、典型的に用いられない。

この構成によれば、理解される他の利点は、ルーティング密度にある。幅の増大又はワイヤトラックのスペーシングは、依然として隣接するワイヤを他のルーティング格子上に押し上げる。しかしながら、次の隣接する格子は、完全な本来のピッチ２４の４分の１だけである。このように、最も一般的な幅及び最小幅の１．５倍又は２倍のスペーシングの増大は、図３（ｂ）又は（ｃ）に比較したときに、図４（ｂ）又は（ｃ）に示されるように、ルーティング効率における任意の無駄を最小化することによって適応されうる。縮小したルーティングピッチの増加した粒状性は、ルーティング領域のいかなる無駄をも制限する。最初のトランジスタピッチ及び最初のルーティングピッチが適合又は配列される場合であっても、ワイヤスペーシング又は幅が変わるか又はリサイズされるとき（特に増大するとき）に、ルーティング程度を減らすことによって、利点が依然として記述されるように理解されうることはいうまでもない。

従来のルーティング及び配置ツールにおいて、本実施の形態における各最小限の幅／スペーシングワイヤは、幅及びスペーシングにおいて２倍の大きさであるように「見える」。例えば、この構成で、最小限のワイヤ幅及びスペーシングは、２×４分の１の格子ピッチ（すなわち、最小スペーシング＝２倍、最小幅＝２倍、従って、ピッチ＝４倍）である。最小幅及びスペーシングワイヤのこの外観が、ベース格子における任意の細区分も必要とすることのない従来の配置と経路ツールによって直ちに処理されうることはいうまでもない。この実施の形態でのトレードオフは、ＣＡＤの継続時間であり、ＩＣにおける小から中規模のブロックに対して、全体の請求時間における微小な割合である、ことが理解される。

図５は、本発明の実施の形態に従う方法のフローチャートを示す。上記のように、この実施の形態は、ワイヤルーティングピッチ及びトランジスタピッチを有する論理セル装置に実施されうる（１５２）。ワイヤのルーティングピッチは、縮小される（１５４）。ルーティングピッチの縮小は、本来のワイヤピッチ及びトランジスタピッチの最大公約数に基づく。セルピッチは、縮小されたルーティングピッチで配列される（１５６）。

本発明の実施の形態は、当業者に周知であるコンピュータ支援設計（ＣＡＤ）システムで実施されうる。例えば、超高速集積回路設計用ハードウェア記述言語（ＶＨＤＬ）及びＶＥＲＩＬＯＧといった、いずれも米国電気電子学会（ＩＥＥＥ）の国際基準言語である、周知のハードウェア記述言語（ＨＤＬ）は、標準セルを含む詳細な論理関数に合成されるＡＳＩＣを記載するために本発明の実施の形態を実施するために用いられうる。合成を実行するためのツールの例は、DESIGN COMPILERである。（DESIGN COMPILERは、アメリカ合衆国のマウンテンビュー、カリフォルニアのSynopsys社の特定の国における商標である）。セルライブラリも、論理関数（例えばVIRTUOSO（VIRTUOSOは、アメリカ合衆国の、カリフォルニア、サンノゼのケイデンス・デザイン・システムズ（株式会社）の特定の国での商標である））におけるレイアウトといった象徴を生成するための、ＣＡＤシステムにおけるモデリングツール又は論理模式的なプログラムで設計されうる。もちろん、ＡＳＩＣは、上記したように、又は、カスタム・トランジスタ・レベル・レイアウト等のような公知の他の技術によって、標準セルの列中に設定されてもよい。ＡＳＩＣ開発者は、必要に応じて、技術の適用可能性を増加させてセルのピッチをリセットする「配置と経路」（Ｐ＆Ｒ）ツールを使用してもよい。配置と経路ツールは、ＡＳＩＣ機能を実施することを必要とする態様で標準セルを物理的に配線するために、関連するマスクパターンを生成する。配置ツールは、ルーティングのニーズが推定されるときに１ブロック又はＩＣ中のセルの最初の配置を提供する一方で、ルーティングツールは、一旦ルーティングのニーズがわかれば、それらの最初の配置からセルを移動することができる。使用されうる「配置と経路」ツールの例は、PHYSICAL COMPILER及びASTROであり、PHYSICAL COMPILER及びASTROは、それぞれＳｙｎｏｐｓｙｓ社の特定の国の商標である。）。本発明を実施するために必要とされ、好ましい実施の形態を説明するために示されるハードウェア及びソフトウェアは、限定されるものではない。同様に、これらで実行されるソフトウェア処理は、請求項によって規定される本発明で行うために好適な任意の態様で配置され、構成され、分配されうる。

実施の形態は、当業者に公知の標準ＣＡＤアプリケーションによって実施されうる。配置と経路ツールは、物理的な実施統合（例えば、アメリカ合衆国、カリフォルニア、マウンテンビューのSynopsys社によるASTRO^ＴＭ及びPHYSICAL COMPILER^ＴＭ）に対する任意の数の製品であってもよい。

上述のような整列されたセル格子及びルーティング構造を設計するためのシステムと方法が、効率的なルーティング密度及びトランジスタ性能、相互接続レイアウトでのセル格子の配列、過剰なトランジスタ領域及びワイヤルーティングの無駄の最小化、セル記録密度の向上、といった利点を有することが理解されよう。本発明の特定の実施の形態は例示目的で述べられ、そして、様々な修正は添付の請求の範囲に記載の本発明の範囲内において、なされうることが理解されよう。

図１Ａは、セルピッチがワイヤルーティングピッチ及びトランジスタピッチに配列される場合の、従来の配置における効率の減少を示す。 図１Ｂは、セルピッチがワイヤルーティングピッチ及びトランジスタピッチに配列される場合の、従来の配置における効率の減少を示す。 図２は、インバーター、ＮＯＲ及びＮＡＮＤゲートのセルピッチ及びトランジスタピッチをそれぞれ示している従来の配置のセルの配列を示す。 図３は、（ａ）従来のスペーシング、（ｂ）クロストークを制限するために増加したスペーシング、（ｃ）エレクトロマイグレーションを制限するために増加した金属幅、を有する、従来のルーティングピッチを定める格子を示す。 図４は、本発明の実施の形態によって、縮小した格子ルーティングピッチで配列されるセルピッチを有する論理セルアーキテクチャの設計のための格子を示す。 図５は、本発明の実施の形態による方法のフローチャートを示す。

符号の説明

１２ 論理セル
１００ 格子
１１０ セルピッチ
１２４ 格子ルーティングピッチ

Claims (14)

1. 最初の相互接続レイアウト、最初の論理セル格子レイアウト、及び論理セル（１２）を有する半導体集積回路における配列された論理セル格子及び相互接続レイアウトを画定するためのコードがプログラムされたコンピュータ支援設計システムであって、
   前記論理セル（１２）は、トランジスタピッチ（１１４）を定める最小トランジスタ幅を有するトランジスタ部品を含み、及び
   前記相互接続レイアウトは、最初のルーティングピッチ（２４）を定めるトラック幅及びトラックスペーシングを有し、前記トランジスタ部品を相互接続するためのトラックを含み、
   前記コンピュータ支援設計システムは、
   １／ｑの割合で前記最初のルーティングピッチ（２４）をスケーリングすることによって、前記最初のルーティングピッチ（２４）をリサイズされたルーティングピッチ（１２４）にリサイズする段階であって、ここで、ｑは１より大きい整数であり、及びｑは、前記リサイズされたルーティングピッチ（１２４）が製造の格子上でスケーラブルとなるように選択されるところの段階と、
   前記リサイズされたルーティングピッチ（１２４）を整数ｋでスケーリングすることによって、前記トランジスタピッチ（１１４）をリサイズされたトランジスタピッチ（Ｔ_ｎｅｗ）にリサイズする段階であって、ここで、ｋは前記リサイズされたトランジスタピッチ（Ｔ_ｎｅｗ）が前記トランジスタピッチ（１１４）より大きいか等しくなるように選択されるところの段階と、
   前記論理セル（１０）における配列された論理セル格子（１００）及び相互接続レイアウトを形成するために、前記リサイズされたトランジスタピッチ（Ｔ_ｎｅｗ）を有する前記論理セル格子（１００）を、前記リサイズされたルーティングピッチ（１２４）を有する前記相互接続レイアウトに配列させる段階と、
   を実行するコンピュータ支援設計システム。
2. 前記トランジスタピッチ（１１４）は、幅が０．３５μｍであり、
   前記最初のルーティングピッチ（２４）は、０．２８μｍの標準幅を有している、請求項１に記載のコンピュータ支援設計システム。
3. 前記最初のルーティングピッチ（２４）は、前記ミスアライメントを除去するために前記最初のルーティングピッチ（２４）及び前記トランジスタピッチ（１１４）の最大公約数に従ってリサイズされる、請求項１に記載のコンピュータ支援設計システム。
4. 前記リサイズされたルーティングピッチ（１２４）は、前記最初のルーティングピッチ（２４）の４分の１である請求項１に記載のコンピュータ支援設計システム。
5. 前記リサイズされたルーティングピッチ（１２４）は、前記最初のルーティングピッチ（２４）の５分の１である請求項１に記載のコンピュータ支援設計システム。
6. 前記リサイズされたルーティングピッチ（１２４）は、前記最初のルーティングピッチ（２４）の６分の１である請求項１に記載のコンピュータ支援設計システム。
7. 前記リサイズされたルーティングピッチ（１２４）は、前記最初のルーティングピッチ（２４）の７分の１である請求項１に記載のコンピュータ支援設計システム。
8. 選択される前記最大公約数は、前記最初の相互接続レイアウトのトラック間における最小ピッチに基づいている、請求項３に記載のコンピュータ支援設計システム。
9. 前記格子の数により増加する起動時間に対するトランジスタピッチ効率の観点からルーティングピッチを決定するために、前記最大公約数に基づいて、リサイズされたルーティングピッチ（１２４）と比較する比較ルーティングピッチを算出することを更に含んでいる請求項３または８に記載のコンピュータ支援設計システム。
10. 最小のトランジスタピッチ（１１４）を定める最小のトランジスタ幅を有するトランジスタ部品を備えている論理セル（１２）と、及び
    相互接続レイアウト及び論理セル格子レイアウトと、を備えている半導体集積回路であって、
    前記相互接続レイアウトは、ルーティングピッチ（１２４）を定めるトラック幅及びトラックスペーシングを有し、トランジスタ部品を相互接続するためのトラックを備え、前記相互接続レイアウトは、最初のルーティングピッチ（２４）を有する最初の相互接続レイアウトから形成されており、
    ここで、前記ルーティングピッチ（１２４）は前記最初のルーティングピッチ（２４）のリサイズされたバージョンであり、１／ｑの割合で前記最初のルーティングピッチ（２４）をスケーリングすることによって形成され、ここで、ｑは１より大きい整数であり、及びｑは、前記ルーティングピッチ（１２４）が製造の格子上でスケーラブルとなるように選択され、
    前記論理セルのトランジスタピッチ（Ｔ _ｎｅｗ ）は、前記ルーティングピッチ（１２４）を整数ｋでスケーリングすることによって決定されており、ここでｋは、前記トランジスタピッチ（Ｔ_ｎｅｗ）が前記最小のトランジスタピッチ（１１４）より大きいか等しくなるように選択され、及び
    前記トランジスタピッチ（Ｔ_ｎｅｗ）を有する前記論理セル格子（１００）は、前記ルーティングピッチ（１２４）を有する前記相互接続レイアウトに配列され、その結果前記論理セル（１０）における配列された論理セル格子（１００）及び相互接続レイアウトを形成していることを特徴とする半導体集積回路。
11. 前記最小のトランジスタピッチ（１１４）は、幅が０．３５μｍであり、
    前記最初のルーティングピッチ（２４）は、０．２８μｍの標準幅を有している、請求項１０に記載の半導体集積回路。
12. 前記最初のルーティングピッチ（２４）の前記リサイズされたバージョンは、前記ミスアライメントを除去するために前記最初のルーティングピッチ（２４）及び前記最小のトランジスタピッチ（１１４）の最大公約数に基づいている、請求項１０に記載の半導体集積回路。
13. 前記ルーティングピッチ（１２４）は、前記最初のルーティングピッチ（２４）の４分の１、５分の１、６分の１、または７分の１である請求項１０に記載の半導体集積回路。
14. 選択される前記最大公約数は、前記最初の相互接続レイアウトのトラック間における最小ピッチに基づいている、請求項１２に記載の半導体集積回路。

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