JP5080280B2 - 集積回路のトランジスタ性能を最適化するための方法 - Google Patents
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Description
図1は、CMOS環境の範囲内におけるセル構造の列の物理的なレイアウト設計を示す。
図2は、本発明の実施例に従って変更された、図1のセル構造の物理的なレイアウト設計を示す。
図3は、本発明の実施例に従う連続したアクティブ領域を有する、図2におけるセル構造の物理的なレイアウト設計を示す。
図4A−Bは、本発明の実施例に従う2つの隣接セルのNMOS領域の側面の概略線図を示す。
図5A−Bは、本発明の実施例に従う方法のフローチャートである。
20 ネット
24 拡散部
26 拡散部
102 拡散部
Claims (38)
- 集積回路のトランジスタ性能を最適化する方法であって、
少なくとも2つのセルを有する集積回路を提供する段階であって、前記セルの各々が、アクティブ領域、ノンアクティブ領域及び駆動レールの間の相互接続によって規定される論理関数を有し、前記セルの各々が、ノンアクティブ領域によって規定される端部を有し、前記セルの各々が、アクティブ領域及び駆動レール間の接続部を有する段階と、
少なくとも2つの隣接セルを識別する段階であって、前記少なくとも2つの隣接セルの各々が、アクティブ領域と同一の駆動レールとの間に対応する接続部を有し、前記ノンアクティブ領域が、アクティブ領域を互いに分割及び離隔し、前記セルの間に境界を形成する段階と、
前記セルの各々の対応する各々の接続部に関連する前記それぞれのアクティブ領域に、前記2つの隣接セルの接続された拡散領域を形成する、前記セル間の境界を横切る追加的な拡散領域を接続する段階と、を含む、方法。 - 前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項1に記載の方法。
- 前記接続された拡散部が前記負の拡散領域である、請求項2に記載の方法。
- 前記接続された拡散部が前記正の拡散領域である、請求項2に記載の方法。
- 各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項2に記載の方法。 - 前記対応する接続部は、前記2つのセル及び前記2つの対応する接続部との間に境界を形成している前記セルの端部に沿って配置される、請求項1に記載の方法。
- 端部に沿って配置される対応する接続部を有するセルを再設定すること、を更に含み、
前記セルは、前記境界に隣接する前記対応する接続部を有し、前記拡散領域を接続するための前記2つのセル間の前記境界を形成する、前記端部で再設定される、請求項1に記載の方法。 - 前記ノンアクティブ領域は、浅溝型素子分離(STI)領域である、請求項1に記載の方法。
- 前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項1に記載の方法。
- 前記接続する段階は、各セルの拡散領域を接続するために拡大/縮小操作を適用することを含む、請求項1に記載の方法。
- 前記集積回路は、特定用途向け集積回路(ASIC)であり、
前記ASICは、前記ASICの機能を遂行するために相互接続された列に、合成及び配置と経路のツールを用いて配列される前記セルを有する、請求項1に記載の方法。 - 前記セルは、標準セルである請求項1に記載の方法。
- 前記集積回路は、特定用途向け集積回路(ASIC)であり、
前記ASICは、前記ASICの機能を遂行するためにカスタム配置ツールを用いて配列されて相互接続される前記セルを有する、請求項1に記載の方法。 - 前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項1に記載の方法。
- 接続された拡散セル構造を有する集積回路を構築する方法であって、
少なくとも2つのセルを有する論理セルライブラリを提供する段階であって、前記セルの各々が、アクティブ領域、ノンアクティブ領域及び駆動レールの間の相互接続によって規定される論理関数を有し、前記セルの各々が、ノンアクティブ領域によって規定される端部を有し、前記セルの各々が、アクティブ領域及び駆動レールの間の接続部を有する段階と、
前記セルを前記論理セルライブラリから前記集積回路に配置する段階と、
前記集積回路中の少なくとも2つの隣接セルを識別する段階であって、前記少なくとも2つの隣接セルの各々が、アクティブ領域と同一の駆動レールとの間に対応する接続部を有し、前記ノンアクティブ領域が、アクティブ領域を互いに分割及び離隔し、前記セルの間に境界を形成する段階と、
前記セルの各々の対応する各々の接続部に関連する前記それぞれのアクティブ領域に、前記2つの隣接セルの接続された拡散領域を形成する、前記セル間の境界を横切る追加的な拡散領域を接続する段階と、を含む、方法。 - 前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項15に記載の方法。
- 前記接続された拡散部は、前記負の拡散領域である、請求項16に記載の方法。
- 前記接続された拡散部は、前記正の拡散領域である、請求項16に記載の方法。
- 各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項16に記載の方法。 - 前記対応する接続部は、前記2つのセル及び前記2つの対応する接続部との間に境界を形成している前記セルの端部に沿って配置される、請求項15に記載の方法。
- 端部に沿って配置される対応する接続部を有するセルを再設定すること、を更に含み、
前記セルは、前記境界に隣接する前記対応する接続部を有し、前記拡散領域を接続するための前記2つのセル間の前記境界を形成する、前記端部で再設定される、請求項15に記載の方法。 - 前記ノンアクティブ領域は、浅溝型素子分離(STI)領域である、請求項15に記載の方法。
- 前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項15に記載の方法。
- 前記接続する段階は、各セルの拡散領域を接続するために拡大/縮小操作を適用することを含む、請求項15に記載の方法。
- 前記集積回路は、特定用途向け集積回路(ASIC)であり、
前記ASICは、前記ASICの機能を遂行するために相互接続された列に、合成及び配置と経路のツールを用いて配列される前記セルを有する、請求項15に記載の方法。 - 前記セルは、標準セルである請求項15に記載の方法。
- 前記集積回路は、特定用途向け集積回路(ASIC)であり、
前記ASICは、前記ASICの機能を遂行するためにカスタム配置ツールを用いて配列されて相互接続される前記セルを有する、請求項15に記載の方法。 - 前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項15に記載の方法。
- 前記接続ステップは、各セルの拡散領域を接続するためにアバットメント・アルゴリズムを適用することを含む、請求項15に記載の方法。
- 接続された拡散セル構造を有する集積回路であって、
少なくとも2つの隣接セルであって、前記セルの各々が、アクティブ領域、ノンアクティブ領域及び駆動レールの間の相互接続によって規定される論理関数を有し、前記セルの各々が、ノンアクティブ領域によって規定される端部を有し、前記セルの各々が、アクティブ領域及び駆動レールの間の接続部を有し、前記ノンアクティブ領域が、アクティブ領域を互いに分割及び離隔し、前記セルの間に境界を形成する少なくとも2つの隣接セルと、
前記セルの各々の対応する接続部に関連する前記アクティブ領域のそれぞれを接続し、前記2つの隣接セルの接続された拡散領域を形成し、前記セル間の境界を横切る追加的な拡散領域と、を備える、集積回路。 - 前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項30に記載の集積回路。
- 前記接続された拡散部は、前記負の拡散領域である、請求項31に記載の集積回路。
- 前記接続された拡散部は、前記正の拡散領域である、請求項31に記載の集積回路。
- 各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項31に記載の集積回路。 - 前記ノンアクティブ領域は、浅溝型素子分離(STI)領域である、請求項30に記載の集積回路。
- 前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項30に記載の集積回路。
- 前記セルは、標準セルである、請求項30に記載の集積回路。
- 前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項30に記載の集積回路。
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