KR100719694B1 - 플래쉬 메모리 소자 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자에 관한 것으로, 셀 어레이내의 비트라인의 폭과 비트라인 사이의 간격을 L1이라 하고, 비트라인 선택부에서 콘택 플러그가 존재하지 않는 영역의 비트라인의 폭과 비트라인 사이의 간격을 L2라 하며, 비트라인 선택부에서 콘택 플러그와 연결되는 배선의 폭과 콘택 플러그와 연결되는 배선과 인접한 비트라인 사이의 간격 L3라 할 때 "L3">"L1">"L2"의 비트라인의 간격을 갖도록 함으로써 1-사이드 페이지 버퍼를 가지는 NAND형 플래쉬 메모리 소자에서 드레인 콘택의 상부 CD가 증가함에 따른 소거 페일등 웨이퍼 에지에서의 수율 저하를 방지할 수 있는 플래쉬 메모리 소자가 개시된다.
NAND 플래쉬, 페이지 버퍼, 비트라인 선택부, 비트라인 폭, 간격

Description

플래쉬 메모리 소자{Flash memory device}
도 1은 NAND형 플래쉬 메모리 소자에서 비트라인과 페이지 버퍼를 연결하기 위한 비트라인 선택부의 회로도.
도 2는 비트라인과 콘택 플러그 및 버추얼 파워(VIRPWR) 라인의 제조 공정에서의 단면도.
도 3(a) 및 도 3(b)는 NAND형 플래쉬 메모리 소자에 적용되는 2-사이드 페이지 버퍼 및 그에 따른 비트라인의 구성을 설명하기 위한 개략도.
도 4(a) 및 도 4(b)는 NAND형 플래쉬 메모리 소자에 적용되는 1-사이드 페이지 버퍼 및 그에 따른 비트라인의 구성을 설명하기 위한 개략도.
도 5(a) 및 도 5(b)는 NAND형 플래쉬 메모리 소자의 셀 어레이내의 드레인 콘택 식각시와 비트라인 선택부의 비트라인 선택 트랜지스터의 드레인 콘택 식각시 하부 CD와 상부 CD의 차를 나타낸 도면.
도 6은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 셀 어레이내의 비트라인 폭 및 비트라인 사이의 간격의 규정한 도면.
도 7은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 비트라인 선택부에서 콘택 플러그와 비트라인의 폭 및 간격을 규정한 도면.
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 페이지 버퍼와 비트라인을 연결하는 비트라인 선택부의 고전압 NMOS 트랜지스터의 콘택 플러그와 비트라인의 폭을 규정한 NAND형 플래쉬 메모리 소자에 관한 것이다.
NAND형 플래쉬 메모리 소자는 메모리 셀 어레이내에 저장된 데이터를 독출하기 위해 페이지 버퍼를 구비한다. 페이지 버퍼는 비트라인 선택부를 통해 메모리 셀 어레이의 비트라인과 연결되는데, 비트라인 선택부는 도 1에 도시된 바와 같이 구성된다.
도 1을 참조하면, 이븐 비트라인 선택 트랜지스터(HN1)와 오드 비트라인 선택 트랜지스터(HN2)는 이븐 및 오드 비트라인 바이어스 신호(DISCHe 및 DISCHo)에 따라 인접한 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택하기 위해 이븐 비트라인(BLe)과 오드 비트라인(BLo) 간에 직렬 접속되는데, 이들 트랜지스터(HN1 및 HN2)를 통해 버추얼 파워(VIRPWR)가 비트라인으로 인가된다. 또한, 연결 노드(SO)와 이븐 비트라인(BLe)을 접속시키는 접속 트랜지스터(HN3)와, 노드(SO)와 오드 비트라인(BLo)을 접속시키는 접속 트랜지스터(HN4)가 구성되는데, 이들은 이븐 및 오드 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동된다. 한편, 비트라인 선택 트랜지스터들(HV1 및 HV2)과 접속 트랜지스터들(HV3 및 HV4)은 각각 고전압 NMOS 트랜지스터로 구성되며, 연결 노드(SO)는 비트라인 선택부와 페이지 버퍼의 연결 노드이다.
상기와 같이 구성된 비트라인 선택부는 노드(Q1)에서 이븐 비트라인(BLe)과 선택 트랜지스터(HN1)의 접합부가 연결되며, 이븐 비트라인 바이어스 신호(DISCHe)에 따라 선택 트랜지스터(HN1)가 구동되어 버추얼 파워(VIRPWR) 라인을 통해 인가되는 접지 전압(Vss) 또는 전원 전압(Vcc)이 비트라인으로 인가된다. 또한, 노드(Q2)에서 오드 비트라인(BLo)과 선택 트랜지스터(HN2)의 접합부가 연결되며, 오드 비트라인 바이어스 신호(DISCHo)에 따라 선택 트랜지스터(HN2)가 구동되어 버추얼 파워(VIRPWR) 라인을 통해 인가되는 접지 전압(Vss) 또는 전원 전압(Vcc)이 비트라인으로 인가된다.
비트라인 선택부의 비트라인과 비트라인 선택 트랜지스터의 접합부를 연결시키는 콘택 플러그, 그리고 버추얼 파워(VIRPWR) 라인의 제조 단면을 도 2에 도시하였다.
도 2를 참조하면, 소정의 구조가 형성된 반도체 기판(21) 상부에 층간 절연막(22)이 형성되고, 층간 절연막(22)의 소정 영역에 비트라인 선택 트랜지스터의 접합부(도시안됨)와 연결되는 콘택 플러그(23)가 형성되어 있다. 또한, 비트라인(24)과 콘택 플러그(23)가 서로 연결되고, 콘택 플러그(23)와 버추얼 파워(VIRPWR) 라인(25)이 소정의 간격으로 이격되어 있다. 또한, 비트라인(24)과 버추얼 파워 라인(25) 사이는 절연막(26)에 의해 절연된 상태를 유지한다.
상기와 같은 단면 구조를 갖는 비트라인 선택부는 소거 동작시 콘택 플러그(21)와 버추얼 파워 라인(23)이 브리지되거나 거리가 아주 가까이 접근하는 경우가 발생된다. 이는 콘택 플러그 상부의 임계 치수(Critical Dimension; CD)가 커져 발생하는 것으로 소자의 동작에 치명적인 악영향으로 작용한다. 즉, 칩 동작시 셀의 트리플 웰에 인가된 20V에 의해 P웰과 셀 드레인 접합부간에 P-N 다이오드가 형성되고, 이에 의해 20V의 전압이 비트라인(BLe)으로 인가되게 된다. 이때 버추얼 파워(VIRPWR) 라인으로는 전원 전압(Vcc)이 인가된다. 그런데, 콘택 플러그(21)와 버추얼 파워 라인(23)이 브리지될 경우에 펌핑에 의해 생성된 20V의 고전압이 무한 소오스라고 할 수 있는 전원 전압(Vcc)과 연결되기 때문에 소거를 위해 인가된 20V의 전압이 전원 전압(Vcc)으로 강하되고, 이는 셀의 웰에 작용하여 결과적으로 전원 전압(Vcc)이 소거를 위해 웰에 인가된 결과를 초래하게 된다. 따라서, 소거 전압이 낮아 소거가 실시되지 않는 소거 페일이 발생한다.
그러나, 도 2에 도시된 바와 같이 콘택 플러그(21)와 버추얼 파워 라인(23) 사이에 절연막(24)이 존재하여 웨이퍼 레벨에서의 프루브 테스트시 페일이 발생되지 않다가 패키지 레벨에서의 프루브 테스트시 칩 페일이 발생하는 경우가 발생한다. 최근 데이터를 보면 5% 페일이 발생하며, 이는 콘택 플러그(21)와 버추얼 파워 라인(23) 사이에 약 100nm 정도의 두께로 절연막(24)이 존재하다가 사이클링, 써멀 테스트를 반복하면서 절연막(24)이 파괴되어 진행성으로 페일이 증가하게 된다. 그런데, 이러한 페일 원인을 프루브 테스트를 통해 체크할 방법이 현재로서는 존재하 지 않는다. 이를 해결하기 위해서는 공정을 타이트하게 진행하는 경우와 레이아웃 수정하는 방법 밖에 없는 실정이다.
상기한 바와 같은 소거 페일을 발생시키는 주요 원인인 콘택 플러그와 버추얼 파워 라인 사이의 좁은 간격은 다음과 같은 원인에 의해 유발된다.
먼저, 비트라인 선택 트랜지스터의 드레인 콘택 식각시 상부의 임계 치수가 너무 증가하는 경우이다. 1 사이드 페이지 버퍼를 적용한 70nm 소자에서 비트라인 선택 트랜지스터의 드레인 콘택 형성 공정은 비트라인과의 오버레이를 최소화하기 위하여 셀 드레인 콘택을 형성하기 위한 마스크 및 식각 공정과 동시에 진행되는데, 비트라인 선택 트랜지스터의 드레인 콘택은 셀 드레인 콘택과 상당한 간격으로 이격되어 있다. 이로 인해 콘택 식각시 마스크 공정 및 식각 공정의 로딩 문제로 인해 콘택 상부의 CD가 비정상적으로 크게 된다. 따라서, 하부 CD와 상부 CD의 차가 증가하여 콘택 플러그와 버추얼 파워 라인 사이의 간격이 감소하게 되고, 최악이 경우 두 배선이 브리지되는 경우가 발생한다.
또다른 경우는 배선 사이의 간격이 좁아지는 경우로서, 비트라인과 버추얼 파워 라인 사이의 간격이 좁아지게 되면 필연적으로 상기의 결과가 발생하게 된다.
본 발명의 목적은 비트라인 선택부의 고전압 NMOS 트랜지스터의 콘택 플러그와 버추얼 파워 라인의 브리지에 의한 소거 페일을 방지할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 비트라인 선택부의 고전압 NMOS 트랜지스터의 콘택 플러그 및 비트라인의 +폭을 규정하여 상기와 같은 문제점을 해결할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 메모리 셀 어레이와 상기 메모리 셀 어레이내에 저장된 데이터를 독출하기 위한 페이지 버퍼 및 상기 메모리 셀 어레이의 비트라인과 상기 페이지 버퍼를 연결하기 위한 비트라인 선택부를 포함하고, 상기 비트라인이 상기 비트라인 선택부의 고전압 트랜지스터의 드레인과 콘택 플러그를 통해 접속되는 플래쉬 메모리 소자에 있어서, 상기 셀 어레이내의 상기 비트라인의 폭과 상기 비트라인 사이의 간격의 합을 L1이라하고, 상기 비트라인 선택부에서 상기 콘택 플러그가 존재하지 않는 영역의 상기 비트라인의 폭과 상기 비트라인 사이의 간격의 합을 L2라 하며, 상기 비트라인 선택부에서 상기 콘택 플러그와 연결되는 배선의 폭과 상기 콘택 플러그와 연결되는 배선과 인접한 상기 비트라인 사이의 간격의 합을 L3라 할 때 L3>L1>L2와 같은 간격을 갖는다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자는 메모리 셀 어레이와 상기 메모리 셀 어레이내에 저장된 데이터를 독출하기 위한 페이지 버퍼 및 상기 메모리 셀 어레이의 비트라인과 상기 페이지 버퍼를 연결하기 위한 비트라인 선택부를 포함하고, 상기 비트라인이 상기 비트라인 선택부의 고전압 트랜지스터의 드레인과 콘택 플러그를 통해 접속되는 플래쉬 메모리 소자에 있어서, 상기 셀 어레이내의 상기 비트라인의 폭을 W1, 상기 비트라인 사이의 간격을 S1이라고 할 때 W1+2S1를 L1으로 정의하고, 상기 비트라인 선택부에서 상기 콘택 플러그가 존재하지 않는 영역의 상기 비트라인의 폭을 W2, 상기 비트라인 사이의 간격을 S2라 할 때 W2+2S2를 L2라 정의하며, 상기 비트라인 선택부에서 상기 콘택 플러그와 연결되는 배선의 폭을 W3, 상기 콘택 플러그와 연결되는 배선과 인접한 상기 비트라인 사이의 간격을 S3라 할 때 W3+2S3를 L3라 정의하여 L3>L1>L2와 같은 간격을 갖는다.
상기 L2는 상기 L1와 L2<0.94117×L1의 관계를 따른다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3(a) 및 도 3(b)은 NAND형 플래쉬 메모리 소자에 적용되는 셀 어레이를 중심으로 상부 및 하부로 페이지 버퍼가 나뉘어진 2-사이드 페이지 버퍼 및 그에 따른 비트라인의 구성을 나타낸 것이고, 도 4(a) 및 도 4(b)는 NAND형 플래쉬 메모리 소자에 적용되는 셀 어레이를 중심으로 페이지 버퍼가 한쪽에만 존재하는 1-사이드 페이지 버퍼를 나타낸 것이다.
도 3(a) 및 도 3(b)에 도시된 2-사이드 페이지 버퍼에서 비트라인은 2개씩 위아래 방향으로 나오기 때문에 비트라인 선택부내에서의 비트라인 간격이 셀 어레이내보다 2배 정도 넓어지게 된다. 하나의 비트라인의 일측부터 다음 비트라인의 일측까지의 거리, 즉 비트라인의 폭과 비트라인 사이의 간격의 합을 편의상 피치(pitch)라고 정의하고, 셀 어레이내에서 피치를 "P1"이라고 하고, 비트라인 선택부에서의 피치를 "P2"라 하면 "P2>P1"이 되며, P2=2×P1이 된다.
반면에 도 4(a) 및 도 4(b)에 도시된 1-사이드 페이지 버퍼는 모든 비트라인이 한방향으로 나와야 하고 비트라인 선택 트랜지스터의 접합부와 연결되는 콘택 플러그와 연결되어야 하므로 예컨데 셀 어레이내에서 16개의 비트라인은 비트라인 선택부에서 17개의 비트라인이 존재하는 것과 마찬가지의 비트라인 폭 및 간격을 유지해야 한다. 그러므로 1-사이드 페이지 버퍼의 셀 어레이 내에서의 피치를 "P3"라 하고 비트라인 선택부에서의 피치를 "P4"라고 하면 P3>P4가 되며, 비트라인 선택부에서의 피치는 셀 어레이내에서의 피치보다 더 작게 확정되어야 한다.
한편, NAND형 플래쉬 메모리 소자의 비트라인이 16개이고, 비트라인의 피치가 0.2㎛라고 할 경우 16개의 비트라인에 따른 총 피치는 3.2㎛(0.2㎛×16)이 되며, 비트라인 선택부에서 비트라인의 피치는 3.2㎛/17이므로 0.188㎛가 된다. 즉 P3>P4가 된다.
그런데, 비트라인 선택부의 비트라인 선택 트랜지스터는 셀 영역과 떨어져 있고 셀 영역의 드레인 콘택 형성시 비트라인 선택부의 비트라인 선택 트랜지스터의 드레인 콘택도 동시에 형성되기 때문에 비트라인 선택 트랜지스터의 드레인 콘택의 상부 CD는 커지게 되어 셀 어레이내에서 16 비트라인을 17 비트라인으로 나눈피치로는 오버레이 마진이 없어지게 된다. 이는 바로 인접한 배선과의 브리지 발생 가능성이 상존하게 되므로 이를 보상해주어야 한다.
도 5(a)는 셀 어레이내의 드레인 콘택 식각시 하부 CD와 상부 CD의 차를 나타낸 것이고, 도 5(b)는 비트라인 선택부의 비트라인 선택 트랜지스터의 드레인 콘택 식각시 하부 CD와 상부 CD의 차를 나타낸 것이다. 도 4(a)에 도시된 바와 같이 셀 어레이내의 드레인 콘택의 하부 CD와 상부 CD의 차는 약 10㎚ 정도이다. 반면에 도 4(b)에 도시된 바와 같이 비트라인 선택부의 비트라인 선택 트랜지스터의 드레인 콘택 식각시 하부 CD와 상부 CD의 차는 약 35㎚ 정도이다.
따라서, 도 4(b)의 비트라인 선택부에서의 비트라인의 피치 "P4"가 비트라인 선택 트랜지스터의 드레인 콘택과 셀 어레이내의 드레인 콘택의 상부 CD 차 만큼의 추가 공간을 확보해야 한다. 예컨데 도 5(b)에서는 도 5(a)에서보다 +25㎚의 간격을 추가로 보장해주어야 한다.
이를 규칙화하기 위해 도 6 및 도 7과 같이 도식화 하였다.
도 6은 기준이 되는 셀 어레이내의 비트라인의 폭 및 비트라인 사이의 간격을 나타낸 것으로, 비트라인의 폭을 W1라 하고, 비트라인 사이의 간격을 S1라고 할 때 W1+2S1를 L1으로 정의한다.
또한, 도 7에 도시된 바와 같이 비트라인 선택부에서 콘택 플러그가 존재하지 않는 영역의 비트라인의 폭을 W2라 하고 비트라인 사이의 간격을 S2라 할 때 W2+2S2를 L2라 정의한다. 이 경우 L2<0.94117×L1=L1×(16/17)로 정의된다.
여기서, L2는 L1×(16/17)보다 작게되는데, 이는 비트라인 선택부의 비트라인 선택 트랜지스터의 접합부를 노출시키기 위한 콘택 식각시 커지는 배선의 간격만큼 L3에 보상해주어야 하며, 이로 인해 L1의 16/17 비율보다 작아지게 된다.
비트라인 선택 트랜지스터의 드레인과 연결시키는 드레인 콘택 플러그와 연결되는 배선의 폭을 W3라 하고 드레인 콘택과 인접한 비트라인 사이의 간격을 S3라 할 때 L3는 W3+2S3라 정의되며, L3는 셀의 드레인 콘택의 상부 CD보다 커야 되므로 L3>L1이 된다.
따라서, 1-사이드 페이지 버퍼를 가지는 구조는 [수학식 1]과 같은 비트라인의 간격을 가지고 있어야 한다.
L3>L1>L2
상기에서는 비트라인 또는 배선을 중심으로 양측의 비트라인 사이의 간격을 포함하여 비트라인의 폭과 비트라인 사이의 간격을 정의하였으나, 비트라인 또는 배선을 중심으로 일측의 비트라인 사이의 간격으로 비트라인의 폭과 비트라인 사이의 간격을 정의해도 된다. 이는 설계시 비트라인 사이의 간격을 동일하게 하기 때문에 가능하다.
상술한 바와 같이 본 발명에 의하면 셀 어레이내의 비트라인의 폭과 비트라 인 사이의 간격을 L1이라 하고, 비트라인 선택부에서 콘택 플러그가 존재하지 않는 영역의 비트라인의 폭과 비트라인 사이의 간격을 L2라 하며, 비트라인 선택부에서 콘택 플러그와 연결되는 배선의 폭과 콘택 플러그와 연결되는 배선과 인접한 상기 비트라인 사이의 간격 L3라 할 때 "L3">"L1">"L2"의 비트라인의 간격을 갖도록 함으로써 1-사이드 페이지 버퍼를 가지는 NAND형 플래쉬 메모리 소자에서 드레인 콘택의 상부 CD가 증가함에 따른 소거 페일등 웨이퍼 에지에서의 수율 저하를 방지할 수 있다.

Claims (3)

  1. 메모리 셀 어레이와 상기 메모리 셀 어레이내에 저장된 데이터를 독출하기 위한 페이지 버퍼 및 상기 메모리 셀 어레이의 비트라인과 상기 페이지 버퍼를 연결하기 위한 비트라인 선택부를 포함하고, 상기 비트라인이 상기 비트라인 선택부의 고전압 트랜지스터의 드레인과 콘택 플러그를 통해 접속되는 플래쉬 메모리 소자에 있어서,
    상기 셀 어레이내의 상기 비트라인의 폭과 상기 비트라인 사이의 간격의 합을 L1이라하고, 상기 비트라인 선택부에서 상기 콘택 플러그가 존재하지 않는 영역의 상기 비트라인의 폭과 상기 비트라인 사이의 간격의 합을 L2라 하며, 상기 비트라인 선택부에서 상기 콘택 플러그와 연결되는 배선의 폭과 상기 콘택 플러그와 연결되는 배선과 인접한 상기 비트라인 사이의 간격의 합을 L3라 할 때 하기 [수학식 2]와 같은 간격을 갖는 플래쉬 메모리 소자.
    L3>L1>L2
  2. 메모리 셀 어레이와 상기 메모리 셀 어레이내에 저장된 데이터를 독출하기 위한 페이지 버퍼 및 상기 메모리 셀 어레이의 비트라인과 상기 페이지 버퍼를 연결하기 위한 비트라인 선택부를 포함하고, 상기 비트라인이 상기 비트라인 선택부 의 고전압 트랜지스터의 드레인과 콘택 플러그를 통해 접속되는 플래쉬 메모리 소자에 있어서,
    상기 셀 어레이내의 상기 비트라인의 폭을 W1, 상기 비트라인 사이의 간격을 S1이라고 할 때 W1+2S1를 L1으로 정의하고, 상기 비트라인 선택부에서 상기 콘택 플러그가 존재하지 않는 영역의 상기 비트라인의 폭을 W2, 상기 비트라인 사이의 간격을 S2라 할 때 W2+2S2를 L2라 정의하며, 상기 비트라인 선택부에서 상기 콘택 플러그와 연결되는 배선의 폭을 W3, 상기 콘택 플러그와 연결되는 배선과 인접한 상기 비트라인 사이의 간격을 S3라 할 때 W3+2S3를 L3라 정의하여 하기 [수학식 3]과 같은 간격을 갖는 플래쉬 메모리 소자.
    L3>L1>L2
  3. 제 1 항 또는 제 2 항에 있어서, 상기 L2는 상기 L1와 하기 [수학식 4]의 관계를 따르는 플래쉬 메모리 소자.
    L2<0.94117×L1
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