KR20050086588A - 바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을갖는 통합된 기술을 사용하는 조합 비휘발성 메모리 - Google Patents

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Abstract

그 내부에서 플래시 셀의 적층 게이트 트랜지스터가 선택 트랜지스터와 결합한 채로 사용되어 EEPROM 셀을 형성하는 셀들을 포함하는 조합 EEPROM 및 플래시 메모리가 기술된다. 상기 선택 트랜지스터는 상기 EEPROM 셀이 상기 플래시 셀의 비트 라인 피치(bit line pitch)를 수용할 수 있도록 충분히 작게 만들어져, 상기 2개의 메모리가 상기 양 셀들을 포함하는 메모리 뱅크(memory banks)로 결합되는 것을 촉진시킨다. 상기 플래시 셀이 블록에 의하여 지워지는 반면에 상기 EEPROM 셀은 바이트에 의하여 지워진다. 상기 작은 선택 트랜지스터는 작은 채널 길이와 폭을 가지고 있어, CHE 프로그램 연산 과정에서 선택 트랜지스터 및 프리-차지 비트라인(pre-charge bitline) 상으로 게이트 전압을 증가시킴으로써 보상된다.

Description

바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을 갖는 통합된 기술을 사용하는 조합 비휘발성 메모리{A COMBINATION NONVOLATILE MEMORY USING UNIFIED TECHNOLOGY WITH BYTE, PAGE AND BLOCK WRITE AND SIMULTANEOUS READ AND WRITE OPERATIONS}
본 출원은 본 명세서에서 참고로 제시되는 "통합된 셀 구조 및 신규한 디코더 설계를 갖는 기술을 사용하여 셀 어레이 내에서 바이트, 방해(disturb)가 없는 블록 기록 및 분리벽(divided-well)을 가능하게 하는 새로운 모놀리식(monolithic) 비휘발성 메모리"를 발명의 명칭으로 하여 2002년 7월 5일자로 출원된 임시 특허 출원 번호 제 60/394,202호에 관한 것으로 그 출원일의 우선권의 이익을 주장한다.
본 출원은 또한 본 명세서에서 참고로 제시되는 "통합된 셀 구조 및 신규한 디코더 설계 및 레이아웃을 갖는 기술을 사용하여 셀 어레이 내에서 바이트, 방해가 없는 블록 기록 및 분리벽을 가능하게 하는 새로운 모놀리식 콤보 비휘발성 메모리"를 발명의 명칭으로 하여 2002년 11월 14일자로 출원된 임시 특허 출원 번호 제 60/426,614호에 관한 것으로, 그 출원일의 우선권의 이익을 주장한다.
또한 본 출원은 본 명세서에서 참고로 제시되는 "통합된 셀 구조 및 신규한 디코더 설계 및 레이아웃을 갖는 기술을 사용하여 셀 어레이 내에서 바이트, 방해가 없는 블록 기록 및 분리벽을 가능하게 하는 새로운 모놀리식 콤보 비휘발성 메모리"를 발명의 명칭으로 하여 2002년 11월 25일자로 출원된 임시 특허 출원 번호 제 60/429,261호에 관한 것으로, 그 출원일의 우선권의 이익을 주장한다.
관련 특허 출원
F.C. Hsu 등의 미국 특허 출원 번호 제 09/852,247호는 2001년 5월 9일자로 출원되었으며 본 발명과 함께 동일한 양수인에게 양도되었다.
F.C. Hsu 등의 미국 특허 출원 번호 제 09/891,782호는 2001년 7월 27일자로 출원되었으며 본 발명과 함께 동일한 양수인에게 양도되었다.
본 발명은 반도체 메모리에 관한 것으로, 보다 상세하게는 동일한 기술로부터 제조되는 1-트랜지스터 플래시(one-transistor Flash)와 2-트랜지스터 EEPROM 메모리(two-transistor EEPROM memory) 양자를 사용하며, 동시 판독 및 기록 연산(simultaneous read and write operations)을 제공하는 조합 비휘발성 메모리(combinational nonvolatile memory)에 관한 것이다.
많은 전자적 응용프로그램(applications)은 데이터를 메모리로 기록하는(writing) 것과 동시에 메모리로부터 프로그램 코드를 판독하는(reading) 것을 요구하며, 많은 시스템들은 이런 2중의 기능을 수행할 수 있도록 블록-소거가능 플래시 메모리(block-erasable Flash memory)와 바이트-소거가능 EEPROM(byte-erasable EEPROM) 양자를 모두 이용한다. 상기 블록-소거가능 플래시 메모리는 덜 빈번한 업데이트 비율을 갖는 프로그램 코드를 저장하며, 상기 바이트-소거가능 EEPROM은 자체-동기 기록 제어(self-timed Write control)를 갖는 높은 업데이트 빈도(frequency) 비율을 갖는 데이터와 파라미터들을 저장한다. 이는 프로그램 코드는 플래시 메모리로부터 판독됨과 동시에 데이터는 EEPROM으로 기록되도록 한다.
상기 시스템에 저장된 데이터와 파라미터들은 바이트 또는 페이지(page)의 작은 단위 내에서 빈번하게 업데이트되어야 할 필요가 있기 때문에, 데이터는 바람직하게는 바이트-소거가능 EEPROM 내에 저장된다. EEPROM의 큰 셀 크기로 인하여 프로그램 코드와 데이터를 저장하기 위하여 EEPROM을 사용하는 것은 매우 비용 효율적이지 않다. 플래시 메모리는 EEPROM에서 제공되는 것과 같은 바이트-수준(byte-level) 데이터 가변성(alterability)이 부족하기 때문에 프로그램 코드와 데이터 양자를 저장하기 위하여 플래시 메모리를 사용하는 것은 용이하지 않다. 플래시 메모리 어레이 구조(array architecture) 때문에 플래시 메모리는 한 번에 데이터의 큰 블록 크기, 64K × 8,를 소거시킨다. 이런 블록 소거 특징을 갖는 바이트-수준 데이터 업데이트를 수행하는 것은 매우 어렵다. 따라서 블록-소거가능 플래시 메모리의 구조를 가지면서 바이트-소거가능 EEPROM을 모방하도록(emulate) 제안된 소프트웨어 해법(software solution)이 있다. 그 결과, 매우 복잡한 소프트웨어 기술이 요구되는데, 이는 시스템 성능의 급격한 성능 저하를 일으키며, 또한 종종 신뢰성 문제를 일으킬 수 있다.
우수한 성능을 제공하면서 비용, 장비의 푸트프린트(footprint) 및 전력 소모를 줄이기 위해서는 단일 메모리 칩 내에서 플래시 메모리 및 EEPROM 메모리를 집적화하는 것이 바람직하다. 그러나 플래시 메모리와 EEPROM 메모리 사이에서 셀 구조와 공정 기술이 다르기 때문에, 이들 2개의 메모리를 하나의 칩으로 조합하는 것은 매우 복잡한 절차를 요구하는데, 이는 비용 효율적이지 않다.
미국특허 제 6,370,081호(Sakui 등)에서, 메모리 셀과 상기 메모리 셀을 끼우는(sandwiching) 2개의 선택 트랜지스터를 갖는 비휘발성 메모리 셀에 관한 것이다. 한 블록의 메모리 비휘발성 메모리 셀은 하나의 제어 게이트 라인(control gate line)을 갖는다. 상기 하나의 제어 게이트 라인에 연결된 상기 비휘발성 메모리 셀은 하나의 페이지를 형성한다. 래치(latch) 기능을 갖는 인식 증폭기(sense amplifier)가 비트 라인(bit line)에 연결된다. 데이터 변환 연산에서, 한 페이지의 메모리 셀의 데이터는 상기 인식 증폭기로 판독된다. 데이터가 상기 인식 증폭기에서 인식되고 저장된 후, 페이지 소거가 수행된다. 상기 인식 증폭기로부터 데이터는 한 페이지의 상기 메모리 셀 내에서 프로그래밍 된다. 상기 인식 증폭기 내의 데이터는 바이트 또는 페이지 데이터가 프로그래밍 될 수 있도록 재프로그래밍(reprogramming) 전에 상기 인식 증폭기에서 변환될 수 있다.
미국특허 제 6,400,604호(Noda)는 데이터 재프로그램 모드(data reprogram mode)를 갖는 비휘발성 반도체 메모리 장치에 관한 것이다. 상기 메모리는 메모리 셀 어레이와 메모리 셀로 프로그래밍 되는 한 페이지 데이터를 저장하기 위한 페이지 버퍼(page buffer)를 가지고 있는데, 상기 메모리 셀은 페이지 어드레스 시그널(page address signal)에 따라 선택된다. 상기 메모리는 상기 페이지 버퍼에 저장된 하나의 데이터를 상기 메모리 셀로 전송할 수 있도록 상기 페이지 어드레스 시그널을 입력함에 따라 한 페이지의 열 어드레스를 생성하기 위한 내부 열 어드레스 생성 회로(internal column address generating circuit), 상기 내부 열 어드레스 생성 회로로부터 열 어드레스를 수신하는 열 디코더(column decoder), 및 데이터 재프로그램 모드(data reprogram mode)를 가지는 제어 회로(control circuit)를 더욱 갖는다. 상기 데이터 재프로그램 모드는 상기 페이지 어드레스 시그널에 따라 선택된 메모리 셀들 내에 저장된 하나의 페이지 데이터를 소거하며, 상기 페이지 버퍼에 저장된 하나의 페이지 데이터를 선택된 메모리 셀로 프로그래밍 시킨다.
미국특허 제 6,307,781호(Shum)는 2 트랜지스터 셀 NOR 구조 플래시 메모리(two transistor cell NOR architecture flash memory)를 제공하는 것에 관한 것이다. 부동 게이트 트랜지스터(floating gate transistor)는 도 2a-c에 도시된 것과 같이 선택 트랜지스터와 관련된 비트 라인 사이에 위치한다. 플래시 메모리는 삼중벽(triple well) 내에 배치되고, Fowler-Nordheim tunnel 기작에 따라 연산한다. 메모리 셀의 프로그래밍은 드레인 영역 또는 소스 영역으로부터 부동 게이트로의 터널링(tunneling)이 아니라 채널 영역(channel region)으로부터 게이트 옥사이드(gate oxide)를 통하여 부동 게이트로 정공(carrier)의 터널링을 포함한다.
미국특허 제 6,212,102호(Georgakos 등)는 소스-측 선택(source-side selection)을 갖는 2-트랜지스터 메모리 셀을 가지는 EEPROM을 기술하기 위한 것이다. 메모리 셀을 프로그램하기 위하여 요구되는 전압은 소스 라인을 경유하여 전달된다.
미국특허 제 6,266,274호(Pockradnt 등)는 N-채널 선택 트랜지스터와 N-채널 메모리 트랜지스터를 가지고 있는 비-휘발성 2-트랜지스터 메모리 셀에 관한 것이다. 상기 셀을 위한 구동 회로(drive circuitry)는 P-채널 전송 트랜지스터를 포함한다. 전송 채널은 메모리 셀로 유도하는 열 라인(row line)과 연결되어 있다.
미국특허 제 6,174,759호(Verhaar 등)는 도 2a-c에 도시되어 있는 것과 유사한 선택 트랜지스터로 고-전압 트랜지스터와 함께 제공되는 EEPROM 셀에 관한 것이다. n-웰 주입(n-well implantation)과 별도로, p-채널의 고-전압 트랜지스터들은 논리회로(logic) 내의 p-채널 트랜지스터와 동일한 공정 단계에 의하여 주로 제조되어, 공정 단계의 수가 제한된 채로 남아 있게 된다.
미국특허 제 6,326,661호(Dormans 등)는 제어 게이트와 부동 게이트 사이에서 큰 용량 커플링(capacitive coupling)을 갖는 부동 게이트 메모리에 관한 것이다. 상기 제어 게이트는 상기 부동 게이트의 실질적으로 평평한 표면 영역과 소스 및 드레인에 대향하는 부동 게이트의 적어도 측벽 영역에 연결되어 있는 용량이고, 선택 게이트의 실질적으로 평평한 표면 영역의 상부에서 끝난다. 이런 처리는 제어 게이트와 메모리 셀의 부동 게이트 사이에서 대용량의 커플링을 갖는 반도체 장치를 제공하며, 이에 따라 커플링 비율을 증가시킨다.
본 발명과 같이 동일한 양수인에게 양도된 미국특허 제 5,748,538호(Lee 등)는 비트-기반의(bit-based) 기록 성능을 갖는 플래시 메모리에 대한 OR-plane 메모리 셀 어레이를 기술하고 있다. 플래시(flash) 전기적 소거 및 프로그램 가능 판독 전용 메모리(electrically erasable programmable read only memory, EEPROM)의 메모리 셀 어레이는 행(rows)과 열(column)로 배열된 비휘발성 메모리 셀을 포함한다. 동일 메모리 블록 내의 비휘발성 메모리 셀의 소스들은 제어 게이트를 통하여 메인 소스(main source) 라인으로 연결된다. 유사하게, 동일 메모리 블록의 비휘발성 메모리 셀의 드레인들(drains)은 메인 비트 라인(main bit line)으로 연결된다. 선택된 비휘발성 메모리 셀의, 소거 또는 프로그래밍과 같은, 기록은 Fowler-Nordheim 터널링 방법을 사용하며 상기 프로그래밍 또는 소거가 선택되지 않은 비휘발성 메모리 셀로 인가된 전압을 억제하기 때문에 수행될 수 있다.
본 발명은 첨부하는 도면을 참조하면서 기술될 것이다.
도 1a는 본 발명의 1-트랜지스터 플래시메모리 셀의 개략적인 구성을 도시한 것이다.
도 1b는 본 발명의 2-트랜지스터 EEPROM 메모리 셀의 개략적인 구성을 도시한 것이다.
도 2a 및 도 2b는 본 발명의 비트 라인 부분을 따라 2-트랜지스터 EEPROM 메모리 셀의 연결의 개략적인 구성을 도시한 것으로, 도 2a에서 2개의 인접한 셀은 하나의 공통 소스를 공유하지만, 도 2b에서는 독립된 소스 라인을 가지고 있다.
도 2c는 도 2a 및 도 2b에 도시된 2-트랜지스터 EEPROM 메모리 셀의 다양하게 프로그램 전략에 대하여 본 발명의 전압 표를 도시한 것이다.
도 3a는 메모리 셀의 바이트 와이드 열을 위한 바이트-워드 라인 디코더와 공통 소스를 구비하는 2-트랜지스터 EEPROM 메모리 어레이의 부분에 대한 본 발명의 개략적인 구성을 도시한 것이다.
도 3b는 인접한 바이트 사이에 바이트-워드 라인 디코더와 공통 소스 라인 구조를 구비한 2-트랜지스터 EEPROM 메모리 어레이의 부분에 대한 본 발명의 개략적인 구성을 도시한 것이다.
도 3c는 바이트-워드 라인 디코더와 독립된 소스 라인 구조를 구비한 2-트랜지스터 EEPROM 메모리 어레이 부분에 대한 본 발명의 개략적인 구성을 도시한 것이다.
도 4a는 바이트-워드 라인 디코더를 구비하고, 수평 기록 페이지를 이용하는 2-트랜지스터 EEPROM 메모리 어레이 부분에 대한 본 발명의 개략적인 구성을 도시한 것이다.
도 4b는 바이트-워드 라인 디코더를 구비하고, 수직 기록 페이지를 이용하는 EEPROM 메모리 어레이 부분에 대한 본 발명의 개략적인 구성을 도시한 것이다.
도 5는 페이지 데이터 버퍼로부터 바이트들로 분할된 수평 페이지로 기록하는 데이터 맵을 도시한 본 발명의 구성이다.
도 6a는 페이지 데이터 버퍼로부터 바이트내로 분할된 수직 페이지로 기록하기 위한 데이터 맵을 도시한 본 발명의 구성이다.
도 6b는 페이지 데이터 버퍼로부터 임의적으로 수직 페이지로 데이터 바이트의 기록을 위한 데이터 맵을 도시한 본 발명의 구성이다.
도 7은 동일 비트 라인 설비(facilities)를 공유하는 EEPROM 어레이와 플래시 어레이를 조합한 본 발명의 블록 구성이다.
도 8은 공유 데이터버스와 독립 주소할당 구조를 구비한 독립된 EEPROM 어레이 및 플래시 어레이의 본 발명의 블록 구성이다.
도 9는 다수의 플래시 메모리 뱅크와 혼합된 EEPROM 메모리의 다수의 파라미터 블록을 갖는 종래의 조합 비휘발성 메모리의 종래 기술의 메모리의 블록 구성이다.
도 10은 동시 판독 및 기록을 수행하기 위하여 독립 메모리 뱅크 내에서 2-트랜지스터 EEPROM 어레이 및 1-트랜지스터 플래시 어레이를 갖는 본 발명의 블록 구성으로서, 플래시 메모리와 EEPROM 메모리 사이에 비트 라인이 공유되지 않는 경우이다.
도 11은 동시 판독 및 기록을 수행하기 위하여 동일 메모리 뱅크 내에서 비트 라인을 공유하는 EEPROM 어레이와 플래시 메모리 어레이를 갖는 본 발명의 블록 구성이다.
도 12는 다중 동시 판독 및 기록을 수행하기 위하여 독립된 비트 라인을 갖는 다중 EEPROM 뱅크와 다중 플래시 뱅크를 구비한 본 발명의 블록 구성이다.
도 13은 다중 동시 판독 및 기록을 수행하기 위하여 비트 라인을 공유하는 EEPROM 어레이와 플래시 어레이를 각각 포함하는 다중 뱅크를 구비한 본 발명의 블록 구성이다.
도 14는 본 발명의 EEPROM 어레이를 소거하는 방법을 도시한 순서도이다.
도 15는 본 발명의 EEPROM 어레이를 프로그램하는 방법을 도시한 순서도이다.
도 16은 열 내에서 본 발명의 2-트랜지스터 셀 어레이의 바이트 세그먼트로 연결된 바이트-워드 라인 디코더의 제 1 레이아웃과 배치의 구성이다.
도 17은 열 내에서 본 발명의 2-트랜지스터 셀 어레이의 바이트 세그먼트로 연결된 바이트-워드 라인 디코더의 제 2 레이아웃과 배치의 구성이다.
도 18은 열 내에서 본 발명의 2-트랜지스터 셀 어레이의 바이트 세그먼트로 연결된 바이트-워드 라인 디코더의 제 3 레이아웃과 배치의 구성이다.
도 19는 바이트-와이드 메모리 세그먼트와 열 내에서 상기 메모리 세그먼트로 연결된 금속화 층의 제 1 단면도이다.
도 20은 바이트-와이드 메모리 세그먼트와 열 내에서 상기 메모리 세그먼트로 연결된 금속화 층의 제 2 단면도이다.
도 21은 행 내에서 본 발명의 2-트랜지스터 셀 어레이의 바이트 세그먼트로 연결된 바이트-워드 라인 디코더의 제 1 레이아웃 및 배치의 구성이다.
도 22는 행 내에서 본 발명의 2-트랜지스터 셀 어레이의 바이트 세그먼트로 연결된 바이트-워드 라인 디코더의 제 2 레이아웃 및 배치의 구성이다.
도 23은 바이트-와이드 메모리 세그먼트와 행 내에서 상기 메모리 세그먼트로 연결된 금속화 층의 제 1 단면도이다.
도 24는 바이트-와이드 메모리 세그먼트와 열 내에서 상기 메모리 세그먼트로 연결된 금속화 층의 제 2 단면도이다.
본 발명의 목적은 하나의 칩 내에서 플래시 메모리 어레이와 EEPROM 어레이 양자를 제조할 수 있는 단일 기술을 사용하도록 하는 비-휘발성 메모리 기술, 셀 구조, 어레이 구조, 및 연산을 제공하는 것이다.
본 발명의 다른 목적은 플래시 메모리와 선택 트랜지스터의 스택된(stacked) 게이트의 조합으로부터 2-트랜지스터 EEPROM 셀을 형성하는 것이다.
본 발명의 다른 목적은 플래시 메모리 어레이의 비트 라인 피치(bit line pitch)와 호환 가능하도록(compatible) 충분히 작은 푸트프린트(footprint)를 가지는 2-트랜지스터 EEPROM 셀을 제공하는 데 있다.
본 발명의 또 다른 목적은 충분히 작은 선택 트랜지스터를 허용하는 충분히 높은 전압을 갖는 CHE(Channel Hot electron) 프로그램 연산을 하는 동안 EEPROM 셀의 선택 트랜지스터를 바이어스(bias)하고, 플래시 메모리 어레이의 비트 라인 피치와 호환 가능한 EEPROM 셀 푸트프린트를 허용하는 데 있다.
본 발명의 또 다른 목적은 페이지 내의 바이트들로 EEPROM 메모리 셀을 구성하는 것으로, 각각의 바이트는 공통 워드 라인(common word line, WL), 선택 게이트(select gate, SG), 소스 라인(source line, SL), 및 8 비트 라인(bit lines, BL)을 갖는 8개의 2-트랜지스터 EEPROM 셀을 가지고 있다.
본 발명의 또 다른 목적은 수평 또는 수직 페이지 중 어느 하나로 EEPROM 메모리 어레이를 구성하는 데 있다.
본 발명의 또 다른 목적은 바이트에 의하여, 수평 또는 수직 페이지 내에서 또는 임의 선택 순서의 페이지 내에서 구성된 EEPROM 메모리 셀을 선택하는 바이트-워드 라인 디코더(byte-word line decoder)를 제공하는 것이다.
본 발명의 또 다른 목적은 종래 장치에 비하여 작은 분리된 비트 라인 장치(device)를 갖는 블록에 의한 1-트랜지스터 플래시 메모리를 구성하는 것으로, 상기 분리된 비트 라인 장치는 본 발명의 2-트랜지스터 EEPROM의 트랜지스터와 동일하거나 약간 클 수 있는 N-채널 장치이다.
본 발명의 또 다른 목적은 1-트랜지스터 플래시 셀과 2-트랜지스터 EEPROM 셀에 대하여 동일한 CHE 프로그램과 FN 채널-소거 기법(scheme)을 채택하는 것이다.
본 발명의 또 다른 목적은 동일한 열 어드레스 공간 내에서 공통 비트 라인과 연결된 EEPROM 메모리 셀과 플래시 메모리 셀을 구성하는 것이다.
본 발명의 또 다른 목적은 각각의 어레이가 바이트-워드 라인 디코더를 포함하고 있으며 다수의 어레이가 동일 열 주소지정 공간(column addressable space)의 비트 라인을 공유하는 다수의 어레이로 EEPROM 셀을 구성하는 데 있다.
본 발명의 또 다른 목적은 EEPROM 어레이와 플래시 어레이 사이에서 동시 판독 및 기록 연산을 제공하는 것으로, 상기 EEPROM 어레이는 바이트, 페이지 및 칩 기록을 허용하며, 상기 플래시 메모리 어레이는 블록 및 칩 기록을 허용한다.
본 발명에서, EEPROM 셀로 플래시 메모리 셀의 비-휘발성 저장 소자를 통합시키는 새로운 기술이 창조되었고, 그로부터 EEPROM 메모리 셀이 개선되었다. 상기 EEPROM 셀은, 상기 EEPROM 셀이 플래시 메모리 셀의 비트 라인 피치와 호환 가능하도록 크기를 갖는 선택 트랜지스터(select transistor)를 또한 포함한다. 이는 선택 트랜지스터의 크기를 줄임으로써 수행될 수 있는데, 이는 선택 트랜지스터의 게이트 상으로 통상적인 프로그램 전압보다 높은 전압을 사용한 결과이다. 비휘발성 저장 소자와 EEPROM 셀의 선택 트랜지스터와 연결된 노드의 프리차징(pre-charging) 또는 각 바이트의 가상-기반의(virtual-ground) 기법을 제공하는 것은 선택 트랜지스터의 장애(break down)를 방지한다. 프리차지 전압 또는 가상-기반의 소스는 선택된 열 내에서 선택되지 않은 셀과 연결된 높은 비트 라인 전압으로 "뛰어오르게 하여(bucks)" 선택 트랜지스터의 Vds가 부유-게이트 셀의 Vds보다 작도록 만든다. 따라서 CHE 프로그램 연산에서 요구되는 부유-게이트 장치의 채널 길이와 작거나 그와 동일하게 선택 트랜지스터의 짧은 채널 길이가 제조될 수 있다.
EEPROM 셀을 플래시 메모리 어레이의 비트 라인 피치와 호환 가능하도록 제조함으로써, EEPROM 어레이, 또는 다수의 EEPROM 어레이는 플래시 메모리 어레이와 조합될 수 있으며, 그 양자가 비트 라인 어드레스 공간을 공유하도록 할 수 있다. 상기 EEPROM 메모리 어레이는 페이지 내에서 바이트 주소지정 소자로 구성된다. 그 페이지는 워드 라인 방향에 수평하거나 또는 비트 라인 방향에 수직으로 배향될 수 있거나, 또는 임의 비트 라인 및 바이트-워드 라인 내에서 바이트의 페이지로 배향될 수 있다.
각각 바이트-워드 라인 디코더를 가지고 있으며, 메모리 뱅크(memory bank) 내에서 동일한 비트 라인 어드레스 공간을 공유하는 플래시 메모리와 함께 또는 플래시 메모리 없이 비트 라인 어드레스 공간을 공유하는 다수의 EEPROM 메모리 어레이가 구성될 수 있다. 뱅크 다중화기(bank multiplexers)가 다수의 메모리 뱅크로 어드레스와 데이터를 연결하며, 다른 메모리 뱅크 내의 메모리 어레이 사이에서 동시 판독 및 기록(read and write), 판독 및 판독(read and read), 기록 및 기록(write and write)이 수행될 수 있도록 한다. 따라서 플래시 메모리 어레이의 판독은 EEPROM 메모리 어레이로의 기록과 동시에 수행될 수 있으며, 그 역도 수행될 수 있다. 또한 다수의 플래시 메모리 어레이 또는 다수의 EEPROM 메모리 어레이 상에서 동시 연산이 수행될 수 있다.
도 1a에서 본 발명의 플래시 메모리 셀(MC)의 개략적인 구성이 도시되어 있다. 메모리 셀을 형성하는 적층 게이트 트랜지스터(stacked gate transistor, 10)는 소스 라인(SL)에 연결된 소스 확산(source diffusion)과 비트 라인(BL)에 연결된 드레인 확산(drain diffusion)을 갖는다. 상기 적층 게이트 트랜지스터의 제어 게이트(control gate)는 워드 라인(WL)으로 연결된다. 본 발명의 상기 플래시 셀은 Poly2로부터 유동 게이트(floating-gate)로의 연결비(coupling ratio)를 감소시키고, 동일한 프로그램 게이트 전압을 유지할 수 있도록 워드 라인 전압을 증가시킴으로써 보다 작게 제조될 수 있다. 플래시의 소거(erase) 및 프로그램 조건은 하기 표 1에 표시되어 있다.
표 1
전압 BL WL SL Bulk 방식(Scheme)
소거 0 -18V 0 0 FN(Channel)
프로그램 +5V +10V 0 0 CHE
도 1b에서는 본 발명의 2-트랜지스터 EEPROM 메모리 셀의 개략적인 구성이 도시되어 있다. 플래시 메모리 셀과 EEPROM 메모리 셀은 본 명세서에서 참고적으로 포함되어 있는 상기 임시 출원 번호 제 60/426,614호에서 충분히 기술되어 있다. 상기 플래시 메모리 셀(MC)에서 사용되는 상기 적층 게이트 트랜지스터(10)는 선택 트랜지스터(select transistor, 11, STx)와 연속적으로 연결된다. 상기 선택 트랜지스터(STx)의 드레인 확산은 비트 라인(BL)과 연결되며, 상기 적층 게이트 트랜지스터(10)의 소스 확산은 소스 라인(SL)과 연결된다. 적층 게이트 트랜지스터(10)의 제어 게이트는 워드 라인(WL)으로 연결되는 반면, 선택 트랜지스터(11)의 게이트는 상기 EEPROM 메모리 셀에 대한 선택 게이트 라인(SG)으로 연결된다. 작은 선택 트랜지스터(STx)와 연결된 플래시 메모리 셀(MC)을 사용하면 상기 EEPROM 셀이 플래시 메모리 셀(MC)과 동일 피치(pitch) 상에서 비트 라인을 사용할 수 있도록 하고, 상기 비트 라인에 의하여 제공된 동일한 수직 어드레스 공간을 사용하여 하나의 칩으로 상기 플래시 메모리 어레이와 EEPROM 메모리 어레이를 조합하는 것이 용이해진다. 선택 트랜지스터는 선택 게이트(SG)의 전압을 증가시킴으로써 작은 크기를 보상받는다. 상기 적층-게이트(stack-gate) 셀의 채널 길이 보다 짧거나 동일한 채널 길이를 가지는 상기 선택 트랜지스터는 적절한 전류 흐름이 채널 열전자(channel hot electrons, CHE)에 의한 메모리 셀(MC)의 프로그램을 촉진시키도록 한다. 본 발명에서, EEPROM 셀에 대하여 대략 6V BL 전압이 사용되는데, 이는 플래시 셀의 드레인에 대하여 요구되는 5V보다 높은 것으로, 고-전류 CHE 프로그램이 1V 미만이므로 STx를 가로지르는 전압 강하(voltage drop)를 보증한다. EEPROM의 소거 및 프로그램 조건은 하기 표 2에 표시되어 있다.
표 2
전압 BL WL SL SG Bulk 방식(Scheme)
소거 0 -18V 0 +3V 0 FN (Channel)
프로그램 +6V +10V 0 +18V 0 CHE
도 2a 및 도 2b에서, 비트 라인(BL) 부분을 따라 연결된 본 발명의 EEPROM 셀이 도시되어 있다. EEPROM 셀은 각각 선택 트랜지스터(M1a, M2a, M3a, M4a)와 적층 게이트 트랜지스터(M1b, M2b, M3b, M4b)를 가지고 있다. 선택 게이트의 게이트는 선택 게이트 라인(SG1, SG2, SG3, SG4)에 연결되어 있으며, 적층 게이트 트랜지스터는 워드 라인(WL1, WL2, WL3, WL4)에 연결되어 있다. 각 셀에서 선택 트랜지스터(M1a, M2a, M3a, M4a)의 드레인은 비트 라인(BL)에 연결되어 있고, 적층 게이트 트랜지스터(M1b, M2b)의 소스는 소스 라인(SL1)에 연결되어 있으며, 적층 게이트 트랜지스터(M3b, M4b)의 소스는 소스 라인(SL2)에 연결되어 있다. 따라서 도 2a에 도시된 셀은 쌍으로 소스 라인과 연결된다. 선택 트랜지스터(M1a)와 적층 게이트 트랜지스터(M1b)를 포함하는 셀은 선택된 셀로서 지칭되는데, 도 2c에서 표의 형태로 이 선택된 셀에 대한 프로그래밍 전압이 도시되어 있다. 도 2b의 구성(configuration)은 인접한 셀이 별도의 소스 라인(SL1a와 SL1b, 및 SL2a와 SL2b)을 갖는다는 점에서 도 2a와 다르다. 별도의 소스 라인은 독립적인 소스 라인 전압이 열(column) 내의 인접 메모리로 인가될 수 있도록 한다. 이로 인하여 선택된 셀의 바이트 폭(byte width)의 소스 라인은 그라운드(ground)로 연결되는 반면, 선택되지 않은 셀의 소스 라인은 프로그램 4 조건 하에서 도 2c에 도시된 것과 같이 유동된다(floated). 도 2a 및 도 2b는 모두 본 발명의 EEPROM 셀 어레이의 선택된 바이트의 단일 비트 라인만을 도시한 것이다.
도 2c에서 도 2a에 도시된 구성에 대하여 다른 프로그램 방식(programming scheme)에 대한 전압이 도시되어 있다. 도시된 전압은 일예로서 반드시 실제 값을 표현한 것은 아니다. 제 1 프로그램 방식인 Program 1에 대하여, 비트 라인(BL)은 대략 +6V로 연결되고, 소스 라인(SL1, SL2)은 0 볼트로 연결된다. 선택된 셀에 대하여 선택 게이트(SG1)는 대략 +18V로 연결되고 워드 라인(WL1)은 대략 +10V로 연결된다. 다른 모든 워드 라인(WL2, WL3, WL4), 선택 게이트(SG2, SG3, SG4), 및 다른 소스 라인(SL2)은 비-선택된 셀의 프로그램 방해(programming disturb)를 억제할 수 있도록 0 볼트로 연결된다. 프로그램 연산에서 M2a, M3a 및 M4a와 같은 비-선택된 EEPROM 셀을 통한 임의의 전류 누설을 방지하기 위하여, EEPROM 셀의 모든 임계 전압(threshold voltage, Vt)은 양(positive)으로 설계되고, 워드 라인(WL2 내지 WL4) 상의 게이트들은 Program 1 연산에서 프리차지(pre-charge) 비트 라인 없이 접지된다(grounded). Program 1의 이점은 단순한 EEPROM 셀 어레이이다. 단점은 음성 셀(negative cell)의 Vt를 양성 전압으로 교정하기 위한 회로 및 제어 흐름의 복잡한 구현(implementation)으로, 소거 연산(erase operation) 후에 매우 긴 시간과 전력 소모를 포함한다.
Program 2에서 양성 Vt 셀의 조건은 프로그램 연산 전에 선택된 비트 라인에 대하여 2V 프리차지가 요구되는 점을 제외하면 Program 1과 동일하게 설계된다. 비트 라인 프리차지는 양질의 신뢰성을 위하여 선택 트랜지스터(STx)의 임의의 펀치-쓰로(punch-through)를 제거할 수 있다.
Program 3, Program 4, 및 Program 5에 대하여, EEPROM 셀의 Vt는 양성(positive) 또는 음성(negative) 중 어느 하나가 허용되지만, 프로그램 연산 전에 비트 라인 프리차지가 요구된다. Program 3에서, 펀치-쓰로 현상과 선택된 비트 라인으로 프리차지 되기 전에 M2b, M3b 및 M4b의 가능한 음성 Vt 셀로 인하여 M2a, M3a 및 M4a의 선택 트랜지스터(STx)를 통한 비트 라인 누설을 차단하기 위하여 모든 비-선택된 워드 라인(WL2, WL3, WL4)으로 음성 전압 -3V가 인가된다. Program 5는 Vt가 -2V 미만이 아닌 것으로 간주하는 M2b, M3b 및 M4b의 가능한 음성 Vt 셀을 통한 비트 라인 누설을 차단하기 위하여 2V로 역 바이어스된(back biased) 소스 라인과 함께 비-선택된 워드 라인으로 접지 전압(ground voltage)을 인가한다는 점에서 Program 3과 다르다. 선택된 SL1은 선택된 셀(M1b)에 대한 적절한 CHE 프로그램을 위하여 그라운드에서 여전히 바이어스 되어있다. Program 4의 단점은 선택된 소스 라인과 비선택된 소스 라인 사이에서 소스 라인 전압을 구별하기 위하여 소스 라인 디코더(source line decoder)가 요구된다는 점이다. Program 4는 선택 게이트 시그널에 의하여 게이트 된(gated) 트랜지스터를 통하여 비-선택된 소스 라인을 유동시키고, 선택된 소스 라인을 접지시킴으로써, 비트 라인 프리차지의 복잡성과 소스 라인 디코더의 부하(overhead)를 피할 수 있는 본 발명의 바람직한 방식이다.
계속해서 도 2c를 참조하면, EEPROM 셀의 선택 게이트 트랜지스터(STx)는 적층 게이트 트랜지스터(M1b, M2b, M3b, M4b)와 유사한 플래시 적층 게이트 셀(flash stacked gate cell)의 비트 라인 피치(bit line pitch)를 수용할 수 있는 작은 푸트프린트(footprint)의 내부로 끼워질 수 있도록 작게 제조될 의도이므로, 채널 길이는 작은 채널 폭을 달성할 수 있도록 작게 제조된다. 그러나 상기 선택 게이트 트랜지스터는, CHE 프로그램 연산 동안 선택된 비트 라인(BL) 상으로 +6V의 인가로부터 발생하는 M2a, M3a 및 M4a의 비-선택된 트랜지스터를 통한 게이트 보조 고장(gate aid break down)으로 인한 비트 라인 누설의 위험이 있다. 이런 고장의 위험을 극복하기 위하여, 선택 트랜지스터(M2a, M3a, M4a)의 소스 확산 상으로 약 +2V의 프리차지 전압이 생성된다. 이는 음성으로 허용되는 셀의 Vt을 위하여 Program 3, Program 4 및 Program 5에 대하여 비트 라인(BL)에 2V, WL1-WL4에 접지, SL1-SL2 접지와 함께 SG1-SG4로 3V 이상의 전압을 인가함으로써 달성된다. Program 1과 Program 2에서, 셀의 Vt가 음성이고 셀의 게이트가 접지인 경우라면, STx가 CHE 프로그램 연산 동안 펀치-쓰로를 가지고 있을 때, 셀은 여전히 누설 전류를 전도하고 있다. 심지어 셀의 게이트가 접지 수준인 경우에도 셀의 Vt가 음성이라면 누설은 차단될 수 없다는 점에 주목하여야 한다. 셀의 Vt가 양성인 경우에만 접지된 게이트와 함께 누설이 방지된다. 누설을 차단하는 가능한 하나의 방법은, 셀의 Vt가 음성이고 게이트가 접지 수준일 때, 셀의 소스를 유동시키는 것이다.
6V 드레인과 2V 소스 사이의 차이로 인하여 상기 프리차지 비트 라인 전압은 선택 트랜지스터(STx)의 Vds를 약 4V 내외의 값으로 감소시킨다. 이 4V Vds는 M1b, M2b, M3b, M4b의 적층-게이트 셀의 Vds 5V 미만이다. 그 결과, Mna(M1a, M2a, M3a, M4a)의 채널 길이는 Mnb(M1b, M2b, M3b, M4b)의 셀과 작거나 동일하게 제조될 수 있다.
셀에 프리차지를 걸기 위해서 비트 라인(BL)은 원하는 프리차지 전압과 대략 동일한 전압과 연결된다. 이어서 비-선택된 셀의 선택 게이트(SG2, SG3, SG4)는 원하는 프리차지 전압에 1V가 더해진 높은 전압과 연결된다. 짧은 시간 경과 후, 대략 100 ㎱, 선택 게이트(SG2, SG3, SG4)의 전압은 M1b-M4b의 셀들이 비-전도성(non-conducting) 상태에서 바이어스될 때 선택 트랜지스터의 소스 상으로 프리차지 전압을 트래핑하는(trapping) 제로 전압으로 복귀한다.
도 3a에서는 다수의 바이트-유닛(Byte(0) 내지 Byte(k))으로 구분된 본 발명의 바이트-소거가능(byte-erasable) 메모리 어레이의 부분이 도시되어 있다. 각 바이트-유닛의 워드 라인(WL(0) 내지 WL(k))들은 비트 라인(Y-방향)의 방향을 따라 수직 연장하는 금속 라인들에 연결되어 있으며, 어레이의 상부에 위치된 바이트-워드 라인 디코더(Byte-word line decoder)에 연결되어 있다. 바이트들(Byte(0) 내지 Byte(k))은 페이지를 형성하는데, 그 페이지로부터 임의 밀도(density)의 EEPROM 어레이를 형성하기 위하여 X-방향을 따라 다수의 페이지들이 배치될 수 있다. 상기 바이트-워드 라인 디코드는 판독(read), 소거(erase) 및 프로그램 연산을 수행하기 위하여 다수 워드 라인 중 임의의 하나를 선택할 수 있기 때문에, 상기 어레이는 순수 바이트-소거 가능(true byte-erasable) 능력을 가진다는 점을 주목해야 한다. 도 3a의 어레이는 완전-구비된(full-featured) FLOTOX-형의 EEPROM 어레이 교체(replacement)로서, 단일 페이지 내의 바이트들(Byte(0) 내지 Byte(k))의 모든 소스 라인은 수직 금속 소스 라인(SL)에 함께 연결되어 있다. 따라서 프로그램 연산 동안에 모든 소스 라인은 동일 전압으로 인가될 것이다.
도 3a를 계속해서 참조하면, 바이트-워드 라인 디코더는 심층 N-Well(deep N-Well) 내부의 P-Well 내에 위치한다. 워드 라인 선택 전압(SD(j))은 상기 디코더에 의하여 디코더 시그널(decoder signal, SB(0) 내지 SB(k))에 의하여 선택된 워드 라인(WL(0) 내지 WL(k))으로 게이트 된다. 워드 라인(WL(0))은 Byte(0)의 스토리지 트랜지스터(storage transistor, M0b 내지 M7b)의 제어 게이트에 연결되고 디코더 시그널(SB(0))에 의하여 선택된다. 유사하게, 워드 라인(WL(k-1))은 Byte(k-1)의 스토리지 트랜지스터(M0n 내지 M7n)의 제어 게이트에 연결되고, 디코더 시그널(SB(k-1))에 의하여 선택된다. 선택 게이트 시그널(SG(0))은 선택 트랜지스터(M0a 내지 M7a)를 통하여 상기 스토리지 트랜지스터에 연결되는 비트 라인(BL(0)내지 BL(7))을 선택한다. 유사하게, 선택 게이트 시그널 (SG(k-1))은 선택 트랜지스터(M0m 내지 M7m)를 통하여 스토리지 트랜지스터에 연결된 비트라인(BL(0) 내지 BL(7))을 선택한다.
도 3b에서 다수의 바이트 유닛(Byte(0) 내지 Byte(k))으로 구분되어 있는 제 2의 바람직한 바이트-소거가능 EEPROM 어레이가 도시되어 있다. 본 실시예에서, 별도의 소스 라인 구조가 있는데, 별도의 소스 라인에서 2개의 인접한 바이스가 레이아웃 영역을 절약하기 위하여 하나의 소스 라인(SL(0))을 공유한다. 각각의 소스 라인(SL(0))은 다른 소스 라인과 분리되어 있으며 여분 트랜지스터(extra transistor)에 의하여 해독된다(decoded). 그렇지 않은 경우, 워드 라인 분할(partition)과 바이트-워드 라인 디코더를 포함하는 다른 모든 어레이 구조는 전술한 실시예와 동일하게 남아 있다.
도 3b를 계속해서 참조하면, 비트 라인 방향으로 연장하는 여분 소스 라인(SL)이 각각의 바이트의 소스 라인의 해독(decode) 및 제어를 촉진시킬 수 있도록 추가된다. 각 바이트의 소스 라인(SL(0))은 M10과 M20으로 표시된 소스 라인 선택 트랜지스터(source line select transistor)를 통하여 상기 소스 라인(SL)과 연결되어 있다. 상기 소스 라인 선택 트랜지스터의 게이트는 예를 들어 각 바이트의 선택 게이트 시그널(SG(0) 내지 SG(k))인 적절한 해독 시그널에 연결되어 있다. 선택된 바이트를 프로그래밍 하는 경우, 그 바이트의 선택 게이트 시그널은 그 바이트의 각 비트 라인 상의 선택 트랜지스터를 켜기 위해서(turn on) 일례로 +18V와 같은 고전압과 함께 인가되는데, 이와 함께 소스 라인 선택 트랜지스터 역시 켜진다. 이는 CHE 프로그래밍을 위하여 선택된 소스 라인으로 0V를 제공하는 수직 금속 소스 라인(SL)으로 선택된 바이트의 소스 라인이 연결될 수 있도록 해 준다. 선택되지 않은 바이트의 선택 트랜지스터를 끄기 위해서(turn off) 비선택된 셀의 모든 선택 게이트(SG(0) 내지 SG(k))는 0V로 인가되기 때문에, 비선택된 바이트의 소스 라인 선택 트랜지스터 또한 꺼진다. 이로 인하여 비선택된 바이트의 소스 라인은 유동되며, 본 실시예에서 Program 4에 대하여 도 2c에서 도시된 바람직한 바이어스 조건이 가능하게 된다.
도 3c에서 다수의 바이트-유닛(Byte(0) 내지 Byte(k))으로 분리된 또 다른 바람직한 바이트-소거가능 EEPROM 어레이가 도시되어 있다. 본 실시예는 별도의 소스 라인을 가지기 때문에, 어레이 내의 각각의 바이트는 자신만의 각각의 소스 라인을 갖는다. 이는 독립적으로 바람직한 바이어스 조건으로 인가되는 각각의 바이트에 대한 소스 라인의 전압을 가능하게 하는 완전히 독립된 소스 라인 구조를 제공한다. 워드 라인 분할(partition)과 바이트-워드 라인 디코더를 포함하는 어레이의 다른 모든 구조는 전술한 실시예와 동일하게 구성된다. 예를 들어, 각 바이트의 소스(SL(0) 내지 SL(3))는 M10 및 M20으로 표시된 소스 라인 선택 트랜지스터를 통하여 소스 라인(SL)으로 연결된다. 소스 라인 선택 트랜지스터의 게이트는 적절한 선택 게이트 디코딩 시그널(SG(0) 내지 SG(k))로 연결된다. 선택된 바이트를 프로그래밍 하는 경우, 선택된 바이트의 선택 게이트 시그널(SG(0) 내지 SG(k))은 바이트의 각 비트 라인 상에서 선택 트랜지스터를 켜기 위하여 예컨대 +18V와 같은 고전압으로 인가될 것이다. 한편, 이 전압은 선택 게이트 시그널(M10 및 M20)에 연결된 소스 라인 선택 트랜지스터를 또한 켠다. 이로 인하여 선택된 바이트의 소스 라인이 CHE 프로그래밍을 위하여 선택된 소스 라인에 0V를 제공하는 수직 금속 소스 라인(SL)에 연결될 수 있도록 한다. 비선택된 바이트의 선택 트랜지스터(M0m 내지 M7m)를 끄기 위해서 비선택된 셀의 보든 선택 게이트는 0V로 인가되기 때문에, 비선택된 바이트의 선택 트랜지스터의 소스 라인을 또한 끄게 된다. 이는 비선택된 바이트의 소스 라인이 유동되게 하며, 본 실시예가 Program 4 모드 하에서 도 2c에 도시된 것과 같은 바람직한 바이어스 조건을 실현될 수 있도록 한다.
도 4a에서 Program 1 및 Program 2 연산에 기초하여 본 발명의 2-트랜지스터 EEPROM 어레이의 부분이 도시되어 있다. 어레이는 수평 페이지(horizontal pages, PAGE(0), PAGE(1) 내지 PAGE(k))로 구성된다. 바이트-워드 라인 디코더는 각각의 페이지 내의 바이트 세그먼트(byte segment) 내에서 EEPROM 셀을 선택한다. 선택 게이트 라인(SG(0), SG(1) 내지 SG(k))은 페이지 내에서 EEPROM 셀의 모든 선택 게이트를 선택하며, 비트 라인(BLa(0)-BLa(7) 내지 BLn(0) 내지 BLn(7))은 메모리 어레이 내의 열(column) 안의 모든 셀과 연결된다. 수직 소스 라인(SLa 내지 SLn)은 셀의 각 바이트 와이드 열(byte wide column) 내의 소스 라인과 연결된다. 선택된 수평 페이지의 임의 수의 바이트들이 자체 동기 제어(self-timed control)를 갖는 기록을 위하여 선택될 수 있다.
도 4b에서 비트 라인의 방향으로 배향된(oriented) 수직 페이지(PAGE(0) 내지 PAGE(m))로 구성된 본 발명의 EEPROM 메모리 어레이의 부분이 도시되어 있다. 각 페이지 내에서 셀의 바이트 와이드 집합(byte wide collection)의 열은 Program 1 및 Program 2 연산에 기초하고 있다. 셀의 각각의 바이트 와이드 집합은 8 비트 라인(BLa(0)-BLa(7) 내지 BLn(0)-BLn(7))과 연결되어 있다. 바이트 워드 라인 디코더는 페이지 내에서 셀의 바이트 와이드 집합과 연결되며, 선택 게이트 라인(SG(0)-SG(k))은 수직 페이지 사이에서 셀의 바이트 와이드 집합에 연결된다. 선택된 수직 페이지 내의 임의 수의 바이트들은 자기-동기 제어를 갖는 기록을 위하여 선택될 수 있다.
도 3과 달리, 도 4는 수직 페이지 사이에서 셀의 바이트 와이드 집합에 연결된 가상-접지 소스 라인(virtual-ground source line)의 특징을 구비한 수직 페이지로 구성된 본 발명의 EEPROM 메모리 어레이의 부분이 도시되어 있다. 이는 각각의 단일 바이트의 공통 소스 라인에 연결된 N-채널 장치의 드레인과 그라운드(ground)에 연결된 N-채널 장치의 소스를 갖는 N-채널 장치(N-channel device)를 추가함으로써 달성된다. 예를 들어, 제 1 행(first row)의 선택된 바이트의 소스 라인은 N-채널 장치를 통하여 그라운드로 바이어스된다. Program 4 연산 과정에서 수평 페이지 또는 수직 페이지 중 하나의 페이지 내에서 SG(0)으로 Vdd를 인가하고, SG(k)의 나머지로 접지(ground)를 인가함으로써 나머지 소스 라인이 유동된다.
도 5에서 도 3에 도시된 수평 페이지의 디코딩의 구조적 구성이 도시되어 있다. 각각의 출력(output) 내에서 래치(latch)를 구비한 Y-디코더를 통하여 주변부(periphery)에서 페이지 데이터 버퍼(page date buffer)로부터 바이트들로 분할된 수평 페이지로 기록된 데이터 맵(map of data)이 도시되어 있다. 래치를 가지고 있는 X-디코더의 각각의 출력은 EEPROM 선택 게이트들의 행(row)의 독립적인 선택을 가능하게 한다. 바이트-워드 라인 디코더는 본 발명의 레이아웃 옵션으로서 어레이의 하단에 물리적으로 위치한다. 수평 페이지(PAGE(0)-PAGE(k))가 EEPROM 어레이 내에 포함되어 있다. 각 페이지는 m+1 바이트(BYTE(0)-BYTE(m))를 포함한다. 만약 PAGE(3)이 선택되면, X-디코더는 PAGE(3)에 대한 선택 게이트(SG(3))를 VDD에 연결하고, 다른 페이지지(PAGE(0), PAGE(2), PAGE(4)-PAGE(k))에 대한 선택 게이트로 그라운드를 연결시킴으로써, PAGE(3)을 해독한다(decode). Y-디코더와 바이트-워드 라인 디코더는 PAGE(3)의 각각의 바이트를 해독한다. X-디코더, 바이트-워드 라인 디코더 및 Y-디코더의 래치들은 자체-동기 기록 연산을 위하여 선택된 수를 기억할 수 있도록 설정된다. 따라서 페이지 데이터 버퍼 내에 저장된 데이터는 페이지 내의 바이트들의 상응되는 위치로 기록될 수 있다. 병렬 소거 연산(parallel erase operation)을 위하여 X-디코더, Y-디코더 및 바이트-워드 라인 디코더는 다중 바이트를 위한 워드 라인과 비트 라인의 다중 선택을 제공하는 래치 회로(latch circuitry)를 포함할 수 있다는 점이 주목되어야 한다.
도 6a에서 도 4에 도시된 수직 페이지의 디코딩의 구조적 구성이 도시되어 있다. 각각의 출력에서 래치를 가지는 Y-디코더를 통하여 주변에서 페이지 데이터 버퍼로부터 바이트로 분할된 수평 페이지로 기록하기 위한 데이터 맵이 도시되어 있다. 바이트-워드 라인 디코더는 다른 레이아웃 옵션으로서 어레이의 하단에 물리적으로 위치한다. 수직 페이지(PAGE(0)-PAGE(m))가 EEPROM 어레이 내에 포함되어 있다. 각 페이지는 k+1 바이트(BYTE(0)-BYTE(k))를 포함한다. 만약 PAGE(3)이 선택되면, Y-디코더가 PAGE(3)을 해독하고, X-디코더 및 바이트-워드 라인 디코더는 PAGE(3)의 각 바이트를 해독한다. 따라서 페이지 데이터 버퍼의 데이터는 수직 페이지(PAGE(3)) 내의 상응된 바이트들로 기록될 수 있다. X-디코더, Y-디코더 및 바이트-워드 라인 디코더는 다중-바이트 병렬 소거 연산을 제공하는 래치 회로를 포함할 수 있다.
도 6b에서 임의 페이지로 데이터 바이트를 해독하는 구조적 구성이 도시되어 있다. 데이터 맵은 각각의 출력에서 래치를 가지는 Y-디코더를 통하여 주변에서 페이지 데이터 버퍼로부터 다수의 수직 페이지 분할을 가로질러 분산된(distributed) 바이트를 기록하기 위한 임의의 데이터 페이지를 보여준다. 바이트-워드 라인 디코더는 또 다른 레이아웃 옵션으로서 어레이의 하단에 물리적으로 위치한다. 수직 페이지(PAGE(0)-PAGE(m))는 EEPROM 어레이 내에 포함되어 있다. 각각의 페이지는 k+1 바이트(BYTE(0)-BYTE(k))를 포함하고 있다. Y-디코더는 프로그램되는 바이트를 포함하는 페이지를 해독하며, X-디코더와 바이트-워드 라인 디코더는 수직 페이지(PAGE(0)-PAGE(m))에서 프로그램된 각 바이트를 해독한다. 따라서 페이지 데이터 버퍼의 데이터는 임의 페이지에서 상응되는 바이트들로 기록될 수 있다. X-디코더, Y-디코더 및 바이트-워드 라인 디코더는 다중-바이트 병렬 소거 연산을 제공하는 래치 회로를 포함할 수 있다.
도 7에서 본 발명의 2-트랜지스터 EEPROM 및 1-트랜지스터 플래시 조합 비휘발성 메모리가 도시되어 있는데, 조합 비휘발성 메모리는 통합된 셀 구조, 및 프로그램 소거 방식을 사용한다. EEPROM 어레이 및 플래시 어레이는 Y-디코더(YDEC), 비트 라인 선택(Y-패스 게이트(Y-PASS GATE)), 인식 증폭기(sense amplifier) 및 프로그램 버퍼(SA/PGM 버퍼, SA/PGM buffer), 데이터 I/O 버퍼 및 고-전압 발생기(high voltage generator)를 포함하는 동일한 비트 라인 설비를 공유하고 있다. 독립된 X-디코더는 EEPROM 어레이 및 플래시 어레이를 위하여 사용된다.
계속해서 도 7을 참조하면, EEPROM 어레이(403)와 플래시 어레이(404)는 Y 패스 게이트(407)를 통하여 인식 증폭기 및 프로그램 버퍼(408)로 연결된 비트 라인을 공유할 수 있도록 수직 적층된다. 데이터는 데이터 I/O 버퍼(409)를 통하여 인식 증폭기 및 프로그램 버퍼로 또는 인식 증폭기 및 프로그램 버퍼로부터 전송된다. EEPROM 및 플래시 메모리 각각의 다른 워드 라인을 주소지정하기(addressing) 위하여 어드레스가 X 디코더(405, 406) 및 Y 디코더(411)로 공급된다. 바이트-워드 라인 디코더는 EEPROM 메모리의 바이트-워드를 선택하기 위하여 제공된다. EEPROM 어레이와 플래시 어레이는 모두 소거 및 프로그램 연산을 위하여 온-칩 고전압 차지 펌프(on-chip high voltage charge pumps)를 필요로 한다. 고전압 발생기(401)는 소거 및 프로그램 연산을 위하여 필요한 고전압을 페이지 버퍼(402), X-디코더(405, 406), 및 인식 증폭기 및 프로그램 버퍼(408)로 연결한다. 페이지 버퍼(402)는 페이지 내에서 선택된 바이트로 바이트 와이드 데이터(byte wide data)를 제공할 수 있도록 바이트-워드 디코더(412)로 연결된다. 제어 회로(410)에 연결된 칩-이네이블(chip-enable, CE) 및 출력-이네이블(output-enable, OE)이 판독 연산에서 데이터 저지(date detention)를 피하기 위하여 각각의 메모리 어레이로 할당된다. 또한 기록-이네이블(write-enable, WE)이 또한 상기 제어 회로(410)에 연결된다. CPU는 2개의 다른 메모리로부터 데이터를 동시에 판독할 수 없기 때문에, 어드레스 라인 및 데이터 라인은 2개의 비휘발성 메모리에 의하여 공유될 수 있다. 플래시 어레이는 프로그램 코드 또는 데이터를 저장하기 위하여 사용되며, 페이지 또는 블록 단위로 소거된다. EEPROM 어레이는 고-주파수 변이 비율(high-frequency change ratio)을 요구하는 바이트 내에서 데이터를 저장하기 위하여 사용된다.
도 7의 조합 메모리의 중요한 특징은 어떠한 대기 상태(wait state) 없이 EEPROM 어레이를 소거하면서 플래시 어레이 데이터가 판독될(read out) 수 있다는 것이다. 소거 연산 동안에 EEPROM 셀은 바이트-워드 라인에서 단지 +18V만을 필요로 한다. 그 결과, 이 조합 메모리의 모든 공통 라인들은 소거 검증(erase verification)의 필요 없이 EEPROM 어레이의 소거 연산의 방해(disturbing)가 없는 플래시 어레이의 판독 연산에 의하여 완전히 활용될 수 있다. EEPROM CHE 프로그램 연산 동안, 극소수의 선택된 비트 라인이 6V를 필요로 한다. 플래시 데이터는 어떠한 대기 상태 없이 프로그램 및 프로그램 검증(program verification) 연산을 위하여 비-선택된 비트 라인들로부터 동시에 판독될 수 있다. 이는 완벽한 판독 중 프로그램(read while program) 연산이 아니다. 그 결과, 한정된 판독 및 프로그램 연산과 함께 완전한 동시 판독 및 소거 연산이 제공된다. 선행 기술의 플래시 어레이의 비-균일(non-uniform) 블록의 어레이 구조는 휴대폰 응용에서 사용되고 있다. 보다 작은 블록이 EEPROM 어레이와 같지만 실질적으로 유사(pseudo) EEPROM 어레이에 사용되는데, 이는 바이트 단위로 소거될 수 없다. EEPROM 어레이를 모방(mimic) 하기 위해서, 플래시로부터 판독 코드와 동시에 온-칩 유사 EEPROM 어레이로의 기록 데이터를 위한 큰 어레이 페널티(penalty)와 복잡한 소프트웨어가 요구된다. 본 발명의 조합 비휘발성 메모리는 그런 병목(bottleneck)을 극복하여, 소프트웨어 개발을 단순화시키고 판독 성능(performance)을 향상시킬 수 있는 실질(real) EEPROM 어레이를 제공한다.
도 8에서 비트 라인 선택에 의하여 별도의 어드레스 공간에 있지만 동일한 데이터 버스(305), 어드레스 버스(204), 고전압 발생기(201) 및 소거/프로그램 제어 회로(303, 304)를 공유하는 플래시 어레이와 EEPROM 어레이를 포함하는 본 발명의 다른 어레이 구조이다. 이 구조는 각각 2개의 어레이(205, 206), 디코더(202, 203), Y 패스 게이트(207, 208), 인식 증폭기 및 프로그램 버퍼(209, 300), 및 I/O 버퍼(301, 302)를 포함한다. 이런 구조로 인하여 각각의 어레이는 소거, 프로그램 및 판독 연산을 위하여 독립적으로 액세스(access)될 수 있으며, 또한 그 구조는 휴대폰 응용에 사용되는 동시 판독 및 기록 연산을 위하여 적합하다.
계속해서 도 8을 참조하면, 상기 EEPROM 어레이(206)는 프로그램 버퍼(300) 및 페이지 데이터 버퍼(306) 모두를 포함하고 있다. 페이지 데이터 버퍼(306)는 종래 페이지 모드(page-mode) 인터페이스와 호환될 수 있는 어레이를 포함하는 칩의 인터페이스를 위하여 사용된다. 따라서 EEPROM 어레이에 대한 페이지 데이터가 입력인 경우, 데이터는 페이지 데이터 버퍼(306) 내에 저장된다. 전체 페이지가 전송된 후, WEee가 활성화 될 때 내부 상태 장치(internal state machine)의 자동 제어 기록 사이클(self controlled write cycle)이 EEPROM 메모리를 위하여 개시된다. 고속 CHE 프로그래밍(programming)이 사용되기 때문에, CHE 프로그래밍과 연관된 고 전류로 인하여 병행 페이지 모드(parallel page mode) 프로그래밍은 바람직하지 않다. 따라서 페이지 데이터 버퍼에 저장된 데이터는 비트 단위(bit by bit)로 프로그램 버퍼로 전송되고, 이어서 프로그램 버퍼는 모든 페이지 데이터 버퍼의 데이터가 프로그램될 때까지 Y-디코더를 통하여 상응하는 셀로 고속 CHE 프로그래밍을 수행한다. 페이지 버퍼가 128 바이트를 포함하고 있으며 평균 CHE 프로그래밍이 한 셀 당 5㎲ 라고 가정하면, 비트 단위 프로그램 연산을 위한 전체 프로그래밍은 5.12 ㎳(5㎲ × 128 바이트 × 8 비트)인데, 이는 5 ㎳인 종래 EEPROM 제품 프로그램 명세 요구(EEPROM product program specification requirement)에 적합하다.
도 9에서 동시 판독 및 기록 성능을 가지는 종래의 플래시 메모리 칩 구조가 도시되어 있다. 종래 기술의 메모리의 블록 다이어그램은 동시 판독 및 기록 연산을 수행하는 X-디코더의 동일 측 또는 대향 측에서 다수의 플래시 메모리 뱅크와 혼합된 EEPROM 메모리의, 예컨대 Param(0)a인 다수의 파라미터 블록을 가지는 전형적인 조합 비휘발성 메모리이다. EEPROM 셀의 파라미터 블록만이 bank[0] 및 bank[1] 내의 플래시 셀과 동일한 비트 라인을 공유한다.
도 9의 메모리 어레이는 다수의 메모리 뱅크(Bank(0), Bank(1) 내지 Bank(n))로 분리되어 있다. 다수의 뱅크 중 하나의 뱅크가 파라미터 블록(Param(0) 내지 Param(m) 및 Param[0]b 내지 Param[m]b)으로 지칭되는 여러 개의 작은 메모리 블록을 포함한다. 파라미터 블록들은 종래 EEPROM의 기능을 모방(emulate)하거나 또는 빈번하게 업데이트되는 데이터를 저장하기 위하여 사용되는 반면, Bank(0), Bank(1) 내지 Bank(n) (503) 내의 플래시 어레이는 덜 빈번하게 변형되는 프로그램 코드를 저장하기 위하여 사용된다. 어드레스 데이터는 칩 패드(chip pad)로부터 판독 어드레스 버퍼(read address buffer, 500) 및 기록 어드레스 버퍼(write address buffer, 501)로 칩 내부로 급송(fed)된다. 판독 어드레스 및 기록 어드레스는 뱅크 멀티플렉서(bank multiplexer, 502)에 의하여 다양한 메모리 뱅크의 X-디코더 및 Y-디코더로 연결된다. 데이터는 데이터 출력 버퍼(509) 및 데이터 입력 버퍼(507)를 통하여 데이터 패드로, 그리고 데이터 패드로부터 통과된다. 메모리 뱅크로의 그리고 메모리 뱅크로부터의 데이터는 Y-디코더(YDec)에 의하여 제어되는 Y 패스 게이트(504)에 의하여 뱅크 멀티플렉서(505)로 연결된다. 뱅크 멀티플렉서(505)는 메모리 뱅크로부터 판독된 데이터를 인식 증폭기(sense amplifier, 508)로 연결하고, 상기 인식 증폭기는 메모리 뱅크(503)의 비트 라인으로부터 판독된 데이터를 데이터 출력 버퍼(509)로 연결한다. 메모리 뱅크(503)로 기록되어진 데이터는 뱅크 멀티플렉서(505)를 통하여 바이트/페이지 버퍼(506)에 의하여 데이터 입력 버퍼(507)로부터 Y 패스 게이트로 급송되고 이어서 X-디코더 및 Y-디코더에 의하여 선택된 메모리 셀로 급송된다.
계속해서 도 9를 참조하면, Bank(0), Bank(1) 내지 Bank(n) 내에 위치된 플래시 어레이에서 사용된 셀과 같이 파라미터 블록들은 동일한 1 트랜지스터 플래시 셀을 사용하여 제조된다. 이는 하나의 칩 내에 하나의 셀 기술을 사용하는 2개의 다른 어레이 구조를 결합하는 복잡한 공정을 요구하지 않는다. 그러나 1 트랜지스터 플래시 셀로부터 제조되는 파라미터 블록들은 바이트-소거 성능을 가지고 있지 않기 때문에, 상기 파라미터 블록들은 진정한 EEPROM 기능-호환 가능하지 않다. 따라서 종래 EEPROM의 바이트-소거 가능 연산을 모방하기 위해서 상기 파라미터 블록들은 복잡한 소프트웨어 접근을 사용하여야 한다. 이런 소프트웨어 해결책은 시스템 성능의 저하를 야기하며, 신뢰성 문제를 야기할 수 있다.
도 10에서 동일한 간이 적층 게이트(identical simple stacked-gate, ETOX) 기술을 사용함으로써 단일 칩 내에서 바이트-소거 가능한 2 트랜지스터 EEPROM 어레이와 블록-소거 가능한 1 트랜지스터 플래시 메모리 어레이를 조합한 본 발명의 칩 구조의 바람직한 양태가 도시되어 있다. 도 10에 도시된 바람직한 양태의 다중-뱅크 메모리의 전체적인 구조는 도 9에 도시된 종래 기술 메모리의 구조와 유사하다. 따라서 본 명세서에서 토의는 본 발명의 바람직한 양태에서 차이점에 집중될 것이다.
계속해서 도 10을 참조하면, 상기 메모리 구조는 본 발명의 2-트랜지스터 EEPROM 메모리 셀과 바이트-워드 라인 디코더를 사용하는 개별적인 EEPROM 어레이를 포함하고 있다. 그 메모리 구조는 다수의 개별적인 Bank(0) (511) 내지 Bank(n) (512)으로 구분된 본 발명의 1-트랜지스터 플래시 메모리 셀을 사용하는 플래시 어레이를 또한 포함하고 있다. 상기 플래시 어레이와 EEPROM 어레이는 연관된 X-디코더, Y-디코더 및 Y-패스 게이트에 의하여 개별적으로 선택될 수 있다. 만약 별도의 데이터 패드가 각각의 메모리에 대하여 사용된다면 상기 메모리 구조는 기록-중-판독(Read-while-Write), 기록-중-기록(Write-while-Write) 및 판독-중-판독(Read-while-Read) 연산을 포함하는 동시 연산을 수행할 수 있도록 분할된 다수의 개별 어레이를 포함하고 있다.
뱅크 멀티플렉서(502, 505)는 다중 메모리 뱅크(510, 511, 512)를 포함하는 칩의 동시 기능을 수행하는 데 있어 주요한 회로 블록(circuit block)이다. 하부 뱅크 멀티플렉서(505)는 판독 연산을 수행하기 위하여 상기 인식 증폭기(508) 및 데이터 출력 버퍼(509)를 포함하는 판독 회로(read circuitry)와 연결된 임의의 플래시 뱅크(511, 512) 및 EEPROM 어레이(510)를 선택하면서, 바이트 페이지 버퍼 및 검증 인식 증폭기(506) 및 데이터 입력 버퍼(507)를 포함하는 기록 회로(write circuitry)와 연결된 다른 EEPROM 어레이와 플래시 어레이를 선택할 수 있다. 동시에, 상부 뱅크 멀티플렉서(502)는 판독 어드레스 버퍼(500) 및 기록 어드레스 버퍼(501)로부터 어드레스를 선택하여 선택된 뱅크의 상응하는 X-디코더 및 Y-디코더로 전송할 수 있다. 따라서 칩 내의 2 이상의 어레이 및 뱅크는 동시 판독-및-기록 연산을 수행할 수 있다.
계속해서 도 10을 참조하면, 바이트/페이지 버퍼(506)는 프로그램된 데이터의 저장을 수행하고, 선택된 셀의 비트 라인으로 고전압을 인가하는 것과 같은 프로그래밍 업무를 제어하는 데 사용된다. 바이트/페이지 버퍼(506)는 응용 필요(application requirement)에 의하여 결정된 임의 수의 비트를 포함한다. 예를 들어, 바이트-와이드 즉시 데이터 업데이트 기능(byte-wide instant data update function)을 필요로 하는 시스템 내에서 상기 바이트/페이지 버퍼(506)는 데이터를 저장하고 다음에 계속되는 기록 연산 상의 메모리 어레이로 8 비트를 프로그램하기 위해서 단지 1-바이트(8 비트) 버퍼를 포함할 수 있다. 그러나 페이지 업데이트 연산이 특징인 시스템에 대해서, 로드 사이클(load cycle) 동안 데이터 가치의 전체 페이지는 버퍼로 로드 될(loaded) 필요가 있다. 이 경우에, 다음에 계속되는 기록 연산에서 데이터를 한시적으로 저장하고 메모리 어레이로 데이터를 프로그램할 수 있는 페이지-크기 버퍼(page-size buffer)를 포함할 필요가 있다. 바이트/페이지 버퍼를 수행하는 회로는 래치(latches), 플립-플롭(flip-flop), 시프트-레지스터(shift register), 또는 임의의 다른 적절한 회로일 수 있다. 만약 버퍼가 래치 또는 플립-플롭을 사용한다면 그 회로는 버퍼로 데이터를 로딩하고 버퍼로부터 데이터를 검색(retrieving) 하기 위하여 각각의 바이트 또는 데이터 유닛을 선택할 수 있는 그 자신의 디코더를 가질 수 있다. 필요한 경우 버퍼는 임의의 메모리 어레이를 갖는 Y-디코더 또는 Y-패스 게이트를 공유할 수 있다. 예를 들면, 기록 연산에서 64-바이트 페이지를 필요로 하는 구성(configuration)에서, 64-바이트 데이터는 일련의 로드 사이클에서 상기 64-바이트 페이지 버퍼로 시프트(shift)되거나 로드 될(loaded) 수 있다. 64-바이트 데이터가 로드 된 후, 그 데이터는 프로그램 연산을 수행하기 위하여 바이트 단위(byte-by-byte) 프로그램 버퍼에 의하여 검색될 수 있다. CHE 프로그래밍은 각각의 셀을 프로그램하기 위해서 높은 전류(예컨대 500 ㎂)를 필요로 하기 때문에, 이는 특히 CHE 주입(injection)을 사용하는 프로그램 연산을 위하여 특히 중요하다. 온-칩 고전압 펌프 회로(on-chip high voltage pump circuitry)의 전류 구동 성능(current driving capability)에 따라 펌프 회로 출력 전류 요구(pump circuit output current requirements) 및 차지 펌프 회로 크기(charge pump circuit size)를 줄이기 위하여 상기 데이터는 1 바이트, 부분 바이트, 심지어 1 비트로 프로그램될 수 있다. 그 프로그램 연산은 선택된 바이트들의 성공적인 소거 연산 후에 수행된다.
계속해서 도 10을 참조하면, 인식 증폭기(508), 데이터 출력 버퍼(509), 바이트/페이지 버퍼 및 검증 인식 증폭기(506) 및 데이터 입력 버퍼(507)의 수는 임의의 다중 시스템 데이터 인터페이스 버스(system date interface bus)일 수 있다는 점이 주목되어야 한다. 예를 들면, 시스템이 1-바이트 데이터 버스를 가지고 있다고 가정할 수 있다. 인식 증폭기의 수는 16 바이트와 같은 다수의 바이트일 수 있다. 이는 2개의 뱅크가 동시에 출력 버퍼로 판독될 수 있도록 한다. 유사하게, 16 데이터 입력 버퍼(507), 바이트/페이지 버퍼 및 검증 인식 증폭기(506)가 사용된다면, 2 바이트의 데이터가 동시에 2개의 각각의 뱅크로 입력되고 프로그램될 수 있다. 판독 연산과 일부 기록 연산이 동시에 데이터 입력/출력 인터페이스를 점유할 필요가 있을 수 있기 때문에 이는 동시 판독-중-판독 및 기록-중-기록 연산을 가능하게 한다. 이들 연산의 기술을 간단하게 하기 위하여, 본 발명의 후술하는 설명에서는 이들 연산들은 동시 판독-및-기록(read-and-write) 연산으로 지칭될 것이다.
도 11에서 동일한 적층 게이트 기술을 사용하여 바이트 소거가능 2-트랜지스터 EEPROM 어레이를 블록 소거가능 1-트랜지스터 플래시 메모리 어레이와 조합한 칩 구조를 도시한 본 발명의 다른 실시예가 도시되어 있다. 본 실시예는 각각 바이트 워드 라인 디코더를 가지는 EEPROM 어레이를 동일한 메모리 뱅크(510, 511, 512) 내에서 큰 플래시 메모리 어레이와 함께 배치한다는 점에서 도 10의 이전 실시예와 다르다. EEPROM 메모리 셀은 작으며 플래시 메모리 셀의 비트 라인 피치를 수용하기 때문에, 그 2개의 메모리는 여분의 공간을 희생시키지 않으면서 메모리 뱅크 내에 동일한 비트 라인에 용이하게 연결된다. EEPROM 어레이들이 메모리 뱅크의 상부에 위치하는 것으로 도시되었으나, EEPROM 어레이들은 메모리 뱅크 내의 임의의 장소에 용이하게 위치할 수 있다. 다중 뱅크(multiple banks)가 동시' 판독 중 소거'를 위하여 선택될 수 있지만, 제한된 '판독 중 프로그램' 연산만이 수행될 수 있다.
도 12에서 본 발명의 칩 구조의 다른 실시예가 도시되어 있다. 본 실시예는 EEPROM 어레이를 포함하는 메모리 뱅크의 수와 플래시 메모리 어레이를 포함하는 메모리 뱅크의 수에서 이전 실시예와 다르다. 각각 부수적인 바이트 워드 라인 디코더를 가지는 EEPROM 어레이는 메모리 뱅크(510a, 511a, 512a)에 위치하는 반면, 플래시 어레이는 메모리 뱅크(510b, 511b, 512b)에 위치한다. Y-디코더에 의하여 제어되는 Y-패스 게이트(504a)는 EEPROM 어레이를 포함하는 메모리 뱅크(510a, 511a, 512a)로/로부터 데이터를 연결한다. 유사한 방법으로 Y-디코더에 의하여 제어되는 Y-패스(504b)는 플래시 메모리 어레이를 포함하는 메모리 뱅크(510b, 511b, 512b)로/로부터 데이터를 연결한다. 뱅크 멀티플렉서(502a)는 판독 어드레스 버퍼(500) 및 기록 어드레스 버퍼(501)로부터 메모리 뱅크(510a, 511a, 512a)의 X-디코더 및 Y-디코더로 어드레스를 연결한다. 뱅크 멀티플렉서(502b)는 판독 버퍼(500) 및 기록 어드레스 버퍼(501)로부터 메모리 뱅크(510b, 511b, 512b)의 X-디코더 및 Y-디코더로 어드레스를 연결한다. 각각의 개별적인 어레이는 동시 판독-및-기록 연산의 멀티태스킹을 수행하기 위하여 뱅크 멀티플렉서(505)에 의하여 선택될 수 있다. 예를 들면, 임의의 2개의 EEPROM 어레이, 또는 임의의 2개의 플래시 메모리 어레이, 또는 임의의 단일 EEPROM 어레이 및 단일 플래시 메모리가 동시 판독-중-판독, 판독-중-기록, 또는 기록-중-기록 연산을 수행하기 위하여 뱅크 멀티플렉서(505)에 의하여 선택될 수 있는데, 이는 상기 칩이 수행할 수 있는 다중 기능을 위한 유연성을 부여한다. 도 12에 도시된 구성은 메모리 카드 응용 제품에 유용하다.
도 13에서 본 발명의 플래시 및 EEPROM 메모리 어레이의 조합을 사용하는 칩 상에 포함된 메모리가 도시되어 있다. 그 칩은 각각 4Mb인 4개의 플래시 메모리 뱅크로 구성된 16Mb의 플래시 메모리와, 각각 32Kb인 8개의 EEPROM 메모리 뱅크로 구성된 256Kb의 바이트 소거가능 EEPROM 메모리를 포함하고 있다. 각각의 32Kb의 EEPROM 메모리 어레이와 결합된 것은 바이트 워드 라인 디코더이다. 조합된 메모리의 각 섹션(section)은 1024BL(비트라인)이다. 각각의 32Kb EEPROM 메모리 어레이는 64WL(워드 라인)에 연결되어 있으며, 각각의 4Mb 플래시 어레이는 4096WL(워드 라인)에 연결되어 있다. 본 발명의 EEPROM 셀의 사용으로 고-밀도 플래시 메모리 및 EEPROM 메모리를 포함하는 작은 칩 사이즈가 야기된다. 도 13의 칩 구조는 동시 판독-및-기록 연산을 수행한다.
도 14에서 EEPROM 어레이 상에서 소거 연산을 수행하는 본 발명의 방법이 도시되어 있다. 페이지의 사이즈 내에서 기록 데이터를 저장하도록 지정된 온-칩 페이지 데이터 버퍼(on-chip page data buffer)가 있다. 페이지 사이즈는 일반적으로 약 128B 또는 256B이다. 페이지 버퍼는 다수의 래치-셀(latch-cell)을 포함하고 있다. 데이터의 각 비트는 기록 연산을 위하여 데이터를 저장할 수 있는 래치-셀을 필요로 한다. 변환된 데이터는 비트 또는 바이트 단위이며 데이터의 단일 바이트 또는 다중 바이트만이 변환을 위해서 요구된다. 전체 페이지가 동일 프로그래밍 및 소거 P/E 성능과 함께 업데이트 될 필요가 있는데, 그 페이지 내에 128B 또는 256B가 존재한다. 각각의 바이트는 바이트 플래그(byte flag)라고 지칭되는 하나의 전용 비트(dedicated bit)를 갖는다. 이 플래그는 소거 및 프로그램을 위하여 어떤 바이트가 선택되었는지에 대한 정보를 저장하기 위하여 사용된다.
계속해서 도 14를 참조하면, 기록 연산을 위하여 EEPROM이 선택되는 경우, 페이지 버퍼의 모든 바이트와 바이트-플래그의 모든 비트는 논리회로(logical)"0"으로 재설정(reset)된다(30). 이어서 하나 이상의 입력 버퍼에 의하여 온-칩 페이지 버퍼(31)로 새로운 데이터가 로딩되고(loaded), 시스템 클록(system clock)에 의하여 시간 설정된다(clocked). 논리회로 "1"을 포함하는 새로운 데이터는 논리회로 "0"을 포함하는 구 데이터 위여 겹쳐-기록된다(over-write). 선택된 바이트의 데이터가 변환 또는 업데이트를 필요로 하는 경우 바이트-플래그의 비트들이 설정된다. 소거 연산이 수행되기 전에 소거-검증(erase-verified)이 필요한지 여부가 결정된다. 본 발명의 EEPROM 설계에서 소거-검증은 반드시 요구되는 연산은 아니다.
소거 검증이 선택되면(32a), 이어서 소거(33) 및 검증(34)의 반복적인 일련의 짧은 펄스(pulse)가 수행된다. 요구되는 짧은 펄스의 수는 허용된 소거 시간에 달려 있다. 양호한 P/E 품질(quality) 및 내구 순환(endurance cycle)을 위해서 보다 짧은 펄스가 바람직하다. 내장(built-in) 페이지 버퍼 및 바이트-플래그 회로의 결과, 데이터는 예를 들어 단일 바이트, 다중 바이트 및 128B 또는 256B를 포함하는 페이지인 바이트 단위로 소거될 수 있다. 단일 바이트, 다중 바이트 또는 페이지에 대한 소거 시간의 명세(specification)는 동일하며 대략 5 ㎳이다. 소거 펄스의 폭(width)은 EEPROM 셀의 특성에 따라 1 ㎳ 또는 100 ㎲로 설정될 수 있다. 1 ㎳ 펄스폭에 대하여, 어떠한 Vt 방식이 채택되는지에 따라서, 전체 5개의 펄스가 1V 또는 0V 미만의 밀집-Vt(tight-Vt)를 위하여 인가될 수 있다. 각각의 성공적인 소거 펄스의 완료 후에, 온-칩 인식 증폭기(on-chip sense amplifier)에 의하여 데이터를 판독하고 검증함으로써 소거 검증(34)이 수행된다. 소거된 바이트의 셀의 Vt가 Vt 요구조건을 충족시킬 수 없다면, 다른 소거를 위하여 추가적인 소거 펄스가 하나씩 계속하여 인가된다. 소거된 셀의 Vt가 소정의 명세를 충족시키는 경우에만 소거가 중단된다. 유연한(flexible) 판독-중-기록 연산을 위하여 소거 검증이 없는 바람직한 소거 연산이 본 발명을 위하여 사용될 수 있다.
계속해서 도 14를 참조하면, 소거-검증을 요구하지 않는 흐름 경로(32b)에서, 소거의 단일한 긴 펄스 및 단일 검증이 바람직하다. 단일 소거 펄스는 대략 5 ㎳이다. 데이터는 예를 들어 단일 바이트, 다중 바이트 및 128B 또는 256B를 포함하는 페이지인 바이트 단위로 소거될 수 있다. 단일 바이트, 다중 바이트, 또는 페이지를 위한 소거 시간의 명세는 동일하며, 본 발명의 EEPROM 셀에 대해서는 대략 5 ㎳이다. 각각의 성공적인 소거 펄스가 완료된 후, 소거 검증은 건너뛰고, 소거된 바이트의 셀의 Vt가 Vt 요구를 충족시킬 수 없으면 이어서 그 부분이 스크랩(scrapped)된다. 허용된 5 ㎳의 소거 시간이 종료되는 경우에만 소거가 중단된다.
도 15에서 본 발명의 EEPROM 셀을 프로그램하는 방법이 도시되어 있다. CHE 프로그래밍 방식의 큰 프로그램 전류(program current) 및 빠른 프로그램 속도 때문에 단일 비트 또는 수개(several) 비트 프로그래밍이 페이지 프로그래밍에 대하여 바람직하다는 점이 주목되어야 한다. 이를 수행하기 위하여 페이지 데이터 버퍼 내에 저장된 데이터가 비트 단위로 프로그램 버퍼로 전송될 수 있도록 내부 어드레스 카운터(internal address counter)가 데이터를 제어한다. 프로그램 버퍼는 희망하는 데이터에 따라 선택된 셀로 프로그램 펄스를 인가하는 데 관여하게 된다. 제 1 메모리 셀이 선택되고(40), 데이터는 프로그램 버퍼로 전송된다(41). 검증을 위한 필요(42)가 사전 선택되면(42a), 이어서 각 프로그램 펄스의 종료 후에 프로그램-검증 연산(44)이 수행된다. 프로그램 데이터가 명세를 충족하지 못하면(44b), 제 2 프로그램 펄스가 인가된다(43). 일단 특정 바이트가 Vt 명세를 충족하면(44a), 어드레스 카운터는 다음 셀로 증분되고(increment)(46), 이어서 다음 셀을 위한 프로그램 검증 단계(41, 42a, 43, 44)를 반복한다. 이런 순서는 페이지의 마지막 어드레스까지 반복된다. 프로그램 명세를 충족시키지 못한(44b) Vt를 가지는 셀들만이 본 발명의 추가적인 프로그램 펄스를 받는다.
계속해서 도 15를 참조하면, 프로그래밍에 앞서 프로그램 검증이 요구되지 않는 것으로 결정되면(42b), 이어서 프로그램되는 각각의 EEPROM 셀은 통상의 5 ㎲의 프로그램 시간보다 큰 심층 프로그래밍 펄스(deep programming pulse)를 받는다. 심층 프로그래밍이 완료되고 셀이 마지막 셀이 아니라면, 어드레스는 프로그램 카운터에 의하여 증분되고 다음 데이터가 데이터 버퍼로 전송되고(41), 그 과정이 반복된다(41, 42b, 47).
도 16은 본 발명의 2-트랜지스터 셀 어레이에 대한 바이트-워드 라인 디코더의 바람직한 개략적이고 물리적인 배치의 제 1 실시예를 예시하고 있다. 바이트-워드 라인 디코더는 비트 라인 방향으로 수직하는 어레이의 상부에서 심층 N-well 내의 P-well 내에 위치하고 있다. 각 페이지 내에서 EEPROM 셀의 선택 트랜지스터는 전체 어레이를 수평하게 가로질러 연장하는 게이트 시그널(SG(0) 내지 SG(k))을 선택할 수 있도록 연결된다. 각각의 바이트-워드 라인(WL(k))은 8개의 EEPROM 셀에 연결되어 있으며, 바이트-워드 라인 디코더의 각 출력에 수직적으로 연결되어 있다. 워드 라인(WL(0))은 Byte(0)를 형성하는 8개의 EEPROM 셀로 연결된다. 워드 라인(WL(1))은 Byte(1)를 형성하는 8개의 EEPROM 셀로 연결되며, 워드 라인(WL(k))은 Byte(k)를 형성하는 8개의 EEPROM 셀로 연결된다. 전역 워드 라인(global word line, GWL)은 디코더 시그널(SB(0)~SB(k))에 의하여 제어되는 바이트-워드 라인 디코더 게이트를 통하여 각각의 국소(local) 워드 라인(WL(0)~WL(k))으로 연결된다. 비트 라인(BL0~BL7)과 소스 라인(SL)은 워드 라인들과 같이 바이트-워드 라인 디코더로부터 동일 방향으로 수직하게 연장되어 있다.
셀 어레이 내에 바이트-워드 라인 디코더를 배치하여 분리 벽(isolation well)을 위한 영역을 소비하고 있는 선행 기술과 달리, 본 발명에서 바이트-워드 라인 디코더는 어레이로부터 제거되어 어레이의 수직 단부에 배치되어 있다. 다수의 바이트-워드 라인 디코더들은 공간을 절약하기 위한 임의의 벽 분리(well division) 없이 하나의 큰 삼중 벽(triple well)으로 구성되어 있다. 각각의 바이트-워드 라인 디코더의 출력의 수는 금속 라인 사이의 금속 레이어(metal layers)와 피치의 수에 달려 있다. 각각의 바이트-워드 라인 디코더의 크기는 요구되는 출력의 수가 증가함에 따라 비례하여 증가된다. 추가적인 금속 레이어는 밀도가 증가함에 따라 어레이 영역에서 큰 절감으로 출력의 수를 증가시킨다. 하나의 비트 라인 피치에서, 각각의 바이트-워드 라인 디코더로부터 생성된 다른 출력의 금속 라인의 모든 다른 레이어는 3차원, 예를 들어 z-방향으로 함께 적층될 수 있으며, 셀 어레이의 y-방향으로 WL(k)의 각 바이트에 연결될 수 있다. 이용 가능한 금속 라인의 수가 제한될 때, 바이트-워드 라인 디코더로부터 보다 많은 출력을 위한 공간(room)은 y-방향으로 보다 많은 바이트를 연결하는 보다 많은 금속 라인을 허용할 수 있도록 x-방향으로 확장될 수 있다.
도 17은 도 16에 도시된 구성과 유사한 본 발명의 바이트-워드 라인 디코더와 2-트랜지스터 EEPROM 셀 어레이의 바람직한 개략적이고 물리적인 배치의 제 2 실시예를 예시하고 있다. 전체 셀 어레이 내의 EEPROM 셀은 어레이 영역을 절감할 수 있는 임의의 주변 장치를 위한 벽 구분(well division) 없이 큰 삼중 P-well 내에 형성되어 있다. 어레이의 상부에 도시된 바이트-워드 라인 디코더는 다른 삼중 P-well 내에 위치한다. 셀 어레이 및 바이트-워드 라인 디코더의 삼중 P-well은 요구된 전압으로 독립적으로 바이어스될 수 있다. 삼중 P-well은 P-기판(P-substrate)으로부터 분리되는 큰 심층 N-well(deep N-well) 내에 위치할 수 있다.
도 18은 본 발명의 도 17에서의 구성과 유사하게 바이트-워드 라인 및 셀 어레이의 바람직한 개략적이고 물리적인 배치의 제 3 실시예를 예시하고 있다. 다른 레이어(WLi+1~m 및 WLi+1~l)의 금속 라인의 추가적인 모임들이 상부 바이트-워드 라인 디코더로부터 비트 라인 방향으로 연장될 때, 2-트랜지스터 EEPROM 셀 어레이는 어레이 내에서 공간을 낭비하고 있다. 이런 실시예는 바이트-워드 라인 디코더의 출력의 수평 방향으로 분산되어 이용 가능한 금속 레이어가 제한되는 경우에 바이트-워드 라인 디코더로부터 보다 많은 금속 라인이 보다 많은 바이트-워드 라인으로 연결되도록 한다. 예를 들면, 워드 라인(WLk)은 디코더 시그널(SB(k))에 의하여 제어되는 바이트-워드 라인 디코더 게이트를 통하여 전역 워드 라인(GWL(k))에 연결되어 있다. 워드 라인(WLi)은 디코더 시그널(SB(k))에 의하여 제어되는 바이트-워드 라인 디코더 게이트를 통하여 전역 워드 라인(GWL(i))에 연결되며, 워드 라인(WLm)은 디코더 시그널(SB(k))에 의하여 제어되는 바이트-워드 라인 디코더 게이트를 통하여 전역 워드 라인(GWL(m))에 연결되어 있다. 전역 워드 라인(GWL(k))에 연결된 모든 워드 라인들은 함께 묶여서(bundled) 번들(bundle) (WL0~k) 로부터 분산되어 있다. 전역 워드 라인(GWL(i))에 연결된 모든 워드 라인들은 함께 묶여서 번들(WLk+1~l)로부터 분산되어 있고, 전역 워드 라인(GWL(m))에 연결된 모든 워드 라인들은 함께 묶여서 번들(WLi+1~m) 로부터 분산되어 있다. 비록 셀 어레이가 그 하부에 임의의 장치 없이 이런 추가적인 금속 라인들에 의하여 덮여지는 영역을 가지고 있음에도 불구하고, 낭비된 영역이 함께 집합되어 있기 때문에 전체의 다이 영역(die area) 내에서 여전히 큰 절감이 있다.
도 19는 본 발명의 도 16, 17 및 18에서의 셀 어레이의 일군의 금속 라인의 단면도를 예시하고 있다. 3개의 금속 레이어가 상호-연결(inter-connection)을 위하여 이용 가능한 것으로 도시되어 있다. 셀 장치(cell device)에 가장 근접한 제 1 금속 레이어(M1)가 비트 라인 연결을 위하여 사용된다. 제 2 금속 레이어(M2) 및 제 3 금속 레이어(M3)는 바이트-워드 라인 디코더의 출력으로부터 수직(비트 라인 방향) 연결을 위하여 사용된다. 각각의 비트 라인 피치는 제 2 금속 레이어(M2) 및 제 3 금속 레이어(M3) 상의 디코더로부터 출력을 수용할 수 있다. 따라서 도 19에 도시된 것과 같이, 전체 16개의 워드 라인(WL1~WL16)이 8-비트 라인 피치를 따라 16개의 바이트-워드 라인(또는 16 바이트)으로 수직 연결될 수 있다.
계속해서 도 19를 참조하면, 1 바이트로 통합한(totalling) 메모리 셀은 P-기판(P-substrate, PSUB) 내에 도시되어 있다. 얕은 트렌치 소자분리막(shallow trench isolation, STI)이 각 셀 사이는 물론 8개 셀의 양 말단에 도시되어 있다. 워드 라인을 각각의 셀로 연결하기 위하여 poly2 연결이 도시되어 있는데, WL9로 표시된 워드 라인으로 연결이 이루어지는 poly2 연결을 경유하여 각각의 셀은 제 1 금속 레이어(M1)로 연결된 뒤, 제 2 poly2 연결을 경유하여 제 2 금속 레이어(M2)로 연결되고, 최종적으로 제 3 poly2 연결을 경유하여 제 3 금속 레이어(M3)로 연결된다. 소스 라인(SL)은 제 1 금속 레이어의 상부에 도시되어 있으며, 전역 워드 라인(GWL)은 제 3 금속 레이어의 상부에 도시되어 있다.
도 20에서 본 발명의 도 16, 17 및 18의 셀 어레이의 일군의 금속 라인의 제 2 단면도가 도시되어 있다. 6개의 금속 레이어(M1, M2, M3, M4, M5, M6)가 상호-연결을 위하여 이용 가능하다. 제 1 금속 레이어(M1)는 비트 라인 연결(BL0~BL7) 및 소스 라인(SL)을 위하여 사용된다. 5개의 추가적인 금속 레이어(M2~M6)는 금속 레이어(M6) 상에 연결된 전역 워드 라인과 함께 바이트-워드 라인 디코더의 출력을 바이트-워드 라인으로 연결하기 위하여 사용된다. 각각의 비트 라인 피치 내에서 메모리 어레이 내에서 바이트-워드 라인 디코더를 워드 라인으로 연결할 수 있는 5개의 금속 레이어가 있다. 따라서 총 40개의 라인들이 8-비트 라인 피치를 따라 40개의 바이트-워드 라인(또는 바이트)으로 수직 연결될 수 있다
도 16, 17 및 18에 도시된 바이트-워드 라인 디코더에서, 디코더 시그널(SB0~SBk)은 바이트-워드 라인으로 전역 워드 라인 시그널(GLW)을 연결하는 디코더 게이트를 선택하고, 이어서 바이트-워드 라인은 한 열(column) 내에서 한 행(row)의 8개의 메모리 셀에 저장됨으로써 바이트-워드 라인 디코더로부터 바이트-워드라인에 의하여 선택된 데이터의 바이트-워드를 선택한다. 한 열(column) 내의 바이트-워드 라인 디코더의 각각의 출력은, 그 열 내의 8개의 메모리 셀과 더욱 연결된 바이트-워드 라인으로 상호연결되는데, 상기 8개의 메모리 셀은 그 바이트-워드 라인에 의하여 주소지정(address)된 데이터의 바이트-워드를 포함하고 있다. 도 16 및 17에 도시된 방식을 위해서, 다수의 금속 레이어가 바이트-워드 라인 디코더와 열 내에 저장된 바이트-워드의 워드 라인 사이에서 상호연결을 배선하기(wire) 위하여 사용된다. 상호연결의 배선은 제 1 금속 레이어 상의 비트 라인 상부의 다수의 금속 레이어 내에 있으며, 바이트-워드 라인 디코더와 바이트-워드의 워드 라인 사이의 상호연결은 비트 라인과 평행하게 연장한다. 도 18에서 금속 레이어의 수는 제한되며, 따라서 바이트-워드 라인 디코더와 다수의 열 내의 바이트-워드의 워드 라인 사이의 상호연결의 배선은 충분한 수의 배선 트랙(wiring tracks)을 제공하고 다수의 열 내에서 바이트-워드를 배선하기 위하여 필요한 공간을 함께 집합시킴으로써 레이아웃 공간을 절약할 수 있도록 바이트-워드의 열 측면으로 진행된다(routed).
전술한 토의는 추가적인 바이트-워드 라인 군들을 연장함으로써 추가적인 바이트-디코더에 연결되는 방법을 예시하였다. 임의의 추가적인 군으로 구성된 10개의 금속 라인 피치(제 1 금속 레이어 상에 8개의 비트 라인과 1개의 소스 라인 및 1개의 워드 라인)에 대하여, 각각의 추가적인 금속 라인 레이어는 바이트-워드 라인 디코더와 메모리 어레이의 워드 라인 사이를 연결하는 10개의 추가적인 금속 라인을 제공할 수 있다. 표 3은 2-트랜지스터 EEPROM 메모리에 대하여 10-비트 라인 피치 내에서 많은 금속 라인으로 많은 바이트-워드 라인을 연결한 결과를 표시한 것이다. 방정식 "NWL=10 × (N-1)"이 표 3에 표로 제시되어 있는데, 여기서 N\L은 워드 라인의 수이고, N은 총 금속 레이어의 수이며, "-1"은 제 1 레이어를 의미한다.
본 발명의 다른 이점은 주변 장치(peripheral device)를 연결하는 레이아웃이 단지 금속 레이어 1(Metal 1) 상에서만 행해진다는 것이다. 도 19 및 도 20은 각각 3개의 금속 레이어와 6개의 금속 레이어를 사용하여 연결을 위한 금속 라인의 단면도를 도시하고 있다. EEPROM 셀은 P-기판 상에 형성되어 있다. 1-바이트 셀의 Poly2 게이트는 Poly2와 M1 사이에서 연결되고, 연속적으로 M1은 이어서 다음 층 위에서 M2와 연결된다.
표 3
금속 레이어의 수 바이트-워드 라인의 수
4 30
5 40
6 50
N 10 × (N-1)
도 21에서 본 발명의 바이트-워드 라인 디코더와 2-트랜지스터 EEPROM 셀 어레이의 바람직한 개략적이고 물리적인 배치의 제 4 실시예가 도시되어 있다. 도 16과 대조적으로, 바이트-워드 라인 디코더는 어레이의 좌측 또는 우측 중 어느 한 측면 상에 배치되어 있다. 다수의 바이트-워드 라인 디코더는 공간을 절감하기 위하여 하나의 큰 삼중벽 내에 구성되어 있다. 각각의 바이트-디코더의 출력의 수는 금속 레이어 상의 수와 라인 피치의 가용성에 달려 있다. 요구되는 출력의 수가 증가할 때, 각 바이트-디코더의 크기는 비례적으로 증가한다. 추가적인 금속 레이어의 사용은 밀도가 증가함에 따라 어레이 공간을 절감하면서, 출력의 수를 증가시킨다. 하나의 셀 피치에서 각각의 바이트-디코더로부터 생성된 다른 출력의 다수의 금속 라인들은 3차원으로, 일례로 z-방향, 함께 적층될 수 있는데, 다수의 금속 라인들은 셀 어레이의 x-방향으로 WL(k)의 각각의 바이트들로 연결된다. 이용 가능한 금속 라인의 수가 제한되는 경우, 추가적인 바이트-디코더는 금속 라인들이 x-방향으로 보다 많은 바이트-워드 라인을 연결할 수 있도록 허용하는 셀 어레이 내에 삽입되어야 한다. 각각의 높이는 2 워드 라인 피치이다. 따라서 이 실시예는 도 16, 17 및 18에서 개시된 방식과 비교하여 보다 적은 금속 연결 용량(capacity)을 갖는다.
계속해서 도 21을 참조하면, 어레이 내의 2-트랜지스터 EEPROM 셀은 임의의 삼중 P-well 없이 P-기판 내에 형성되어 있다; 반면에 바이트-워드 라인 디코더는 N-well 내부의 P-well 내에 위치한다. 페이지 내의 바이트는 워드 라인의 방향과 수평하게 배향되어 있다. 비트 라인(BL0(0)~BL0(7))은 페이지의 제 1 바이트(Byte0)에 연결된다. 비트 라인(BL1(0)~BL1(7))은 페이지의 제 2 바이트(Byte1)에 연결되며, BLk(0)~BLk(7)은 메모리 페이지의 제 k 바이트(ByteK)에 연결된다. 소스라인(SL)은 비트 라인의 방향으로 수직 연장되며, 선택 게이트 라인(SG)은 워드 라인의 방향으로 어레이를 수평하게 가로지르면서 연장된다. 전역 워드 라인 시그널(GLW)은 디코더 시그널(SB(0), SB(1)~SB(k))에 의하여 제어되는 디코더 스위치(decoder switches)를 통하여 워드 라인(WL(0), WL(1)~WL(k))으로 연결되어 있다.
도 22에서 도 21에 도시된 구성과 유사하게 연결되어 있는 바이트-워드 라인 디코더와 2-트랜지스터 EEPROM 셀 어레이의 바람직한 개략적이고 물리적인 배치의 제 5 실시예가 도시되어 있다. 어레이 내의 EEPROM 셀은 어레이 공간을 절감하는 벽 구분 없이 큰 삼중벽 내에 형성되어 있다. 바이트-워드라인 디코더는 어레이의 좌측에 도시되어 있으며 삼중 P-well 내에 위치되어 있다. 이는 셀 어레이의 P-well 및 바이트-워드 라인 디코더가 각각 요구된 전압으로 독립적으로 바이어스될 수 있도록 한다. 삼중 P-well은 P-기판으로부터 분리될 수 있도록 큰 심층 N-well 내에 위치할 수 있다.
도 23은 본 발명의 도 21 및 도 22에서 셀 어레이의 일군의 금속 라인의 단면도를 예시하고 있다. 금속 레이어(Metal1, Metal2, Metal3)는 상호-연결을 위하여 사용된다. Metal1(M1)은 최하층에서 비트 라인 연결을 위하여 사용되며, 워드 라인과 도 23에서 도시된 단면에 직각으로 연장된다. 2개의 금속 레이어인 Metal2(M2)와 Metal3(M3)은 바이트-워드 라인 디코더의 출력을 바이트-워드 라인으로 연결하기 위하여 사용된다. 전역 워드 라인(GWL)은 M3 상에 금속 라인을 사용하여 디코더로 연결되어 있다. 각각의 워드 라인 피치는 2개의 금속 레이어 상으로 상호연결을 제공할 수 있으며, 이에 따라 바이트-워드 라인 디코더로부터 2개의 라인이 워드 라인 피치 내에서 x-방향으로 수평하게 연장되는 2개의 바이트-워드 라인(바이트)으로 연결될 수 있다.
계속해서 도 23을 참조하면, 선택 트랜지스터의 선택 게이트(SG)와 P-기판(PSUB) 상에 위치한 2-트랜지스터 EEPROM 메모리 셀의 저장 트랜지스터(storage transistor)의 워드 라인 게이트(WL, 제어 게이트)가 비트 라인 연결을 위하여 사용된 제 1 금속 레이어(Metal1)로의'접촉(contact)'에 의하여 연결된 선택 트랜지스터의 드레인과 함께 도시되어 있다. 2개의 추가적인 금속 레이어(Metal2 및 Metal3)는 바이트-워드 라인 디코더로부터의 출력을 워드 라인(WL1~WL7)으로 연결하기 위하여 사용된다. 제 3 금속 레이어는 전역 워드 라인(GWL)을 바이트-워드 라인 디코더로 연결하기 위하여 또한 사용된다.
도 24는 본 발명의 도 21 및 도 22에서 셀 어레이의 일군의 금속 라인의 다른 단면도를 예시하고 있다. 상호-연결 배선을 위하여 이용 가능한 6개의 금속 레이어(Metal1(M1), Metal2(M2), Meta3(M3), Metal4(M4), Metal5(M5), Metal6(M6))가 있다. 제 1 금속 레이어(M1)는 도 24의 단면과 수직하게 그리고 직교하면서 연장하는 비트 라인 연결을 위하여 사용된다. 5개의 금속 레이어(M2 내지 M6)는 바이트-워드 라인 디코더의 출력을 바이트-워드 라인으로 연결하기 위하여 사용된다. 각각의 워드 라인 피치는 워드 라인 연결을 위하여 M2부터 M6까지의 5개의 상호연결 금속 레이어를 가지고 있다. 전체적으로, 바이트-워드 라인으로부터 20개의 라인이 x-방향으로 연장하는 20개의 바이트-워드 라인(바이트)과 수평하게 연결될 수 있다.
도 21 및 도 22에 도시된 바이트-워드 라인 디코더에서, 디코더 시그널(SB0~SBk)은 전역 워드 라인 시그널(GWL)을 바이트-워드 라인으로 연결하는 디코더 게이트를 선택하며, 바이트-워드 라인은 이어서 메모리 셀의 행(row)으로부터 데이터의 바이트-워드를 선택한다. 행 내의 바이트-워드 라인 디코더의 각각의 출력은 그 행 내에서 8개의 메모리 셀과 연결된 바이트-워드 라인으로 상호연결되는데, 위 8개의 메모리 셀은 바이트-워드 라인에 의하여 주소지정(addressed)된 데이터의 바이트-워드를 포함한다. 바이트-워드 라인 디코더와 그 행 내에 저장된 데이터의 바이트-워드의 워드 라인 사이를 상호연결을 배선할 수 있도록 다수의 금속 레이어가 사용된다. 상호연결의 배선은 비트 라인을 포함하며 비트 라인의 방향과 직교하는 제 1 금속 레이어 상부의 다수의 금속 레이어 내에서 행해진다. 따라서 바이트-워드 라인 디코더와 바이트-워드의 워드 라인 사이의 배선은 제 1 금속 레이어 상에 위치된 비트 라인의 방향과 수직하게 연장한다. 이용 가능한 금속 라인의 수가 제한되는 경우, 금속 레이어가 한 행 내에서 보다 많은 바이트-워드라인으로 연결될 수 있도록 추가적인 바이트 디코더가 셀 어레이 내부로 삽입된다.
요구되는 출력의 수가 증가할 때, 각각의 바이트-워드 라인 디코더의 크기는 비례하여 증가한다. 이용 가능한 보다 많은 금속 레이어가 밀도가 증가함에 따라 어레이 공간을 절감하면서 출력의 수를 증가시킨다. 3개의 워드 라인의 피치에 대한 하나의 셀의 높이 내에서, 각각의 바이트-디코더로부터 생성된 출력을 위한 금속 라인의 다른 레이어들은 셀 어레이의 x-방향으로 각각의 바이트-워드 라인과 함께 3차원으로, 예를 들어 z-방향, 적층될 수 있으며, 이어서 WL(0), WL(1) 및 WL(k)로 연결될 수 있다. 도 21 및 도 22에 도시된 워드 라인의 말단에서 수평하게 위치한 바이트-워드 라인 디코더를 갖는 어레이 구성의 경우와 같이, 이용 가능한 금속 라인의 수가 제한되는 경우, 금속 레이어가 x-방향으로 바이트-워드 라인의 최말단(far-end)으로 도달하는 것을 허용할 수 있도록 추가적인 바이트-워드 라인 디코더가 셀 어레이 내에 삽입되어야 한다. 이는 어레이 영역을 증가시킨다. 표 4는 도 21 및 도 22에 도시된 것과 같은 수평 방향에서 많은 바이트-워드 라인을 많은 금속 라인으로 연결한 결과를 표시한 것이다.
표 4
금속 레이어의 수 바이트-워드 라인의 수
4 12
5 16
6 20
N 4 × (N-1)
본 발명은 바람직한 실시예를 참조하여 특히 도시되고 기술되었으나 본 발명의 정신을 훼손하지 않으면서 그 형태 및 세부사항에 있어 당업자들이 다양하게 변형 및 변경할 수 있음이 이해되어야 한다. 그러나 그와 같은 변형 및 변경은 본 발명의 권리범위에 속한다는 사실이 또한 이해되어야 한다.
본 발명에 따라 하나의 칩 내에서 플래시 메모리 어레이와 EEPROM 어레이 양자를 제조할 수 있는 단일 기술을 사용하도록 하는 비-휘발성 메모리 기술, 셀 구조, 어레이 구조, 및 연산이 가능하였다.
특히 본 발명에 따른 2-트랜지스터 EEPROM 셀은 플래시 메모리와 선택 트랜지스터의 적층된 게이트를 조합하여 형성될 수 있으며, 특히 플래시 메모리의 비트 라인 피치와 호환 가능하도록 작은 면적을 가질 수 있다.
특히 본 발명에서는 수직 또는 수평 페이지 중 어느 하나로 구성될 수 있는 EEPROM 메모리 어레이를 가능하도록 하였다.
본 발명의 바람직한 실시예에 따르면, 1-트랜지스터 플래시 셀과 2-트랜지스터 EEPROM 셀에 대하여 동일한 CHE 프로그램과 FN 채널-소거 기법을 채택할 수 있다.
한편, 본 발명에서는 동일한 열 어드레스 공간 내에서 공통 비트 라인과 연결된 EEPROM 메모리 셀과 플래시 메모리 셀이 가능하며, 특히 각각의 어레이가 바이트-워드 라인 디코더를 포함하고 있으며 다수의 어레이가 동일 열 주소지정 공간(column addressable space)의 비트 라인을 공유하는 다수의 어레이로 EEPROM 셀을 구성할 수 있었다.
또한, 본 발명에 따르면 EEPROM 어레이와 플래시 어레이 사이에서 동시 판독 및 기록 연산이 가능하며, 이 때 EEPROM 어레이는 바이트, 페이지 및 칩 기록을 허용하며, 상기 플래시 메모리 어레이는 블록 및 칩 기록을 허용할 수 있도록 구성될 수 있다.

Claims (52)

  1. (a) 비휘발성 메모리를 형성하기 위하여 EEPROM 메모리 셀과 조합한 플래시 메모리를 포함하며,
    (b) 상기 플래시 메모리 셀은 블록으로 구성되고,
    (c) 상기 EEPROM 메모리 셀은 바이트로 구성되며,
    (d) 상기 플래시 메모리 셀과 상기 EEPROM 메모리 셀은 동시 판독 및 기록 성능을 제공할 수 있도록 제어되며, 상기 기록 연산은 소거 연산을 수행한 후 프로그램 연산을 수행하는 EEPROM 셀과 조합된 플래시 메모리 셀
    을 포함하는 비휘발성 메모리 어레이.
  2. 제 1항에 있어서,
    상기 플래시 메모리 셀은 블록 단위로 소거되고, 상기 블록 내에 포함된 바이트, 워드 또는 페이지 단위로 판독되는 비휘발성 메모리 어레이.
  3. 제 1항에 있어서,
    상기 EEPROM 메모리 셀은 상기 플래시 메모리 셀의 적층 게이트 트랜지스터와 상기 플래시 메모리 셀의 비트 라인 피치(bit line pitch)와 호환되는 푸트프린트(footprint) 크기를 생성하는 선택 트랜지스터의 조합인 비휘발성 메모리 어레이.
  4. 제 3항에 있어서,
    상기 푸트프린트 크기는 공통 또는 독립된 비트 라인과 최소한의 조합 플래시 메모리 및 EEPROM 메모리 크기를 허용하는 비휘발성 메모리 어레이.
  5. 제 1항에 있어서,
    상기 EEPROM 메모리 셀은 FN 채널 터널링(tunneling)을 사용하는 단위 바이트 내에서 소거되고, CHE를 사용하는 비트 단위 내에서 프로그램되며, 페이지 내에 포함된 바이트에 의하여 판독되는 비휘발성 메모리 어레이.
  6. 제 5항에 있어서,
    상기 EEPROM 메모리 셀의 페이지는 임의 어드레스 내에서 바이트를 포함하는 페이지 내에서 수평 배향되거나 또는 수직 배향되어 각각의 페이지가 다수의 바이트를 포함하는 비휘발성 메모리 어레이.
  7. 제 1항에 있어서,
    상기 EEPROM 메모리 셀의 선택 트랜지스터를 선택하는 X-디코더를 사용하여 임의의 순서에서 바이트 단위로 구성되는 EEPROM 메모리 셀을 선택하는 바이트-워드 라인 디코더를 더욱 포함하는 비휘발성 메모리 어레이.
  8. 제 1항에 있어서,
    상기 플래시 메모리 셀과 상기 EEPROM 메모리 셀은 동일한 비트 라인을 공유하는 동일한 열 주소지정 공간 내에 구성되는 비휘발성 메모리 어레이.
  9. 제 1항에 있어서,
    상기 플래시 메모리 셀과 상기 EEPROM 메모리 셀은 독립적인 주소지정 공간에 구성되지만 데이터 버스를 공유하는 비휘발성 메모리 어레이.
  10. 제 1항에 있어서,
    상기 EEPROM 메모리 셀은 각각의 EEPROM 어레이가 독립적인 바이트 워드 라인 디코더를 포함하고, 동일한 열 주소지정 공간을 공유하는 다수의 EEPROM 메모리 어레이를 포함하는 제 1 메모리 뱅크에 구성되며, 상기 플래시 메모리 셀은 상기 EEPROM 어레이와 다른 열 주소지정 공간을 가지는 제 2 메모리 뱅크 내에 구성되는 비휘발성 메모리 어레이.
  11. 제 10항에 있어서,
    상기 다수의 EEPROM 어레이와 상기 플래시 어레이는 동시 판독-중-판독, 기록-중-판독 및 기록-중-기록 연산을 수행하는 비휘발성 메모리 어레이.
  12. 제 1항에 있어서,
    상기 EEPROM 메모리 셀은 다수의 메모리 뱅크 내에서 다수의 EEPROM 메모리 어레이로 구성되며, 또한 상기 다수의 메모리 뱅크의 각각의 메모리 뱅크 내에서 상기 다수의 EEPROM 어레이의 각각의 EEPROM 어레이는 독립적인 바이트 워드 라인 디코더를 포함하며, 각각의 EEPROM 어레이와 상기 다수의 메모리 뱅크의 각각의 메모리 뱅크 내의 블록 어레이 내에 구성된 상기 플래시 메모리 셀을 갖는 열 주소지정 공간을 공유하는 비휘발성 메모리 어레이.
  13. 제 12항에 있어서,
    상기 다수의 메모리 뱅크의 임의의 메모리 뱅크는 동시 판독 및 기록 연산을 수행할 수 있는 비휘발성 메모리 어레이.
  14. 제 1항에 있어서,
    상기 EEPROM 메모리 셀은 다수의 EEPROM 메모리 뱅크 내에 구성되며, 각각의 EEPROM 메모리 뱅크는 다수의 EEPROM 어레이를 포함하며, 상기 다수의 EEPROM 어레이의 각각의 EEPROM 어레이는 독립적인 바이트 워드 라인 디코더를 포함하며 상기 EEPROM 메모리 뱅크 내에 포함된 각각의 EEPROM 어레이를 갖는 열 주소지정 공간을 공유하며, 상기 플래시 메모리 셀은 다수의 플래시 메모리 뱅크 내로 구성되고, 상기 다수의 플래시 메모리 뱅크와 상기 EEPROM 메모리 뱅크는 뱅크 멀티플렉서를 통하여 주소와 데이터 연결을 공유하는 비휘발성 메모리 어레이.
  15. 제 14항에 있어서,
    상기 임의의 2개의 EEPROM 어레이, 또는 하나의 플래시 어레이와 하나의 EEPROM 어레이는 동시 판독 및 기록 연산을 제공할 수 있는 비휘발성 메모리 어레이.
  16. a) 크기 조정 가능하며, 플래시 메모리 셀로부터 제조된 플래시 메모리의 비트 라인 피치와 호환되는 EEPROM 메모리 셀 형성 수단;
    b) 상기 EEPROM 메모리 셀을 사용하여 바이트 주소지정 EEPROM 메모리 어레이 형성 수단;
    c) 상기 플래시 메모리 셀로부터 블록 주소지정 플래시 메모리 어레이 형성 수단; 및
    d) 동시 판독 및 기록 연산을 할 수 있도록 상기 EEPROM 메모리 어레이와 상기 플래시 메모리 어레이 구성 수단으로서, 상기 기록 연산은 프로그램 연산이 수반되는 소거 연산을 포함하는 구성 수단
    을 포함하는 동시 판독 및 기록 비휘발성 메모리.
  17. 제 16항에 있어서,
    상기 EEPROM 메모리 셀 형성 수단은 상기 플래시 메모리 셀로부터 적층 게이트 트랜지스터를 상기 플래시 메모리 셀의 비트 라인 피치로 상기 EEPROM을 연결시킬 수 있도록 충분히 작은 선택 트랜지스터와 조합한 것을 더욱 포함하는 비휘발성 메모리.
  18. 제 16항에 있어서,
    상기 바이트 주소지정 EEPROM 메모리 셀 형성 수단은 페이지 내에 주소지정 바이트를 포함하며, 상기 페이지는 수직 배향되며 상기 바이트 사이에 공통 비트 라인을 갖는 비휘발성 메모리.
  19. 제 16항에 있어서,
    상기 바이트 주소지정 EEPROM 형성 수단은 무작위 어드레스 내에서 바이트를 포함하는 페이지 내에서 다수의 주소지정 바이트를 포함하는 비휘발성 메모리.
  20. 제 16항에 있어서,
    상기 바이트 주소지정 EEPROM 형성 수단은 페이지 내에 주소지정 바이트를 포함하며, 상기 페이지는 수평 배향되며 상기 바이트 사이에서 공통 워드 라인을 포함하는 비휘발성 메모리.
  21. 제 16항에 있어서,
    상기 EEPROM 메모리 어레이와 상기 플래시 메모리 어레이 구성 수단은 독립된 메모리 뱅크 내로 배열되고, 동시 판독-중-판독, 기록-중-판독 및 기록-중 기록 연산을 제공하는 비휘발성 메모리.
  22. 제 16항에 있어서,
    상기 EEPROM 메모리 어레이와 상기 플래시 메모리 어레이 구성 수단은 동시 판독-중-판독, 소거-중-판독 및 기록-중-기록을 할 수 있는 열 주소지정 공간 내에서 비트 라인을 공유하는 다수의 바이트 주소지정 EEPROM 어레이와 플래시 메모리 어레이를 형성하는 비휘발성 메모리.
  23. 제 16항에 있어서,
    상기 EEPROM 메모리 어레이와 상기 플래시 메모리 어레이 구성 수단은
    a) 각각 상기 다수의 바이트 주소지정 EEPROM 메모리 어레이를 포함하고 있는 다수의 제 1 메모리 뱅크로서, 각각의 EEPROM 메모리 어레이는 바이트 워드 라인 디코더를 포함하는 다수의 제 1 메모리 뱅크,
    b) 각각 상기 플래시 메모리 어레이를 포함하는 다수의 제 2 메모리 뱅크;
    c) 동시 판독-중-판독, 기록-중-판독 및 기록-중-기록 연산을 수행할 수 있는 임의의 2개의 EEPROM 메모리 어레이와 임의의 2개의 플래시 메모리 어레이
    를 포함하는 비휘발성 메모리.
  24. a) 다수의 EEPROM 메모리 셀에 연결된 선택된 비트 라인으로 프리차지 전압과 대략 동일한 제 1 전압을 인가하는 단계;
    b) 상기 다수의 EEPROM 메모리 셀의 선택되지 않은 EEPROM 메모리 셀의 선택 트랜지스터의 게이트로 상기 프리차지 전압보다 높은 제 2 전압을 인가하는 단계; 및
    c) 선택 트랜지스터를 꺼지게 하고 상기 선택되지 않은 EEPROM 메모리 셀의 상기 선택 트랜지스터의 소스 확산 상으로 상기 프리차지 전압을 잔류하게 하는 단기 지연 후에 상기 선택 게이트로 0 볼트를 인가하는 단계
    를 포함하는 프로그램 연산 과정을 통하여 펀치(punch)를 방지할 수 있는 비-선택 EEPROM 메모리 셀의 프리차지 방법.
  25. 제 24항에 있어서,
    상기 프리차지 전압은 상기 비-선택된 EEPROM 셀의 상기 선택 트랜지스터의 소스 전압으로의 유출(drain)을 상기 다수의 EEPROM 셀의 선택 트랜지스터가 짧은 채널을 가질 수 있도록 하는 장치 펀치(device punch)를 통하여 장치 펀치 미만으로 감소시키는 방법.
  26. 제 24항에 있어서,
    상기 제 2 전압은 상기 프리차지 전압이 상기 선택 트랜지스터의 상기 소스 확산을 통하여 통과될 수 있도록 하는 것과 같은 진폭(amplitude)인 방법.
  27. a) 바이트 플래그와 데이터 버퍼를 논리회로 "0"으로 재설정하는 단계;
    b) 새로운 데이터를 데이터 버퍼에 로딩하는 단계;
    c) 소거 검증을 위한 필요를 결정하는 단계;
    d) 상기 소거 검증이 요구되지 않으면 심층 소거를 선택하는 단계;
    e) 소거 검증이 요구되면 반복적인 소거를 인가하는 단계
    를 포함하는 EEPROM 메모리 셀의 소거 방법.
  28. 제 27항에 있어서,
    상기 새로운 데이터를 로딩하는 단계는 선택된 데이터가 변환될 필요가 있을 경우 바이트 플래그의 비트들이 설정될 수 있도록 하는 방법.
  29. 제 27항에 있어서,
    상기 소거 검증을 위한 필요를 결정하는 단계는 메모리 설계자에 의하여 선택되는 옵션인 방법.
  30. 제 27항에 있어서,
    상기 심층 소거를 선택하는 단계는 단일 바이트, 다중 바이트 또는 전체 페이지에 의한 상기 심층 소거의 다른 선택을 갖는 방법.
  31. 제 27항에 있어서,
    상기 반복적 소거를 인가하는 단계는 단일 바이트, 다중 바이트 또는 전체 페이지에 의한 상기 반복적 소거의 다른 선택을 갖는 방법.
  32. a) 제 1 어드레스를 선택하는 단계;
    b) 프로그램 버퍼로 데이터를 전송하는 단계;
    c) 프로그램 검증을 위한 필요를 결정하는 단계;
    d) 상기 프로그램 검증이 요구되지 않으면 선택된 셀을 프로그램할 수 있는 심층 프로그램 연산을 선택하는 단계;
    e) 상기 프로그램 검증이 요구되면 상기 셀을 프로그램할 수 있는 반복적 프로그램 연산을 인가하는 단계;
    f) 마지막 셀이 프로그램되지 않으면 프로그램 어드레스를 증가시킨 뒤 b) 단계로 돌아가는 단계
    를 포함하는 EEPROM 메모리 셀의 프로그램 방법.
  33. 제 32항에 있어서,
    상기 반복적 프로그래밍을 위한 필요를 결정하는 단계는 메모리 디자이너에 의하여 선택되는 옵션인 방법.
  34. 제 32항에 있어서,
    비트 단위로 상기 프로그램 버퍼로 데이터를 전송하는 단계는 상기 선택된 셀이 프로그램될 수 있도록 어드레스 카운터에 의하여 제어되는 방법.
  35. 제 34항에 있어서,
    상기 데이터를 전송하는 단계는 동시 프로그래밍을 위한 소수의 비트를 제어하는 방법.
  36. a) 선택 트랜지스터와 저장 트랜지스터를 포함하는 2 트랜지스터 메모리 셀;
    b) 다수의 메모리 페이지 내에서 다수의 메모리 바이트 내부에 구성된 상기 다수의 2 트랜지스터 메모리 셀과 함께 형성된 EEPROM 메모리 어레이;
    c) 상기 다수의 메모리 바이트로부터 메모리 바이트를 선택하는 선택 게이트 시그널;
    d) 상기 선택된 메모리 바이트의 소스 라인과 연결되는 소스 라인 시그널을 선택하는 선택 게이트 시그널;
    e) 전기적으로 부유하는 선택되지 않은 메모리 바이트에 연결된 소스 라인
    을 포함하는 2-트랜지스터 EEPROM 메모리 셀로부터 구성되는 메모리 어레이.
  37. 제 36항에 있어서,
    상기 소스 라인은 상기 다수의 페이지 내에서 2개의 인접한 메모리 바이트 사이에서 공유되는 메모리 어레이.
  38. 제 36항에 있어서,
    상기 페이지 내의 상기 모든 소스 라인들은 함께 연결되는 메모리 어레이.
  39. a) 다수 행의 바이트-와이드 세그먼트 내부로 배열된 1 열의 2-트랜지스터 메모리 셀로서, 각각의 바이트-와이드 세그먼트가 독립적으로 주소지정 가능한 1 열의 2-트랜지스터 메모리 셀;
    b) 상기 바이트-와이드 세그먼트의 워드 라인으로 연결하는 상기 열의 일단에 위치하는 바이트-워드 라인 디코더;
    c) 다수 열의 바이트 워드 세그먼트 내로 배열된 상기 2-트랜지스터 메모리 셀의 어레이로서, 각각의 열은 상기 바이트-워드 라인 디코더를 포함하는 어레이
    를 포함하는 수직 배향 EEPROM 메모리 어레이.
  40. 제 39항에 있어서,
    a) 상기 다수 열의 각각의 열 내에 포함된 상기 각각의 바이트-와이드 세그먼트 내에서 상기 메모리 셀로 비트 라인과 소스 라인을 연결하며, 제 1 바이트-와이드 세그먼트의 상기 워드 라인으로 상기 바이트-워드 라인 디코더의 출력을 연결하는 다수의 제 1 금속 라인;
    b) 상기 바이트-워드 라인 디코더와, 상기 다수 열의 각각의 열 내에 포함된 상기 제 1 바이트-와이드 세그먼트 외의 각각의 추가적인 바이트-와이드 세그먼트의 상기 워드 라인 사이를 연결하는 다수의 제 2 금속 라인
    을 더욱 포함하는 메모리 어레이.
  41. 제 40항에 있어서,
    상기 다수의 제 1 금속 라인은 길이 방향을 따라 진행하며, 제 1 금속 라인 레이어 내에서 상기 각각의 열의 폭을 가로질러 분산되는 메모리 어레이.
  42. 제 41항에 있어서,
    상기 다수의 제 1 금속라인은 8 비트 라인, 1 소스 라인 및 1 워드 라인에 연결되는 메모리 어레이.
  43. 제 40항에 있어서,
    상기 다수의 제 2 금속 라인은 길이 방향을 따라 진행하며, 제 1 금속 라인의 레이어의 위에 위치하는 금속 라인의 다수의 결선 레이어 내에서 각각의 열의 폭을 가로질러 분산되는 메모리 어레이.
  44. 제 43항에 있어서,
    상기 다수의 제 2 금속 라인은 열 내에서 바이트 세그먼트와 독립적으로 연결되고, 상기 제 1 결선 레이어 위에서 각각의 결선 레이어 상으로 10객의 금속 라인의 모임으로 위치하는 메모리 어레이.
  45. 제 43항에 있어서,
    결선 레이의 수가 제한되는 경우에 상기 다수의 제 2 금속라인은 바이트-와이드 세그먼트의 열의 측면에서 다수의 전역 워드 라인과 함께 밀집되어(clustered) 있는 메모리 어레이.
  46. a) 다수의 바이트-와이드 세그먼트로 배열되어 있는 1 행의 2-트랜지스터 EEPROM 메모리 셀로서, 상기 다수의 바이트-와이드 세그먼트의 각각의 바이트-와이드-세그먼트는 독립적으로 주소 지정 가능한 EEPROM 메모리 셀;
    b) 상기 행의 일단에 위치하는 바이트-워드 라인 디코더로서, 상기 행으로부터 상기 바이트-워드 라인 디코더는 상기 행 내에서 각각의 바이트-와이드 세그먼트의 워드 라인에 연결되는 바이트-워드 라인 디코더;
    c) 다수의 행으로 배열되는 상기 바이트-와이드 세그먼트의 어레이로서, 각각의 행은 바이트-워드 라인 디코더를 포함하는 어레이
    를 포함하는 수평 배향 EEPROM 메모리 어레이.
  47. 제 46항에 있어서,
    a) 상기 다수의 바이트-와이드 세그먼트의 각각의 바이트-와이드 세그먼트 내에서 상기 메모리 셀로 열 내의 비트 라인과 소스 라인을 연결하는 다수의 제 1 금속 라인;
    b) 상기 다수 행들의 각각의 행 내에 포함된 상기 각각의 바이트 와이드 세그먼트로 상기 바이트-워드 라인 디코더를 연결하는 다수의 제 2 금속라인
    을 더욱 포함하는 메모리 어레이.
  48. 제 47항에 있어서,
    상기 다수의 제 1 금속라인은 바이트-와이드 세그먼트의 열 내에 위치하는 메모리 어레이.
  49. 제 47항에 있어서,
    상기 다수의 제 2 금속라인은 상기 행 내에서 상기 바이트-워드 라인 디코더와 상기 바이트-와이드 세그먼트 사이의 행 내에 위치하는 메모리 어레이.
  50. a) EEPROM 메모리 어레이 내에 저장된 데이터의 바이트-워드를 선택하는 해독 수단;
    b) 상기 메모리 내에서 상기 해독 수단을 다수의 바이트-워드 라인으로 연결하는 상호연결 수단;
    c) 비트 라인 금속 레이어 위에서 다수의 금속 레이어의 상부로 상기 상호연결 수단을 배치시키는 결선 수단
    을 포함하는 바이트-워드 라인 디코더.
  51. 제 50항에 있어서,
    상기 결선 수단은 상기 비트 라인 금속 레이어 상의 1행의 바이트-워드 비트 라인 위에 위치하며 상기 바이트-워드 비트 라인과 평행하게 연장하는 다수의 금속화 레이어 내로 바이트-워드 라인을 배치시키는 바이트-워드 라인 디코더.
  52. 제 50항에 있어서,
    상기 결선 수단은 상기 비트 라인 금속화 레이어 상의 다수의 1 행의 바이트-워드 비트 라인 위에 위치하며 상기 바이트-워드 비트 라인과 직교한 채로 확장하는 다수의 금속화 레이어 내로 바이트-워드 라인을 배치시키는 바이트-워드 라인 디코더.
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