KR20190073310A - 플래시 메모리의 프로그래밍 회로, 프로그래밍 방법 및 플래시 메모리 - Google Patents

플래시 메모리의 프로그래밍 회로, 프로그래밍 방법 및 플래시 메모리 Download PDF

Info

Publication number
KR20190073310A
KR20190073310A KR1020187032243A KR20187032243A KR20190073310A KR 20190073310 A KR20190073310 A KR 20190073310A KR 1020187032243 A KR1020187032243 A KR 1020187032243A KR 20187032243 A KR20187032243 A KR 20187032243A KR 20190073310 A KR20190073310 A KR 20190073310A
Authority
KR
South Korea
Prior art keywords
programming
memory unit
voltage
transistor
source
Prior art date
Application number
KR1020187032243A
Other languages
English (en)
Other versions
KR102252531B1 (ko
Inventor
징저우 왕
홍송 니
밍 왕
텅펑 왕
단 닝
Original Assignee
청두 아날로그 써키트 테크놀로지 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 청두 아날로그 써키트 테크놀로지 인코퍼레이티드 filed Critical 청두 아날로그 써키트 테크놀로지 인코퍼레이티드
Publication of KR20190073310A publication Critical patent/KR20190073310A/ko
Application granted granted Critical
Publication of KR102252531B1 publication Critical patent/KR102252531B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/16—Flash programming of all the cells in an array, sector or block simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래시 메모리의 프로그래밍 회로 및 프로그래밍 방법에 관한 것으로, 해당 프로그래밍 회로에 직렬 연결된 프로그래밍 트랜지스터와 메모리유닛이 포함되며, 상기 프로그래밍 트랜지스터의 게이트는 워드라인과 연결되고, 메모리유닛의 게이트는 제어게이트와 연결되며, 상기 프로그래밍 트랜지스터는 일단은 비트라인과 연결되고, 다른 일단은 상기 메모리유닛의 일단과 연결되며, 메모리유닛의 다른 일단은 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로를 제공한다. 본 발명에 따른 프로그래밍의 회로와 방법은 채널 전류를 추가하지 않는 상황에서, 후 순차 프로그래밍 효율을 향상시켜, 전체 프로그래밍 과정의 효율을 향상시키고, 총체적 프로그래밍 시간을 단축하며 플래시 성능을 향상시킨다.

Description

플래시 메모리의 프로그래밍 회로, 프로그래밍 방법 및 플래시 메모리
본 발명은 메모리 기술분야에 관한 것으로, 특히, 플래시 메모리의 프로그래밍 회로, 프로그래밍 방법 및 플래시 메모리에 관한 것이다.
플래시 메모리는 비휘발성 메모리다. 저장 원리가 다름에 따라 플래시 메모리 기술은 플로팅게이트(Floating Gate) 소자와 전하트래핑(Charge Trapping) 소자 2 가지로 나눌 수 있다. 플로팅게이트 소자에 대해, 전하는 매개체층에 의하여 사방이 에워싸인 도체 또는 반도체 속에 저장된다. 종래기술에 따른 MOSFET에 금속 플로팅게이트 하나와 초박형 터널링 산화물층 1층을 추가하고 플로팅게이트를 이용해 전하를 저장한다. 전하트래핑 소자에 대해, 전하는 적절한 매개층의 독립형 트래핑 속에 저장되고 그 역치 전압은 질화규소에 저장된 전하의 수량에 의하여 제어된다. 이와 같은 소자에는 금속-질화규소-산화규소-반도체(MNOS)와 규소-산화규소-질화규소-산화규소-규소(SONOS) 메모리가 가장 보편적으로 사용되고 있다. SONOS 메모리는 단층 다결정질 공법을 적용하는데, 이는 플로팅게이트형 플래시 메모리보다 더 간단한 공법으로서 표준 CMOS 공법과의 호환이 더 용이하고 그 집적공법이 통상적으로 표준 CMOS공법보다 포토에팅을 5-6번 더 실시하는데 그치며 공법의 복잡도와 원가가 대폭 낮아져 20nm 이내 기준에서 전하트래핑 소자가 플로팅게이트 소자보다 더 뛰어난 장점을 가지고 있다.
플로팅게이트형 플래시 메모리와 SONOS 메모리의 가장 큰 차이점은 전하 저장 방식이다. SONOS의 이와 같은 저장 체제는 그가 플로팅게이트 소자보다 더 뛰어난 우월성, 특히 데이터 유지 특성을 구비하도록 한다. 플로팅게이트 구조 소자에서, 실리콘게이트 전극의 전기 전도 성능 때문에 플로팅게이트에 저장된 전하가 결함 한 가지 때문에 전부 누설되어 정보가 분실될 수 있다. 하지만 SONOS에 저장된 전하는 모두 독립형 구조를 이루어 결함 한 가지 때문에 모든 전하가 누설되지 않는다. 또한, 산화물층이 아주 얇아 게이트의 프로그램과 소거 전류가 비교적 강하고 속도가 비교적 빠르다.
플래시 메모리의 프로그램은 플로팅게이트에게 전자를 주입하거나 또는 플로팅게이트로부터 전자를 인발해 플로팅게이트의 전하량을 변경함으로써 메모리유닛의 역치 전압을 변경하고 저장 노직 '1' 또는 저장 노직 '0'을 구현한다. 그 프로그램 작업은 아래와 같이 2가지 유형이 있다. 첫번째는 F-N 터널링(tunneling)을 기반으로 하는 채널 프로그램이다. 해당 채널 프로그램은 작업에 필요한 전력 소모가 적지만 속도가 비교적 느리고 전압이 아주 높아야 한다. 두번째는 CHEI(채널 열전자 주입)의 드레인단 주입이다. 이 작업은 채널 열전자를 충분히 생성할 수 있도록 채널 전류를 충분히 제공해야 하고 프로그래밍 속도가 빨라 대부분 CHEI 프로그램을 이용하며 그 회로는 도 1에 도시된 바와 같다.
CHEI는 항상 일정한 채널 전류로 프로그래밍 작업을 진행하고 프로그래밍이 진행됨에 따라 전자는 계속 플로팅게이트에 기록되며 전자가 플로팅게이트에 기재되는 속도가 점점 늦어 지고 프로그래밍 효율 또한 점점 낮아 진다. 플래시 메모리유닛에서, 채널이 적재할 수 있는 전류 밀도가 제조 공법에 의해 결정되므로 채널 전류를 추가할 수 있는 방법으로는 주입 효율을 향상시킬 수 없다. 종래기술에 따른 방법은 프로그래밍 시간을 연장하거나 또는 여러 번 프로그래밍하므로 플래시 성능 향상에 불리하다.
상술한 문제점을 해결하기 위하여, 본 발명은 플래시 메모리의 프로그래밍 회로 및 프로그래밍 방법과 프로그래밍 회로를 이용하는 고속 메모리에 관한 것으로, 프로그래밍 시간을 단축하고 플래시 성능을 보장한다.
상술한 목적에 달성하기 위하여, 본 발명은,
직렬 연결된 프로그래밍 트랜지스터(transistor)와 메모리유닛을 포함하며, 상기 프로그래밍 트랜지스터의 게이트는 워드라인과 연결되고, 메모리유닛의 게이트는 제어게이트와 연결되며, 상기 프로그래밍 트랜지스터는 일단은 비트라인과 연결되고, 다른 일단은 상기 메모리유닛의 일단과 연결되며, 메모리유닛의 다른 일단은 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로를 제공한다.
상기 플래시 메모리를 기반으로 하는 프로그래밍 회로에서 구현하는 프로그래밍 방법에서, 적어도 2개 순차로 나누어 제어게이트에게 각각 압력 수치가 다른 전압을 인가하고, 후 순차에 인가한 전압이 앞 순차에 인가한 전압보다 높다.
일 실시방안에서, 상기 메모리유닛은 P형 혼합 메모리유닛으로서, 상기 프로그래밍 트랜지스터의 소스는 비트라인과 연결되고, 프로그래밍 트랜지스터의 드레인은 상기 메모리유닛의 소스와 연결되며, 메모리유닛의 드레인은 소스라인과 연결된다. 더 나아가, 프로그래밍 작업을 진행할 때 비트라인은 3.5V 전압을, 소스라인은 -2.5V 전압을, 워드라인은 0V전압을 인가하고, 제어게이트는 전, 후 2개 순차로 나누어 각각 0V와 2.5V 전압을 인가하고, 프로그래밍 트랜지스터와 메모리유닛의 기저는 모두 3.5V를 인가한다.
또 다른 실시방안에서, 상기 메모리유닛은 N형 혼합 메모리유닛으로서, 상기 프로그래밍 트랜지스터의 소스는 비트라인과 연결되고, 프로그래밍 트랜지스터의 드레인은 상기 메모리유닛의 드레인과 연결되며, 메모리유닛의 소스는 소스라인과 연결된다. 더 나아가, 프로그래밍 작업을 진행할 때, 비트라인은 3.5V 전압을, 소스라인은 -2.5V 전압을, 워드라인은 0V 전압을 인가하고, 제어게이트는 전, 후 2 개 순차로 나누어 각각 0V와 2.5V 전압을 인가하고, 프로그래밍 트랜지스터의 기저는 3.5V 전압을 인가하고 메모리유닛의 기저는 -2.5V 전압을 인가한다.
본 발명은 또한 본 발명에 따른 프로그래밍 회로를 이용한 플래시 메모리를 더 제공한다.
종래기술과 대비할 경우, 본 발명에 따른 상기 프로그래밍 회로와 프로그래밍 방법은 채널 전류를 추가하지 않는 상황에서 후 순차 프로그래밍 효율을 향상시켜 전체 프로그래밍 과정의 효율을 향상시키고 총체적 프로그래밍 시간을 단축하며 플래시 성능을 향상시킨다.
본 발명 실시예의 기술방안을 보다 명확히 설명하기 위하여, 아래 내용은 실시예에 사용하게 될 도면을 간단히 설명한다. 이하 도면은 본 발명에 따른 어느 실시예만 나타내므로 범위에 대한 한정으로 간주하지 말아야 하며, 본 발명이 속하는 기술분야의 통상적인 지식인들은 창조성 노동이 필요없이 상기 도면을 기반으로 기타 관련 도면도 얻을 수 있다는 것을 이해해야 할 것이다.
도 1은 현재 CHEI 프로그램 이용을 도시한 회로도이다.
도 2는 본 발명 실시예에 따른 플래시 메모리를 도시한 프로그래밍 회로도이다.
도 3은 P형 혼합 메모리유닛을 이용하는 프로그래밍 회로를 도시한 연결 예시도이다.
도 4는 N형 혼합 메모리유닛을 이용하는 프로그래밍 회로를 도시한 연결 예시도이다.
도 5는 순차별 제어게이트 전압 인가를 도시한 예시도이다.
이하, 본 발명 실시예의 도면과 결합해 본 발명 실시예의 기술방안을 완벽히 명시한다. 물론, 서술한 실시예는 본 발명의 국부적 실시예일 뿐으로서 전부 실시예가 아니다. 통상적으로, 이 도면에 서술, 도시한 본 발명 실시예의 어셈블리는 서로 다른 사양에 따라 설치, 설계된다. 따라서, 도면이 제공하는 본 발명 실시예에 대한 이하 세부적 서술은 보호를 청구하는 본 발명의 범위를 한정하려는 것이 아니라 본 발명의 선택성 실시예를 구현할 뿐이다. 본 발명이 속하는 기술분야의 통상적인 지식인들이 본 발명의 실시예를 기반으로 하여 진보성 노동을 거치지 않은 전제하에 얻은 모든 기타 실시예는 모두 본 발명의 보호 범위에 속한다.
도 1에 도시된 바와 같이, 본 발명 실시예가 제공한 플래시 메모리의 프로그래밍 회로는 하나의 프로그래밍 트랜지스터(10)를 포함하는데, 해당 프로그래밍 트랜지스터(10)는 비(非)휘발성 메모리유닛(20)과 함께 직렬 연결되고, 프로그래밍 트랜지스터(10)의 게이트는 워드라인(WL, word line)과 연결되며, 일단(프로그래밍 트랜지스터(10)의 소스 또는 드레인)은 비트라인(BL, bit line)과 연결되고, 다른 일단은 메모리유닛(20)의 소스/드레인과 연결된다.
상기 프로그래밍 회로를 이용해 플래시 메모리를 프로그래밍하는 프로그래밍 방법은 아래와 같다. 즉, 비트라인(BL)과 소스라인(SL, source line) 사이에 순방향 항압을 인가하고, 워드라인(WL)은 항압을 인가해 프로그래밍 트랜지스터(10)를 오픈하며, 적어도 2개 순차로 나누어 제어게이트(CG, control gate)에 전압을 인가하는데, 각각 순차에서 인가되는 전압 수치가 다르고, 후 순차에서 인가된 전압이 앞 순차에서 인가된 전압보다 높으며, 인가된 전압의 바이어스가 모두 메모리유닛(20)의 채널을 오픈할 수 있다. 또한, 후 순차에서 보다 높은 전압을 인가해 메모리유닛(20)의 종향 전계 방출을 향상시키고, 후 순차 프로그래밍 열전자 주입 효율을 향상시켜 프로그래밍 시간을 단축시켰다.
본 발명이 제시한 프로그래밍 회로 구조는 메모리유닛(20)의 혼합 유형을 한정하지 않는데, 메모리유닛(20)은 P형일 수 있고 N형일 수도 있다. 본 발명의 내용을 보다 명확히 설명하기 위하여 아래 내용은 세부적 실시예를 이용해 보다 상세히 서술한다.
비트라인(BL)과 소스라인(SL) 사이에 일정한 정압(正壓)을 인가하므로 통상적으로 비트라인(BL) 부위에 정압(正壓)을 인가하고, 정압(正壓)을 전송하는 과정에서 통상 P형 트랜지스터를 선정한다. 즉, 바람직하게, 프로그래밍 트랜지스터(10)는 P형 혼합 트랜지스터를 이용해 역치 전압 손실을 방지한다. 메모리유닛(20)은 통상적으로 P형 플로팅게이트 트랜지스터 열전자 주입 효율이 N형 플로팅게이트 트랜지스터보다 높다.
본 실시예는 가장 뛰어난 조합 방안을 선택해 서술한다. 도 3에 도시된 바와 같이, 프로그래밍 트랜지스터(10)와 메모리유닛(20)은 모두 P형 혼합으로서, 프로그래밍 트랜지스터(10)의 소스(또는 소스단이라 부름)는 비트라인(BL)과 연결되고, 게이트는 워드라인(WL)과 연결되며, 드레인(또는 드레인단이라 부름)은 메모리유닛(20)의 소스단과 연결되고, 메모리유닛(20)의 게이트는 제어게이트(CG)와 연결되며, 메모리유닛(20)의 드레인단은 소스라인(SL)과 연결된다(소스와 드레인의 구별: 전압이 바이어스될 때 대부분 캐리어는 소스단으로부터 드레인단으로 이동).
본 실시예를 보다 상세히 이해하기 위하여, 현재 일 실시방식에 따른 각 터미널의 전압 바이어스를 제시한다. 본 실시예에서, 프로그래밍 작업을 진행할 때 비트라인(BL)은 3.5V 전압, 소스라인(SL)은 -2.5V 전압을, 워드라인(WL)은 0V전압을 인가한다. 제어게이트(CG)는 T1 순차와 T2 순차(본 발명 실시예에서는 T1과 T2 2개 순차로만 나누어 설명함）에서 각각 0V 전압과 2.5V 전압을 인가한다. 도 5에 도시된 바와 같이, 프로그래밍 트랜지스터(10)와 메모리유닛(20)의 기저는 모두 3.5V 전압을 인가한다.
보다 상세하게, 본 실시예에 명시된 각 터미널의 전압 바이어스는 프로그래밍 작업의 전형 수치일 뿐이며 특정 수치는 아니다. 즉, 본 실시예에서 명시된 각 전압 바이어스는 모두 다른 선택이 가능하며 본 실시예에 명시된 수치에만 한정되지 않는다. 워드라인(WL)에 인가된 전압이 프로그래밍 트랜지스터를 오픈할 수 있고, 비트라인과 소스라인 사이의 전압차가 채널 전류를 제공할 수 있으며, 전자가 제어게이트(CG)와 소스라인(SL) 사이의 전압차를 기반으로 채널을 통해 메모리유닛의 플로팅게이트로 주입될 수만 있으면 모두 가능하다. 예를 들면, 비트라인(BL)은 6V 전압을, 소스라인(SL)은 0V 전압을, 워드라인(WL)은 3.5V 전압을 인가하고, 제어게이트(CG)는 T1 순차와 T2 순차에서 각각 2.5V 전압과 5V 전압을 인가하며, 기저는 6V 전압을 인가한다.
T1 순차에서, 채널 열전자는 메모리유닛(20)의 플로팅게이트로 계속 기록되는데, 메모리유닛(20)이 P형 혼합이므로 프로그래밍 작업이 진행됨에 따라 메모리유닛(20)의 역치 전압이 점점 낮아진다. 프로그래밍 트랜지스터 Vgs가 변하지 않고, 메모리유닛(20)의 역치 전압이 작아지므로 메모리유닛(20)의 소스 영역 전압(프로그래밍 트랜지스터의 드레인 영역)이 자가 조정으로 낮아져, 프로그래밍 트랜지스터(10)와 메모리유닛(20)의 채널을 흘러 지나는 전류가 기본상 변하지 않는다. T2 순차에서, 제어게이트(CG)의 전압을 2.5V로 높이고, 이때 메모리유닛(20)의 채널은 여전히 오픈되고(역치가 낮아지고, Vgb가 여전히 채널을 오픈함) 메모리유닛(20) 소스 영역의 전압이 자가 조정으로 높아지며, 프로그래밍 트랜지스터 Vgs가 변하지 않고, 프로그래밍 트랜지스터(10)와 메모리유닛(20)의 채널을 흘러 지나는 전류가 기본상 변하지 않는다. 하지만 메모리유닛(20) 게이트와 드레인 영역의 전압차는 뚜렷이 높아지고, 종향 전계 방출이 뚜렷이 향상되며, 채널 전류가 기본상 변하지 않아 채널 열전자의 생성 속도를 확보한다. 이때 종향 전계(electric field)의 향상은 열전자가 플로팅게이트로 주입되는 속도를 뚜렷이 향상시켜 프로그래밍 시간을 단축시킨다.
또 다른 실시예에서, 도 4에 도시된 바와 같이, 프로그래밍 트랜지스터(10)는 P형 혼합이고, 메모리유닛(20)은 N형 혼합이다. 프로그래밍 트랜지스터(10)는 소스단이 비트라인(BL)과 연결되고, 게이트가 워드라인(WL)과 연결되며, 드레인단이 메모리유닛(20)의 드레인단과 연결되고, 메모리유닛(20)의 게이트가 제어게이트(CG)와 연결되며, 메모리유닛(20)의 소스단이 소스라인(SL)과 연결된다(소스와 드레인의 구별: 전압이 바이어스될 때 대부분 캐리어는 소스단으로부터 드레인단으로 이동).
본 실시예를 보다 상세하게 이해하기 위하여, 현재 각 터미널의 전압을 바이어스한다. 해당 바이어스 권한은 프로그래밍 작업의 전형 수치로 사용되며. 특정 수치가 아니다. 프로그래밍 작업을 진행할 때 비트라인(BL)은 3.5V 전압을, 소스라인(SL)은 -2.5V 전압을, 워드라인(WL)은 0V 전압을 인가하고. 제어게이트(CG)는 T1 순차와 T2 순차에서 각각 0V(청구항 중의 제1 전압에 해당)과 2.5V(청구항 중의 제2 전압에 해당) 전압을 인가한다. 도 5에 도시된 바와 같이, 프로그래밍 트랜지스터의 기저는 3.5V 전압을 인가하고, 메모리유닛(20)의 기저는 -2.5V 전압을 인가한다.
T1 순차에서, 채널 열전자가 메모리유닛(20)의 플로팅게이트에 계속 기록된다. 메모리유닛(20)이 N형 혼합이므로 프로그래밍 작업이 진행됨에 따라, 메모리유닛(20)의 역치 전압이 점점 높아진다. 프로그래밍 트랜지스터 Vgs가 변하지 않고, 메모리유닛(20)의 역치 전압이 높아지므로 메모리유닛(20)의 드레인 영역 전압(프로그래밍 트랜지스터(10)의 드레인 영역)이 자가 조정으로 높아져, 프로그래밍 트랜지스터(10)와 메모리유닛(20)의 채널을 흘러 지나는 전류가 기본상 변하지 않는다. T2 순차에서, 제어게이트(CG)의 전압을 2.5V로 높이고, 이때 메모리유닛(20)의 채널은 여전히 오픈되고(역치가 높아지고, Vgb가 여전히 채널을 오픈함) 프로그래밍 트랜지스터 Vgs가 변하지 않으며, 프로그래밍 트랜지스터(10)와 메모리유닛(20)의 채널을 흘러 지나는 전류가 기본상 변하지 않고, 메모리유닛(20) 드레인 영역의 전압이 자가 조정으로 낮아 진다. 하지만 메모리유닛(20) 게이트와 드레인 영역의 전압차는 뚜렷이 높아지고, 종향 전계 방출이 뚜렷이 향상되며, 채널 전류가 기본상 변하지 않아 채널 열전자의 생성 속도를 확보한다. 이때 종향 전계의 향상은 열전자의 플로팅게이트 주입 속도를 뚜렷이 향상시켜 프로그래밍 시간을 단축시킨다.
본 발명에 따른 프로그래밍 회로는 다양한 변형이 가능해 프로그래밍 트랜지스터(10)를 주변 회로로 사용할 수 있을 뿐만 아니라, 프로그래밍 트랜지스터(10)를 프로그래밍 메모리유닛(20)의 일부로 사용해, 메모리 어레이 속에 집적시킬 수도 있다. 실제는 메모리유닛(20)의 전류가 기본상 변하지 않도록 보장하는 전제 하에 열전자 영역 종향 라인의 전계 분량을 뚜렷이 향상시켜, 후 순차의 프로그래밍 효율을 더 향상시킨다.
상술한 내용은 본 발명의 상세한 실시방식일 뿐으로서 본 발명의 보호범위를 한정하지 않는다. 본 발명의 기술분야를 숙지하고 있는 모든 통상 지식인들이 본 발명의 기술범위 내에서 용이하게 도출해 진행한 변경 또는 대체는 모두 본 발명의 보호범위 내에 속한다.
10: 프로그래밍 트랜지스터
20: 메모리유닛
30: P형 기저

Claims (13)

  1. 직렬 연결된 프로그래밍 트랜지스터와 메모리유닛이 포함되며, 상기 프로그래밍 트랜지스터의 게이트는 워드라인과 연결되고, 메모리유닛의 게이트는 제어게이트와 연결되며, 상기 프로그래밍 트랜지스터는 일단은 비트라인과 연결되고, 다른 일단은 상기 메모리유닛의 일단과 연결되며, 메모리유닛의 다른 일단은 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  2. 제1항에 있어서,
    상기 메모리유닛은 P형 혼합 메모리유닛 또는 N형 혼합 메모리유닛인 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  3. 제1항에 있어서,
    상기 프로그래밍 트랜지스터는 P형 혼합 트랜지스터인 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  4. 제3항에 있어서,
    적어도 2개 순차로 나누어 제어게이트에 각각 전압 수치가 다른 전압을 인가하고, 후 순차에서 인가되는 전압이 앞 순차에서 인가되는 전압보다 높은 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  5. 제4항에 있어서,
    2개 순차로 나누어 제어게이트에 각각 전압 수치가 다른 전압을 인가하는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  6. 제5항에 있어서,
    상기 메모리유닛은 P형 혼합 메모리유닛이고, 상기 프로그래밍 트랜지스터의 소스는 비트라인과 연결되며, 프로그래밍 트랜지스터의 드레인은 상기 메모리유닛의 소스와 연결되고, 메모리유닛의 드레인은 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  7. 제5항에 있어서,
    상기 메모리유닛은 N형 혼합 메모리유닛이고, 상기 프로그래밍 트랜지스터의 소스는 비트라인과 연결되며, 프로그래밍 트랜지스터의 드레인은 상기 메모리유닛의 드레인과 연결되고, 메모리유닛의 소스는 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 회로.
  8. 적어도 2개 순차로 나누어 제어게이트에 전압 수치가 다른 전압을 인가하고, 후 순차에 인가한 전압이 앞 순차에 인가한 전압보다 높은 것을 특징으로 하는 제1항을 기반으로 한 플래시 메모리의 프로그래밍 회로가 구현되는 프로그래밍 방법.
  9. 제8항에 있어서,
    2개 순차로 나누어 제어게이트에 전압수치가 다른 전압을 인가하고, 2개 순차가 각각 제1 순차와 제2 순차인 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 방법에는,
    비트라인과 소스라인 사이에 채널 전류를 제공하는 순방향 항압을 인가하는 단계;
    워드라인에서 항압을 인가해 프로그래밍 트랜지스터를 오픈하는 단계;
    제1 순차에서 제어게이트에 제1 항압을 인가하고, 제2 순차에서 제어게이트에 제2 항압을 인가하는 단계가 포함되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 프로그래밍 트랜지스터가 P형 혼합 트랜지스터이고, 메모리유닛이 P형 혼합 메모리유닛일 경우, 트랜지스터의 기저와 메모리유닛의 기저에 강도와 방향이 모두 동등한 전압이 인가되며;
    상기 프로그래밍 트랜지스터가 P형 혼합 트랜지스터이고, 메모리유닛이 N형 혼합 메모리유닛일 경우, 트랜지스터의 기저와 메모리유닛의 기저에 강도와 방향이 모두 다른 전압이 인가되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    워드라인에서 인가되는 전압이 제어게이트가 제1 순차에서 인가되는 전압과 동등한 것을 특징으로 하는 방법.
  13. 제1항에 따른 프로그래밍 회로가 포함되는 것을 특징으로 하는 플래시 메모리.
KR1020187032243A 2017-12-15 2017-12-15 플래시 메모리에 프로그래밍하는 회로 및 방법 KR102252531B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2017/116346 WO2019113921A1 (zh) 2017-12-15 2017-12-15 快闪存储器的编程电路、编程方法及快闪存储器

Publications (2)

Publication Number Publication Date
KR20190073310A true KR20190073310A (ko) 2019-06-26
KR102252531B1 KR102252531B1 (ko) 2021-05-14

Family

ID=66816260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187032243A KR102252531B1 (ko) 2017-12-15 2017-12-15 플래시 메모리에 프로그래밍하는 회로 및 방법

Country Status (5)

Country Link
US (1) US10964391B2 (ko)
KR (1) KR102252531B1 (ko)
CN (1) CN110546708B (ko)
TW (1) TWI697777B (ko)
WO (1) WO2019113921A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
CN112201295B (zh) * 2020-09-11 2021-09-17 中天弘宇集成电路有限责任公司 Nand闪存编程方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024028A (ko) * 1996-09-10 1998-07-06 기따오까 다까시 불휘발성 반도체 기억장치
KR100380266B1 (ko) * 1997-10-09 2003-04-16 프로그래머블 마이크로일렉트로닉스 코포레이션 비휘발성 ｐｍｏｓ 2 트랜지스터 메모리 셀 및 어레이
US6757196B1 (en) * 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
KR20050086588A (ko) * 2002-11-14 2005-08-30 에이플러스 플래쉬 테크놀로지 인코포레이티드 바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을갖는 통합된 기술을 사용하는 조합 비휘발성 메모리
KR20060084444A (ko) * 2003-09-30 2006-07-24 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 2-트랜지스터 메모리 셀 및 제조 방법
KR101073960B1 (ko) * 2002-11-14 2011-10-17 아베드네자 어셋트스 아게 엘.엘.씨. 비휘발성 메모리
KR20110135753A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 비휘발성 메모리 장치
KR20130081074A (ko) * 2012-01-06 2013-07-16 삼성전자주식회사 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법
KR20140038859A (ko) * 2012-09-21 2014-03-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JPH1186579A (ja) * 1997-09-09 1999-03-30 Rohm Co Ltd Ｅｅｐｒｏｍ装置
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
US6977842B2 (en) * 2003-09-16 2005-12-20 Micron Technology, Inc. Boosted substrate/tub programming for flash memories
CN100452406C (zh) * 2006-04-10 2009-01-14 清华大学 一种陷阱电荷俘获型的快闪存储器阵列的操作方法
US8320191B2 (en) * 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8339862B2 (en) * 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
US8369154B2 (en) * 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
CN101986389B (zh) * 2010-10-12 2015-06-24 上海华虹宏力半导体制造有限公司 闪存单元、闪存装置及其编程方法
CN102623049B (zh) * 2011-01-27 2015-03-11 北京兆易创新科技股份有限公司 一种非易失性存储单元及其数据编程、读取、擦除方法
JP5853853B2 (ja) 2012-05-09 2016-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその駆動方法
US8958248B2 (en) * 2013-03-14 2015-02-17 Nxp B.V. 2T and flash memory array
CN104733045A (zh) * 2015-03-23 2015-06-24 上海华力微电子有限公司 一种双位闪存存储器及其编程、擦除和读取方法
CN107316657B (zh) * 2016-04-26 2020-08-28 中芯国际集成电路制造(上海)有限公司 存储单元

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024028A (ko) * 1996-09-10 1998-07-06 기따오까 다까시 불휘발성 반도체 기억장치
KR100380266B1 (ko) * 1997-10-09 2003-04-16 프로그래머블 마이크로일렉트로닉스 코포레이션 비휘발성 ｐｍｏｓ 2 트랜지스터 메모리 셀 및 어레이
US6757196B1 (en) * 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
KR20050086588A (ko) * 2002-11-14 2005-08-30 에이플러스 플래쉬 테크놀로지 인코포레이티드 바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을갖는 통합된 기술을 사용하는 조합 비휘발성 메모리
KR101073960B1 (ko) * 2002-11-14 2011-10-17 아베드네자 어셋트스 아게 엘.엘.씨. 비휘발성 메모리
KR20060084444A (ko) * 2003-09-30 2006-07-24 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 2-트랜지스터 메모리 셀 및 제조 방법
KR20110135753A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 비휘발성 메모리 장치
KR20130081074A (ko) * 2012-01-06 2013-07-16 삼성전자주식회사 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법
KR20140038859A (ko) * 2012-09-21 2014-03-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 2-트랜지스터 비휘발성 메모리 셀과 관련 프로그램 및 판독 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ohnakado, et. al "Novel self-limiting program scheme utilizing N-channel select transistors in P-channel DINOR flash memory", IEEE, IEDM96, p7.4.1. ~ p7.4.4., 1996 *

Also Published As

Publication number Publication date
US20190189219A1 (en) 2019-06-20
KR102252531B1 (ko) 2021-05-14
CN110546708A (zh) 2019-12-06
WO2019113921A1 (zh) 2019-06-20
TWI697777B (zh) 2020-07-01
US10964391B2 (en) 2021-03-30
CN110546708B (zh) 2023-04-21
TW201933109A (zh) 2019-08-16

Similar Documents

Publication Publication Date Title
US7212444B2 (en) Semiconductor nonvolatile memory device
JP3962769B2 (ja) 不揮発性半導体記憶装置およびその書込方法
KR100219331B1 (ko) 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법
US6882575B2 (en) Erasing method for non-volatile memory
US6009017A (en) Floating gate memory with substrate band-to-band tunneling induced hot electron injection
KR20060120078A (ko) 게이트 유발 접합 누설 전류를 사용하는 플래시 메모리프로그래밍
US20050141266A1 (en) Semiconductor device
JPH11233653A (ja) 不揮発性半導体記憶装置の消去方法
JP2009537932A (ja) Ｓｏｎｏｓメモリデバイス及びｓｏｎｏｓメモリデバイスの作動方法
JP2006252670A (ja) 不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリ
KR101138463B1 (ko) 비휘발성 플래시 메모리를 위한 이종-ｂｉｍｏｓ 주입 공정
KR20040031655A (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
KR20190073310A (ko) 플래시 메모리의 프로그래밍 회로, 프로그래밍 방법 및 플래시 메모리
JP4113559B2 (ja) 不揮発性半導体記憶装置およびその書込方法
KR20100020443A (ko) 비휘발성 반도체 메모리 회로
CN207558427U (zh) 非易失性存储器的编程电路
JPH09246404A (ja) 不揮発性半導体記憶装置
CN107994019A (zh) P型沟道sonos闪存单元的操作方法
Maiti et al. Highly reliable furnace-grown N/sub 2/O tunnel oxide for a microcontroller with embedded flash EEPROM
JP2008021679A (ja) 不揮発性半導体記憶装置およびその書込方法
Rai et al. Electrically reprogrammable nonvolatile semiconductor memory with MNMoOS (metal-nitride-molybdenum-oxide-silicon) structure
KR19980020906A (ko) 노어형 플래쉬 메모리 장치의 소거 방법
JPS6249669A (ja) 半導体記憶装置
CN105118831A (zh) 一种双位无结闪存存储器及其编程、擦除和读取方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant