TW201933109A - 快閃記憶體的程式設計電路、程式設計方法及快閃記憶體 - Google Patents
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Abstract
本發明涉及一種快閃記憶體的程式設計電路及程式設計方法，該程式設計電路包括串聯的程式設計電晶體和存儲單元，所述程式設計電晶體的閘極接字線，存儲單元的閘極連接控制閘，所述程式設計電晶體的一端與位線相連，另一端與所述存儲單元的一端相連，存儲單元的另一端與源線相連。通過本發明程式設計電路和方法對快閃記憶體進行程式設計，可以在不增加溝道電流的情況下，提高後段程式設計的效率，從而提高整個程式設計過程的效率，縮短總的程式設計時間，提高快閃記憶體性能。
Description
本發明涉及記憶體技術領域，特別涉及一種快閃記憶體的程式設計電路、程式設計方法及快閃記憶體。
快閃記憶體（Flash Memory）是一種非易失性記憶體，根據存儲原理的不同，快閃記憶體技術可分浮動閘(Floating Gate)器件和電荷捕獲(Charge Trapping)器件兩種。對於浮動閘器件，電荷存儲在一個被介質層完全包圍的導體或半導體層中。在傳統的MOSFET上增加了一個金屬浮閘和一層超薄隧穿氧化層，並利用浮閘來存儲電荷。對於電荷捕獲器件，電荷被存儲在一個適當的介質層的分立的捕獲中心裡，其閾值電壓由存儲在氮化矽上的電荷數量來控制。這類器件中最常用的是金屬-氮化矽-氧化矽-半導體（MNOS）和矽-氧化矽-氮化矽-氧化矽-矽（SONOS）記憶體。SONOS記憶體為單層多晶工藝，具有較浮動閘型快閃記憶體遠更簡單的工藝，更容易與標準CMOS工藝相容，其集成工藝一般只比標準CMOS工藝多5-6次光刻，工藝複雜度和工藝成本大大降低，在20nm以下的尺度內，電荷捕獲器件比浮動閘器件表現出更大的優勢。
浮動閘型快閃記憶體和SONOS記憶體最大的區別就在於存儲電荷的方式。SONOS的這種存儲機制使得它具有比浮動閘器件更大的優越性，尤其是資料保持特性。在浮動閘結構的器件中，由於矽閘電極的導電性能，存儲在浮動閘中的電荷有可能因為一個缺陷而全部洩漏掉，從而導致資訊的丟失。而SONOS中存儲的電荷都是分立的，因此一個缺陷不會導致所有的電荷洩漏。另外，由於氧化層很薄，因此閘的程式設計和擦除電流較大，速度較快。
快閃記憶體的程式設計是通過向浮閘中注入或拉出電子來改變浮閘中電荷量，從而改變存儲單元的閾值電壓，實現存儲邏輯“1”或邏輯“0”。其程式設計操作有兩種類型，第一種是基於F-N tunneling的溝道程式設計，該種操作功耗低，但速度較慢且需要提供很高的電壓。另一種是基於CHEI（溝道熱電子注入）的汲端注入，這種操作需要提供足夠的溝道電流以便產生足夠的溝道熱電子，程式設計速度快，因此多採用CHEI程式設計，其電路如圖1所示。
CHEI採用恒定溝道電流進行程式設計操作，然而隨著程式設計的進行，電子不斷被寫入到浮閘中，電子進入浮閘的速率越來越慢，程式設計效率越來越低。對於快閃記憶體的存儲單元來說，溝道所能承載的電流密度是由製造工藝決定的，因而不能通過增加溝道電流的方法增加注入效率。傳統的方法是增加程式設計時間，或者多次程式設計，這樣不利於提高快閃記憶體的性能。
本發明的目的在於改善現有技術中所存在的上述不足，提供一種快閃記憶體的程式設計電路及程式設計方法，以及應用該程式設計電路的快速記憶體，以縮短程式設計時間，保障快閃記憶體性能。
為了實現上述發明目的，本發明實施例提供了以下技術方案：
一種快閃記憶體的程式設計電路，包括串聯的程式設計電晶體和存儲單元，所述程式設計電晶體的閘極接字線，存儲單元的閘極連接控制閘，所述程式設計電晶體的一端與位線相連，所述程式設計電晶體的另一端與所述存儲單元的一端相連，所述存儲單元的另一端與源線相連。
在基於上述的快閃記憶體的程式設計電路實現的程式設計方法中，分至少兩個時序段向所述控制閘分別施加不同壓值的電壓，且後一時序段施加的電壓高於前一時序段施加的電壓。
在一個實施方案中，所述存儲單元為P型摻雜存儲單元，所述程式設計電晶體的源極與位線相連，程式設計電晶體的汲極與所述存儲單元的源極相連，存儲單元的汲極與源線相連。進一步地，在進行程式設計操作時，位線接3.5V電壓，源線接-2.5V電壓，字線接0V電壓，所述控制閘在前後兩個時序段分別施加0V和2.5V電壓，所述程式設計電晶體和所述存儲單元的基板均接3.5V。
在另一個實施方案中，所述存儲單元為N型摻雜存儲單元，所述程式設計電晶體的源極與位線相連，所述程式設計電晶體的汲極與所述存儲單元的汲極相連，所述存儲單元的源極與源線相連。進一步地，在進行程式設計操作時，位線接3.5V電壓，源線接-2.5V電壓，字線接0V電壓，控制閘在前後兩個時序段分別施加0V和2.5V電壓，程式設計電晶體的基板接3.5V電壓，存儲單元的基板接-2.5V電壓。
本發明同時還提供了一種應用本發明程式設計電路的快閃記憶體。
與現有技術相比，本發明所述程式設計電路及程式設計方法，可以在不增加溝道電流的情況下，提高後段程式設計的效率，從而提高整個程式設計過程的效率，縮短總的程式設計時間，提高快閃記憶體性能。
下面將結合本發明實施例中附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。通常在此處附圖中描述和示出的本發明實施例的元件可以以各種不同的配置來佈置和設計。因此，以下對在附圖中提供的本發明的實施例的詳細描述並非旨在限制要求保護的本發明的範圍，而是僅僅表示本發明的選定實施例。基於本發明的實施例，本領域技術人員在沒有做出創造性勞動的前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
請參閱圖1，本發明實施例提供的快閃記憶體的程式設計電路，包括一個程式設計電晶體10，該程式設計電晶體10和非易失性存儲單元20串聯在一起，程式設計電晶體10的閘極接字線WL（word line，WL），一端（程式設計電晶體10的源極或者汲極）和位線BL（bit line，BL）相連，另一端和存儲單元20的源/汲極相連。
應用上述程式設計電路對快閃記憶體進行程式設計的程式設計方法為：位線BL和源線SL（source line，SL）之間施加恒定的正向電壓，字線WL接恒定電壓用來開啟程式設計電晶體10，分至少兩個時序段對控制閘CG（control gate，CG）施加電壓，在每一個時序段施加的電壓壓值不同，且後一時序段裡施加的電壓高於前一時序段施加的電壓，所加電壓偏置均可使存儲單元20溝道開啟。通過在後一時序段施加更高的電壓，用來提高存儲單元20縱向電場，提高後段程式設計熱電子注入效率，從而縮短程式設計時間。
本發明所提出的程式設計電路結構並不限制存儲單元20的摻雜類型，存儲單元20既可以是P型也可以是N型，為了更清晰的描述本發明的內容，下面通過具體實施例做進一步描述。
由於BL和SL之間加恒定正壓，因此通常為在位線BL處接正壓，在傳輸正壓過程中一般選用P型電晶體，即程式設計電晶體10優選採用P型摻雜電晶體，以消除閾值電壓的損失。對於存儲單元20來說，通常P型浮閘電晶體熱電子注入效率比N型浮閘電晶體高。
本實施例選取最優的組合方案進行描述。如圖3所示，程式設計電晶體10和存儲單元20均為P型摻雜，程式設計電晶體10的源極（或稱為源端）和位線BL相連，閘極和字線WL相連，汲極（或稱為汲端）和存儲單元20的源端相連，存儲單元20的閘極接控制端CG，存儲單元20的漏端接源線SL（區分源漏：在電壓偏置時，多數載流子由源端流向汲端）。
為了便於進一步理解本實施例，現給出一種實施方式下各端的電壓偏置，本實施例中，在進行程式設計操作時，位線BL接3.5V電壓，源線SL接-2.5V，字線WL接0V，控制閘CG在T1段和T2段（本發明實施例中僅分為兩個時序段T1和T2進行說明）的電壓分別為0V和2.5V，如圖5所示，程式設計電晶體10和存儲單元20的基板均接3.5V。
需要說明的是，本實施例中給出的各端的電壓偏置，僅作為程式設計操作的典型值，而非特定值，即是說本實施例中給出的各電壓偏置均可以有其他選擇，並不局限於本實施例中給出的值，只要保障字線WL接的電壓能夠開啟程式設計電晶體，在位線和源線之間壓差能夠提供溝道電流，控制閘CG與源線SL之間的壓差能夠使電子從溝道中注入到存儲單元的浮閘中即可。例如，位線BL接6V，源線SL接0V，字線WL接3.5V，控制閘CG在T1段和T2段分別接2.5V和5V，基板接6V。
在T1時間段內，溝道熱電子不斷寫入存儲單元20的浮閘中，由於存儲單元20為P型摻雜，隨著程式設計操作的進行，存儲單元20的閾值電壓越來越低。由於程式設計電晶體Vgs不變，存儲單元20閾值電壓減小，因此存儲單元20的源區電壓（程式設計管的汲區）自調節降低，流過程式設計電晶體10和存儲單元20溝道的電流基本不變。在T2時間段內，提高控制閘CG電壓到2.5V，此時存儲單元20的溝道依然開啟（閾值降低，Vgb依然使溝道開啟），存儲單元20源區電壓自調節升高，程式設計電晶體Vgs不變，流過程式設計電晶體10和存儲單元20溝道的電流基本不變，然而存儲單元20閘極和汲區的壓差顯著提高，縱向電場顯著提高，溝道電流基本不變確保了溝道熱電子的產生速率，此時縱向電場的增加使得熱電子注入浮閘的效率顯著提升，從而縮短了程式設計時間。
在另一個實施例中，如圖4所示，程式設計電晶體10為P型摻雜，存儲單元20為N型摻雜，程式設計電晶體10的源端與位線BL相連，閘極與字線WL相連，汲端和存儲單元20的汲端相連，存儲單元20的閘極接控制閘CG，存儲單元20的源端接源線SL（區分源漏：在電壓偏置時，多數載流子由源端流向汲端）。
為了便於進一步理解本實施例，現給出各端的電壓偏置，該偏置僅作為程式設計操作的典型值而非特定值。在進行程式設計操作時，位線BL接3.5V電壓，源線SL接-2.5V，字線WL接0V，控制閘CG在T1段和T2段的電壓分別為0V（對應於權利要求中的第一電壓）和2.5V（對應於權利要求中的第二電壓），如圖5所示，程式設計管基板接3.5V，存儲單元20的基板接-2.5V。
在T1時間段內，溝道熱電子不斷寫入存儲單元20的浮閘中，由於存儲單元20為N型摻雜，隨著程式設計操作的進行，存儲單元20的閾值電壓越來越高。由於程式設計電晶體Vgs不變，存儲單元20的閾值電壓升高，因此存儲單元20的汲區電壓（程式設計電晶體10的汲區）自調節升高，流過程式設計電晶體10和存儲單元20溝道的電流基本不變。在T2時間段內，提高控制閘CG電壓到2.5V，此時存儲單元20的溝道依然開啟（閾值升高，Vgb依然使溝道開啟），程式設計電晶體Vgs不變，流過程式設計電晶體10和存儲單元20溝道的電流基本不變，存儲單元20漏區電壓自調節降低，然而存儲單元20閘極和源區的壓差顯著提高，縱向電場顯著提高，溝道電流基本不變確保了溝道熱電子的產生速率，此時縱向電場的增加使得熱電子注入浮閘的效率顯著提升，從而縮短了程式設計時間。
本發明所提的程式設計電路可以有各種各樣的變形，既可以把程式設計電晶體10做在周邊電路中，也可以將程式設計電晶體10作為存儲單元20的一部分集成在存儲陣列中。其實質是在保證存儲單元20電流基本不變的前提下，顯著提高熱電子區域的縱線電場分量，進而提高後段程式設計的效率。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。
10‧‧‧程式設計電晶體
20‧‧‧存儲單元
30‧‧‧P型基板
BL‧‧‧位線
WL‧‧‧字線
SL‧‧‧源線
CG‧‧‧控制閘
為了更清楚地說明本發明實施例的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，應當理解，以下附圖僅示出了本發明的某些實施例，因此不應被看作是對範圍的限定，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他相關的附圖。 圖1為目前採用CHEI程式設計的電路圖。 圖2為本發明實施例中提供的快閃記憶體的程式設計電路圖。 圖3為應用於P型摻雜存儲單元的程式設計電路連接示意圖。 圖4為應用於N型摻雜存儲單元的程式設計電路連接示意圖。 圖5為在不同時序段向控制閘施加的電壓示意圖。
Claims (13)
- 一種快閃記憶體的程式設計電路，包括有一串聯的程式設計電晶體和一存儲單元，所述程式設計電晶體的閘極接一字線，所述存儲單元的閘極連接一控制閘、所述程式設計電晶體的一端與一位線相連，所述程式設計電晶體的另一端與所述存儲單元的一端相連，所述存儲單元的另一端與源線相連。
- 如請求項1所述的快閃記憶體的程式設計電路，其中，所述存儲單元為P型摻雜存儲單元或N型摻雜存儲單元。
- 如請求項1所述的快閃記憶體的程式設計電路，其中，所述程式設計電晶體為P型摻雜電晶體。
- 如請求項3所述的快閃記憶體的程式設計電路，其中，分至少兩個時序段向所述控制閘分別施加不同壓值的電壓，且後一時序段施加的電壓高於前一時序段施加的電壓。
- 如請求項4所述的快閃記憶體的程式設計電路，其中，分兩個時序段向所述控制閘分別施加不同壓值的電壓。
- 如請求項5所述的快閃記憶體的程式設計電路，其中，所述存儲單元為P型摻雜存儲單元，所述程式設計電晶體的源極與位線相連，所述程式設計電晶體的汲極與所述存儲單元的源極相連，所述存儲單元的汲極與源線相連。
- 如請求項5所述的快閃記憶體的程式設計電路，其中，所述存儲單元為N型摻雜存儲單元，所述程式設計電晶體的源極與位線相連，所述程式設計電晶體的汲極與所述存儲單元的汲極相連，所述存儲單元的源極與源線相連。
- 一種實現請求項1所述快閃記憶體的程式設計電路的程式設計方法，其係分至少兩個時序段向所述控制閘分別施加不同壓值的電壓，且後一時序段施加的電壓高於前一時序段施加的電壓。
- 如請求項8所述實現請求項1所述的快閃記憶體的程式設計電路實現的程式設計方法，其中，分兩個時序段向所述控制閘分別施加不同壓值的電壓，兩個時序段分別為第一時序段和第二時序段。
- 如請求項9所述實現請求項1所述的快閃記憶體的程式設計電路實現的程式設計方法，其包括步驟： 在位線和源線之間施加提供溝道電流的恒定正向電壓； 在字線施加恒定電壓以開啟所述程式設計電晶體； 在第一時序段向所述控制閘施加恒定的第一電壓，在第二時序段向所述控制閘施加恒定的第二電壓。
- 如請求項10所述實現請求項1所述的快閃記憶體的程式設計電路實現的程式設計方法，其中，若所述程式設計電晶體為P型摻雜電晶體，所述存儲單元為P型摻雜存儲單元，則對所述程式設計電晶體的基板和所述存儲單元的基板施加大小和方向均相同的電壓；若所述程式設計電晶體為P型摻雜電晶體，所述存儲單元為N型摻雜存儲單元，則分別對所述程式設計電晶體的基板和所述存儲單元的基板施加大小和方向均不同的電壓。
- 如請求項11所述實現請求項1所述的快閃記憶體的程式設計電路實現的程式設計方法，其中，在字線施加的電壓與所述控制閘在第一時序段施加的電壓相同。
- 一種快閃記憶體，包括有如請求項1所述的程式設計電路。
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