KR19980020906A - 노어형 플래쉬 메모리 장치의 소거 방법 - Google Patents

Abstract

본 발명은 소거 동작시 밴드간 터널 현상에 의해 반도체 기판으로 흐르는 홀 전류를 줄이기 위한 노어형 플래쉬 메모리 장치의 소거 방법에 관한 것으로서, 반도체 기판과, 상기 반도체 기판에 채널을 사이에 두고 N형 불순물의 소오스 및 드레인 영역이 형성되어 있고; 상기 채널 상부에 산화막, 플로팅 게이트, ONO막, 그리고 제어 게이트가 순차적으로 상기 소오스 및 드레인 영역의 상부에 일부분 걸쳐 형성되어 있되 상기 반도체 기판, 드레인 영역, 그리고 제어 게이트에 각각 외부로부터 소정 전압이 인가되는 제1, 제 3 그리고 제 4 전원 단자와 소오스 전압 발생 회로로부터 출력되는 소오스 전압이 인가되는 제 2 전원 단자가 연결된 복수개의 메모리 셀들을 구비한 노어형 플래쉬 메모리 장치의 소거 방법에 있어서, 상기 제 4 전원 단자를 통해 상기 제어 게이트에 소정 레벨의 음의 전압을 인가하고, 상기 소오스 전압 발생 회로로부터 낮은 전압 레벨에서 소정 레벨의 폭으로 순차적으로 증가되는 전압을 상기 제 2 전원 단자를 통해 상기 소오스 영역에 인가하는 것을 특징으로 한다. 상기 소오스 전압 발생 회로는 소오스 전압 발생기와, 기준전압 비교기와, 복수개의 MOS 트랜지스터들들로 이루어지며, 상기 복수개의 MOS 트랜지스터들을 순차적으로 인에이블시킴으로서 상기 소오스 영역에 인가되는 상기 전압을 출력하는 것을 특징으로 한다. 상기 소정 레벨의 폭은 0.1볼트와 1볼트 그리고 그 이상의 폭을 가지고 증가하는 것을 특징으로 한다. 그리고, 상기 반도체 기판은 소거 동작시 제 1 전원 단자를 통해 접지 전압이 인가되고 상기 드레인 영역은 상기 제 3 전원 단자를 통해 플로팅 상태로 유지되는 것을 특징으로 한다.

Description

노어형 플래쉬 메모리 장치의 소거 방법 (a method of erasing of NOR type flash memory device)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 소거 동작시 밴드간 터널 현상에 의해 반도체 기판으로 흐르는 홀 전류를 줄이기 위한 노어형 플래쉬 메모리 장치의 소거 방법에 관한 것이다.

도 1A 내지 도 1B에는 노어형 메모리 셀의 구조를 보여주는 단면도와 이를 이용한 프로그램 및 소거 동작시 전원 인가 방법이 도시되어 있다.

NOR형 플래쉬 메모리 장치의 단위 메모리 셀의 기본적인 구조는 도 1에 도시된 바와같다. 상기 단위 메모리 셀에 프로그램하기 위해서는, 도 1A에 도시된 바와같이, 소오스 영역(14)에는 접지 전압(GND)을 드레인 영역(16) 및 제어 게이트(20)에는 각각 소정 전압을 인가한다. 이로서, 상기 드레인 영역(16)과 인접한 채널 영역(12)에서 음의 전하인 핫 일렉트론(hot electron)이 발생하여 상기 플로팅 게이트(18)로 주입됨으로서 프로그램된다. 그리고, 소거 동작은, 도 1B에 도시된 바와같이, 상기 소오스 영역(14)에는 약 12볼트의 고전압을 인가하고 상기 제어 게이트(20)에는 접지 전압(GND)을 인가하며 상기 드레인 영역(16)에는 고 임피던스(high impedence) 상태인 플로팅 상태(floating state)로 유지시킨다.

이로서, 상기 플로팅 게이트(18)에 축적된 음의 전하가 F-N 터널링(Fowler-Nordheim tenneling)시 발생하는 FN 전류에 의해 상기 소오스 영역(14)으로 이동함으로서 소거 동작이 이루어진다. 상기 FN 전류를 발생시키기 위하여 채널(12)과 플로팅 게이트(18) 사이에 형성된 산화막(17)의 두께를 박막화해야 한다. 이때, 상기 FN 전류와 동시에 소오스 영역(14)에 전류가 발생하는데 이 소오스 전류는 셀의 신뢰성에 큰 영향을 준다. 상기 플로팅 게이트(18)에서의 전자에 의한 FN 전류와 아울러 밴드간 터널 현상(BTBT : Band to Band Tunneling)에 의해 발생한 정공이 흐르게 된다. 상기 밴드간 터널 현상으로 인해 발생한 정공은 산화막(17)에 평행하게 이동한 후 반도체 기판(10)으로 흐르게 된다.

그러나, 다수의 정공들이, 도 2A에 도시된 공핍 영역을 주행하는 사이에 상기 정공들의 에너지는 전계에 의해 흡수된다. 상기 핫 일렉트론들은 산화막(SiO₂장벽)을 타고 넘어, 도 2B에 도시된 바와같이, 산화막 중으로 주입된다. 이 정공의 주입 현상과 정공의 산화막중의 포획은 메모리 셀의 기능과 신뢰성에 커다란 문제를 일으킨다. 산화막중에 포획된 정공은 소거한 셀의 프로그램 특성과 플로팅 게이트중의 챠지 리텐션(retention) 특성을 열화시킨다. 이 정공의 주입 현상과 정공의 산화막 중의 포획을 억제할 경우 노어형 플래쉬 메모리 장치의 메모리 셀의 신뢰성 특성은 10⁷까지 개선되는 것으로 이 분야에서 잘 알려져 있다.

상기한 정공의 주입 현상과 정공의 산화막 중의 포획을 억제 방법으로 종래에는 도 2A에 도시된 소오스 소거법과 도 3A에 도시된 소오스-게이트 소거법을 사용하였다.

먼저, 도 2A에 도시된 소오스 소거법(high voltage source erase : HVSE)의 소거 방법은 콘트롤 게이트(14) 및 반도체 기판(10)를 접지 전압(GND)으로, 드레인 영역(16)을 고 임피던스의 플로팅 상태로 유지시키고 소오스 영역(14)에서는 약 12V정도의 소거 전압을 각각 인가함으로서 이루어진다. 프로그램된 셀의 경우 플로팅 게이트(18)에 축적된 음의 전자에 의해 상기 플로팅 게이트(18)의 전위는 약 -2볼트 정도가 된다. 그 결과 소오스 영역(14)과 플로팅 게이트(18)간의 중첩 영역에 형성된 산화막(17)의 전계는 10MV/cm정도에 달하고 FN 터널 효과에 의해 상기 플로팅 게이트(18)에 축적된 음의 전자가 플로팅 게이트(18)에서 소오스 영역(14)으로 방출된다.

상기 소오스 영역(14)에 12V의 고전압이 인가되기 때문에 상기 소오스 영역(14)을 고내압 구조로 형성하기 위해 N+에 비해 농도가 낮은 N-층과의 2중 접합 구조로하여 소오스 접합의 브레이크다운 내압을 올릴 수 있다. 소스 접합 내압을 올리는 것과 채널 길이와는 비례관계에 있다. 이로인해 충분한 소스 접합 내압을 확보하는 데는 채널 길이의 한계가 있기 때문에 반도체 메모리 장치의 고집적화에 따른 메모리 셀의 미세화에 부적합하다.

다음, 도 3에 도시된 소오스-게이트 소거법(Negative Gate Source Erase : NGSE)은, 소오스 영역(14)으로 플로팅 게이트(18)에 축적된 전하를 방출하는 것은 소오스 소거법과 동일하지만, 상기 소오스 영역(14)에 고전압을 인가하지 않는다는 점이 다른 소거법이다. 상기 소오스 영역(14)에 인가하는 전압은 약 5볼트 정도로 상기 플로팅 게이트(18)에 축적된 전하를 상기 소오스 영역(14)으로 방출하기 위한 소거 전류를 형성하는데 필요한 산화막(17)중 전계는 제어 게이트(20)에 인가된 음의 고전압에 의해 얻어진다. 상기 소오스-게이트 소거 방법에서는 비교적 낮은 소스 전압을 유지하면서 소오스 영역(14)에서 핫 홀(hot hole)이 산화막중으로 주입되는 것을 감소시킬 수 있다. 상기한 방법에 의해 상기 핫 홀에 의해 발생된 메모리 셀의 프로그램 및 소거의 반복 특성은 소오스 소거법에 비해 개선되었다.

그러나, 상술한 바와같은 소오스-게이트 소거 방법에 의하면, 메모리 셀당 5nA - 50nA의 밴드간 터널 현상에 의한 정공 전류가 반도체 기판(10)으로 흐른다. 통상적으로 플래쉬 메모리 장치에서 소거 동작을 수행하는데 소요되는 시간은 수 mSec가 소요된다. 이로서, 메모리 셀의 블록 또는 섹터 단위(예를들면, 64KByte)로 소거 동작이 이루어지기 때문에 상기 밴드간 터널 현상에 의한 전류가 수십 mA가 흐르게 된다. 따라서, 소오스 소거법(HVSE)에 비해 작은 양의 전류가 흐르지만 셀당 50nA의 전류가 흐른다고 가정하면 1블록(예를들며, 64KByte = 512bit)에 흐르는 전류의 양은 25mA가 된다. 이로서, 상기 전류를 공급하면서 소오스 영역(14)의 전압을 +5볼트로 올리기 어려울 뿐만 아니라, 이를 공급하기 위해서는 챠지 펌프에서 많은 전류를 소비하게 되어, 소거 구간 동안 많은 전력이 소모되는 문제점이 생긴다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 밴드간 터널 현상에 의해 반도체 기판으로 흐르는 홀 전류를 줄이기 위한 노어형 플래쉬 메모리 장치의 소거 방법를 제공하는데 있다.

도 1A 내지 도 1B는 노어형 플래쉬 메모리 장치의 구조를 보여주는 단면도 및 프로그램과 소거 동작시 전하 인가 방법을 보여주는 도면;

도 2A 내지 도 2B는 종래의 노어형 플래쉬 메모리 장치의 소오스 소거법을 보여주는 단면도;

도 3은 종래의 노어형 플래쉬 메모리 장치의 소오스-게이트 소거법을 보여주는 단면도;

도 4A 내지 도 4B는 본 발명의 바람직한 실시예에 따른 노어형 플래쉬 메모리 장치의 소거 동작시 인가되는 전압 및 동작 상태를 보여주는 단면도;

도 5A 내지 도 5B는 본 발명에 따른 소거 동작시 소오스 및 제어 게이트에 인가되는 전압을 보여주는 도면;

도 6A 내지 도 6B는 본 발명에 따른 소오스 전압 발생 회로를 보여주는 회로도 및 동작 타이밍도,

*도면의 주요 부분에 대한 부호 설명

10:반도체 기판 12:채널

14:소오스 영역 16:드레인 영역

18:플로팅 게이트 20:제어 게이트

30:소오스 전압 발생 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 기판과, 상기 반도체 기판에 채널을 사이에 두고 N형 불순물의 소오스 및 드레인 영역이 형성되어 있고; 상기 채널 상부에 산화막, 플로팅 게이트, ONO막, 그리고 제어 게이트가 순차적으로 상기 소오스 및 드레인 영역의 상부에 일부분 걸쳐 형성되어 있되 상기 반도체 기판, 드레인 영역, 그리고 제어 게이트에 각각 외부로부터 소정 전압이 인가되는 제1, 제 3 그리고 제 4 전원 단자와 소오스 전압 발생 회로로부터 출력되는 소오스 전압이 인가되는 제 2 전원 단자가 연결된 복수개의 메모리 셀들을 구비한 노어형 플래쉬 메모리 장치의 소거 방법에 있어서, 상기 제 4 전원 단자를 통해 상기 제어 게이트에 소정 레벨의 음의 전압을 인가하고, 상기 소오스 전압 발생 회로로부터 낮은 전압 레벨에서 소정 레벨의 폭으로 순차적으로 증가되는 전압을 상기 제 2 전원 단자를 통해 상기 소오스 영역에 인가하는 것을 특징으로 한다.

이 방법의 바람직한 실시예에 있어서, 상기 소오스 전압 발생 회로는 소오스 전압 발생기와, 기준전압 비교기와, 복수개의 MOS 트랜지스터들들로 이루어지며, 상기 복수개의 MOS 트랜지스터들을 순차적으로 인에이블시킴으로서 상기 소오스 영역에 인가되는 상기 전압을 출력하는 것을 특징으로 한다.

이 방법의 바람직한 실시예에 있어서, 상기 소정 레벨의 폭은 0.1볼트와 1볼트 그리고 그 이상의 폭을 가지고 증가하는 것을 특징으로 한다.

이 방법의 바람직한 실시예에 있어서, 상기 반도체 기판은 소거 동작시 제 1 전원 단자를 통해 접지 전압이 인가되고 상기 드레인 영역은 상기 제 3 전원 단자를 통해 플로팅 상태로 유지되는 것을 특징으로 한다.

이와같은 방법에 의해서, 밴드간 터널 현상에 의해 반도체 기판으로 흐르는 홀 전류를 줄임으로서 소거 동작시 소모되는 전력을 줄일 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.

도 4A 내지 도 4B에는 본 발명의 바람직한 실시예에 따른 노어형 플래쉬 메모리 장치의 단위 메모리 셀 구조와 소거 동작시 전압 인가 방법이 도시되어 있다.

도 4A를 참조하면, 단위 메모리 셀은 반도체 기판(10)과 상기 반도체 기판(10)에 채널(12)을 사이에 두고 N형 불순물의 소오스 및 드레인 영역(14, 16)이 형성되어 있다. 그리고 상기 채널(12) 상부에 산화막(17), 플로팅 게이트(18), ONO막(19), 그리고 제어 게이트(20)가 순차적으로 상기 소오스 및 드레인 영역(14, 16)의 상부에 일부분 걸쳐 형성되어 있다. 상기 반도체 기판(10), 드레인 영역(16), 그리고 제어 게이트(20)에 각각 외부로부터 소정 전압이 인가되는 제1, 제 3 그리고 제 4 전원 단자(1, 3, 4)와 소오스 전압 발생 회로(30)로부터 출력되는 소오스 전압(Vs)이 인가되는 제 2 전원 단자(2)가 연결된 복수개의 메모리 셀들로 이루어진다. 이러한 구조를 가지는 노어형 플래쉬 메모리 장치의 소거 방법은 상기 제 4 전원 단자(4)를 통해 상기 제어 게이트(20)에 소정 레벨의 음의 전압을 인가하고, 상기 소오스 전압 발생 회로(30)로부터 낮은 전압 레벨에서 소정 레벨의 폭으로 순차적으로 증가되는 전압을 상기 제 2 전원 단자(2)를 통해 상기 소오스 영역(14)에 인가한다.

여기서, 상기 소오스 전압 발생 회로(30)는 소오스 전압 발생기(22)와, 기준전압 비교기(24)와, 복수개의 MOS 트랜지스터들(M1, M2, M3)들로 이루어지며, 상기 복수개의 MOS 트랜지스터들(M1, M2, M3)을 순차적으로 인에이블시킴으로서 상기 소오스 영역(14)에 인가되는 상기 전압을 출력한다. 그리고, 상기 소정 레벨의 폭은 0.1볼트와 1볼트 그리고 그 이상의 폭을 가지고 증가하며, 상기 반도체 기판(10)은 소거 동작시 제 1 전원 단자(1)를 통해 접지 전압(GND)이 인가되고 상기 드레인 영역(16)은 상기 제 3 전원 단자(3)를 통해 플로팅 상태로 유지된다.

도 4A에 도시된 소거 방법은 소오스 영역(14)에 인가되는 소오스 전압(Vs)은, 도 5A에 도시된 바와같이, 소정 낮은 전압으로부터(예를들면, 3볼트) 일정한 간격(예를들면, 1볼트)으로 순차적으로 증가하는 전압을, 그리고 제어 게이트(20)에 음의 10볼트를 인가하는 소거 방식이다. 프로그램된 셀의 데이터를 소거하기 위해 본 발명에 따라 낮은 소오스 전압(Vs)으로부터 소오스 영역(14)에 인가한다. 이로서, 적은 양의 FN 전류가 생성되어 플로팅 게이트(18)에 축적된 음의 전하를 소오스 영역(14)으로 방출함으로서 음의 전하는 갑소한다. 이에 따라, 채널 영역(12)에 축적되어 있던 양의 전하도 감소한다. 낮은 소오스 전압을 인가함으로서 도 2A와 같이 소오스 영역에 고전압(12볼트)을 인가했을때의 플로팅 게이트(18)와 소오스 영역(14)의 중첩 부분에서 생긴 깊은 공핍영역(deep depletion)영역에서 홀이 생성되어 반도체 기판(10)으로 흘러가는 것을 줄일 수 있다. 공핍 영역에서 생성된 홀은 공핍 영역의 전계에 의해 반도체 기판(10)으로 흐르게 된다.

상기와 같이 채널 영역(12)에 축적된 양의 전하가 감소하면, 도 4B에 도시된 바와같이, 채널쪽으로 공핍 영역이 증가하여 전계의 영향을 줄임으로서 홀이 반도체 기판(10)으로 흐르는 것을 줄일 수 있다. 이후 순차적으로 증가하는 소오스 전압(Vs)이 인가되면 FN 전류에 의하여 플로팅 게이트(18)의 음의 전하는 더욱 감소하고 채널(12)쪽으로 흐르는 양의 전하도 함께 감소하여 공핍 영역이 더 늘어나게 되어 홀이 반도체 기판(10)으로 흐르는 것을 억제할 수 있다. 상기 동작에 의하여 플로팅 게이트(18)의 음의 전하를 충분히 소오스 영역(14)으로 방출할 수 있는 소오스 전압(5-6볼트)까지 인가되더라도 홀이 반도체 기판(10)으로 흘러 생기는 홀 전류는 아주 작은 양으로서 일정하게 유지된다.

도 6A에는 상기 소오스 영역(14)에 인가되는 순차적으로 상승하는 소오스 전압(Vs)을 발생하기 위한 소오스 전압 발생 회로(30)가 도시되어 있다. 상기 소오스 전압 발생 회로(30)는 소오스 전압 발생기(22)와, 기준전압 비교기(24)와, 복수개의 MOS 트랜지스터들(M1, M2, M3)들로 이루어져 있다. 상기 복수개의 MOS 트랜지스터들(M1, M2, M3)을, 도 6B에 도시된 바와같이, 순차적으로 인에이블시킴으로서 상기 소오스 영역(14)에 인가되는 상기 전압(Vs)을 출력하게 된다. 본 발명의 다른 방법은 제어 게이트(20)에 -10볼트를 유지하고 소오스 전압(Vs)을, 도 5B에 도시된 바와같이, 특정 전압으로부터 상기 소오스 전압(Vs)으로 직선적으로 증가시키는 것이다. 소오스 전압의 증가에 따라 플로팅 게이트(18)의 문턱 전압도 지속적으로 감소하여 공핍영역의 폭도 증가하고 이에 따라 반도체 기판(10)으로 흐르는 전류도 작게 유지된다.

상기한 바와같이, 소거 동작시 소오스 영역에 인가되는 전압을 낮은 전압레벨에서 소정 레벨폭으로 순차적으로 증가하는 전압으로 인가하였다. 이로서, 채널 영역의 양의 전하가 감소하여 상기 채널 영역쪽으로 공핍 영역이 증가하여 전계의 영향을 줄여 홀이 반도체 기판으로 흐르는 것을 억제할 수 있다. 따라서, 소거 동작시 소거 기간 동안 소비되는 전력의 소모를 줄일 수 있다.

Claims (4)

1. 반도체 기판(10)과, 상기 반도체 기판(10)에 채널(12)을 사이에 두고 N형 불순물의 소오스 및 드레인 영역(14, 16)이 형성되어 있고; 상기 채널(12) 상부에 산화막(17), 플로팅 게이트(18), ONO막(19), 그리고 제어 게이트(20)가 순차적으로 상기 소오스 및 드레인 영역(14, 16)의 상부에 일부분 걸쳐 형성되어 있되 상기 반도체 기판(10), 드레인 영역(16), 그리고 제어 게이트(20)에 각각 외부로부터 소정 전압이 인가되는 제1, 제 3 그리고 제 4 전원 단자(1, 3, 4)와 소오스 전압 발생 회로(30)로부터 출력되는 소오스 전압(Vs)이 인가되는 제 2 전원 단자(2)가 연결된 복수개의 메모리 셀들을 구비한 노어형 플래쉬 메모리 장치의 소거 방법에 있어서,

   상기 제 4 전원 단자(4)를 통해 상기 제어 게이트(20)에 소정 레벨의 음의 전압을 인가하고, 상기 소오스 전압 발생 회로(30)로부터 낮은 전압 레벨에서 소정 레벨의 폭으로 순차적으로 증가되는 전압을 상기 제 2 전원 단자(2)를 통해 상기 소오스 영역(14)에 인가하는 것을 특징으로 하는 노어형 플래쉬 메모리 장치의 소거 방법.
2. 제 1 항에 있어서,

   상기 소오스 전압 발생 회로(30)는 소오스 전압 발생기(22)와, 기준전압 비교기(24)와, 복수개의 MOS 트랜지스터들(M1, M2, M3)들로 이루어지며, 상기 복수개의 MOS 트랜지스터들(M1, M2, M3)을 순차적으로 인에이블시킴으로서 상기 소오스 영역(14)에 인가되는 상기 전압을 출력하는 것을 특징으로 하는 노어형 플래쉬 메모리 장치의 소거 방법.
3. 제 1 항에 있어서,

   상기 소정 레벨의 폭은 0.1볼트와 1볼트 그리고 그 이상의 폭을 가지고 증가하는 것을 특징으로 하는 노어형 플래쉬 메모리 장치의 소거 방법.
4. 제 1 항에 있어서,

   상기 반도체 기판(10)은 소거 동작시 제 1 전원 단자(1)를 통해 접지 전압(GND)이 인가되고 상기 드레인 영역(16)은 상기 제 3 전원 단자(3)를 통해 플로팅 상태로 유지되는 것을 특징으로 하는 노어형 플래쉬 메모리 장치의 소거 방법.