KR100470182B1 - 플래쉬메모리셀의드레인바이어스회로 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리셀의 소거 동작시 초기에 발생되는 순간 피크 전류를 최대한 억제할 수 있는 플래쉬 메모리셀의 드레인 바이어스 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
플래쉬 메모리셀의 소거 동작시 프로그램 게이트 전극과 드레인 전극간의 터널링으로 인해 초기에 발생되는 순간 피크 전류를 최대한 억제하는 데 있다.
3.발명의 해결방법의 요지
플래쉬 메모리셀의 소거동작시 플래쉬 메모리셀의 프로그램 게이트 전극과 드레인 전극간의 전압 차를 단계적으로 상승시킴.
4. 발명의 중요한 용도
플래쉬 메모리셀의 드레인 바이어스 회로.

Description

플래쉬 메모리셀의 드레인 바이어스 회로
본 발명은 플래쉬 메모리셀의 소거 동작시 초기에 발생되는 순간 피크 전류(Icc peak)를 최대한 억제할 수 있는 플래쉬 메모리셀의 드레인 바이어스 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리셀 소거 방법을 설명하기 위해 도시한 스택 게이트 플래쉬 메모리셀의 구조도 이다.
플래쉬 메모리셀의 소거 동작 조건은 소오스 전극(1)은 플로팅(Floating) 시키고, P-형 기판(3)에는 0V, 콘트롤 게이트인 프로그램 게이트 전극(5)에는 -12V, 셀렉트 게이트 전극(4)에는 0V, 그리고, 드레인 전극(2)에는 전원전압(Vcc)을 인가하게 된다. 이때, F-N 터널링에 의해 플로팅 게이트 전극(6)에 축적된 전하가 드레인전극(2)으로 방출됨으로써 소거(Erase) 동작되게 된다. 그러나, 다수의 플래쉬 메모리셀을 동시에 소거시키게 되면 프로그램 게이트 전극(5)과 드레인 전극(2) 간의 터널링 현상으로 인해 초기에 큰 전류가 흐르게 되어 소자의 파워(Power) 즉, 전원전압(Vcc)에서의 순간 피크 전류가 크게 증가되게 된다. 이로 인해 플래쉬 메모리 소자를 사용하는 시스템의 파워에 영향을 주게되어 다른 소자에도 영향을 주게되는 단점이 있다.
따라서, 본 발명은 플래쉬 메모리셀의 소거 동작시 플래쉬 메모리셀의 프로그램 게이트 전극과 드레인 전극간의 전압 차를 단계적으로 상승시켜 인가하도록 함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리셀의 드레인 바이어스 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 셀렉트 게이트 전극, 프로그램게이트 전극, 플로팅 게이트 전극, 소오스 전극 및 드레인 전극으로 이루어진 플래쉬 메모리 셀의 소거 동작시 순차적으로 드레인 전압을 상승시켜 상기 드레인 전극으로 공급하기 위하여, 초기 소거 동작 신호에 따라 제어되어 상기 드레인 전극으로 상기 드레인 전압을 전달하는 제1 트랜지스터와, 상기 제1 트랜지스터와 전원전압간에 직렬접속되어 다이오드로 기능하는 다수의 제2 트랜지스터와, 상기 다수의 제2 트랜지스터와 각각 병렬접속되고, 각각은 타이밍별로 순차적으로 인에이블되는 소거동작 신호에 따라 제어되어 상기 드레인 전압의 크기를 제어하는 다수의 제3 트랜지스터를 포함하는 플래쉬 메모리셀의 드레인 바이어스 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 플래쉬 메모리셀의 드레인 바이어스 회로를 설명하기 위해 도시한 회로도로서, 다수의 스택 게이트 메모리셀로 구성된 메모리셀 블럭(11)(본 발명에서는 설명의 편의를 위해 하나의 셀 만 도시함)과, 챠지펌프 회로(도시 안됨)로 부터 공급되는 고전압(약 8V)을 입력단자(Vin)를 통해 입력으로 하여 상기 메모리셀 블럭을(11)을 선택하기 위한 Y-디코더 회로(12)와, 상기 메모리셀 블럭(11)의 드레인 전극(2)으로 전원전압(Vcc)을 단계적으로 공급하기 위한 드렌인 전압바이어스 회로(13)로 구성된다. 상기 드렌인 전압 바이어스 회로(13)는 상기 Y-디코더 회로(12) 및 전원단자(Vcc) 간에 초기 소거 동작 신호(/E0)를 입력으로 하는 트랜지스터(M5)와 임의의 문턱전압을 갖는 다수의 트랜지스터(M4 내지 M1)가 직렬로 접속되되, 상기 다수의 트랜지스터(M4 내지 M1)에 대응하여 소거 동작 신호(/E1 내지 /E4)를 각각 입력으로 하는 다수의 트랜지스터(M14 내지 M11)가 접속 구성되게 된다.
도 3은 도 2의 드레인 전압 바이어스 회로(13)의 트랜지스터(M5 및 M14 내지 M11)로 각각 인가되는 각 소거 동작 신호(/E0 내지 /E4)에 대한 타이밍도 이다.
도 3을 통해 본 발명에 따른 메모리셀의 소거 동작을 상세히 설명하면 다음과 같다.
소거 동작을 수행하기 위해 프로그램 게이트 전극(5)에는 네거티브 고전압(-12V), 셀렉트 게이트 전극(4)에는 접지전압(0V)을 인가하게 된다. 그리고, 챠지펌프 회로(도시 안된)로 부터 공급되는 고전압(약 8V)을 입력단자(Vin)를 통해 입력으로 하는 Y-디코더 회로(12)는 트랜지스터(N1 및 N2)가 모두 턴온(Turn on)된다. 따라서, 소오스 전극(1)은 플로팅(Floating)되고, 드레인 전극(2)에는 드레인 전압 바이어스 회로(13)를 통해 전원전압(Vcc)이 인가되게 된다.
그러나, 상기 드레인 전압 바이어스 회로(13)를 통해 드레인 전극(2)으로 전원전압(Vcc)이 공급되는 과정은 초기에 소거 동작 신호(/E0)만 로우(Low) 상태(도3의 t1 시간)로 되어 트랜지스터(M5)만 턴온되게 된다. 그러므로, 상기 트랜지스터(M5)와 드레인 전압 바이어스 회로(13)의 트랜지스터(M4 및 M1)를 통해 전원전압(Vcc)이 드레인 전극(2)으로 공급되게 된다. 따라서, 드레인 전극(2)에는 트랜지스터(M4 내지 M1)의 각 문턱전압 만큼 다운(Down) 된 전압(Vcc-4Vt)이 공급되게 된다.
이후, 일정시간(Δt)이 경과하여 소거 동작 신호(/E1)가 로우 상태로 될 때(도 3의 t2 시간), 트랜지스터(M5)와 트랜지스터(M14)가 턴온되고, 트랜지스터(M13 내지 M11)는 턴오프되어 트랜지스터(M3 내지 M1)의 각 문턱전압 만큼 다운(Down)된 전압(Vcc-3Vt)이 드레인 전극(2)으로 공급되게 된다.
또한, 일정시간(2Δt)이 경과하여 소거 동작 신호(/E2)가 로우 상태로 될 때(도 3의 t3 시간), 트랜지스터(M5)와 트랜지스터(M14 및 M13)가 턴온되고, 트랜지스터(M12 및 M11)는 턴온프되어 트랜지스터(M2 및 M1)의 각 문턱전압 만큼 다운된 전압(Vcc-2Vt)이 드레인 전극(2)으로 공급되게 된다.
이후, 일정시간(3Δt)이 경과하여 소거 동작 신호(/E3)가 로우 상태로 될 때(도 3의 t4 시간), 트랜지스터(M5)와 트랜지스터(M14 내지 M12)가 턴온되고 트랜지스터(M11)는 턴오프 되어 트랜지스터(M1)의 문턱전압 만큼 다운된 전압(Vcc-Vt)이 드레인 전극(2)으로 공급되게 된다.
마찬가지로, 일정시간(4Δt)이 경과하여 소거 동작 신호(/E4)가 로우 상태로 될 때(도 3의 t5 시간), 트랜지스터(M14 내지 M11)가 모두 턴온되어 소거 동작을 위한 완전한 전원전압(Vcc)이 드레인 전극(2)으로 최종적으로 공급되게 된다.
즉, 본 발명은 플래쉬 메모리셀의 프로그램 게이트 전극(5)에는 네거티브 고 전압, 셀렉트 게이트 전극(4)에는 접지전압, 소오스 전극(1)은 플로팅 시키고, 드레인 전극에는 전원전압을 타이밍 별로 입력되는 소거 동작 신호에 따라 동작되는 드레인 전압 바이어스 회로(13)를 통해 단계적으로 상승시켜 공급하여 소거 동작을 수행하게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀의 소거 동작시 드레인전극으로 공급되는 전압을 단계적으로 상승시켜 인가함으로써, 메모리셀의 소거 동작시 초기에 발생되는 순간 피크 전류를 억제할 수 있는 탁월한 효과가 있다.
도 1은 종래의 플래쉬 메모리셀 소거 방법을 설명하기 위해 도시한 스택 게이트 플래쉬 메모리셀의 구조도.
도 2는 본 발명에 따른 플래쉬 메모리셀의 드레인 바이어스 회로를 설명하기 위해 도시한 회로도.
도 3은 도 2의 드레인 전압 바이어스 회로로 인가되는 각 소거 입력신호에 대한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11: 메모리셀 블럭 12: Y-디코더 회로
13: 드레인 전압 바이어스 회로

Claims (1)

  1. 셀렉트 게이트 전극, 프로그램 게이트 전극, 플로팅 게이트 전극, 소오스 전극 및 드레인 전극으로 이루어진 플래쉬 메모리셀의 소거 동작시 순차적으로 드레인 전압을 상승시켜 상기 드레인 전극으로 공급하기 위하여,
    초기 소거 동작 신호에 따라 제어되어 상기 드레인 전극으로 상기 드레인 전압을 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터와 전원전압 간에 직렬접속되어 다이오드로 기능하는 다수의 제2 트랜지스터; 및
    상기 다수의 제2 트랜지스터와 각각 병렬접속되고, 각각은 타이밍별로 순차적으로 인에이블되는 소거 동작 신호에 따라 제어되어 상기 드레인 전압의 크기를 제어하는 다수의 제3 트랜지스터를 포함하는 플래쉬 메모리셀의 드레인 바이어스 회로.
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