JPH0637285A

JPH0637285A - 不揮発性半導体記憶装置

Info

Publication number: JPH0637285A
Application number: JP7752392A
Authority: JP
Inventors: Hideo Kato; 藤秀雄加; Nobutake Sugiura; 浦伸竹杉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 1994-02-10
Anticipated expiration: 2012-04-23
Also published as: JP2601971B2; KR930020470A

Abstract

(57)【要約】【目的】データの消去、書き換えのできる浮遊ゲート
を有するメモリセルのソースに消去電圧を与えるに当た
り、消去電圧の立ち上がり時間を制御したり段階的に電
圧を上昇させることにより、メモリセルの消去特性を向
上する。【構成】浮遊ゲートにより電気的にデータの書き込み
消去のできる複数のメモリセルを配列したメモリセルア
レイのメモリセルのデータ消去を行なうべく前記メモリ
セルのソースに立ち上がり時間を制御された高電圧を供
給する消去制御手段３７を備え、消去制御手段３７によ
り立ち上がり時間をある時間に制御され一定の時間を経
て所定の高電圧に達するような電圧をメモリセルのソー
スに供給することによりデータの消去を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的にデータの書き換えが可能な不
揮発性半導体メモリにおけるデータ消去に着目してなさ
れた不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書き込みできるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａ
ｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）
は、ボード上に実装や組込みをしたままの状態で、電気
信号によりデータ消去が可能である。このため、その使
い易さから、制御用あるいはＩＣカード（メモリカー
ド）用等に需要が急増している。

【０００３】従来から、大容量化に適したＥＥＰＲＯＭ
として、図９〜図１２に示すようなメモリセル構造が知
られている。図９はメモリセルのパターン平面図、図１
０は図９のＡ−Ａ’線断面図、図１１は図９のＢ−Ｂ’
線断面図、図１２はそれらの等価回路である。

【０００４】これらの各図に示すように、Ｐ型基板１３
上に形成されるフィールド酸化膜２０により囲まれた領
域上には、厚さ約１００オングストローム程度のゲート
酸化膜１８が形成されている。このゲート酸化膜１８を
介して、第１層目の多結晶シリコンからなる浮遊ゲート
１１が形成される。この浮遊ゲート１１の上には、絶縁
膜１９を介して、第２層目の多結晶シリコンからなる制
御ゲート１２が形成される。絶縁膜１９は、例えば、Ｏ
−Ｎ−Ｏ構造（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）の３層構造となっており、その厚さは酸化膜換算で
約２００オングストローム程度である。制御ゲート１２
は、このメモリセルのワード線として用いられる。制御
ゲート１２の上には絶縁層２１が配される。

【０００５】更に、浮遊ゲート１１および制御ゲート１
２の両側のＰ型基板１３上には、Ｎ^＋型拡散層からなる
ソース１４およびドレイン１５が形成されている。絶縁
層２１のドレイン１５に対応する領域には、コンタクト
ホール１６が開口している。アルミニウム層からなるデ
ータ線１７が、このコンタクトホール１６を介して、ド
レイン１５と接続されている。

【０００６】以上のようにしてメモリセルを構成した結
果、図１２の等価回路図に示すような機能構成を実現す
ることができる。図１２において、Ｄはドレイン１５、
Ｓはソース１４、ＣＧは制御ゲート１２にそれぞれ対応
する。

【０００７】以上のような構成において、次にその動作
を説明する。

【０００８】先ず、データを消去する場合は、ソース１
４に消去電圧として、例えば、１２ボルトを印加し、ド
レイン１５をフローティングとし、制御ゲート１２を０
ボルトとする。これにより、薄いゲート酸化膜１８を介
して、浮遊ゲート１１とソース１４との間に比較的高い
消去電圧が印加される。ファウラ−・ノルトハイムのト
ンネル効果により浮遊ゲート１１中の電子がソース１４
に放出される。結果的に、データの消去が行なわれる。

【０００９】一方、データを書き込む場合は、ドレイン
１５に約６ボルトを、ソース１４に０ボルトを、制御ゲ
ート１２に１２ボルトをそれぞれ印加する。その結果、
ドレイン１５近傍でインパクトアイオナイゼーションが
起こり、電子が浮遊ゲート１１に注入され、データの書
き込みが行なわれる。

【００１０】また、データの読み出し時には、ドレイン
１５を１ボルト、ソース１４を０ボルト、制御ゲート１
２を５ボルトとする。これにより、浮遊ゲート１１中の
電子の有無により、データ“０”または“１”が得られ
る。

【００１１】図１３は以上のような構成のメモリセルを
用いた従来の半導体記憶装置の回路構成図を示すもので
ある。特に、ＥＥＰＲＯＭとして、フラッシュタイプ
で、８ビット分の出力を有するバイト構成のものを例示
している。

【００１２】図１２に示すように、メモリセル３０は、
ｍ行、ｎ列のマトリックス状に配置されている。これら
のメモリセル３０のソースは共通に端子ＳＳに接続され
る。また、メモリセル３０の制御ゲートは、行毎に、行
線ＷＬ１〜ＷＬｍに接続される。メモリセル３０のドレ
インは、列毎に、列線ＤＬ１〜ＤＬｎに接続される。

【００１３】なお、端子ＳＳは、外部高電圧電源端子Ｖ
ｐｐから高電圧が供給されているソース電圧制御回路３
７に接続されている。行線ＷＬ１〜ＷＬｍは、行デコー
ダ３１に接続される。列線ＤＬ１〜ＤＬｎは、エンハン
スメント形の列選択トランジスタ３３−１〜３３−ｎを
介して、共通接続点Ｎ−１〜Ｎ−８に接続される。列選
択トランジスタ３３−１〜３３−ｎは、列デコーダ３２
に接続される列選択線ＣＬ１〜ＣＬｎの出力をゲート入
力としている。

【００１４】共通接続点Ｎ−１〜Ｎ−８と、データの書
込み消去時に高電圧が印加される外部高電圧電源端子Ｖ
ｐｐとの間には、書込み用のエンハンスメント形の負荷
トランジスタ３４−１〜３４−８が接続される。これら
の負荷トランジスタ３４−１〜３４−８のゲートには、
外部端子から書込みデータＤｉｎ＊１〜Ｄｉｎ＊８を入
力されている書込みデータ制御回路３５−１〜３５−８
から、書込みデータＮＤｉｎ＊１〜ＮＤｉｎ＊８（／は
反転信号を意味する）が入力される。

【００１５】さらに、行デコーダ３１、列デコーダ３２
には、高電圧切換回路３６の出力ＳＷが供給される。こ
の回路３６には、外部高電圧電源端子Ｖｐｐから高電圧
を供給される。

【００１６】また、共通接続点Ｎ−１〜Ｎ−８には、デ
ータの読み出し用の負荷トランジスタを含むデータ読み
出し用のセンス増幅器３８−１〜３８−８が提供され
る。このセンス増幅器３８−１〜３８−８には、外部端
子へデータを出力するための出力回路３９−１〜３９−
８がそれぞれ接続される。

【００１７】ソース電圧制御回路３７において、消去信
号Ｅｒａｓｅは、直列接続されるＰ型トランジスタ３７
ＡとＮ型トランジスタ３７Ｂのゲートに入力される。Ｐ
型トランジスタ３７ＡとＮ型トランジスタ３７Ｂの共通
接続されるドレインの出力は、Ｎ型トランジスタ３７Ｃ
のソースからドレインを経て、直列接続されたＰ型トラ
ンジスタ３７ＤとＮ型トランジスタ３７Ｅのゲートに入
力される。Ｐ型トランジスタ３７ＤとＮ型トランジスタ
３７Ｅの共通接続されたドレインは、端子ＳＳに接続さ
れると共に、Ｐ型トランジスタ３７Ｆのゲートに接続さ
れる。Ｐ型トランジスタ３７Ｆのドレインは、Ｐ型トラ
ンジスタ３７ＤとＰ型トランジスタ３７Ａのゲートに接
続される。Ｐ型トランジスタ３７Ａのソース、Ｎ型トラ
ンジスタ３７Ｃのゲートは電源に接続されている。Ｐ型
トランジスタ３７ＦとＰ型トランジスタ３７Ｄの各ソー
スは、外部高電圧電源端子Ｖｐｐに接続される。

【００１８】以上のような構成において、次にその動作
を説明する。

【００１９】先ず、データの書込み時においては、外部
高電圧電源端子Ｖｐｐに１２ボルトが供給される。この
外部高電圧電源端子Ｖｐｐに１２Ｖが印加されると、高
電圧切換回路３６から出力ＳＷに１２ボルトが出力さ
れ、列デコーダ３２、行デコーダ３１に与えられる。同
時に、図示しないアドレス信号により選択された列選択
線ＣＬ１〜ＣＬｎと行線ＷＬ１〜ＷＬｍにより、各出力
ビット毎に、１つのメモリセル３０が、つまり８個の出
力ビットについてそれぞれ１ビット分のメモリセル３０
が、合計８個選択される。

【００２０】ここでは、行線ＷＬ１〜ＷＬｍの内の選択
されたライン、例えば行線ＷＬ１に１２ボルトが与えら
れ、列選択線ＣＬ１〜ＣＬｎの内の選択されたライン、
例えば列選択線ＣＬ１に１２ボルトが印加されることに
する。

【００２１】ここで、書込みデータＤｉｎ＊１〜Ｄｉｎ
＊８が“０”の場合、外部高電圧電源端子Ｖｐｐから高
電圧を印加されている書込みデータ制御回路３５−１〜
３５−８は、書込みデータ／Ｄｉｎ＊１〜／Ｄｉｎ＊８
として約９ボルトを出力する。その結果、負荷トランジ
スタ３４−１〜３４−８がオンする。これにより、外部
高電圧電源端子Ｖｐｐから、それぞれ負荷トランジスタ
３４−１〜３４−８及び列選択トランジスタ３３−１〜
３３−ｎを介して、列線ＤＬ１〜ＤＬｎのうちの選択さ
れたラインに、約６ボルトの電圧が印加される。これに
より、対応するメモリセル３０にデータの書込みが行な
われる。一方、書込みデータＤｉｎ＊１〜Ｄｉｎ＊８が
“１”の場合、書込みデータ／Ｄｉｎ＊１〜／Ｄｉｎ＊
８が０ボルトとなり、負荷トランジスタ３４−１〜３４
−８がオフになる。これにより、選択されたメモリセル
３０のドレインには電圧は印加されず、データの書込み
は行なわれない。

【００２２】データの消去を行なう場合には、ソース電
圧制御回路３７を介して外部高電圧電源端子Ｖｐｐから
約１２ボルトの高電圧が端子ＳＳに供給され、列選択線
ＣＬ１〜ＣＬｎと行線ＷＬ１〜ＷＬｍが全て０ボルトと
なる。これにより、全てのメモリセル３０が一括して消
去される。

【００２３】なお、この場合、ソース電圧制御回路３７
に消去信号Ｅｒａｓｅを与えることにより消去が行なわ
れる。しかし、消去信号ＥｒａｓｅによりＰ型トランジ
スタ３７Ａがオフとなり、Ｎ型トランジスタ３７Ｂがオ
ンとなる。このため、Ｎ型トランジスタ３７Ｃを通じ
て、Ｐ型トランジスタ３７Ｄがオンとなり、同時に、Ｎ
型トランジスタ３７Ｅがオフとなるる。これにより、端
子ＳＳには、外部高電圧電源端子Ｖｐｐが出力される。
なお、同時にＰ型トランジスタ３７Ｆのゲートも外部高
電圧電源端子Ｖｐｐとなる。このためＰ型トランジスタ
３７Ｆはオフ状態である。

【００２４】また、データの読み出し時には、データ書
込み用の負荷トランジスタ３４−１〜３４−８は常にオ
フとなり、高電圧切換回路３６から出力される出力ＳＷ
もＶｃｃ電圧である５ボルトとなる。列デコーダ３２と
行デコーダ３１により選択されたメモリセル３０のデー
タ“１”または“０”は、センス増幅器３８−１〜３８
−８で感知増幅され、出力回路３９−１〜３９−８を通
じて、外部出力端子に出力される。

【００２５】

【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように、データの消去時に、ソース電圧制御
回路３７を通じて、外部高電圧電源端子Ｖｐｐを印加す
るように構成されている。このため、以下に述べるよう
な問題がある。

【００２６】図１４はデータ消去時の各部の動作を示す
ための波形図である。図１４（ａ）は消去信号Ｅｒａｓ
ｅに対して端子ＳＳから出力される電圧の波形を、同図
（ｂ）はメモリセル３０の各トランジスタのソースにバ
イアスを印加した時のトンネル電流特性を、同図（ｃ）
はソース電圧制御回路３７のＰ型トランジスタ３７Ｄの
負荷特性をそれぞれ示す。

【００２７】図１４（ａ）に示すように、データの消去
モードになり、消去信号Ｅｒａｓｅが“１”になると、
ソース電圧制御回路３７から端子ＳＳに供給される高電
圧は、急峻に１２ボルトまで立上がっている。この立上
がり時間は１マイクロ秒以下である。

【００２８】データの消去時には、メモリセル３０の制
御ゲートに０ボルトが加えられ、ドレインがフローティ
ングとされ、ソースにソース電圧制御回路３７から消去
電圧が与えられる。しかし、メモリセル３０のトランジ
スタのトンネル電流Ｉは、ソース電圧Ｖｓに対して、図
１４（ｂ）のように変化する。つまり、メモリセル３０
の浮遊ゲートに電子が注入されて負の電位の状態になっ
ていると、その電圧分だけ低いソース電圧でバンド間ト
ンネル電流が流れる。これは、図１４（ｃ）のラインＴ
に示すとおりである。このとき、バンド間トンネル電流
がｉ_１アンペア流れると、Ｐ型トランジスタ３７Ｄの負
荷線ＲとラインＴとの交点Ｑで、浮遊ゲートから電子を
引き抜く。

【００２９】消去が進むにしたがって、浮遊ゲートの電
位は上昇する。このため、バンド間電流は徐々になくな
り、動作点はＱ点からラインＰを通って１２ボルトとな
る。

【００３０】しかしながら、ソース電圧が１２ボルトに
なる前に、リーク電流以外の要因、例えばブレークダウ
ン電流等で電流が流れると、ソースの電圧はそれ以上は
上昇せずトンネル電流も止まってしまうという問題があ
る。

【００３１】つまり、データの消去時において、メモリ
セル３０のソース電圧を急峻に立ち上げると、バンド間
電流を流すことになり、消去特性を劣化させることにな
ってしまう。

【００３２】本発明の目的は、上記従来技術の課題を解
決しようとするもので、データの消去、書き換えのでき
るメモリセルのソースの消去電圧を与えるに当たり、消
去電圧の立ち上がり時間を制御したり、段階的に電圧を
上昇させることにより、メモリセルの消去特性を向上さ
せることにある。

【００３３】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、浮遊ゲートを有し、電気的にデータの書き込
み、消去のできるメモリセルの複数を配列したメモリセ
ルアレイと、前記メモリセルアレイ中の特定の前記メモ
リセルを選択するデコーダ手段と、前記メモリセルのデ
ータ消去を行なう際に、前記メモリセルのソースに、低
電圧から高電圧に至るまでの立ち上がり時間の制御され
た消去電圧を供給する消去電圧印加手段と、を備えるも
のとして構成される。

【００３４】本発明の第２の半導体記憶装置は、前記第
１の装置において、前記消去電圧印加手段は、前記低電
圧から前記高電圧に至る時間を約１秒以上としたものと
して構成される。

【００３５】本発明の第３の半導体記憶装置は、前記第
１又は第２の装置において、前記消去電圧印加手段は、
前記低電圧から前記高電圧までの立ち上がりをアナログ
的なものとしたものとして構成される。

【００３６】本発明の第４の半導体記憶装置は、前記第
１又は第２の装置において、前記消去電圧印加手段は、
前記低電圧から前記高電圧までの立ち上がりをデジタル
的なものとしたものとして構成される。

【００３７】本発明の第５の半導体記憶装置は、前記第
３の装置において、前記消去電圧印加手段は、前記低電
圧から第１段目の立ち上がり電圧に至る第１の立上り電
圧値を任意に設定可能としたものとして構成される。

【００３８】

【作用】データ消去時には、メモリセルのソースには、
消去電圧印加手段により、低電圧から高電圧に経時的に
変化する消去電圧が印加される。これにより、消去は適
正に行われ、且つ、メモリセルの劣化が防止される。

【００３９】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００４０】図１は本発明の一実施例に係る半導体記憶
装置の要部回路図である。特に、ソース電圧制御回路３
７の部分を示す。その他の回路は、図１３のものと同様
であり、またメモリセルの構成は図９、図１０、図１１
に示すものと同じである。

【００４１】図１に示すように、消去信号Ｅｒａｓｅ
は、一旦昇圧回路８に入力され、次いで出力回路９を通
じて、端子ＳＳに供給される。

【００４２】昇圧回路８において、消去信号Ｅｒａｓｅ
は、Ｎ型トランジスタ８Ｂのゲートに入力されると共に
インバータ８Ｃに入力される。インバータ８Ｃの出力
は、Ｎ型トランジスタ８Ｅのゲートに与えられる。Ｎ型
トランジスタ８Ｂのドレインは、Ｐ型トランジスタ８Ａ
のドレインと接続される。Ｎ型トランジスタ８Ｂのドレ
インは、Ｐ型トランジスタ８Ｄ、Ｎ型トランジスタ８Ｈ
及びＮ型トランジスタ８Ｑの各ゲートに接続される。Ｎ
型トランジスタ８Ｅのドレインは、Ｐ型トランジスタ８
Ａのゲート、Ｎ型トランジスタ８Ｆのゲート及びＰ型ト
ランジスタ８Ｄのドレインに接続される。Ｎ型トランジ
スタ８Ｆのドレインは、Ｐ型トランジスタ８Ｇのソース
と、Ｎ型トランジスタ８Ｉのソースに接続される。Ｐ型
トランジスタ８Ｇのドレインは、Ｎ型トランジスタ８Ｈ
のドレインに接続される。インバータ８Ｋには、発振信
号ＯＳＣが供給される。インバータ８Ｋの入力端は、コ
ンデンサ８Ｌを介してＮ型トランジスタ８Ｉのソースに
接続される。インバータ８Ｋの出力は、コンデンサ８Ｍ
を介して、Ｎ型トランジスタ８Ｉのドレインに接続され
る。Ｎ型トランジスタ８Ｉのドレインは、Ｎ型トランジ
スタ８Ｊのソースの接続される。Ｎ型トランジスタ８Ｉ
のゲートはＮ型トランジスタ８Ｉのソースに、Ｎ型トラ
ンジスタ８ＪのゲートはＮ型トランジスタ８Ｊのソース
に、それぞれ接続される。Ｎ型トランジスタ８Ｎ、Ｎ型
トランジスタ８Ｏ、Ｐ型トランジスタ８Ｐ及びＮ型トラ
ンジスタ８Ｑは直列接続される。Ｎ型トランジスタ８Ｎ
のソースには、外部高電圧電源端子Ｖｐｐが供給されて
いる。Ｎ型トランジスタ８Ｎのゲートはそのソースに接
続されている。Ｎ型トランジスタ８Ｏのゲートもそのソ
ースに接続されている。Ｐ型トランジスタ８Ｐのゲート
もそのソースにそれぞれ接続されている。Ｎ型トランジ
スタ８ＯのソースとＰ型トランジスタ８Ｐのソースの接
続点は、Ｎ型トランジスタ８Ｊのドレインおよび出力回
路９に接続される。Ｐ型トランジスタ８Ａのソース、Ｐ
型トランジスタ８Ｄのソース、Ｎ型トランジスタ８Ｆの
ドレインには、それぞれ外部高電圧電源端子Ｖｐｐが供
給される。また、Ｐ型トランジスタ８Ｇのゲート、Ｐ型
トランジスタ８Ｐのゲートにはそれぞれ電源Ｖｃｃが供
給されている。

【００４３】出力回路９において、昇圧回路８からの信
号は、Ｎ型トランジスタ９Ｃのゲートと、Ｐ型トランジ
スタ９Ａのソースに与えられる。Ｐ型トランジスタ９Ａ
のドレインは、インバータ９Ｂを介して、Ｎ型トランジ
スタ９Ｄのゲートに与えられる。Ｎ型トランジスタ９Ｃ
のソースと、Ｎ型トランジスタ９Ｄのドレインは、共
に、端子ＳＳに接続される。Ｎ型トランジスタ９Ｃのド
レインには、外部高電圧電源端子Ｖｐｐが接続される。
Ｐ型トランジスタ９Ａのソースには、電源Ｖｃｃが接続
される。

【００４４】なお、図１の８Ｉ等のシンボルで示すトラ
ンジスタは、０Ｖに近いしきい値電圧のトランジスタを
示す。

【００４５】以上述べたような構成において、次にその
動作を図２の波形図を参照しつつ説明する。

【００４６】今、消去信号Ｅｒａｓｅが“０”から
“１”に立ち上がると、Ｎ型トランジスタ８Ｂがオンし
て、Ｎ型トランジスタ８Ｅがオフする。その結果、Ｐ型
トランジスタ８Ａがオフ、Ｐ型トランジスタ８Ｄがオン
となる。これにより、Ｎ型トランジスタ８Ｆがオン、Ｎ
型トランジスタ８Ｈ及びＮ型トランジスタ８Ｑがオフと
なる。その結果、Ｎ型トランジスタ８Ｉのソースが
“１”となる。Ｎ型トランジスタ８ＩとＮ型トランジス
タ８Ｊには、発振信号ＯＳＣがインバータ８Ｋを介して
与えられている。このため、交互にオンとなる。コンデ
ンサ８Ｌ、コンデンサ８Ｍの作用により、この“１”の
信号は、Ｎ型トランジスタ８Ｉ及びＮ型トランジスタ８
Ｊを介して、徐々に伝播する。そして、この“１”信号
は、Ｎ型トランジスタ８Ｎ、Ｎ型トランジスタ８Ｏ及び
トランジスタ８Ｐにより、外部高電圧電源端子Ｖｐｐの
電圧まで徐々に上昇する電圧に変換され、出力回路９に
出力される。出力回路９は、この電圧をＮ型トランジス
タ９Ｃのゲートに与えると共に、Ｐ型トランジスタ９Ａ
及びインバータ９Ｂを介して、Ｎ型トランジスタ９Ｄの
ゲートに与える。このため、Ｎ型トランジスタ９Ｄはオ
フとなり、Ｎ型トランジスタ９Ｃは、そのゲート電圧に
したがって、徐々にその電圧を上昇させてゆく。

【００４７】以上のような動作の結果、図２の波形図に
示すように、端子ＳＳの電圧は、消去信号Ｅｒａｓｅが
立ち上がってもすぐには立ち上がらず、一定の時間をか
けて徐々に外部高電圧電源端子Ｖｐｐの電圧１２ボルト
まで電圧を上昇させてゆく。この時間は１マイクロ秒以
上の時間に設定される。このため、メモリセル３０にお
いては、瞬時にバンド間電流が流れるような電圧が印加
されない。このため、低い電圧で消去動作が行なわれる
ことになり、消去特性を大幅に改善することができる。
また、大きなバンド間電流が流れないので、１００オン
グストローム程度と極めて薄いゲート酸化膜の劣化を防
止することもできる。

【００４８】なお、上記実施例ではＮ型トランジスタ８
Ｎ、Ｎ型トランジスタ８Ｏ、Ｐ型トランジスタ８Ｐの特
性を調整することで、その立ち上がり時間を任意に設定
することができる。

【００４９】図３は、本発明の他の実施例に係る半導体
記憶装置の要部回路図である。即ち、ソース電圧制御回
路３７の部分を抜き出して示す。この例でも、図１のと
きと同様に、その他の回路構成については図１３と同様
であり、またメモリセルの構成については図９、図１
０、図１１に示すものと同じである。

【００５０】図１３に示すように、消去信号Ｅｒａｓｅ
は、インバータ７Ａを介して、遅延回路７Ｂに入力され
る。遅延回路７Ｂの出力は、インバータ７Ｃ及びインバ
ータ７Ｄを通じて、ノードＲに出力される。消去信号Ｅ
ｒａｓｅとノードＲの信号は、ナンド回路７Ｅに入力さ
れ、その出力はインバータ７Ｏを通じて信号ＨＥＥＤと
して取り出される。一方、インバータ７Ａで反転された
消去信号Ｅｒａｓｅは、信号ＨＥＥＢとして取り出され
る。信号ＨＥＥＢと信号ＨＥＥＤは、ノア回路７Ｆか
ら、インバータ７Ｇを介して、Ｎ型トランジスタ７Ｋの
ゲートおよびインバータ７Ｈに出力される。また、イン
バータ７Ｈの出力は、Ｎ型トランジスタ７Ｌのゲートに
出力される。Ｎ型トランジスタ７Ｋのドレインには、Ｐ
型トランジスタ７ＩのドレインとＰ型トランジスタ７Ｊ
のゲートが接続される。Ｎ型トランジスタ７Ｌのドレイ
ンには、Ｐ型トランジスタ７ＪのドレインとＰ型トラン
ジスタ７Ｉのゲートが接続される。Ｐ型トランジスタ７
ＪとＮ型トランジスタ７Ｌのドレインは、Ｐ型トランジ
スタ７Ｎのゲートに出力される。一方、信号ＨＥＥＤ
は、Ｎ型トランジスタ７Ｍのゲートにも入力されてい
る。信号ＨＥＥＢは、Ｎ型トランジスタ７Ｐのゲートに
も入力されている。Ｎ型トランジスタ７Ｍのソース及び
Ｎ型トランジスタ７Ｐのドレインは、共に、Ｐ型トラン
ジスタ７Ｎのドレインと共に端子ＳＳに接続される。Ｐ
型トランジスタ７Ｉ、Ｐ型トランジスタ７Ｊ及びＰ型ト
ランジスタ７Ｎの各ソースは、外部高電圧電源端子Ｖｐ
ｐに接続され、Ｎ型トランジスタ７Ｍのドレインは電源
Ｖｃｃに接続される。１２ボルト程度の電圧を有する外
部高電圧電源端子Ｖｐｐに対して、電源Ｖｃｃは低い電
圧、例えば５ボルトである。

【００５１】以上のような構成において、次にその動作
を図４のタイミングチャートおよび図５の波形図にした
がって説明する。図４（Ａ）は消去信号Ｅｒａｓｅ、同
図（Ｂ）はノードＲの状態、同図（Ｃ）は信号ＨＥＥ
Ｄ、同図（Ｄ）は信号ＨＥＥＢ、同図（Ｅ）はノードＳ
の状態をそれぞれ示すものである。

【００５２】今、時刻ｔ０から時刻ｔ２の間で消去信号
Ｅｒａｓｅが立ち上がる。このとき、図４（Ｄ）に示す
ように、消去信号Ｅｒａｓｅが入力されるインバータ７
Ａの出力である信号ＨＥＥＢは、時刻ｔ０から時刻ｔ２
の間で“０”となる。この消去信号Ｅｒａｓｅの反転信
号は、遅延回路７Ｂで遅延させられる。このため、その
出力にインバータ７Ｃ及びインバータ７Ｄを介して接続
されるノードＲの状態は、図４（Ｂ）に示すように、時
刻ｔ１で立ち下がる信号となる。ナンド回路７Ｅで、消
去信号ＥｒａｓｅとノードＲの信号のノア条件をとり、
これをインバータ７Ｏで反転する。これにより、図４
（Ｃ）に示すように、時刻ｔ０から時刻ｔ１の間に
“１”となる信号ＨＥＥＤが得られる。

【００５３】以上のようにして得られた信号ＨＥＥＤと
信号ＨＥＥＢをノア回路７Ｆに与える。これにより、時
刻ｔ１から時刻ｔ２の間に、インバータ７Ｇを介して、
Ｎ型トランジスタ７Ｋのゲートに“０”が入力され、さ
らにインバータ７Ｈを介してＮ型トランジスタ７Ｌのゲ
ートには“１”が入力される。その結果、Ｎ型トランジ
スタ７Ｋがオフ、Ｎ型トランジスタ７Ｌがオンとなり、
Ｐ型トランジスタ７Ｉがオン、Ｐ型トランジスタ７Ｊが
オフとなる。これにより、Ｐ型トランジスタ７ＪとＮ型
トランジスタ７Ｌのドレインに接続されるノードＳは、
図４（Ｅ）に示すように、時刻ｔ１から時刻ｔ２の間
“０”となる。そして、この信号はＰ型トランジスタ７
Ｎのゲートに入力される。これにより、Ｐ型トランジス
タ７Ｎはこの間はオン状態となる。

【００５４】一方、信号ＨＥＥＤは、Ｎ型トランジスタ
７Ｍのゲートにも与えられる。これにより、Ｎ型トラン
ジスタ７Ｍは時刻ｔ０から時刻ｔ１までの間はオン状態
となる。また、信号ＨＥＥＢはＮ型トランジスタ７Ｐの
ゲートに与えられる。これにより、Ｎ型トランジスタ７
Ｐは時刻ｔ０から時刻ｔ２の間はオフ状態となる。

【００５５】つまり、消去信号Ｅｒａｓｅが“０”状態
の時には信号ＨＥＥＢ及びノードＳは“１”の状態にあ
り、信号ＨＥＥＤは“０”状態であるこのため、端子Ｓ
Ｓはグランドレベルである。一方、消去信号Ｅｒａｓｅ
が時刻ｔ０で立ち上がると、信号ＨＥＥＤは遅延回路７
Ｂに設定した時間、つまり時刻ｔ０から時刻ｔ１の間に
“１”となる。その結果、信号ＨＥＥＤをゲート入力と
するＮ型トランジスタ７Ｍがこの間オンして端子ＳＳを
充電し、（Ｖｃｃ−Ｖｔｈ）のレベルとする。その後、
時刻ｔ１から時刻ｔ２までの間はノードＳが“０”とな
る。これにより、Ｐ型トランジスタ７Ｎがオンして、端
子ＳＳを外部高電圧電源端子Ｖｐｐレベルとする。

【００５６】以上のような動作の結果、図５に示すよう
に、端子ＳＳには、時刻ｔ０から時刻ｔ１の間は、比較
的低い（Ｖｃｃ−Ｖｔｈ）のレベルの電圧が出力され、
時刻ｔ１から時刻ｔ２の間は、高電圧である外部高電圧
電源端子Ｖｐｐが出力される。これにより、端子ＳＳに
は段階的に高い電圧が印加されることになる。その結
果、この端子ＳＳからの消去電圧がソースに印加される
メモリセル３０においては、瞬時にバンド間電流が流れ
るような電圧が印加されない。このため、低い電圧で消
去動作が行なわれることになり、消去特性を大幅に改善
することができる。

【００５７】図６は、本発明の更に他の実施例に係る半
導体記憶装置の要部回路図であり、ソース電圧制御回路
３７の部分を抜き出して示す。この例でも前と同様に、
その他の回路構成については図１２と同様であり、また
メモリセルの構成については図９、図１０、図１１に示
すものと同じである。

【００５８】図６に示すように、信号ＨＥＥＤは、Ｎ型
トランジスタ７Ｖのゲートに与えられると共に、インバ
ータ７Ｘを介してＮ型トランジスタ７Ｗのゲートに与え
られる。Ｎ型トランジスタ７Ｖのドレインは、Ｐ型トラ
ンジスタ７ＱのドレインとＰ型トランジスタ７Ｒのゲー
トに接続される。Ｎ型トランジスタ７Ｗのドレインは、
Ｐ型トランジスタ７ＲのドレインとＰ型トランジスタ７
Ｑのゲートに接続される。Ｎ型トランジスタ７Ｖのドレ
インは、更にＰ型トランジスタ７Ｓのゲートに入力され
る。Ｐ型トランジスタ７Ｓは、Ｎ型トランジスタ７Ｔ、
Ｎ型トランジスタ７Ｕと共に直列回路を構成している。
Ｎ型トランジスタ７ＴのドレインとＮ型トランジスタ７
Ｕのソースは、ノードＱを介して、Ｎ型トランジスタ７
Ｍのゲートに接続される。Ｐ型トランジスタ７Ｑ、Ｐ型
トランジスタ７Ｒ、Ｐ型トランジスタ７Ｉ、Ｐ型トラン
ジスタ７Ｊ、Ｐ型トランジスタ７Ｓ及びＰ型トランジス
タ７Ｎの各ソースには、外部高電圧電源端子Ｖｐｐが接
続される。Ｎ型トランジスタ７Ｍのドレインにも外部高
電圧電源端子Ｖｐｐが接続される。その他の構成につい
ては、図３の構成とほぼ同様であり、Ｎ型トランジスタ
７Ｍのゲート電圧をトランジスタ７Ｔと７Ｕのｇｍ比で
決まる任意の中間電圧に設定して与える点が異なる。

【００５９】図６の構成において、次にその動作を図７
のタイミングチャートと図８の波形図にしたがって説明
する。図７（Ａ）は消去信号Ｅｒａｓｅ、同図（Ｂ）は
ノードＲの状態、同図（Ｃ）は信号ＨＥＥＤ、同図
（Ｄ）は信号ＨＥＥＢ、同図（Ｅ）はノードＱの状態を
それぞれ示すものである。

【００６０】さて、時刻ｔ０から時刻ｔ１の間、信号Ｈ
ＥＥＤは“１”となり、Ｎ型トランジスタ７Ｖのゲート
を“１”にすると共にインバータ７Ｘを介してＮ型トラ
ンジスタ７Ｗのゲートを“０”にする。その結果、Ｐ型
トランジスタ７Ｑがオン、Ｐ型トランジスタ７Ｒがオフ
し、同時にＰ型トランジスタ７ＳがオンしてＮ型トラン
ジスタ７ＴとＮ型トランジスタ７Ｕの直列回路に、外部
高電圧電源端子Ｖｐｐの電圧を与える。その結果、図７
（Ｅ）に示すように、Ｎ型トランジスタ７ＴとＮ型トラ
ンジスタ７Ｕのｇｍにより決定される電圧が、Ｎ型トラ
ンジスタ７ＴとＮ型トランジスタ７Ｕの接続点であるノ
ードＱに現れる。この電圧Ｖｇは、Ｎ型トランジスタ７
Ｍのゲートに与えられる。その結果、Ｎ型トランジスタ
７Ｍのソースには図８に示すように、ノードＱの電圧Ｖ
ｇに対応した電圧Ｖｃｎｔが出力され、端子ＳＳから出
力される。

【００６１】以上のように、図６の構成によれば、時刻
ｔ０から時刻ｔ１の間に端子ＳＳに出力される電圧を、
グランドレベルと外部高電圧電源端子Ｖｐｐの間の任意
の電圧に設定することができる。これにより、メモリセ
ルに消去電圧を与える場合に、グランドレベルとＶｐｐ
（１２Ｖ）との間の中間のレベルを、Ｎ型トランジスタ
７ＴとＮ型トランジスタ７Ｕのｇｍの設定により、自由
に設定することができる。

【００６２】以上のような動作の結果、図８に示すよう
に、端子ＳＳには、時刻ｔ０から時刻ｔ１の間は任意に
設定可能な電圧Ｖｃｎｔ電圧が出力される。時刻ｔ１か
ら時刻ｔ２の間は、高電圧である外部高電圧電源端子Ｖ
ｐｐの電圧が出力される。これにより、端子ＳＳには、
段階的に高い電圧を印加することができる。その結果、
この端子ＳＳからの消去電圧をソースに印加されるメモ
リセル３０においては、瞬時にバンド間電流が流れるよ
うな電圧が印加されない。このため、低い電圧で消去動
作が行なわれることになり、消去特性を大幅に改善する
ことができる。

【００６３】なお、図３、図６の各実施例では、端子Ｓ
Ｓの電圧を段階的に引上げるに当たり、（Ｖｃｃ−Ｖｔ
ｈ）なる電圧または外部高電圧電源端子Ｖｐｐ以下の任
意の電圧Ｖｇを１ステップだけ中間におく構成を例示し
た。しかし、さらに段階を多くして、徐々に端子ＳＳの
消去電圧を引上げるような構成としてもよい。この場
合、遅延回路７Ｂのほかにさらに他の遅延回路を設け、
図３の構成と図６の構成を組み合わせたり、図６の構成
を複数段設けるようにして構成することができる。

【００６４】

【発明の効果】以上述べたように、本発明によれば、メ
モリセルを消去する場合に、メモリセルのソースに与え
る消去電圧を徐々に引上げたり、あるいは段階的に引上
げたりするように構成した。このため、大きなバンド間
電流が流れず、消去特性を向上することが可能である。
更に、メモリセルの劣化を防止することができ、信頼性
の向上の点でも効果的である。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体記憶装置の要部
回路図である。

【図２】図１の構成の動作を説明するためのタイミング
チャートである。

【図３】本発明の他の実施例に係る半導体記憶装置の要
部回路図である。

【図４】図３の構成の動作を説明するためのタイミング
チャートである。

【図５】図３の構成の動作を説明するための波形図であ
る。

【図６】本発明の更に他の実施例に係る半導体記憶装置
の要部回路図である。

【図７】図６の構成の動作を説明するためのタイミング
チャートである。

【図８】図３の構成の動作を説明するための波形図であ
る。

【図９】一般的なメモリセルの構成を示すパターン平面
図である。

【図１０】図９のＡ−Ａ’線断面図である。

【図１１】図９のＢ−Ｂ’線断面図である。

【図１２】図９〜図１１に示したメモリセルの装置の等
価回路図である。

【図１３】従来の半導体記憶装置の回路図である。

【図１４】図１２の構成の動作を説明するための波形図
である。

【符号の説明】

７Ｂ遅延回路８昇圧回路９出力回路１１浮遊ゲート１２制御ゲート１３Ｐ型基板１４ソース１５ドレイン１６コンタクトホール１７データ線１８ゲート酸化膜１９絶縁膜２０フィールド酸化膜２１絶縁層３０メモリセル３１行デコーダ３２列デコーダ３３−１〜３３−ｎ列選択トランジスタ３４−１〜３４−８負荷トランジスタ３５−１〜３５−８書込みデータ制御回路３６高電圧切換回路３７ソース電圧制御回路３８−１〜３８−８センス増幅器３９−１〜３９−８出力回路ＷＬ１〜ＷＬｍ行線ＣＬ１〜ＣＬｎ列選択線ＤＬ１〜ＤＬｎ列線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートを有し、電気的にデータの書き
込み、消去のできるメモリセルの複数を配列したメモリ
セルアレイと、前記メモリセルアレイ中の特定の前記メモリセルを選択
するデコーダ手段と、前記メモリセルのデータ消去を行なう際に、前記メモリ
セルのソースに、低電圧から高電圧に至るまでの立ち上
がり時間の制御された消去電圧を供給する消去電圧印加
手段と、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】前記消去電圧印加手段は、前記低電圧から
前記高電圧に至る時間を約１秒以上とした、請求項１記
載の装置。
【請求項３】前記消去電圧印加手段は、前記低電圧から
前記高電圧までの立ち上がりをアナログ的なものとし
た、請求項１又は２に記載の装置。
【請求項４】前記消去電圧印加手段は、前記低電圧から
前記高電圧までの立ち上がりをデジタル的なものとし
た、請求項１又は２に記載の装置。
【請求項５】前記消去電圧印加手段は、前記低電圧から
第１段目の立ち上がり電圧に至る第１の立上り電圧値を
任意に設定可能とした、請求項４に記載の装置。