KR910007406B1

KR910007406B1 - 불휘발성 다이나믹반도체기억장치

Info

Publication number: KR910007406B1
Application number: KR1019880015188A
Authority: KR
Inventors: 마사키 모모도미; 고이치 도이타; 야스오 이토; 요시히사 이와타; 후지오 마스오카; 마사히코 치바; 데츠오 엔도; 리이치로 시로타; 료헤이 기리사와
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-11-18
Filing date: 1988-11-18
Publication date: 1991-09-25
Also published as: KR890008846A; US5440509A; JPH0264995A; JP2732601B2

Abstract

내용 없음.

Description

불휘발성 다이나믹반도체기억장치

제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치로서 작용되는 EEPROM의 주요회로구성부를 나타낸 도면.

제2도는 제1도에 도시된 EEPROM에 제공되면서 선택트랜지스터와 함께 NAND 셀구조를 이루는 직렬접속의 메모리셀트랜지스터가 포함되어 구성된 NAND 셀블럭의 평면도.

제3도는 제2도에 도시된 NAND 셀블럭의 III-III선에 따르는 단면구성도.

제4도는 제2도에 도시된 NAND 셀블럭의 IV-IV선에 따르는 단면구성도.

제5도는 데이터기록모드시 제1도에 도시된 EEPROM의 주요부에서 발생되는 주요신호파형도.

제6도는 제1도에 도시된 제어회로의 변형구성예를 나타낸 도면.

제7도는 본 발명의 제2실시예에 따른 EEPROM의 주요회로 구성부를 나타낸 도면.

제8도는 제7도에 도시된 EEPROM에 제공되면서 선택트랜지스터와 함께 NAND 셀구조를 이루는 직렬접속의 메모리셀트랜지스터가 포함되어 구성된 NAND 셀블럭의 평면도.

제9도는 데이터기록모드시 제7도에 도시된 EEPROM의 주요부에서 발생되는 주요신호파형도.

제10a도와 제10b도는 EEPROM의 중간전압이 변화되는 경우에 얻어지는 특정메모리셀의 임계치전압 변화를 나타낸 특성그래프.

제11도는 EEPROM에 제공된 부스터회로의 변형구성예를 나타낸 도면.

제12도는 제11도에 도시된 부스터회로의 주요부에서 발생되는 주요신호파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 기판 12 : 접속구멍

14 : 알루미늄배선 16 : 절연층

18 : 제1다결정실리콘층(부유게이트) 20 : 열산화절연층

22 : 제2다결정실리콘층(제어게이트) 24 : 열산화절연층

30, 32, 34, 36, 38, 40, 42 : N⁺형 확산층

50(50-1,…,50-m,50-i) : 중간전압발생회로

52(52-1,…,52-m,52-i) : 제어회로 54 : 감지회로

56 : 데이터판별회로 58 : 기록제어회로

60 : 감지증폭기 80 : 알루미늄층

82 : 기판 86(86i) : 중간전압공급회로

[적용분야]

본 발명은 불휘발성 다이나믹반도체기억장치에 관한 것으로, 특히 전기적으로 데이터를 소거시키거나 프로그램할 수 있는 대용량의 EEPROM에 관한 것이다.

[배경기술과 그 문제점]

디지탈컴퓨터시스템에 대한 높은 실행능력과 신뢰도 향상의 요구가 증대됨에 따라 예컨대 마그네틱플로피디스크장치와 같은 디지탈컴퓨터시스템용 불휘발성 데이터기억장치를 대치시킬 수 있는 대용량의 반도체기억장치의 개발이 강하게 요청되고 있는바, 현재 이용할 수 있는 전기적으로 데이터의 소거/프로그램이 가능한 ROM에 있어서는 플로피디스크장치 또는 하드디스크장치와 같은 마그네틱데이터기억장치보다 신뢰성이라던지 데이터기록/독출비 면에서 기술적인 특징(장점)을 갖고 있기는 하지만, 이러한 형태의 반도체기억장치는 마그네틱데이터기억장치를 대신할 수 있는 정도의 충분한 데이터기억용량을 갖추지 못하고 있다.

이와 같이 전기적으로 데이터의 소거/프로그램이 가능한 ROM(이하 EEPROM이라 함)에 있어서는 각 메모리셀이 전형적으로 2개의 트랜지스터를 포함해서 구성되어 있으므로 주변데이터기억장치를 대신할 수 있는 정도의 대용량을 제공할 수 있는 고집적도는 기대할 수 없는 실정이다.

이에 대해, 최근 고집적화가 이루어져 대용량화가 실현된 불휘발성 반도체기억장치로서 NAND 셀구조를 갖춘 EEPROM이 개발되어 있는, 이러한 NAND 셀구조를 갖춘 EEPROM의 구성에 대해서는 예컨대 R.Stewart 등에 의해 제안되어 "VLSI 심포지움원고집"(RCA사, 1984, P89∼P90)에 소개되어 있다. 즉, 이러한 형태의 반도체기억장치(EEPROM)에 의하면, 각 메모리셀이 부유게이트와 제어게이트를 갖춘 1개의 트랜지스터로 구성되는 한편, NAND 셀구조로 이루어지면서 반도체기판상에 배치되어 메모리셀어레이와 대응되는 비트선사이에는 1개의 접속부만이 형성되므로 반도체기판상에서의 메모리셀영역이 종래의 EEPROM보다 감축되게 되어 집적도가 개선된다.

그러나, 이러한 EEPROM에서는 동작신뢰도가 저하된다는 문제가 있는바, 각 메모리셀 트랜지스터에서는 부유게이트와 제어게이트사이에 다결정실리콘절연층이 형성되어 각 부유게이트와 제어게이트가 절연되고 있는 바, 상기 다결정실리콘절연층의 막특성이 반도체기판상에 적층된 실리콘산화층(SiO₂층)보다 상당히 떨어지는 경우에는 데이터기록용 캐리어가 부유게이트와 제어게이트사이에서 전계를 형성하면서 다결정실리콘절연층을 통해 터널링(tunneling)에 의해 상기 부유게이트와 제어 게이트사이에서 이용되므로 데이터기록/소거모드에서 메모리셀의 특성이 저하되어 효과적인 데이터의 기록/소거가 수행되기 어렵다는 문제가 있다.

[발명의 목적]

본 발명은, 첫째 새롭게 개선된 불휘발성 다이나믹반도체기억장치를 제공하고, 둘째 고집적화가 이루어져 대용량화가 실현되면서 동작신뢰도가 우수한 새롭게 개선된 EEPROM을 제공함에 그 목적이 있다.

[본 발명의 구성 및 작용]

상기한 목적을 달성하기 위해 본 발명은 반도체기판과, 이 반도체기판상에 형성된 병렬의 비트선, 이 비트선에 접속되면서 각기 부유게이트로서의 캐리어축적층과 제어게이트를 갖추고서 메모리셀 직렬어레이를 갖춘 NAND 셀블럭으로 구성되어 데이터의 재기록이 가능한 메모리셀, 상기 반도체기판상에서 상기 비트선과 교차되게 상기 반도체기판상에 형성되면서 상기 셀트랜지스터의 제어게이트에 접속된 병렬의 워드선, 데이터기록모드시 NAND 셀블럭의 선택된 셀에 접속된 워드선에 로우레벨전압을 인가해주면서, NAND 셀블럭과 이 NAND 셀블럭에 결합된 특정 비트선사이의 접속마디와 선택된 워드선 사이에 위치되는 워드선 또는 복수의 워드선에 하이레벨전압을 인가해줌과 더불어, 특정 비트선에 대해 기록되는 데이터에 대응되는 전압을 인가해주면서, 비선택된 비트선에 하이레벨전압보다는 낮으면서 로우레벨보다는 높은 중간전압을 인가해줌으로써 상기 선택된 메모리셀트랜지스터가 비도통상태로 되어 그 선택된 메모리셀에서의 터널링에 의해 데이터가 기록되도록 하는 제어회로가 구비되어 구성되고, 상기 선택된 메모리셀에 기록되는 데이터가 논리 "0" 데이터인 경우에는 상기 특정 비트선에 중간전압이 인가된다.

[실시예]

이하, 본 발명의 불휘발성 다이나믹반도체기억장치에 대해 예시도면에 의거해서 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치로서 작용되는 EEPROM의 회로구성을 나타낸 것으로, 이 제1도에 도시된 EEPROM은 실리콘칩기판(10; 제2도 참조)상에 형성된 셀어레이부를 갖추고 있고, 상기 기판(10)상에 소정수의 병렬비트선(BL1,BL2,…,BLm; 이하 임의의 비트선 하나를 나타내는 경우에는 참조부호 BLi를 사용한다)이 절연되게 형성되어 있는데, 각 비트선(BLi)은 다수의 메모리셀에 접속되면서, 이 다수의 메모리셀은 부(sub)어레이(B11,B12,… ; 이하 NAND 셀블럭 또는 단순히 셀블럭으로 표기하면서, 임의의 셀블럭을 표기하는 경우에는 참조부호 Bij를 사용한다)로 분할되어 있다. 또, 각 부어레이는 선택트랜지스터(QS1, QS2)와 소정수의 메모리셀(M)을 갖추고 있고, 상기 선택트랜지스터(QS)는 단일게이트(single gate)형 MOSFET로 구성되며, 각 메모리셀(M)은 기본적으로 부유게이트와 제어게이트를 갖춘 2중게이트형 MOSFET로 구성된다. 또, 각 NAND 셀블럭(Bij)에 포함된 트랜지스터 직렬어레이는 그 일단(예컨대 메모리셀트랜지스터(M11)의 드레인)이 제1선택트랜지스터(QS11)를 통해 대응되는 비트선(BLi)에 접속되면서 그 다른 단(예컨대 메모리셀트랜지스터(M14)의 소오스)이 제2선택트랜지스터(QS12)를 통해 기판전압(VS)에 접지되어 있다. 이러한 구성의 실시예에서는 각 셀블럭(Bij)의 메모리셀(M)이 소위 NAND 셀구조를 이루면서 직렬로 접속된 메모리셀트랜지스터(M1,M2,…,Mn)로 구성되어 있는, 이하의 설명에서는 각 셀블럭에 포함된 메모리셀트랜지스터의 참조부호 "n"에 대해 실제의 적용에서는 8 또는 16으로 설정해줄 수 있기는 하지만, 설명의 간편성을 도모하기 위해 "4"로 한정해서 설명하기로 한다.

또, 병렬의 워드선(WL1,WL2,…,WL4)이 비트선(BL)과 교차되도록 기판상에 절연되게 형성되고, 선택트랜지스터(QS)와 메모리셀트랜지스터(M)가 제1도에 도시된 바와 같이 비트선(BL)과 워드선(WL)의 마디에 각각 접속되면서 셀매트릭스를 이루게 된다. 여기서, 각 셀블럭(Bij)의 선택트랜지스터(QS1,QS2)에 접속된 선(SG1,SG2)은 각각 필요한 경우에 제어게이트선으로서 설명하기로 한다.

제2도는 불순물이 엷게 도우프된 P형 실리콘칩기판(10)상에 접속구멍(12)이 갖추어진 1개의 NAND 셀블럭(예컨대 B11)을 나타낸 것으로, 직렬접속의 트랜지스터(QS,M)상에 접속된(알루미늄배선; 14)이 절연적으로 연장되어 있는, 이 알루미늄배선(14)은 상기 NAND 셀블럭(B11)에 포함된 트랜지스터(QS,M)의 게이트에 겹쳐지게 형성된다.

제3도와 제4도는 기판(10)상에 배치된 절연소자용 절연층(16)에 의해 에워싸인 기판(10)의 표면에 형성된 NAND 셀블럭(B11)의 트랜지스터어레이에 대한 단면도를 나타낸 것으로, 먼저 제3도에 도시된 바와 같이 1개의 메모리셀로 구성되는 MOSFET(M11; 다른 메모리셀도 동일한 구성을 갖음)는 열산화절연층(20)에 의해 기판(10)상에 절연적으로 배치된 제1다결정실리콘층(18)과 이 제1다결정실리콘층(18)상에 열산화절연층(24)에 의해 절연적으로 배치된 제2다결정실리콘층(22)를 갖추고 있고, 그 중 상기 제1다결정실리콘층(18)은 MOSFET(Mij)의 부유게이트로서 기능하는 반면 제2다결정실리콘층(22)은 MOSFET(Mij)의 제어게이트로서 기능하게 되고, 이 제어게이트(22)가 대응되는 워드선(메모리셀(M11))인 경우에 워드선(WL1)에 접속된다. 그리고 제3도에 도시된 바와 같이 부유게이트(18)는 소자분리영역상에 연장되어 있으므로 각 메모리셀(Mi)에서 부유게이트(18)와 기판(19) 사이의 결합용량(cfs)을 부유게이트(18)와 제어게이트(22)사이의 결합용량(cfc)보다 작게 설정해줌으로써 부유게이트(18)와 기판(10) 사이의 터널링에 의한 전자의 이동만으로 데이터의 기록/소거가 가능하게 된다.

또, 예컨대 제1선택트랜지스터(QS11)는 기판(10)상에 절연적으로 배치된 다결정실리콘층(26)을 갖추고 있는데, 이 다결정실리콘층(26)은 상기 제1선택트랜지스터(QS11)의 제어게이트로서 기능하게 되고, 마찬가지로 제2선택트랜지스터(QS12)는 기판(10)상에 절연적으로 배치된 다결정실리콘층(28)을 갖추고 있는데, 이 다결정실리콘층(28)은 상기 제2선택트랜지스터(QS12)의 제어게이트로서 기능하게 된다.

한편, 제4도는 불순물이 다량도우프된 N형 확산층(30,32,34,36,38,40,42)이 상기 트랜지스터(QS,M)의 게이트상에 약간 겹쳐지게 형성된 구성이 도시되어 있는 바, 이 N⁺확산층은 대응되는 트랜지스터의 소오스와 드레인으로서 기능하게 되어, 예컨대 N⁺확산층(30,32)은 선택트랜지스터(QS11)의 드레인과 소오스로 기능하는 반면, N⁺층(32,34)은 셀트랜지스터(M11)의 드레인과 소오스로서 기능하게 된다. 또, 이러한 층구조상에는 CVD 절연층(44)이 전체적으로 덮여지게 되고, 이 절연층(44)에는 제4도에 도시된 바와 같이 직렬트랜지스터어레이에 대한 접속구멍(12)으로서 기능하는 관통구멍이 형성되며, 이 경우 상기 접속구멍(관통구멍; 12)은 선택트랜지스터(QS11)의 소오스확산층(32)상에 위치된다. 그리고, 상기 절연층(44)상에는 알루미늄배선층(14)이 형성되어 접속구멍(12)을 통해 트랜지스터(QS)의 드레인확산층(30)에 접속된다.

한편, 상기 제1도에서 워드선(WL1,WL2,WL3,WL4)은 각각 선택트랜지스터(S1,S2,S3,S4)를 통해 제어단자(CG1,CG2,CG3,CG4)에 접속되고, 제어단자(SD1)에는 선택트랜지스터(S5)를 통해 게이트제어선(SG1)이 접속되며, 제어게이스트선(SG2)이 집적 제어단자(SS1)에 접속되는 한편, 제어선(CL)이 트랜지스터(S1∼S5)의 게이트에 접속되면서, 그 제어선(CL)에 제어신호(

)가 공급된다. 또, 각 비트선(BLi)은 그 일단이 중간전압 발생회로(50-i)에 접속되면서 다른 단이 제어회로(52-i)에 접속되고, 이 경우 상기 중간전압발생회로(50)는 2개의 MOSFET(Q1,Q2)의 직렬회로로 구성되어 있는데, 그 중 MOSFET(Q1)의 게이트는 그 드레인에 접속되면서 그 드레인에 제1부스트전압(VPP1; 본 실시예에서는 10V)이 인가되므로, 그 제1부스트전압(VPP1)이 MOSFET(Q1)를 통해 비트선(BL1)에 인가된다. 이에 대해 MOSFET(Q2)는 그 게이트가 단자(A)에 접속되면서 비트선을 통해 캐리어를 방전시키는 방전트랜지스터로서 작용하게 된다.

그리고, 제어회로(52)는 감지회로(54)와 데이터판별회로(56) 및 기록제어회로(58)로 구성되고, 그 중 상기 감지회로(54)는 단자(B)에 접속된 게이트를 갖추고서 EEPROM의 데이터독출모드시 턴온되는 MOSFET(Q3)와, 이 MOSFET(Q3)를 통해 비트선(BL1)에 접속된 감지증폭기(60), 단자(C)에 접속된 게이트를 갖추고서 상기 감지증폭기(60)의 출력단에 접속되어 EEPROM의 데이터독출모드시 턴온되는 MOSFET(Q4), 단자(D)에 접속된 게이트를 갖추고서 상기 MOSFET(Q4)와 입출력선(I/O1)에 접속된 MOSFET(Q5)로 구성되고, 또 상기 데이터판별회로(56)는 제1입력의 MOSFET(Q4,Q5)의 공통마디(N1)에 접속되면서 제2입력이 단자(E)에 접속된 노아게이트(62)로 구성되며, 상기 기록제어회로(58)는 상기 노아게이트(62)의 출력에 접속된 캐패시터(64)와 2개의 MOSFET(Q6,Q7)의 직렬회로로 구성되는데, 상기 MOSFET(Q6)의 드레인에 제1부스트전압(VPP2; 본 실시예에서의 20V)이 인가되는 한편, 그 MOSFET(Q6)의 게이트는 MOSFET(Q7)의 소오스와 비트선(BL1)에 접속되고, 상기 MOSFET(Q6,Q7)의 게이트는 MOSFET(Q6,Q7)의 공통마디(N2)에 접속되며, 이 공통마디(N2)는 캐패시터(64)를 통해 노아게이트(62)의 출력에 접속된다. 이 경우, 다이오드접속된 MOSFET(Q7)와 캐패시터(64)는 소위 "펌핑회로(pumping circuit)"를 구성하게 되고, 또 상기 MOSFET(Q6,Q7)는 상기 데이터판별회로(56)의 출력신호에 따라 대응되는 비트선(BL1)에 제2부스트전압(VPP2)을 인가해주기 위한 하이레벨전압공급회로로서 작용하게 된다.

이하, 상기와 같이 구성된 본 발명에 따른 EEPROM의 동작모드에 대해 제5도의 타이밍차트를 참조해서 설명한다.

이 제5도에서는 비트선(BL)상의 전압이 Vbit로 표시되고, 선(SD1,SD2,CG1∼CG4)에 인가되는 전압은 각각 Vsd1, Vsd2, Vcg1, Vcg2, Vcg3, Vcg4로 표시되며, 중간전압발생회로(50)와 제어회로(52)의 단자(A,B,C,D,E)에 인가되는 전압은 각각 Va,Vb,Vc,Vd,Ve로 표시되고, 상기 제어회로(52i)의 노아게이트(62)로부터 출력전압은 Vgoi로 표시되어, 예컨대 제어회로(52-1,52-2)의 노아게이트(62)로부터의 출력전압은 각각 Vgo1,Vgo2로 표시된다.

여기서, EEPROM에서는 모든 메모리셀에 대해 데이터소거동작이 일괄적으로 수행되는바(이에 따라 본 발명의 EEPROM은 "플래시(flash) EEPROM"으로 칭해짐), 각 셀블럭에 포함된 모든 셀트랜지스터(M)에 기억된 데이터는 후술하는 방식에 의해 일괄적으로 소거된다. 즉, 모든 워드선(WL1∼WL4)이 하이레벨전압이 인가되는 동시에 단자(SD1,A)에 하이레벨전압이 인가되므로 각 메모리셀에 챈널이 형성되고, 이 챈널은 접지전압(VS)으로 설정되므로 기판(10)으로부터 부유게이트(18)에 전자가 주입되며, 이때 각 메모리셀트랜지스터의 임계치전압이 정(+)방향 예컨대 2V정도로 시프트되어 데이터 "0"의 기억상태로 설정되고, 이 방식에 의해 EEPROM의 일괄적인 소거동작이 종료된다.

이어, 데이터기록모드에서는 선택된 워드선에 로우레벨전압이 인가되면서, 셀블럭과 그 셀블럭에 결합된 특정 비트선사이의 접속마디로서 기능하는 제1선택트랜지스터와 선택된 워드선사이에 위치되는 비선택워드선 또는 복수의 비선택워드선에 하이레벨전압이 인가되므로 복수의 비선택워드선의 소오스측에 로우레벨이 인가되고, 또 기억되는 디지탈데이터의 2진치에 따라 선택 비트선에 로우레벨과 하이레벨사이의 중간전압 또는 하이레벨이 인가되는데, 이 경우 과도소거(over-erasing)를 방지하기 위해 비선택 비트선에는 중간전압이 인가된다. 즉, 제1도에 도시된 메모리셀매트릭스에서 예컨대 메모리셀(M14)에 데이터가 기록되는 경우를 가정하면서, 이하의 설명에서는 간단함을 기하기 위해 인접되는 2개의 비트선 즉 선택된 비트선으로서의 BL1과 비선택 비트선으로서의 BL2의 동작에 대해서만 설명하기로 한다(다른 비선택 비트선(BL3,…,BLm)은 비트선(BL2)과 동일하게 작용함).

먼저, 선(CL)에서 신호(

)가 인가되므로 MOSFET(S1∼S5)가 턴온되고, 상기 제5도에 도시된 바와 같이 단자(SD1)에 인가되는 전압(Vsd1)이 20V로 변화되는 경우에는 선택트랜지스터(QS11,QS12)가 턴온되므로 각 NAND 셀블럭이 대응되는 비트선(BL)에 전기적으로 접속된다. 여기서, 예컨대 메모리셀(M14)이 선택된 경우이면 워드선(WL4)과 비트선(BL1)이 선택되고, 그 선택된 워드선(WL4)의 단자(CG4)에는 로우레벨전압으로서 0V가 인가되는 반면, 잔여의 워드선(WL1∼WL3)의 단자(CG1∼CG3)와 제어게이트선(SG1)의 단자(SD1)에는 하이레벨전압으로서 20V가 공급된다. 이때, 데이터기록동작이 개시되면 제1부스트전압(VPP1)이 인가되어 데이터독출모드에서만 턴온되는 MOSFET(Q3,Q4)의 단자(B,C)의 전위가 증가되면서 데이터소거모드에서만 턴온되는 MOSFET(Q2)의 게이트단자(A)가 로우레벨전압으로 유지된다.

이러한 전압의 인가에 따라 MOSFET(Q1)의 임계치전압에 의해 전압(VPP1)보다 낮은 8V 전압이 선택된 비트선(BL1)과 비선택 비트선(BL2; 다른 비선택 비트선에 대해서도 동일함)에 인가되고, 이 경우 비트선(BL1)의 입출력선(I/O1)전압은 0V로 되는 반면 비트선(BL2)의 입출력선(I/O2)전압은 5V로 되며, 각 제어회로(52-1,52-2)의 기록용 MOSFET(Q5)의 게이트단자(D)에 5V의 전압(Vd)이 인가되므로 MOSFET(Q5)가 턴온된다. 이에 따라 제어회로(52-1)의 노아게이트(62)는 입출력선(I/O1)으로부터 인가되는 데이터를 제1입력으로 수신하게 되면서 단자(E)를 통해 인가되는 도시되지 않은 링(ring)발진기로부터의 출력전압(Ve; 제5도 참조)을 제2입력으로서 수신하게 되고, 이와 동일하게 제어회로(52-2)의 노아게이트(62)는 입출력선(I/O2)으로부터 인가되는 데이터를 제1입력으로 수신하면서 단자(E)를 통해 인가되는 링발진기로부터의 출력전압(Ve)을 제2입력으로서 수신하게 되는데, 그 전압(Ve)이 인가되는 경우 비트선(BL1)에 접속된 제어회로(52-1)에서 노아게이트(62)의 출력전압(Vgo1)이 상승되어 MOSFET(Q7)가 턴온되고, 이 MOSFET(Q7)의 턴온동작에 따라 MOSFET(Q6)가 턴온되므로 비트선(BL1)에 제2부스트전압(VPP2; 20V)이 인가된다.

이에 따라 비트선(BL1)에 접속된 메모리셀트랜지스터(M11∼M13)의 제어게이트전압(Vcg1,Vcg2,Vcg3)이 제5도에 도시된 바와 같이 20V로 설정되므로, 메모리셀트랜지스터(M)의 채널이 도통상태로 되면서 비트선(BL)에는 20V의 하이레벨전압이 인가되므로 메모리셀(M11∼M13)에서는 캐리어가 이동되지 않게 되어 데이터전압이 변화되지 않는 반면, 메모리셀(M14)에서는 제어게이트 전압(Vcg4)이 0V로 되면서 그 드레인(38; 제4도 참조)에는 도통상태로 된 셀트랜지스터(M11∼M13)를 통해 대체로 20V 전압(이 전압은 각 트랜지스터의 챈널에서 미소한 전압강하가 발생되기 때문에 실제 20V보다 저하된다)이 인가되므로 메모리셀(M14)의 부유게이트(18; 제4도 참조)에 축적 또는 저장된 전자가 터널링에 의해 기판(10)으로 방전된다. 이에 따라 메모리셀트랜지스터(M14)의 임계치전압이 부(-)방향 예컨대 -3V정도로 시프트되고, 이러한 방식에 의해 논리데이터 "1"의 기록이 완료된다. 이 경우 제어회로(52-2)에서 노아게이트(62)의 출력전압이 선택된 비트선(BL1)에서의 데이터기록중에는 로우레벨전압으로 고정되므로 8V의 중간전압이 중간전압발생회로(50-2)에 의해 비선택 비트선(BL2)에 인가되므로 비선택메모리셀(M21∼M24)에서의 과도소거가 확실하게 방지될 수 있다. 즉, 비트선(BL2)이 로우레벨전압(0V)으로 설정되는 경우에는 워드선(WL1∼WL3)에 하이레벨전압이 인가되어 그 워드선(WL1∼WL3)에 접속된 메모리셀(M21∼M23)이 자동적으로 데이터소거모드로 설정되므로 메모리셀(M21∼M23)의 임계치가 데이터 "0" 기억상태로 설정되어 그 메모리셀(M21∼M23)의 임계치가 초기적으로 되기 때문에 예컨대 2V 전압이 불필요하게 시프트되어 예컨대 6V로 된다.

이 상태가 "과도소거상태"로서 알려지고 있는바, EEPROM이 데이터기록모드로 되어 2V의 임계치에서 데이터 "0"을 읽어내거나 -3V의 임계치에서 데이터 "1"를 읽어내는 경우에 선택된 특정메모리셀(Mij)에 접속된 워드선에는 0V를 인가해주면서 비선택워드선에 5V를 인가해줌으로써 선택된 워드선에 접속된 메모리셀을 제외한 모든 메모리셀이 턴온되므로 그 비선택메모리셀에서는 실제 데이터의 독출이 이루어지지 않게 된다.

여기서, EEPROM의 데이터기록모드시 선택된 비트선(BL1)의 메모리셀(M11∼M14)과 비선택 비트선(BL2)의 메모리셀(M21∼M24)에 인가되는 전압을 다음의 표에 요약해서 나타내었다.

또, 데이터독출모드에서 예컨대 메모리셀(M14)이 선택된 경우에는 선택된 메모리셀(M14)이 접속된 워드선(WL4)에 0V 전압이 인가되는 반면 잔여의 워드선(WL1∼WL3)에는 5V 전압이 안가되어 비선택메모리셀(M11∼M13)이 턴온되는 동안 선택된 메모리셀(M14)이 턴온되는지를 검출해내게 되는바, 예컨대 메모리셀(M14)이 턴온된 경우에는 기억데이터가 1로 판별되는 반면 메모리셀(M14)이 턴오프된 상태로 유지되는 경우에는 기억데이터가 0으로 판별된다. 또 예컨대 EEPROM에서 상기한 과도소거가 발생되는 경우에는 메모리셀의 임계치가 증가되어 상기 독출조건하에서 선택된 메모리셀에 직렬로 접속된 메모리셀이 턴온되기 어렵게 되거나 불가능하게 되지만, 본 실시예에 따르면 선택된 메모리셀에 데이터가 기록되는 동안 비선택비트선들이 하이레벨과 로우레벨사이의 중간전압으로 유지되므로 상기한 결점(장애)이 확실하게 배제될 수 있고, 더욱이 비선택메모리셀의 임계치 전압(Vth)의 증가에 의해 비트선(BL)의 전압(VPP)의 저하가 억제되므로 데이터기록동작이 용이하게 된다.

또, 제1도에 도시된 바와 같이 제1부스트전압(VPP1)을 공급해 주는 MOSFET(Q1)의 게이트와 소오스가 공통으로 접속되어 있으므로 그 제1부스트전압(VPP1)보다 높은 제2부스트전압이 비트선(BL)에 공급되는 경우에는 제1부스트전압(VPP1)측에 형성되는 직렬통로가 방지된다.

그리고, 상기 제어회로(52)의 노아게이트(62)는 제6도에 도시된 바와 같이 낸드게이트(70)과 인버터(72)로 이루어진 직렬회로로 대치시킬 수 있고, 상기 실시예에서는 비선택된 비트선(BL)에 인가되는 중간전압에서 제1부스트전압(VPP1)이 사용되고 있는데, 이 중간전압은 하이레벨과 전압사이의 중간적인 전압으로 설정된다.

다음, 제7도를 참조해서 5V의 단일전원전압을 사용하여 동작시킬 수 있는 본 발명의 제2실시예에 따른 EEPROM을 설명한다.

이 제7도에서는 소정수(본 실시예에서는 4개)의 비트선(BLi1∼BLi4)이 각각 N챈널 MOSFET(Q10,Q11,Q12,Q13)를 통해 제어회로(52-i; 이 회로의 구성은 상기 제1실시예의 회로구성과 동일하므로 제7도에서는 그에 대한 회로구성의 상세한 도시는 생략함)에 접속되고, 상기 MOSFET(Q10,Q11,Q12,Q13)의 게이트는 각각 열제어선(CL,CL2,CL3,CL4)에 접속되는데, 이 열제어선(CL1,CL2,CL3,CL4)에는 열어드레스신호를 수신하기 위한 단자(CS1,CS2,CS3,CS4)가 갖추어져 있어, 어드레스신호가 열제어선(CL1∼CL4)을 통해 4개의 비트선(BLi1∼BLi4)으로 이루어진 비트선그룹과 그에 대응되는 제어회로(52-i)사이에 형성된 MOSFET(Q10∼Q13)의 게이트에 인가된다.

제8도에는 NAND 셀블럭이 8개의 메모리셀(M)을 갖추어 구성된 단면구조가 도시되어 있는바, 이들 각 NAND 셀블럭의 단면구조는 상기 실시예의 단면구조와 유사하게 되어 있고, 비트선(BL)으로서 기능하는 기다란 알루미늄층(80)이 실리콘칩기판(82)상에 절연적으로 적층되는데, 이 알루미늄층(80)은 제4도에 도시된 상기 실시예에서처럼 접속구멍(84)을 통해 기판(10)에 전기적으로 접속된다.

또, 이 제8도에서 메모리셀트랜지스터(M111∼M118)가 알루미늄층(80)을 따라 연속적으로 배치되고, 상기 제1실시예와 유사하게 제1 및 제2선택트랜지스터(M111,M118)가 메모리셀트랜지스터어레이의 양단에 접속되며, 상기 메모리 셀랜지스터(QS111,QS112)의 제어게이트전극으로서 기능하는 워드선이 각각 단자(CG1~CG8)에 접속되고, 상기 선택트랜지스터(QS111,QS112)게이트 전극으로서 기능하는 게이트제어선이 각각 단자(SD1,SS1)에 접속된다.

한편, 상기 제7도에서 워드선(WL1∼WL8)은 D형 N챈널 MOSFET로 이루어진 선택트랜지스터(S1∼S8; 제7도에서는 도면의 간단화를 기하기 위해 MOSFET(S2∼S6)의 도시를 생략함)를 통해 제어신호(PRO)가 인가되는 제어선(CL)에 접속되고, 제어단자(SG1)가 선택트랜지스터(S9)를 통해 제어선(CL)에 접속되는 반면 제어단자(SG2)가 제어선(CL)에 직접 접속된다.

또, 각 비트선(BLi)은 N챈널형 MOSFET(Q1,Q2)의 직렬회로로 구성된 중간전압공급회로(86-i)에 접속되고, 상기 MOSFET(Q1)는 그 게이트에 공급되는 기록신호(W)에 응답해서 스위칭되는 반면 MOSFET(Q2)는 그 게이트에 공급되는 소거신호(A)에 응답해서 스위칭되며, 상기 MOSFET(Q1)의 드레인에는 내부부스트전압(Vm; 중간전압으로서 예컨대 10V)이 공급되는 반면 MOSFET(Q2)의 소오스는 기판접지전압(VS)에 접속된다.

이와 같이 구성되는 본 발명의 제1실시예에 따른 EEPROM에 의하면 일괄소거모드시에 모든 워드선(WL)에는 하이레벨전압으로서의 20V 전압이 인가되고, 이 때 제1 및 제2선택트랜지스터(QS)의 게이트제어선(SG1,SG2)에는 하이레벨전압으로서의 20V 전압이 인가되며, 각 비트선(BLi)에 접속된 중간전압공급회로(86-i)에서의 MOSFET(Q2)의 게이트에는 5V 전압이 인가된다. 그리고, 어드레스선(CL1∼CL4)의 전압은 0V로 설정되는 반면 기판의 전압(VS)은 EEPROM의 소거, 기록, 독출모드에서 모두 0V로 설정되고, 이러한 전압의 적용에 의해 EEPROM의 모든 메모리셀(M)에는 챈널이 형성되었는데, 이 챈널의 전압은 접지전압으로 설정되면서 그 제어게이트에서는 하이레벨전압이 얻어지게 되므로 모든 메모리셀(M)에서 Fowler-Nordheim 터널링(F-N 터널링으로 알려짐)에 의해 기판(82)으로부터 부유게이트에 전자가 동시에 주입되고((터널전류가 흐름), 이에 따라 각 메모리셀(Mi)의 임계치가 정방향 예컨대 2V 정도로 시프트되며, 이 상태가 "0" 상태에 상당하는 바, 일괄소거모드에서 모든 메모리셀(M)은 데이터 "0"의 기억상태로 초기화된다.

다음, 제9도를 참조해서 EEPROM의 데이터기록동작에 대해 설명한다.

먼저, 데이터기록모드가 설정되면서 예컨대 메모리셀(M117)이 선택된다고 하면, 이 선택된 메모리셀(M117)이 접속된 워드선(WL7)에 로우레벨전압이 인가되고, 이때 선택된 메모리셀에 기록되는 논리데이터에 따라 선택된 비트선(BL11)에는 하이레벨전압 또는 이 하이레벨전압과 접지전압(VS)사이의 중간전압이 인가되는데, 이 중간전압은 비선택 비트선(BL12∼BL14, BL21∼BL24)에도 인가된다. 그러므로 제9도에 도시된 바와 같이 NAND 셀블럭(B111)에서 비선택메모리셀(M111∼M116)의 제어게이트단자전압(Vcg1∼Vcg6)이 데이터기록모드에서 23V로 설정되는 반면 선택된 메모리셀(M113)의 제어게이트단자전압(Vcg7)은 0V로 유지되며, 비선택메모리셀(M118)의 제어게이트단자전압(Vcg8)은 0V로 설정된다. 이에 대해 보다 구체적으로 설명하면, 데이터기록동작이 개시되는 경우 선택트랜지스터(QS111)에 접속된 제어게이트선(SG1)의 전압(Vsd1)과 전압(Vsd2)이 제9도에 도시된 바와 같이 하이레벨전압(20V)로 설정되어 선택된 비트선(BL11)의 제1선택트랜지스터(QS111)가 도통상태로 되고, 이에 따라 선택된 비트선(BL11)의 제1선택트랜지스터(QS111)가 도통상태로 되어 잔여의 NAND 셀블럭과 더불어 NAND 셀블럭(B111)의 일단이 비트선(BL11)에 저속된다.

이와 마찬가지로 제어게이트선의 전압(VSS1)이 하이레벨전압(20V)으로 설정되어 선택된 비트선(BL11)의 제2선택트랜지스터(QS112)가 도통상태로 되므로 NAND 셀블럭(B111)의 일단이 기판접지전압(VS)에 접속되는 한편, 잔여의 NAND 셀블럭도 기판접지전압(VS)에 접속된다. 또, 데이터기록모드가 개시되는 경우 각 비트선(BLi)에 접속된 중간전압공급회로(86)에서 MOSFET(Q2)의 게이트전압이 내부부스트전압(Vm; 10V)과 FET임계치(Vth)의 합으로 되는 전압(Vm+Vth)으로 설정된다.

그리고, 제9도에 도시된 바와 같이 각 제어회로(52-i)에서 MOSFET(Q3,Q5; 제1도에 참조)의 게이트전압(Vb,Vc)과 각 중간전압공급회로(86-i)에서의 MOSFET(Q2)의 게이트전압(Va)이 로우레벨전압으로 설정되므로 내부부스트전압(Vm)이 선택된 메모리셀(M117)을 포함하는 4개의 비트선(BL11∼BL14)이 하나의 비트선그룹으로 고려되는 비트선(BL11,BL12,BL13,BL14,BL21,BL22,BL23,BL24)에 인가되고, 예컨대 제어단자(CS1)가 어드레스신호에 응답해서 선정되면서 상기 비트선그룹이 "VPP(20V)＋Vth"로 표시되는 전압(23V)을 갖는 경우에는 트랜지스터(Q10)가 선택되어 그 비트선그룹에 형성된 비트선 선택트랜지스터(Q10∼Q13)가 턴온되므로 제어회로(52-1)가 선택된 비트선(BL11)에만 접속되어, 0V의 데이터전압이 입출력선(I/O1)에 인가되는 반면 5V의 데이터전압이 입출력선(I/O2)에 인가된다. 이 경우 전압(VPP)은 비트선(BL11)에만 인가되는 반면 중간전압(Vm)은 잔여의 비트선(BL12∼BL14)에 인가된다.

상기한 실시예와 같은 방식에서 각 제어회로(52-1,52-2)에서의 각 데이터기록용 트랜지스터(Q5; 제1도 참조)의 게이트단자(D)에 인가되는 전압(Vd)는 제9도에 도시된 바와 같이 5V로 선정되므로 트랜지스터(Q5)가 턴온되어 제어회로(52-1)의 노아게이트(62; 제1도에 참조)에는 입출력선(I/O1)이 데이터전압(예컨대 0V)과 단자(E)를 통해 외부적으로 인가되는 링발진기출력신호(제9도에는 "Ve"로 표시됨)가 인가되고, 이와 마찬가지로 제어회로(52-2)의 노아게이트(62)에는 입출력선(I/O2)의 데이터전압(5V)과 단자(E)를 통해 외부적으로 인가되는 링발진기출력신호(Ve)가 인가된다. 이에 따라 제어회로(52-1)에서 노아게이트(62)로부터의 출력전압(Vgo1)이 제9도에 도시된 바와 같이 펄스파형으로 되어 캐리어가 캐패시터(64; 제1도 참조)에 충전됨에 이어 MOSFET(Q7)의 게이트전압이 증가되므로 MOSFET(Q7)가 턴온되면서 MOSFET(Q6)가 턴온되어 부스트전압(VPP)이 선택된 비트선(BL11)에 인가되고, 이 전압(VPP)의 적용에 따라 중간전압공급회로(86-1)의 MOSFET(Q1)가 턴온프되는 한편, 제어회로(52-2)의 노아게이트(62)로부터의 출력전압(Vgo2)이 제9도에 도시된 바와 같이 0V로 유지되므로 상기한 동작은 수행되지 않게 되어 모든 비트선(BL)중 선택된 메모리셀(M117)이 포함된 비트선(BL11)에만 전압(VPP)이 인가된다.

이러한 전압의 적용에 따라 선택된 비트선(BL11)의 NAND 셀블럭(BL11)에서 메모리셀(M111∼M116)의 제어게이트전압(Vcg1∼Vcg6)이 23V의 하이레벨전압으로 설정되어 그 메모리셀(M111∼M116)의 챈널이 도통상태로 되고, 이때 비트선(BL11)에는 상기한 바와 같이 하이레벨전압이 인가되므로 각 메모리셀(M111∼M116)의 드레인전압이 하이레벨전압으로 설정되어 상기 메모리셀(M111∼M116)은 변화되지 않는다. 이에 대해, 메모리셀(M117)의 게이트에는 0V의 제어게이트전압(Vcg7; 제9도 참조)이 인가되면서 그 드레인에는 메모리셀(M111∼M116)을 통해 비트선(BL11)의 하이레벨전압이 인가되므로 메모리셀(M117)이 턴오프되고, 이에 따라 부유게이트에 저장된 전자가 F-N 터널링에 의해 메모리셀(M117)의 확산층으로 방전되어 임계치전압이 부방향 예컨대 -3V로 시프트되므로 메모리셀(M117)에 논리데이터 "1"이 기록된다. 이에 대해 다른 메모리셀(M118)의 게이트에는 하이레벨전압과 접지전압사이의 중간전압으로서 5V의 제어게이트전압(Vcg8; 제9도 참조)이 인가되어 데이터소거가 방지된다.

또, 선택된 메모리셀(M117)에 대해 데이터기록이 실행되는 경우 제어회로(52-2)의 입출력선(I/O2)이 다른 4개의 비트선(BL21∼BL24) 그룹에서 5V로 설정되고, 이에 따라 제9도에 도시된 바와 같이 노아게이트(62)의 출력전압(Vgo2)이 0V로 설정되므로 제어회로(52-2)의 MOSFET(Q6,Q7)가 비도통상태로 유지되어 부스트전압(VPP)이 출력되지 않는다. 그리고, 제어단자(CL1)의 활성화에 따라 비트선(BL11)과 더불어 선택되는 그 비트선그룹에서 선택된 비트선(BL21)이 중간전압(Vm)으로 설정되고, 이 상태가 논리 0데이터의 기록에 상당하게 된다.

즉, 선택된 메모리셀에 논리데이터 "0"이 기록되는 경우에는 선택된 비트선뿐만 아니라 비선택 비트선에도 중간전압(Vm)이 인가되고, 이 비트선그룹에서 비선택 비트선(BL22∼BL24)의 메모리셀은 상기 비트선(BL11∼BL14)그룹에서의 비트선(BL12∼BL14)의 비선택메모리셀과 동일하게 변화되지 않는다.

한편, 논리데이터 0이 기록되는 경우 중간전압(Vm)의 소정치를 얻기 위해 선택된 비트선(BL1)에 중간전압(Vm)으로서 여러 가지 전압을 인가하면서 실험을 수행하였는바, 이 경우 데이터 "0"이 기록될 때 20V의 하이레벨이 게이트에 인가되는 1개의 비선택메모리셀(M211∼M216)은 "전형적인 비선택메모리셀"로 칭하는 반면, 그때 0V의 로우레벨전압이 제어게이트에 인가되는 선택된 메모리셀(M217)은 "전형적인 선택된 메모리셀"로 칭하고, 제10a도에는 비트선(BL21)에 인가되는 중간전압치가 변화되는 경우(반선택주입모드(semiselected injection mode))에 얻어지는 "전형적인 비선택메모리셀"의 스트레스타임(stress time)에 대한 임계치의 변화가 도시되어 있는 반면, 제10b도에는 비트선(BL21)에 인가되는 중간전압치가 변화되는 경우(반선택 방전모드)에 얻어지는 "전형적인 선택메모리셀"의 스트레스타임에 대한 임계치의 변화가 도시되어 있다. 이 제10a도로부터 알 수 있는 바와 같이 중간전압(Vm)이 10V로부터 저하되어 비트선전압이 감소됨에 따라 반선택주입모드에서 "전형적인 비선택메모리셀"의 임계치변화가 증대되어, 예컨대 중간전압 6V로 감소되는 경우 비선택메모리셀의 임계치는 스트레스타임의 약 100msec 경과되는 동안 크게 변화되는 반면, 제10b도에서 알 수 있는 바와 같이 중간전압(Vm)이 증가되어 비트선전압이 증가됨에 따라 반선택방전모드에서 "전형적인 선택메모리셀"의 임계치변화가 증대되어, 예컨대 중간전압(Vm)이 13V로 증가되는 경우 선택된 메모리셀의 임계치는 스트레스타임이 10msec 경과되는 동안 3.0V에서는 2.6V로 크게 변화되고 있다. 이들 실험의 결과로부터 EEPROM의 하이레벨전압이 20V인 경우 중간전압(Vm)은 8∼12V로 설정해주는 것이 바람직하다는 결론을 얻을 수 있는바 이에 따라 바람직한 중간전압(Vm)은 다음의 식으로 표시할 수 있고,

여기서, 본 실시예에서는 부스트전압(VPP)이 20V로 설정되고 있으므로,

의 관계가 성립되며, 본 실시예에서는 중간전압(Vm)이 10V로 설정되고 있다.

상기한 바와 같이 본 발명의 제2실시예에 따른 EEPROM에 의하면 특정 비트선(BLi)의 NAND 셀블럭에 데이터가 기록되는 경우 NAND 셀블럭에서 선택된 메모리셀의 지정순서가 전혀 제한되고 있지 않음에 따라 소망의 순서로 소망의 메모리셀에 데이터를 기록시킬 수 있고, 또 이 경우 현재 데이터의 기록이 실행되는 선택된 메모리셀을 제외한 비선택메모리셀(M)의 드레인에 중간전압(Vm)이 인가되어 대응되는 비트선(BL)에도 중간전압(Vm)이 인가되므로 과도소거에 의해 초래되는 불필요한 데이터의 소거 또는 데이터의 파괴가 확실히 방지된다. 또, 중간전압(Vm)을 이용함에 따라 데이터기록모드에서 비트선(BL)사이의 전압차가 감소될 수 있게 됨과 더불어 필드트랜지스터에 의해 불필요한 전류누설의 가능성이 감소될 수 있어 EEPROM의 동작신뢰도가 개선된다.

상기한 바와 같이 본 실시예에서는 선택된 메모리셀에 논리데이터 "0"이 기록되는 경우에 선택된 비트선(BL)에도 중간전압(Vm)이 인가됨에 따라 데이터기록모드시 선택된 비트선(BL)에 접속된 비선택 메모리셀에서 불필요한 데이터의 소거/파괴가 확실하게 방지될 수 있고, 더욱이 본 실시예에서 모든 비트선(BL)이 각기 소정수의 비트선으로 이루어지는 다수의 비트선그룹으로 분할되고 있으면서, 각 비트선그룹에는 주변제어회로(52)가 제공되는 한편, 각 비트선그룹의 비트선에는 어드레스신호에 응답해서 스위칭되는 선택트랜지스터(Q10∼Q13)가 제공되고 있다. 그러므로, 하나의 비트선그룹에서 특정 비트선(예컨대 BL11)이 선택된 경우에는 대응되는 트랜지스터(Q10)가 턴온되어 제어회로(52)가 선택된 비트선에만 접속되어지고, 이에 따라 전체적인 칩의 제어회로구성이 간단화될 수 있으므로 EEPROM의 패킹밀도(packing density)가 향상된다.

한편, 이상에서 본 발명은 특정한 실시예를 참조로 해서 설명했지만 발명의 기술적 요지를 벗어나지 않고서 여러 가지로 변형해서 실시할 수 있다. 즉, 예컨대 본 발명의 EEPROM에서는 부스트전원전압(Vcc)용 부스터를 갖추도록 해서 칩에서 하이레벨전압, 부스트전압(VPP) 또는 중간전압(Vm)을 발생시키도록 변형해도 좋은바, 이러한 회로구성이 제11도에 도시되어 있다. 이 제11도에서 소정수의 MOSFET(QV1,QV2,QV3,…,QVn)의 각 게이트는 각각의 드레인에 공통으로 접속되면서 대응되는 캐패시터(CV1,CV3,…,CVn)를 통해 제1클럭신호선(90)에 접속되는 한편 그 MOSFET(QV2,QV4,…)의 각 게이트는 각각의 드레인에 공통으로 접속되면서 대응되는 캐패시터(CV2,CV4,…)를 통해 제2클럭신호선(92)에 접속되며, 제12도에 도시된 바와 같은 파형을 갖는 제1 및 제2클럭신호(ψ1,ψ2)가 각각 선(90,92)에 인가되는데, 이 경우 제1 및 제2클럭신호(ψ1,ψ2)는 상호 λ 정도의 위상이 시프트되어 있다. 여기서 예컨대 전원전압(Vcc)이 5V이면 부하트랜지스터(Qr)가 턴온됨에 따라 그 5V 전압이 캐패시터(CV1)에 인가되어, 그 캐패시터(CV1)에 대응되는 캐리어가 축적되고, 이 축적된 캐리어는 제1 및 제2클럭신호(ψ1,ψ2)를 사용하여 MOSFET(QV1)을 통해 다음의 캐패시터(CV2)로 전송되어 축적되며, 마찬가지로 캐패시터(CV2)에 축적된 캐리어는 연속적으로 다음의 캐패시터(CVi)에 전송되므로 결국 하이레벨전압(Vh)을 얻을 수 있게 된다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면 고집접화에 의한 대용량화 및 동작신뢰도가 우수한 불휘발성 다이나믹반도체기억장치를 제공할 수 있다.

Claims

(a) 반도체기판과, (b) 이 반도체기판상에 형성된 병렬의 비트선, (C) 이 비트선에 접속되면서 각기 캐리어축적층과 제어게이트를 갖춘 메모리셀트랜지스터의 직렬어레이로 이루어진 NAND 셀블럭으로 구성되어 데이터의 재기록이 가능한 메모리셀, (d) 상기 반도체기판상에 형성되면서 상기 메모리셀트랜지스터의 제어게이트에 접속된 병렬의 워드선(WL), (e) 데이터의 기록모드시 선택된 메모리셀에 데이터를 기록해 주기 위해 NAND 셀블럭에서의 상기 선택메모리셀트랜지스터에 접속된 워드선에 로우레벨전압을 인가해 주면서, 상기 NAND 셀블럭과 그 NAND 셀블럭에 결합된 특정 비트선사이의 접속마디와 상기 선택된 워드선사이에 위치되는 워드선 또는 복수의 워드선에 하이레벨전압을 인가해 줌과 더불어, 상기 특정 비트선에는 기록되는 데이터에 대응되는 전압을 인가해 주면서 비선택 비트선에는 하이레벨보다는 낮으면서 로우레벨보다는 높은 레벨의 중간전압을 인가해 줌으로써 상기 선택된 메모리셀트랜지스터를 도통상태로 해서 그 선택된 메모리셀에서의 터널링에 의해 데이터를 기록해 주는 제어회로수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 기록되는 데이터가 0데이터인 경우 상기 제어회로수단이 상기 특정 비트선에도 중간전압(Vm)을 인가해 주도록 된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 상기 제어회로 수단은 상기 비트선에 접속되면서 데이터기록모드시 중간전압(Vm)을 발생시키는 제1회로수단(50,86)과 상기 비트선에 접속되면서 데이터기록모드시 하이레벨전압을 발생시켜 기록되는 데이터가 논리 "1" 데이터인 경우 상기 특정 비트선의 선택에 응답해서 그 특정 비트선에만 하이레벨전압을 인가해 주는 제2회로수단(52)으로 구성된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제3항에 있어서, 상기 제2회로수단(52)은 상기 비트선에 각각 제공되는 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제3항에 있어서, 상기 비트선이 소정수의 비트선으로 이루어진 다수의 비트선그룹으로 분할되고, 상기 제2회로수단(52)이 상기 비트선그룹에 각각 제공되는 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제5항에 있어서, 상기 소정수의 비트선과 상기 제2회로수단(52) 사이에는 스위칭트랜지스터수단(Q10∼Q13)이 접속되어, 각 비트선그룹에서 1개의 비트선이 선택되는 경우 상기 제2회로수단(52)을 상기 선택된 비트선에만 전기적으로 접속시켜 주면서 잔여의 비트선을 상기 제2회로수단(52)으로부터 전기적으로 분리시키도록 된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 상기 각 NAND 셀블럭에는 대응되는 비트선에 접속된 선택 트랜지스터가 포함되어 구성되고, 상기 메모리셀트랜지스터의 직렬어레이가 상기 선택트랜지스터의 일단마디에 접속되며, 상기 제어회로수단은 상기 선택된 메모리셀이 포함된 상기 NAND 셀블럭의 선택트랜지스터를 도통시켜 상기 NAND 셀블럭을 상기 특정 비트선에 접속시키도록 된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 상기 캐리어축적층이 부유게이트로서 기능하고, 이 부유게이트와 기판사이의 결합용량이 상기 부유게이트와 제어게이트사이의 결합용량보다 작게 설정된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 상기 제어회로수단은 데이터소거모드시 상기 특정의 NAND 셀블럭에 포함된 모든 메모리셀의 제어게이트에 접속된 워드선에다 하이레벨전압에 상당하는 충분히 높은 전압을 인가해 줌으로써 상기 메모리셀을 일괄적으로 소거시키도록 된 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
제1항에 있어서, 하이레벨전압이 VPP로 표시되는 경우 중간전압(Vm)은,

로 표시되는 식을 만족시키도록 선정되는 것을 특징으로 하는 불휘발성 다이나믹반도체기억장치.
(a) 반도체기판과, (b) 이 반도체기판상에 형성된 병렬의 비트선, (c) 이 비트선과 교차되게 상기 반도체기판상에 형성되는 병렬의 워드선, (d) 상기 비트선과 워드선의 마디에 접속되어 메모리셀로서 기능하면서, 대응되는 워드선에 접속된 제어게이트층과 캐리어축적층으로서 기능하는 부유게이트층을 갖추고 NAND 셀구조를 이루는 셀트랜지스터의 직렬어레이로 구성되는 2중 게이트형 전계효과 트랜지스터 및, (e) 상기 비트선과 상기 워드선에 접속되고, 데이터기록모드시 상기 셀어레이에 구성된 메모리셀에서 특정의 셀이 선택된 경우 상기 셀어레이에서 선택된 셀에 접속된 워드선에다 로우레벨전압을 인가해 주면서, 상기 셀블럭과 이 셀블럭에 결합된 선택 비트선사이의 접속마디와 상기 선택워드선사이에 위치되는 워드선 또는 복수의 워드선에 하이레벨을 인가해 줌과 더불어, 상기 선택된 비트선에는 기록되는 논리데이터에 따라 하이레벨전압 또는 이 하이레벨과 로우레벨사이의 중간전압중 어느 하나의 전압을 인가해 주면서, 비선택 비트선에는 중간전압을 인가해 줌으로써 상기 소망의 셀을 제외한 비선택셀에서 과도소거(over-erasing)를 방지하면서 소정의 순서로 상기 소정셀에다 터널링에 의해 데이터를 기록해 주는 제어수단으로 구성된 것을 특징으로 하는 EEPROM.
제11항에 있어서, 상기 제어수단은 상기 비트선에 각각 접속되면서 데이터기록모드시 대응되는 비트선에 인가되는 중간전압을 발생시키는 중간전압발생회로수단(50,86)과 상기 비트선에 접속되어 데이터기록모드시 기록되는 데이터가 논리 "1" 데이터인지, 논리 "0" 데이터인지를 점검함과 더불어, 상기 선택된 비트선에 인가되는 하이레벨전압을 발생시키는 하이레벨전압발생수단(52,56)으로 구성되고, 상기 하이레벨전압이 인가되는 경우 상기 선택된 비트선에 접속된 중간전압발생회로수단은 자동적으로 컷오프되는 것을 특징으로 하는 EEPROM.
제12항에 있어서, 상기 중간전압발생회로수단(50)은 상기 비트선에 각각 접속되면서 중간전압을 수신해서 충전하는 충전용 트랜지스터(Q1)와, 이 충전용 트랜지스터(Q1)와 대응되는 비트선사이에 접속되어 스위칭트랜지스터로서 기능하는 트랜지스터(Q2)의 직렬회로로 구성된 것을 특징으로 하는 EEPROM.
제13항에 있어서, 상기 충전용 트랜지스터(Q1)는 중간전압이 인가되는 드레인전극에 게이트전극이 접속된 것을 특징으로 하는 EEPROM.
제12항에 있어서, 상기 하이레벨전압발생회로수단(56,58)은 각각 상기 비트선에 접속되면서 드레인전극에 접속된 게이트전극과 대응되는 비트선에 접속된 소오스전극을 갖춘 제1트랜지스터(Q6)와, 이 제1트랜지스터(Q6)의 소오스에 접속된 게이트전극과 하이레벨전압이 인가되는 제1트랜지스터(Q6)의 드레인에 접속된 소오스전극을 갖춘 제2트랜지스터(Q7)의 직렬회로와, 상기 제1트랜지스터(Q6)의 게이트에 접속되면서 그 제1트랜지스터(Q6)와 더불어 펌핑회로(pumping circuit)를 구성하는 캐패시터(64)로 구성된 것을 특징으로 하는 EEPROM.
제12항에 있어서, 상기 비트선은 각각 소정수의 비트선으로 이루어진 비트선그룹으로 분할되고, 상기 소정수의 비트(BL11∼BL14)에 공통으로 제공되면서, 그 드레인전극에 상호 접속된 게이트전극 및 대응되는 비트선에 접속된 소오스전극을 갖춘 제1트랜지스터(Q6)와, 이 제1트랜지스터(Q6)의 소오스에 접속된 게이트전극과 하이레벨전압이 인가되는 제1트랜지스터(Q6)의 드레인에 접속된 소오스전극을 갖춘 제2트랜지스터(Q7), 다이오드접속된 상기 제1트랜지스터(Q6)의 게이트에 접속되면서 그 제1트랜지스터(Q6)와 더불어 펌핑회로를 구성하는 캐패시터(64) 및 상기 제1, 제2트랜지스터(Q6,Q7)의 직렬회로와 상기 소정수의 비트선사이에 접속되어 상기 소정수의 비트선에서 하나의 비트선이 선택 비트선으로서 지정되는 경우 그 지정된 비트선만을 상기 제1 및 제2트랜지스터(Q6,Q7)의 직렬회로에 전기적으로 접속시켜 주는 스위칭회로수단으로 구성된 것을 특징으로 하는 EEPROM.
제16항에 있어서, 상기 스위칭회로수단은 상기 소정수의 비트선에 접속되면서 비트선을 지정선택해 줌에 응답해서 도통되는 트랜지스터(Q10∼Q13)로 구성된 것을 특징으로 하는 EEPROM.