KR101735586B1 - 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 스트링에 연결된 비트라인, 상기 비트라인에 연결되며, 프로그램 동작시 상기 비트라인에 타깃(target) 비트라인 포싱(bit line forcing) 전압 레벨을 코어스하게(coarse) 형성하는 페이지 버퍼, 및 상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 상기 코어스하게 형성된 타깃 비트라인 포싱 전압 레벨을 파인하게(fine) 조정하는 비트라인 포싱 전압 클램프 회로를 구비할 수 있다.

Description

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{Non-volatile memory device, program method thereof, and memory system including the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 비트라인 포싱 레벨을 클램프하는(clamp) 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셀 스트링에 연결된 비트라인; 상기 비트라인에 연결되며, 프로그램 동작시 상기 비트라인에 타깃(target) 비트라인 포싱(bit line forcing) 전압 레벨을 코어스하게(coarse) 형성하는 페이지 버퍼; 및 상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 상기 코어스하게 형성된 타깃 비트라인 포싱 전압 레벨을 파인하게(fine) 조정하는 비트라인 포싱 전압 클램프 회로를 구비할 수 있다.
실시 예로서, 상기 페이지 버퍼는, 비트라인 셧 오프 트랜지스터(BLSHFT)를 구비하고, 상기 비트라인 포싱 전압 클램프 회로는 상기 비트라인 셧 오프 트랜지스터와 상기 비트라인 사이에 위치될 수 있다.
실시 예로서, 상기 비트라인 포싱 전압 클램프 회로는, 상기 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 생성하는 DC(Direct Current) 전압 생성기, 및 상기 생성된 비트라인 포싱 전압을 선택적으로 상기 비트라인에 출력하는 적어도 하나의 트랜지스터를 구비할 수 있다.
실시 예로서, 상기 DC 전압 생성기는 1V 전압을 생성할 수 있다.
실시 예로서, 셀 스트링은 각각 직렬 연결되는 복수의 메모리 셀과 상기 메모리 셀에 연결되는 스트링 선택 트랜지스터 및 접지 트랜지스터를 구비할 수 있다. 상기 페이지 버퍼가 인에이블 된 후, 상기 비트라인에 상기 스트링 선택 트랜지스터가 셧오프(shut off)되는 전압 레벨이 형성되면, 상기 비트라인 포싱 전압 클램프 회로가 인에이블될 수 있다. 실시 예로서, 상기 페이지 버퍼가 인에이블 된 후, 상기 비트라인에 미리 설정된 전압 레벨이 형성되면, 상기 비트라인 포싱 전압 클램프 회로가 인에이블될 수 있다.
실시 예로서, 상기 페이지 버퍼 및 상기 비트라인 포싱 전압 클램프 회로가 동시에 인에이블 될 수 있다.
실시 예로서, 상기 프로그램 동작 스킴(scheme)은 ARL(All Bit Line) 프로그램 스킴일 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 셀 스트링에 연결된 비트라인; 상기 비트라인에 연결된 페이지 버퍼; 및 상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 DC 전압 생성기를 사용하여, 상기 타깃 비트라인 포싱 전압 레벨을 파인하게 형성하는 비트라인 포싱 전압 클램프 회로를 구비할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 구비한다. 이때, 상기 불휘발성 메모리 장치는 셀 스트링에 연결된 비트라인; 상기 비트라인에 연결되며, 프로그램 동작시 상기 비트라인에 타깃 비트라인 포싱 전압 레벨을 코어스하게 형성하는 페이지 버퍼; 및 상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 상기 코어스하게 형성된 타깃 비트라인 포싱 전압 레벨을 파인하게 조정하는 비트라인 포싱 전압 클램프 회로를 구비할 수 있다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 디스크 장치를 구성할 수 있다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 페이지 버퍼를 사용해서 타깃 비트라인 포싱 전압 레벨을 코어스하게 형성하고, 그리고 DC 전압 생성기를 사용해서, 상기 타깃 비트라인 포싱 전압 레벨을 파인하게 조정하여 프로그램 동작을 한다. 이때 DC 전압 생성기는 비트라인과 상기 페이지 버퍼 사이에 연결되며, 상기 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 생성할 수 있다.
본 발명은, 이웃하는 셀 간의 비트라인 포싱 전압 레벨이 다르게 형성됨으로써, 편차(variation)으로 인한, ISPP 왜곡(Distortion) 문제를 해결한다.
또한 본 발명은, 비트라인 포싱 전압 레벨이 일정 이상 올라가면 SSL TR의 Vth에 따라 ISPP 왜곡이 생길 수 있는 문제를 해결한다.
도 1은 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 ADL 구조에서 프로그램 설정의 한 예를 보여주는 블록도이다.
도 3a 내지 도 3e는 페이지 버퍼를 통한 프로그램 방법을 설명하는 도면이다.
도 4는 도 1의 불휘발성 메모리 장치에서 프로그램 방법을 설명하는 도면이다.
도 5는 도 1의 불휘발성 메모리 장치의 프로그램 방법을 보여주는 제1예의 타이밍 다이어그램이다.
도 6은 도 1의 불휘발성 메모리 장치의 프로그램 방법을 보여주는 제2예의 타이밍 다이어그램이다.
도 7은 본 발명의 하나 이상의 실시예에 따라 프로그램 동작되는 적어도 하나의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여준다.
도 8은 본 발명의 하나 이상의 실시예에 따라 프로그램되는 적어도 하나의 불휘발성 메모리 장치를 갖는 메모리 모듈을 보여준다.
도 9은 도 7의 메모리 시스템 또는 도 8의 메모리 모듈을 포함하는 컴퓨터 시스템을 보여준다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 예시적으로, 불휘발성 메모리 장치(100)는 플래시 메모리 장치인 것으로 도시되어 있다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 적용되는 것으로 한정되지 않음이 이해될 것이다. 예를 들면, 본 발명의 기술적 사상은 프로그램 동작 시에 프로그램 교란이 발생될 수 있는 모든 형태의 불휘발성 메모리 장치들(예를 들면, ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등)에 적용될 수 있다. 또한, 본 발명의 기술적 사상은 다양한 형태로 변형 및 응용이 가능함이 이해될 것이다.
도 1을 참조하면, 본 발명의 실시 예에 다른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 데이터 입출력 회로(130), 읽기/쓰기 회로(140), DC 전압 발생기(150), 그리고 제어 로직 회로(160)을 구비한다.
메모리 셀 어레이(110)는 스트링 선택 라인(SSL), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1, …, BLn)을 통해 읽기/쓰기 회로(140)와 연결된다. 메모리 셀 어레이(110) 는 복수의 메모리 셀들(MC)로 구성되고, 복수의 메모리 셀들(MC) 들이 직렬로 연결된 셀 스트링(CS1, …, CSn)이 비트 라인(BL1, …, BLn)과 소스 라인(CSL) 사이에 직렬로 연결된 구조를 가진다. 셀 스트링(CS1, …, CSn)은 각각 직렬 연결되는 복수의 메모리 셀(MC) 과 상기 메모리 셀(MC)에 연결되는 스트링 선택 트랜지스터(SST) 및 접지 트랜지스터(GST)를 구비한다. 이러한 셀 스트링 (CS1, …, CSn)이 다수개로 배열되어 메모리 셀 어레이(110)를 구성한다. 불휘발성 메모리 장치(100)는 다수개의 메모리 셀 어레이(110)를 포함할 수 있는 데, 설명의 편의를 위하여 하나의 메모리 셀 어레이(110)를 포함한다. 하나의 메모리 셀 어레이(110)는 하나의 블록을 구성하고, 블록 단위로 메모리 셀 데이터의 소거 동작이 이루어진다.
메모리 셀 어레이(110)는 n개의 비트 라인들(BL1~BLn)에 연결된 셀 스트링들(CS1, …, CSn)로 구성된다. 셀 스트링들(CS1, …, CSn)은 소스 라인(CSL)에 공통으로 연결된다. 셀 스트링(CS1)의 메모리 셀들의 게이트들은 워드 라인들(WL1~WLm)에 각각 연결된다. 셀 스트링들(CS1, …, CSn)을 각각 비트 라인들(BL1~BLn)에 연결시키는 스트링 선택 트랜지스터(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 비트 라인들(BL1~BLn)을 공통 소스 라인(CSL)에 연결시키는 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다.
어드레스 디코더(120)는 메모리 셀 어레이(110), 읽기/쓰기 회로(140), 그리고 제어 로직 회로(160)에 연결된다. 어드레스 디코더(120)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 제공받는다.
어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드 라인들(WL1~WLm)을 선택한다. 어드레스 디코더(120)는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 읽기/쓰기 회로(140)에 제공한다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 그리고 어드레스 버퍼 등과 같이 잘 알려져 있는 구성 요소들을 포함할 것이다.
데이터 입출력 회로(130)는 읽기/쓰기 회로(140), 그리고 제어 로직 회로(160)에 연결된다. 데이터 입출력 회로(130)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(130)는 외부와 데이터(DATA)를 교환한다. 데이터 입출력 회로(130)는 외부로부터 전달되는 데이터(DATA)를 읽기/쓰기 회로(140)에 전달한다. 데이터 입출력 회로(130)는 읽기/쓰기 회로(140)로부터 전달되는 데이터(DATA)를 외부에 전달한다. 데이터 입출력 회로(130)는 데이터 버퍼 등과 같은 잘 알려져 있는 구성 요소들을 포함할 것이다.
읽기/쓰기 회로(140)는 메모리 셀 어레이(110), 어드레스 디코더(120), 데이터 입출력 회로(130), 그리고 제어 로직 회로(160)에 연결된다. 읽기/쓰기 회로(140)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(140)는 어드레스 디코더(120)로부터 제공되는 디코딩된 열 어드레스에 응답하여 비트 라인들(BL1~BLn)을 선택한다. 읽기/쓰기 회로(140)는 데이터 입출력 회로(130)로부터 데이터 라인(DL)을 통해 전달되는 데이터를 선택된 메모리 셀들에 기입한다. 읽기/쓰기 회로(140)는 선택된 메모리 셀에 저장되어 있는 데이터를 읽고, 데이터 라인(DL)을 통해 데이터 입출력 회로(130)에 전달한다. 읽기/쓰기 회로(140)는 열 선택 회로와 각 비트 라인(BL1, … , BLn)에 연결되는 페이지 버퍼(30a, 30b, 30c), 각 비트 라인(BL1, … , BLn)과 페이지 버퍼(30a, 30b, 30c) 사이에 연결되는 비트라인 포싱 전압 클램프 회로(40a, 40b, 40c) 등으로 구성될 수 있다. 비트라인 포싱 전압 클램프 회로(40a, 40b, 40c)는 DC 전압 생성기(150)로부터 제1 비트라인 포싱 전압(V1)을 제공받는다. 이렇게 각 비트 라인(BL1, … , BLn) 마다 페이지 버퍼가 연결되는 구조를 ABL(All Bit Line) 구조라고 부른다.
페이지 버퍼(30a, 30b, 30c)는 비트라인 포싱 전압, 프로그램 전압, 프로그램 금지 전압 등 전압 조절을 하며 이 기술 분야의 통상의 지식을 가진자에게 잘 알려진 구성요소이므로 구체적인 설명은 생략한다. 다른 예로써, 읽기/쓰기 회로(140)는 열 선택 회로, 쓰기 드라이버, 감지 증폭기 등으로 구성될 수 있다.
DC 전압 생성기(150)는 제어 로직 회로(160)에 연결된다. DC 전압 생성기(150)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. DC 전압 생성기(150)는 제1 비트라인 포싱 전압(V1)을 비트라인 클램프 회로(40a, 40b, 40c)에 전달한다. 제1 비트라인 포싱 전압(V1)은 각 비트라인에 비트라인 포싱하고자 하는 타깃 비트라인 포싱 전압과 동일한 전압 레벨을 구비한다.
제어 로직 회로(160)은 불휘발성 메모리 장치의 제반 동작을 제어한다.
비트라인 포싱 전압 클램프 회로(40a, 40b, 40c)는 도 3a 내지 도 3e에서 설명할 ISPP 왜곡(distortion) 및 프로그램 성능 저하를 방지한다는 장점이 있다.
먼저, 본 발명의 이해를 돕기 위해, 비트라인 포싱을 설명하고자 한다.
프로그램될 메모리 셀의 비트 라인에는 F-N 터널링을 유발할 수 있는 전압이 제공되고, 스트링 선택 트랜지스터들은 턴-온 되어야 한다. 프로그램될 메모리 셀의 비트 라인에는 0V가 공급됨으로써 메모리 셀은 프로그램된다. 그러나, 프로그램을 위해서 선택된 비트 라인들 중에는 과도한 문턱 전압의 상승을 억제해야 하는 경우가 발생한다. 멀티 레벨 셀(MLC)의 문턱 전압 산포를 조밀하게 관리하기 위한 프로그램의 동작이 이에 해당한다. 따라서, 이런 경우, 프로그램될 메모리 셀의 비트 라인에 0V가 아닌 비트라인 포싱 전압을 제공하여 프로그램되는 메모리 셀의 채널과 게이트 간의 전위차를 제공한다. 이러한 프로그램되는 비트 라인의 제어를 비트라인 포싱(Bit line forcing) 또는 1V_포싱(1V_forcing)이라고도 한다. 비트 라인 포싱(Bit line forcing)에 의하여 메모리 셀에서 발생하는 필요 이상의 F-N 터널링 효과를 억제할 수 있다. 예컨대 프로그램할 셀에 18V의 프로그램 전압(Vpgm)을 인가할 때, 비트라인 포싱할 셀에는 프로그램 전압(Vpgm)이 17V가 인가된 것과 동일한 효과를 갖는다. 이러한 효과에 의해 프로그램 이후 조밀한 문턱 전압 산포의 형성이 가능하다.
이런 비트라인 포싱을 할 때, 페이지 버퍼가 두 개 이상의 비트라인을 공유하는 SBL(Shielded Bit Line) 구조에서는, 상대적으로 발생할 수 있는 비트라인-비트라인 커패시터 커플링 효과(bitline-bitline capacitive coupling)를 받지 않는다는 장점이 있다. 하지만, SBL(Shielded Bit Line) 구조로부터 ABL (All Bit Line) 구조로 프로그램 스킴이 변화되고, 대용량 미세화가 진전되면서 비트라인간 간격이 줄어들고, 그 결과 커플링 커패시터가 증가하면서 비트라인 사이의 비트라인-비트라인 커패시터 커플링 효과(bitline-bitline capacitive coupling)를 받는다는 문제점이 생겼다. 정리하면, ABL 구조에서는 예컨대 비트라인-비트라인 커패시터 커플링 효과 때문에, 비트라인 포싱(Bit line forcing)할 때, 이하에서 도 3a 내지 도 3e를 통해 상술할 ISPP 왜곡(distortion) 및 프로그램 성능 저하의 문제점이 발생한다.
도 2를 참조하면, 프로그램이 설정된 비트라인(BL1, BL3, BL7)으로 접지 전압(gnd)이 인가되고, 비트라인 포싱이 설정된 비트라인(BL2, BL4, BL5, BL6)에 1V가 인가될 것이다. 또한 도면에 표시되지는 않았지만, 프로그램 금지가 설정된 비트라인에는 전원전압(Vcc)이 인가될 것이다.
설명의 편의를 위해서 제5 비트라인에서 비트라인 포싱이 설정된 메모리 셀은 A로 표시하고, 제2 비트라인에서 비트라인 포싱이 설정된 메모리 셀을 B 셀로 표시하였다. 차이점은, B 메모리 셀의 제2 비트라인(BL2)은 그 양 옆 비트라인에 접지 전압이 인가되고, A 메모리 셀의 제5 비트라인(BL5)은, 그 양 옆 비트라인에 1V인 비트라인 포싱 전압이 인가된다는 차이점을 가진다. 이하에서, 각각 A 메모리 셀 케이스, B 메모리 셀 케이스라고 지칭한다.
도 3a 내지 도 3e는 도 2와 같이 프로그램이 설정된, ABL 구조에서, 도 1의 불휘발성 메모리 장치에서 페이지 버퍼만을 이용한, 비트라인 포싱 방법을 설명한 것이다. 환언하면, 비트라인 포싱 전압 클램프 회로는 디세이블된 상태이다.
도 3a는 도 1의 비트라인 포싱 전압 클램프 회로가 없는 경우에, 메모리 셀의 비트라인 포싱 방법을 설명하는 도면이다.
도 3a를 참조하면, 비트라인(BL0)에 페이지 버퍼(30)를 통해 제2 비트라인 포싱 전압(V2)이 제공된다. 페이지 버퍼(30)가 비트라인에 인가되는 전압 레벨(프로그램, 프로그램 금지, 비트라인 포싱)을 조절하는 비트라인 셧 오프 트랜지스터(BLSHFT)를 구비하는 것은 이 기술 분야의 숙련된 기술을 가진 자에게 잘 알려져 있을 것이다. 그 일 예를 들면, 페이지 버퍼(30) 통해 제2 비트라인 포싱 전압(V2)을 인가하는 과정은 다음과 같을 수 있다. 예컨대 제3 전압(V3)과 BLSHF 레벨에 모두 1.8V를 주고, BLSHFT의 문턱 전압을 0.8V로 설정한다. 그러면, BLSHF 레벨에서 BLSHFT의 문턱 전압을 뺀 1V (1.8V - 0.8V = 1V)가 제2 비트라인 포싱 전압(V2)으로 출력된다. 하지만, 이와 같이 BLSHFT를 이용한 페이지 버퍼(30)의 비트라인 포싱 방법은 특히, ABL 라인 구조에서, 도 3b에 도시된 바와 같이 A 메모리 셀 케이스와 B 메모리 셀 케이스의 비트라인에 인가되는 전압에 편차(variation)가 생기게 된다.
도 3b는, 세로축은 비트라인 전압 레벨이고, 가로축은 시간이다. ABL(All Bit Line Program)으로 스킴(Scheme)에서는, 비트라인 포싱(Bit Line Forcing) 시 옆 셀의 상태에 따라 포싱 레벨(Forcing Level)이 편차(variation)이 생기게 된다. 예컨대, B 메모리 셀의 제2 비트라인(BL2) 및 A 메모리 셀의 제5 비트라인(BL5)에 모두 1V를 페이지 버퍼(30)로부터 제공받아 비트라인 포싱으로 설정될 수 있다. 하지만, 이웃하는 셀의 상태(프로그램(Program), 프로그램 금지(Inhibit), 비트라인 포싱(BL_forcing)) 차이에 의하여, 실제 A 메모리 셀의 제5 비트라인(BL5)에 형성되는 전압 레벨은, B 메모리 셀의 제2 비트라인(BL2)에 형성되는 전압 레벨보다 더 높아지는 현상이 생긴다. 그 이유는, 예컨대 A 메모리 셀 케이스에서, A 메모리 셀을 기준으로 이웃 셀의 상태가 모두 1V 포싱이므로, 옆에 캡이 없는 것처럼 보이므로, 제일 빨리 그리고 높게 상승하게 되기 때문이다. 그 결과, 도 3a에 도시된 바와 같이, A 메모리 셀과 B 메모리 셀 간의 비트라인 포싱 전압 레벨 간 편차(variation)가 생기게 된다. 그 갭은 시간이 흘러도 줄지 않는다. 그 이유는 예컨대 도 3e를 참조하여, 후술한다.
요약하면, 메모리 셀의 상태가 프로그램(Program) -　비트라인 포싱(BL_Forcing) -　프로그램(Program) 혹은 프로그램 금지(Inhibit) -　비트라인 포싱(BL_Forcing) -　프로그램 금지(Inhibit) 인 경우와 비트라인 포싱(BL_Forcing) -　비트라인 포싱(BL_Forcing) -　비트라인 포싱(BL_Forcing)인 경우에 각각의 비트라인 포싱 전압 레벨 값이 각 비트라인에 다르게 형성된다. 이에 따른 편차로 인해 ISPP 왜곡(Distortion)이 일어날 수 있고, 비트라인 레벨이 일정 이상 올라가면 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)에 따라 ISPP 왜곡(Distortion)이 일어날 수도 있다. 또한 이러한 문제를 해결하기 위해 비트라인 포싱 레벨(Bit Line Forcing Level)을 낮추면 프로그램 성능(Program Performance) 저하를 야기할 수 있다.
이하에서, 편차로 인해 ISPP 왜곡(Distortion)이 생기는 현상에 대해 3c 내지 도 3e를 참조하여 더 상세히 설명한다.
예컨대, 1개의 셀에 복수의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell:MLC) 의 문턱 전압 산포를 정확하게 제어하기 위하여, 증가형 스텝 펄스 프로그래밍(Increment Step Pulse Programming: 이하 "ISPP"라 칭함) 방식이 사용되고 있다. ISPP 방식에 따르면, 프로그램 전압(Vpgm)은 도 3c에 도시된 바와 같이, 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가한다. 프로그램 전압(Vpgm)은 정해진 증가분(△ISPP)만큼 증가된다. 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압은 프로그램 루프에서 정해진 증가분(△ISPP) 만큼 증가하게 된다. 이런 이유로, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분(△ISPP)이 작게 설정되어야 한다.
다시 도 3c를 참조하면, 설명의 이해를 돕기 위해, △ISPP는 0.3V, A 메모리 셀에 형성된 비트라인 전압 레벨은 1.1V, B 메모리 셀에 형성된 비트라인 전압 레벨은 1V라고 한다. A 메모리 셀의 비트라인 전압 레벨이 높게 형성되는 이유는 도 3b에서 설명하였으므로 생략한다. 결과적으로, 프로그램되는 셀의 게이트에 초기에 인가되는 프로그램 전압(Vpgm)이 15V라고 할 때, 비트라인 포싱할 A 메모리 셀 및 B 메모리 셀은 각각 13.9V 및 14V만큼 프로그램되는 효과를 갖는다. 그 이유는 상기 비트라인 포싱 개념에서 설명하였다. 문제는 A 메모리 셀의 양 옆 셀들이 프로그램 금지(Inhibit) 셀로 돌아서는 순간, 프로그램 전압의 증가분(△ISPP)이 0.4V로 될 수 있다는 것이다. 그 이유는, A 메모리 셀의 양 옆의 메모리 셀이 프로그램 금지 메모리 셀로 되면, 비트라인 전압 레벨이 기존 1.1V보다 낮은 1V로 형성될 수 있게 되기 때문이다.
다음으로, 비트라인 전압 레벨이 일정 이상 올라가면 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)에 따라 ISPP 왜곡(Distortion)이 일어날 수 있는 예를 도 3d를 참조하여 살펴본다. A 메모리 셀 케이스를 기준으로 한다. 스트링 선택 트랜지스터(SST)의 문턱전압(Vth)는 1V일 수 있다.
도 3d를 참조하면, 스트링 선택 라인(SSL)에 2.4V 프로그램 전압(Vpgm)이 인가되고, 비트라인(BL0) 레벨이 1.4 V 이상이 되면, 프로그램 금지상태(inhibit)가 된다. 즉 스트링 선택 트랜지스터(SST)의 게이트-소스 전압(Vgs)은 문턱 전압(Vth)에 도달하지 못해 스트링 선택 트랜지스터(SST)은 차단(Off)된다. 플로팅된 스트링들의 채널 전위는 커플링 효과에 의해서 상승하며, 따라서 메모리 셀들의 게이트와 채널간의 F-N 터널링은 차단된다. 결국, 프로그램되어야 할 셀 스트링이 채널이 플로팅되는 문제점이 생긴다.
도 3e에 도시된 바와 같이, 플로팅 문제는 BLSHFT를 사용하는 경우에도 발생된다. 마찬가지로, A 메모리 셀의 케이스를 예로 든다. 예컨대, 도 3a를 참조하여 설명한 바와 같이, BLSHFT가 1V 비트라인 포싱 전압을 형성시킨다 하더라도, 이웃 셀에 의해, 그 1V 비트라인 포싱 전압이 부스팅된다. 그 결과, BLSHFT는 셧오프되고, 플로팅 상태가 되어서, 도 3b에서 A 메모리 셀과 B 메모리 셀 간의 편차는 시간이 흘러도 줄지 않는다.
나아가, 이러한 ISPP 왜곡 문제 이외에, B 메모리 셀 쪽 비트라인 레벨이 일정 값 이하로 내려갈 때에도 프로그램 성능이 저하될 수 있는 문제점이 생긴다. 예컨대 비트라인 셧 오프 레벨(BLSHF Level)을 1.8V에서 1.5V로 할 때, 프로그램 시작 바이어스 레벨(PGM Start Bias Level)을 0.3V 낮추는 상황을 야기할 수 있다. 그 결과 프로그램 성능이 저하된다.
도 1의 비트 라인 포싱 전압 클램프 회로는 상술된 문제점들을 방지한다. 이하에서, 도 4 내지 6을 참조하여, 더 상세히 설명한다.
도 4는 도 1의 불휘발성 메모리 장치(100)에서 프로그램 방법을 설명하는 도면이다.
도 1 내지 도 4를 참조하면, 본 발명에 따른 불휘발성 장치는 페이지 버퍼(30)를 통해 제2 비트라인 포싱 전압(V2)을 비트라인(BL)에 제공한다. 또한 페이지 버퍼(30)는 상술한 바와 같이 비트라인 셧 오프 트랜지스터(BLSHFT)를 구비한다. 페이지 버퍼(30)를 이용해 제2 비트라인 포싱 전압(V2)을 제공하는 과정은 이 기술 분야에서 숙련된 자에게 잘 알려진 기술이고, 도 3a에서 그 중 하나의 예를 기재하였으므로, 구체적인 설명은 생략한다. 그러나, 이런 경우에 있어서, 도 3a-e에서 설명된 것처럼 페이지 버퍼 만으로 비트라인 포싱 전압을 형성 시, 이웃 비트라인 전압의 영향 때문에, 비트라인(BL)에 실제 인가되는 비트라인 포싱 전압 레벨이 코어스하게 형성되는 문제점이 있다. 즉, 페이지 버퍼(30)를 통해 비트라인에 제공되는 제2 비트라인 포싱 전압(V2)이 타깃 비트라인 포싱 전압 레벨보다 더 높거나 낮을 수 있었다(variation).
따라서, 본 발명에 따른 불휘발성 장치(100)는, 비트라인 포싱 전압 클램프 회로(40)를 추가로 제공한다. 비트라인 포싱 전압 클램프 회로(40)는, DC(Direct Current) 전압 생성기로부터 제1 비트라인 포싱 전압(V1)을 제공한다. 비트라인 포싱 전압 클램프 회로(40)는, DC(Direct Current) 전압 생성기(150a)로부터 제1 비트라인 포싱 전압(V1)을 선택적으로 제공하는 적어도 하나의 트랜지스터들을 구비한다. 그 트랜지스터는 스위치 역할을 하며, 제어 로직 회로(160)의 제어를 받는다. 스위치 역할을 하는 트랜지스터는, 잘 알려진 구성요소이므로 구체적인 설명은 생략한다. 비트라인 포싱 전압 클램프 회로(40)는, 셀 스트링(CS)과 페이지 버퍼(30) 사이에 연결되어, 파인하게(fine) 비트라인(BL)에 비트라인 포싱 전압(V1)을 제공할 수 있다. DC 전압 생성기(150)가, 이웃 비트라인의 영향을 받지 않고, 연속하여 타깃 비트라인 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 발생시키기 때문이다. DC 전압 생성기(150)는, 비트라인(BL)에 파인하게(fine) 비트라인 전압 레벨을 형성할 수 있다.
도 5는 도 1의 비휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 제1예의 타이밍 다이어그램이다.
먼저 A 메모리 셀 케이스를 설명한다.
도 1, 도 2, 및 도 4와 연계하여 도 5를 참조하면, A 메모리 셀의 비트라인 포싱 동작은 다음과 같이 이루어진다.
제5 비트 라인 프리차아지 시점(T1)에서, 스트링 선택 라인(SSL)으로 전원 전압(VDD)이 인가되고, 비트라인 포싱할 셀 스트링(CS5)의 제5 비트라인(BL5)으로 페이지 버퍼로부터 제2 비트라인 포싱 전압(V2)이 제공된다 (ⓐ).
도 3a 내지 도 3e를 통해 설명된 것과 같이, 이웃 비트라인 포싱 전압의 영향을 받아, 비트라인에서, 실제 제2 비트라인 포싱 전압(V2)은 타깃 비트라인 전압 레벨보다 높게 형성된다. 즉 타깃 비트라인 포싱 전압 레벨과의 편차(variation)가 생긴다.
따라서, 제어 로직 회로(160)에서 미리설정된 시점(T2)에 도달하면, 비트라인 포싱 전압 클램프 회로(40)를 인에이블시킨다. 인에이블된 비트라인 포싱 전압 클램프 회로(40)는, 비트라인 포싱할 셀 스트링(CS5)의 제5 비트라인(BL5)에 제1 비트라인 포싱 전압(V1)을 인가한다. 이때, 상술한 바와 같이, 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 제1 비트라인 포싱 전압(V1)을 생성하는 DC 전압 생성기(150)를 사용한다. DC 전압 생성기(150)를 이용하여, 비트라인 포싱 전압 클램프 회로(40)로부터 생성된 제1 비트라인 포싱 전압(V1)은, 비트라인에서 타깃 비트라인 전압 레벨과 최대한 근접 또는 동일하게 형성될 수 있다(ⓑ).
일 예로서, 제어 로직 회로(160)에서 미리설정된 시점(T2)은 비트라인에 제공되는, 제2 비트라인 포싱 전압(V2)이 상승하여, 스트링 선택 트랜지스터가 셧 오프(shut off)되기 전의 시점일 수도 있고 이후 시점일 수도 있다. 예컨대 도 3d를 참조하면 1.4V일 수 있다. 다만 이에 한정되는 것은 아니다.
다음으로, B 메모리 셀의 케이스를 설명한다.
B 메모리 셀의 비트라인 포싱 동작은 다음과 같이 이루어진다. 제2 비트 라인 프리차아지 시점(T1)에서, 스트링 선택 라인(SSL)으로 전원 전압(VDD)이 인가되고, 비트라인 포싱할 셀 스트링(CS2)의 제2 비트라인(BL2)으로 페이지 버퍼(30)로부터 제2 비트라인 포싱 전압(V2)이 인가된다 (ⓐ).
도 3a 내지 도 3e를 통해 설명된 것과 같이, 이웃 비트라인 포싱 전압의 영향을 받아, 비트라인에서, 실제 제2 비트라인 포싱 전압(V2)은 타깃 비트라인 전압 레벨보다 높게 형성된다. 즉 타깃 비트라인 포싱 전압 레벨과의 편차(variation)가 생긴다.
따라서, 제어 로직 회로(160)에서 미리설정된 시점(T2)에 도달하면, 비트라인 포싱 전압 클램프 회로(40)를 인에이블시킨다. 인에이블된 비트라인 포싱 전압 클램프 회로(40)는, 비트라인 포싱할 셀 스트링(CS2)의 제2 비트라인(BL2)으로 제1 비트라인 포싱 전압(V1)을 인가한다. DC 전압 생성기(150)를 이용한, 비트라인 포싱 전압 클램프 회로로부터 제공된 제1 비트라인 포싱 전압(V1)은, 비트라인에서, 타깃 비트라인 전압 레벨과 최대한 근접 또는 동일하게 형성될 수 있다(ⓑ).
도 5와 같은 본 발명의 프로그램 방법의 장점은, 편차가 생긴 상태에서, DC 전압 생성기(150)를 켜줌으로써, 타깃 비트라인 포싱 전압 레벨보다 높게 형성된 비트라인 포싱 전압은 낮게 해주고, 낮게 형성된 비트라인 포싱 전압은 높게 해준다. 따라서, 기존 회로를 이용하되 편차만 조정해 주면 되므로, 로직 오버헤드(logic overhead)를 줄일 수 있다는 것이다.
설명의 이해를 돕기 위해 예를 들어 설명한다.
예컨대, 타깃 비트라인 포싱 레벨을 1V로 설정하고 싶다고 하자. 이때, 처음부터 1V를 생성하는 DC 전압 생성기(150)를 인에이블 한다면 타깃 비트라인 포싱 레벨과 실제 형성된 비트라인 포싱 레벨과의 편차(variation)는 줄어들겠지만 워스트 케이스(Worst Case)의 경우 모든 비트 라인에 그 값을 포싱(Forcing) 할 때 엄청난 로직 오버헤드(Logic Overhead) 가 생긴다. 즉, 예컨대 처음부터 8Kbyte의 비트라인 로딩을 다 채우려면, 1V DC 전압 생성기(150)의 용량이 매우 커지게 된다. 이에 본 발명의 프로그램 방법은, 도 4과 같이 기존 페이지 버퍼(30)를 이용하여 코어스(coarse)하게 비트라인 포싱 전압 레벨(Level)을 포싱(Forcing) 한 후 1V DC 전압 생성기(150)를 이용하여 파인하게(fine) 그 값을 조정한다.
요약하면, 비트라인 포싱 전압 클램프 회로를 사용하여 클램프하되 그 방법이 로직적으로 부담이 많이 되므로 도 5와 같은 프로그램 방법을 제공하는 것이다.
도 6는 도 1의 비휘발성 메모리 장치의 프로그램 방법을 보여주는 제2예의 타이밍 다이어그램이다. 도 5와 기본 원리가 동일하므로, 구체적인 설명은 생략한다.
도 1, 도 2, 및 도 4와 연계하여 도 6을 참조하면, 프리차지 동작 이후에 T1 시점에서, 기존 페이지 버퍼(30)와 비트라인 포싱 전압 클램프 회로(40)를 모두 인에이블한다(ⓒ).
예컨대, 프리차지 동작 이후 T1 시점부터 기존 페이지 버퍼와 1V를 생성하는 DC 전압 생성기(150)를 모두 인에이블 함으로써 편차가 없는 1V를 만들 수 있다.
부가적으로, 본 발명의 불휘발성 메모리 장치는, 비트라인 포싱 전압 클램프 회로만을 사용하여, 비트라인을 포싱하는 프로그램 방법을 수행할 수 있음은 이 기술분야의 통상의 지식을 가진자에게 본 발명을 기초로 유추될 수 있다.
또한, 본 발명의 불휘발성 메모리 장치는, 기존 페이지 버퍼 및 비트라인 포싱 전압 클램프 회로　모두를 이용하여 비트라인을 포싱하는 프로그램 방법을 수행할 수 있음은 이 기술분야의 통상의 지식을 가진자에게 본 발명을 기초로 유추될 수 있다
도 7는 본 발명의 하나 이상의 실시예에 따라 프로그램 동작되는 적어도 하나의 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템을 보여준다. 도 7을 참조하면, 메모리 시스템(700)은 도 5에서 설명된 불휘발성 메모리 장치(100)에 결합된 프로세서(710)를 포함한다. 메모리 시스템(700)은 개별적인 집적 회로를 포함할 수 있거나, 프로세서(710) 및 불휘발성 메모리 장치(100) 둘 다가 동일한 집적 회로 상에 있을 수 있다. 프로세서(710)는 마이크로 프로세서, 메모리 콘트롤러 또는 임의의 다른 유형의 제어 회로(ASIC: Application-specific Integrated Circuit) 등일 수 있다.
프로세서(710)는 램, 프로세싱 유닛, 호스트 인터페이스 그리고 메모리 인터페이스와 같은 구성 요소들을 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 프로세서(710)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트와 프로세서(710) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 프로세서(710)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI 그리고 IDE(International Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(100)와 인터페이싱할 것이다. 프로세서(710)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블락은 불휘발성 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고 정정할 것이다.
도 8은 본 발명의 하나 이상의 실시예에 따라 프로그램되는 적어도 하나의 불휘발성 메모리 장치(100)를 갖는 메모리 모듈을 보여준다. 도 8을 참조하면, 메모리 모듈(800)은 메모리 카드로서 도시되어 있지만, 메모리 모듈(800)을 참조하여 설명되는 개념들이 다른 유형의 이동식 또는 휴대용 메모리 (예를 들어, USB 플래쉬 드라이브)에 적용될 수 있으며, 본 명세서에서 설명되는 메모리 모듈의 범위 내에 속하는 것으로 보아야 한다.
메모리 모듈(800)은 하나 이상의 불휘발성 메모리 장치(100)를 둘러싸고 있는 하우징(805)을 포함하지만, 이러한 하우징이 모든 장치들 또는 장치 응용들에 필수적인 것은 아니다. 불휘발성 메모리 장치(100)는 프로그램 금지 셀의 문턱 전압에 따라 프로그램 금지 셀에 인가되는 프리차아지 전압의 인가 시점을 다르게 하여 프로그램 동작을 수행하거나, 프로그램 금지 셀의 문턱 전압에 따라 프로그램 금지 셀로 인가되는 프리차아지 전압 레벨을 다르게 하여 프로그램 동작을 수행한다. 하우징(805)은 호스트 장치와의 통신을 위한 하나 이상의 컨텍트(815)를 포함한다. 호스트 장치의 예로는 디지털 카메라, 디지털 레코딩 및 재생 장치, PDA, 퍼스널 컴퓨터, 메모리 카드 판독기, 인터페이스 허브 등이 있다. 컨텍트들(815)은 표준화된 인터페이스의 형태로 되어 있다. 예를 들어, USB 플래쉬 드라이버의 경우, 컨텍트들(815)은 USB 타입-A 수 커넥터(USB Type- A male connector)의 형태로 되어 있을 수 있다. 컨텍트들(815)은 메모리 모듈(800)과 컨텍트들(815)에 대한 호환 가능한 리셉터(receptor)를 갖는 호스트 사이에서 제어 신호, 주소 신호 및/또는 데이터 신호를 전달하는 인터페이스를 제공한다.
메모리 모듈(800)은 선택적으로 하나 이상의 집적 회로 및/또는 개별 소자일 수 있는 부가 회로(820)를 포함할 수 있다. 부가 회로(820)는 불휘발성 메모리 장치(100)의 억세스를 제어하고, 외부 호스트와 불휘발성 메모리 장치(100) 사이의 변환 계층(translation layer)을 제공하는 제어 회로, 예시적으로 메모리 콘트롤러를 포함할 수 있다. 예를 들어, 컨텍트들(815)의 수와 불휘발성 메모리 장치(100)의 연결 회로들의 수 사이에 일대응 대응 관계가 없을 수도 있다. 이에 따라, 메모리 콘트롤러(820)는 적절한 때에 적절한 I/O 연결 회로에서 적절한 신호를 수신하기 위해 또는 적절한 때에 적절한 컨텍트(815)에서 적절한 신호를 제공하기 위해, 선택적으로 불휘발성 메모리 장치(100)의 I/O 연결 회로를 연결시킬 수 있다. 마찬가지로, 호스트와 메모리 모듈(800) 간의 통신 프로토콜이 메모리 장치(100)의 억세스에 필요한 것과 다를 수 있다. 메모리 콘트롤러(820)는 불휘발성 메모리 장치(100)에의 원하는 억세스를 달성하기 위하여, 호스트로부터 수신된 명령 시퀀스들을 적절한 명령 시퀀스들로 변환할 수 있다. 이러한 변환은 명령 시퀀스들에 부가하여 신호 전압 레벨들의 변화를 포함할 수 있다.
도 9는 도 7의 메모리 시스템 또는 도 8의 메모리 모듈을 포함하는 컴퓨터 시스템을 보여준다. 도 9를 참조하면, 컴퓨터 시스템(900)는 중앙 처리 장치(910), 램(920), I/O 디바이스(930) 그리고 메모리 시스템(700)을 포함한다. 컴퓨터 시스템(900))은 메모리 시스템(700) 대신에 메모리 모듈(800)을 포함할 수도 있다. 컴퓨터 시스템(900)은 시스템 버스(940)를 통하여 중앙 처리 장치(910), 램(920) 그리고 I/O 디바이스(930)와 연결된다. I/O 디바이스(930)를 통해 제공되거나 중앙 처리 장치(910)에 의해서 처리된 데이터는 메모리 시스템(700) 또는 메모리 모듈(900)에 저장된다. 메모리 시스템(700)는 불휘발성 메모리 장치(100)에 결합된 프로세서(710)를 포함한다. 메모리 모듈(700)은 프로세서(710)와 불휘발성 메모리 장치(100)를 포함한다. 불휘발성 메모리 장치(100)는 프로그램 금지 셀의 문턱 전압에 따라 프로그램 금지 셀에 인가되는 프리차아지 전압의 인가 시점을 다르게 하여 프로그램 동작을 수행하거나, 프로그램 금지 셀의 문턱 전압에 따라 프로그램 금지 셀로 인가되는 프리차아지 전압 레벨을 다르게 하여 프로그램 동작을 수행한다. 메모리 시스템(700)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨터 시스템(900) 의 부팅 속도가 획기적으로 빨라질 수 있다. 메모리 모듈(800)은 이동식 또는 휴대용 메모리에 적용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
120 : 어드레스 디코더 130 : 데이터 입출력 회로
140 : 읽기/쓰기 회로 150 : DC 전압 생성기
160 : 제어 로직 회로
700 : 메모리 시스템 710 : 프로세서
800 : 메모리 모듈 900 : 컴퓨터 시스템
MC1~MCn : 메모리 셀 BL0, BL1, … , BLn : 비트 라인
CS0, CS1, …, CSn : 셀 스트링 WL1, … , WLn: 워드 라인
Vpgm : 프로그램 전압

Claims (10)

  1. 셀 스트링에 연결된 비트라인;
    상기 비트라인에 연결되며, 프로그램 동작시 타깃(target) 비트라인 포싱(bit line forcing) 전압 레벨을 상기 비트라인으로 출력하는 페이지 버퍼; 및
    상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 상기 타깃 비트라인 포싱 전압 레벨을 다른 타깃 비트라인의 타깃 비트라인 포싱 전압 레벨에 근접하게 형성되도록 조정하는 비트라인 포싱 전압 클램프 회로를 구비하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼는, 비트라인 셧 오프 트랜지스터(BLSHFT)를 구비하고,
    상기 비트라인 포싱 전압 클램프 회로는 상기 비트라인 셧 오프 트랜지스터와 상기 비트라인 사이에 위치된 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 비트라인 포싱 전압 클램프 회로는, 상기 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 생성하는 DC(Direct Current) 전압 생성기, 및 상기 생성된 비트라인 포싱 전압을 선택적으로 상기 비트라인에 출력하는 적어도 하나의 트랜지스터를 구비한 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    셀 스트링은 각각 직렬 연결되는 복수의 메모리 셀과 상기 메모리 셀에 연결되는 스트링 선택 트랜지스터 및 접지 트랜지스터를 구비하고,
    상기 페이지 버퍼가 인에이블 된 후, 상기 비트라인에 상기 스트링 선택 트랜지스터가 셧오프(shut off)되는 전압 레벨이 형성되면, 상기 비트라인 포싱 전압 클램프 회로가 인에이블되는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 페이지 버퍼가 인에이블 된 후, 상기 비트라인에 미리 설정된 전압 레벨이 형성되면, 상기 비트라인 포싱 전압 클램프 회로가 인에이블되는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 페이지 버퍼 및 상기 비트라인 포싱 전압 클램프 회로가 동시에 인에이블되는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 프로그램 동작 스킴(scheme)은 ARL(All Bit Line) 프로그램 스킴인 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 셀 스트링에 연결된 비트라인;
    상기 비트라인에 연결된 페이지 버퍼; 및
    상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 이웃 비트라인의 영향을 받지 않고 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 제공하는 DC 전압 생성기를 사용하여, 상기 타깃 비트라인 포싱 전압 레벨을 상기 비트라인으로 출력하는 비트라인 포싱 전압 클램프 회로를 구비한 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 구비하고,
    상기 불휘발성 메모리 장치는
    셀 스트링에 연결된 비트라인;
    상기 비트라인에 연결되며, 프로그램 동작시 타깃(target) 비트라인 포싱(bit line forcing) 전압 레벨을 상기 비트라인으로 출력하는 페이지 버퍼; 및
    상기 비트 라인과 상기 페이지 버퍼 사이에 연결되며, 상기 타깃 비트라인 포싱 전압 레벨을 다른 타깃 비트라인의 타깃 비트라인 포싱 전압 레벨에 근접하게 형성되도록 조정하는 비트라인 포싱 전압 클램프 회로를 구비하는 메모리 시스템.
  10. 불휘발성 메모리 장치의 프로그램 방법에 있어서,
    페이지 버퍼를 사용해서 타깃 비트라인 포싱 전압 레벨을 비트라인으로 출력하는 코어스(Coarse) 포싱 단계; 및
    DC 전압 생성기를 사용해서, 상기 코어스(Coarse) 포싱 단계에 의해 생성된 상기 타깃 비트라인 포싱 전압 레벨을 조정하는 파인(Fine) 포싱 단계;를 포함하고,
    상기 DC 전압 생성기는 상기 비트라인과 상기 페이지 버퍼 사이에 연결되며, 상기 타깃 비트라인 포싱 전압 레벨과 동일한 전압 레벨을 갖는 비트라인 포싱 전압을 생성하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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