KR100806437B1 - 다층 게이트 전극을 포함하는 반도체 메모리 디바이스 및반도체 디바이스 - Google Patents

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Abstract

메모리 셀 어레이에, 메모리 셀들 및 그 메모리 셀들을 선택하는 선택 게이트 트랜지스터를 갖는 복수의 셀 유닛들이 배열되어 있다. 제1 선택 게이트 라인이 상기 선택 게이트 트랜지스터들의 제어 게이트를 포함한다. 상기 제1 선택 게이트 라인 위쪽에 제2 선택 게이트 라인이 형성된다. 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비한다. 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 갖는다. 콘택트 재료가 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시킨다. 상기 콘택트 재료는 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치된다.
반도체 디바이스, NAND 셀, 다층 게이트 전극, 콘택트 재료, 션트 영역, EI 패턴

Description

다층 게이트 전극을 포함하는 반도체 메모리 디바이스 및 반도체 디바이스{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE INCLUDING MULTILAYER GATE ELECTRODE}
도 1은 본 발명의 실시예에 따른 반도체 메모리 디바이스의 구성의 아웃라인을 도시하는 레이아웃도이다.
도 2는 본 발명의 상기 실시예에 따른 NAND 셀 영역들 내의 셀 유닛들의 구성을 도시하는 레이아웃도이다.
도 3은 본 발명의 상기 실시예에 따른 상기 셀 유닛의 회로도이다.
도 4는 도 2의 레이아웃도에서 라인 4-4를 따라 절취한 단면도이다.
도 5는 도 2의 레이아웃도에서 라인 5-5를 따라 절취한 단면도이다.
도 6은 종래의 주변 회로에 포함된 주변 트랜지스터의 구성을 도시하는 레이아웃도이다.
도 7은 본 발명의 상기 실시예에 따른 주변 회로 내의 주변 트랜지스터의 제1 구조 예를 도시하는 레이아웃도이다.
도 8은 도 7의 레이아웃도 내의 라인 8-8을 따라 절취한 단면도이다.
도 9는 본 발명의 상기 실시예에 따른 주변 회로 내의 주변 트랜지스터의 제2 구조 예를 도시하는 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : NAND 셀 영역
12 : 션트 영역
13 : 주변 회로 영역
AA1, AA2, AA3 : 활성화 영역
21A, 21B, 21C, 21D, 21E : 확산층
[특허문헌 1] 일본공개특허공보 2000-91546호
<관련 출원의 상호 참조>
이 출원은 2005년 12월 21일에 출원된 선행 일본 특허 출원 2005-368148호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 본 명세서에 참고로 통합된다.
본 발명은 반도체 메모리 디바이스 또는 반도체 디바이스에 관한 것으로, 예컨대, 각각이 제어 게이트 및 부유 게이트를 갖는 메모리 셀들을 포함하는 전기적으로 재기입 가능한 NAND형 EEPROM(전기적으로 소거 가능하고 프로그램 가능한 ROM)에 관한 것이다.
최근 들어, 전기적으로 재기입 가능한 비휘발성 반도체 메모리 디바이스로 서, NAND형 EEPROM이 각종의 디바이스들에서 이용되고 있다. 이 NAND형 EEPROM은 직렬로 접속된 복수의 NAND형 메모리 셀들(이하에서는 "NAND 셀"이라 함) 및 각 NAND 셀의 양단부에 배치된 선택 게이트 트랜지스터들을 갖는다. 선택 게이트 트랜지스터들은 각 NAND 셀의 양단부에 배치된다. 선택된 어드레스에 있는 NAND 셀과 접속된 선택 게이트 트랜지스터만 온 될 때, NAND 셀의 선택/비선택이 정의된다.
기입 동작 시의 고전압 펄스 또는 판독 동작 시의 고속 펄스가 선택 게이트 트랜지스터의 게이트 전극(이하에서는 "선택 게이트"라 함)에 인접한 워드 라인에 인가된다. 그러한 경우, 선택 게이트 트랜지스터의 선택 게이트 전위가 변동하게 되면, 상기 선택/비선택의 특성이 열화된다. 그러므로, 선택 게이트 트랜지스터의 선택 게이트는 셀 어레이 내의 보다 낮은 저항을 갖는 금속 배선에 의해 뒷받침(back)된다(션트(shunt)된다)(예를 들어, [특허문헌 1] 참조). 이 금속 배선은 선택 게이트의 상부 층에 형성되므로, 금속 배선을 선택 게이트와 접속시키는 콘택트 재료가 요구된다. 이와 같이 선택 게이트의 저항을 감소시키기 위하여 금속 배선을 선택 게이트와 접속시키는 콘택트 재료가 형성되는 영역을 이하에서는 션트 영역(shunt region)이라 한다.
션트 영역에서 선택 게이트 상에 콘택트 재료를 형성하는 경우, 콘택트 재료 바로 아래의 게이트 절연막이 프로세싱 중의 기계적 응력 또는 게이트 재료를 천공(bore)하는 것으로 인한 응력으로 인해 손상될 우려가 있고, 그에 따라 선택 게이트 전위의 노이즈가 증가되는 문제가 발생한다.
또한, 주변 회로를 구성하는 트랜지스터에서도, 콘택트 재료 바로 아래의 게이트 절연막이 게이트 전극 상에 콘택트 재료를 형성할 때 손상될 우려가 있고, 따라서 콘택트 재료가 배치되는 게이트 전극 영역이 소자 분리 영역 상에 있어야 한다. 그러므로, 트랜지스터의 형성을 위해 필요한 면적이 감소될 수 없다는 문제가 발생한다.
본 발명의 제1 양태에 따르면, 메모리 셀들 및 그 메모리 셀들을 선택하는 선택 게이트 트랜지스터를 갖는 복수의 셀 유닛들이 배열되어 있는 메모리 셀 어레이와; 상기 선택 게이트 트랜지스터들의 제1 제어 게이트를 포함하는 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과; 상기 제1 선택 게이트 라인 위쪽에 형성된 제2 선택 게이트 라인과; 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료 - 상기 제1 콘택트 재료는 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치됨 - 를 포함하는 반도체 메모리 디바이스가 제공된다.
본 발명의 제2 양태에 따르면, 직렬로 접속된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각의 양단부와 접속된 선택 게이트 트랜지스터들이 배열되어 있는 제1 및 제2 블록들과; 상기 제1 블록과 상기 제2 블록 사이에 배치되고 상기 메모리 셀이 형성되어 있지 않은 션트 영역과; 상기 제1 및 제2 블록들에서 및 상기 션트 영역에서 연장하도록 형성되어 있는 상기 선택 게이트 트랜지스터의 제1 제어 게이트로서의 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과; 상기 제1 선택 게이트 라인 위쪽에 형성된 제2 선택 게이트 라인과; 상기 션트 영역 내의 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료를 포함하고, 상기 제1 개구부는 상기 션트 영역 내의 상기 제1 선택 게이트 상에 배치되고, 상기 제1 콘택트 재료는 상기 션트 영역 내에서 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치되어 있는 반도체 메모리 디바이스가 제공된다.
본 발명의 제3 양태에 따르면, 각각이 복수의 활성화 영역들, 복수의 메모리 셀들 및 선택 게이트 트랜지스터들을 포함하는 제1 및 제2 블록들 - 상기 복수의 활성화 영역들은 열(column) 방향으로 연장하고 행(row) 방향으로 배열되어 있고, 상기 복수의 메모리 셀들은 상기 활성화 영역들 각각에서 직렬로 접속되어 형성되고, 상기 선택 게이트 트랜지스터들은 직렬로 접속된 상기 복수의 메모리 셀들의 양단부에 형성됨 - 과; 상기 제1 블록과 상기 제2 블록 사이에 배치되고 상기 열 방향으로 연장하는 제1 및 제2 활성화 영역들이 상기 행 방향으로 배열되어 있는 션트 영역과; 상기 제1 및 제2 블록들 내의 상기 활성화 영역들 상에 및 상기 션트 영역 내의 상기 제1 및 제2 활성화 영역들 상에 상기 행 방향으로 연장하도록 형성되어 있는 상기 선택 게이트 트랜지스터들의 제어 게이트로서의 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과; 상기 제1 선택 게이트 라인 위쪽에 형성된 제2 선택 게이트 라인과; 상기 션트 영역 내의 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료를 포함하고, 상기 션트 영역에서, 상기 제1 개구부는 상기 제1 활성화 영역 상의 상기 제1 선택 게이트 상에 배치되고, 상기 제1 콘택트 재료는 상기 제2 활성화 영역 상의 상기 제1 선택 게이트 상에 배치되어 있는 반도체 메모리 디바이스가 제공된다.
본 발명의 제4 양태에 따르면, 반도체 기판 상에 형성된 소스 영역과; 상기 반도체 기판 상에 상기 소스 영역과 떨어져서 형성된 드레인 영역과; 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성된 제1 게이트 전극과; 상기 제1 게이트 전극 상에 형성되고 상기 채널 영역 바로 위쪽에 개구부를 갖는 게이트간 절연막과; 상기 개구부 내의 상기 제1 게이트 전극 상에 및 상기 게이트간 절연막 상에 형성된 제2 게이트 전극과; 상기 채널 영역 바로 위쪽에 상기 제2 게이트 전극 상에 형성된 콘택트 재료를 포함하고, 상기 개구부 및 상기 콘택트 재료는 상기 반도체 기판의 표면에 수직인 방향으로 상호 오버랩하지 않는 반도체 디바이스가 제공된다.
이제 본 발명의 실시예에 따른 반도체 메모리 디바이스에 대하여 첨부 도면들을 참조하여 설명한다. 설명을 위하여, 도면들 전반에 걸쳐서 유사 참조 부호들은 유사 부분들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 디바이스의 구성의 아웃라인을 도시하는 레이아웃도이다.
NAND 셀 영역들(11)이 행 방향과 열 방향으로 매트릭스 형상으로 배열되어 있고, NAND 셀 영역들(11) 사이에 각각의 션트 영역(12)이 행 방향으로 배열되어 있다. 각각이 NAND 셀 및 NAND 셀의 양단부와 접속된 선택 게이트 트랜지스터들로 이루어진 복수의 셀 영역들이 각 NAND 셀 영역(11)에 배열된다. NAND 셀은, 제어 게이트와 부유 게이트를 적층 구비하는 메모리 셀 및 인접한 메모리 셀이 소스 또는 드레인을 공유하는 방식으로 복수의 메모리 셀들이 직렬로 접속되어 있는 메모리 셀 그룹으로 형성된다. 선택 게이트 트랜지스터의 선택 게이트의 저항을 감소시키는 상부 배선이 NAND 셀 영역(11) 및 션트 영역(12) 내에 형성되고, 선택 게이트 트랜지스터의 선택 게이트를 상부 배선과 접속시키는 콘택트 재료가 션트 영역(12) 내에 형성된다. 또한, 각 셀 유닛에 대하여 데이터를 입출력하는 입출력 회로 또는 각 셀 유닛을 동작시키는 드라이버 회로 등을 포함하는 주변 회로가 각 주변 회로 영역(13) 내에 형성된다.
도 2는 도 1에 도시된 NAND 셀 영역들(11) 및 션트 영역(12)의 일부를 도시 하는 확대도이고, 셀 유닛의 구성을 도시하는 레이아웃도이다. 도 3은 셀 유닛의 회로도이다.
도 2에 도시된 바와 같이, 메모리 셀들 M0 내지 M7의 제어 게이트들 CG0 내지 CG7이 확산층들(소스 또는 드레인)(21A)을 사이에 두고 병렬로 배치되어 있다. 선택 게이트 트랜지스터 SGS의 선택 게이트 SGSL이 확산층(소스 또는 드레인)(21B)을 사이에 두고 제어 게이트 CG0의 인접한 부근에 배치되어 있다. 선택 게이트 트랜지스터 SGS의 다른 확산층(소스 또는 드레인)(21C)을 소스 라인 SL과 접속시키는 소스 콘택트 CPS가 확산층(21C) 상에 형성되어 있다.
선택 게이트 트랜지스터 SGD의 선택 게이트 SGDL이 확산층(소스 또는 드레인)(21D)를 사이에 두고 제어 게이트 CG7의 인접한 부근에 배치되어 있다. 선택 게이트 트랜지스터 SGD의 다른 확산층(소스 또는 드레인)(21E)을 비트 라인 BL과 접속시키는 드레인 콘택트 CPD가 확산층(21E) 상에 형성되어 있다. 또한, NAND 셀 영역(11) 내의 선택 게이트들 SGSL 및 SGDL 상에 EI 패턴이 형성되어 있다. EI 패턴에 대해서는 뒤에 상세히 설명한다.
또한, 활성화 영역들 AA1 및 AA2가 NAND 셀 영역(11) 내의 선택 게이트들 및 확산층들(21A, 21B, 21C, 21D 및 21E)과 동일한 주기적 패턴으로 션트 영역(12) 내에 형성되어 있다. 그러나, EI 패턴은 션트 영역(12) 내의 활성화 영역 AA1 상의 선택 게이트들 SGSL 상에는 형성되어 있지만, EI 패턴은 활성화 영역 AA2 상의 선택 게이트들 SGSL 상에는 형성되어 있지 않다. 선택 게이트 SGSL을 상부 배선 UL과 전기적으로 접속시키는 콘택트 재료 CP1이 활성화 영역 AA2 상의 선택 게이트 SGSL 상에 형성되어 있다. 즉, EI 패턴은 션트 영역(12) 내의 선택 게이트 SGSL의 일부 상에 배치되고, 콘택트 재료 CP1은 션트 영역(12)에서 EI 패턴이 배치되어 있지 않은 선택 게이트 SGSL 상에 배치된다.
도 4는 도 2에서 라인 4-4를 따라 절취한 단면도이고, 션트 영역 내의 활성화 영역 AA2 상의 단면 구조를 도시한다.
그 위에 콘택트 재료 CP1이 형성되어 있는 선택 게이트 SGSL은 다음의 구성을 갖는다. 반도체 기판(21)의 활성화 영역 AA2 상에 게이트 절연막(22)이 형성되고, 이 게이트 절연막(22) 상에 제1 게이트 전극(23), 게이트간 절연막(24) 및 제2 게이트 전극(25)을 이 순서대로 적층 구비하는 선택 게이트 SGSL이 형성된다. 제1 게이트 전극(23)은 폴리실리콘 막으로 형성된다. 제2 게이트 전극(25)은 게이트간 절연막(24) 상에 형성된 폴리실리콘 막(25A), 및 이 폴리실리콘 막(25A) 상에 형성된 실리사이드 막(25B)으로 형성된다. 실리사이드 막(25B)은 텅스텐 실리사이드 막, 코발트 실리사이드 막, 티타늄 실리사이드 막 및 니켈 실리사이드 막 중 적어도 하나를 포함한다. 제1 게이트 전극(23)은 메모리 셀의 부유 게이트 전극에 대응하고, 제2 게이트 전극(25)은 메모리 셀의 제어 게이트에 대응한다는 것에 유의해야 할 것이다. 또한, 제2 게이트 전극(25) 상에 콘택트 재료 CP1이 형성되고, 콘택트 재료 CP1 상에 상부 배선 UL이 형성된다. 그 결과, 선택 게이트 SGSL은 콘택트 재료 CP1을 통하여 상부 배선 UL과 전기적으로 접속된다. 콘택트 재료 CP1은 폴리실리콘, 텅스텐 및 티타늄 중 하나를 포함하거나, 또는 폴리실리콘, 텅스텐 및 티타늄 중 적어도 2개로 형성된 합금을 포함한다.
또한, 그 위에 콘택트 재료 CP1이 형성되어 있지 않은 다른 선택 게이트 SGSL은 다음의 구성을 갖는다. 반도체 기판(21)의 활성화 영역 AA2 상에 게이트 절연막(22)이 형성되고, 이 게이트 절연막(22) 상에 제1 게이트 전극(23), 게이트간 절연막(24) 및 제2 게이트 전극(25)을 이 순서대로 적층 구비하는 선택 게이트 SGSL이 형성된다. 게이트간 절연막(24)은 중심부 부근에서 제거되고, 그 제거된 영역(개구부)에 폴리실리콘 막(25A)이 들어가서 제1 게이트 전극(23)과 제2 게이트 전극(25)이 상호 전기적으로 접속된다. 이런 식으로 게이트간 절연막(24)이 제거되고 그 제거된 영역에 폴리실리콘 막(25A)이 들어가는 패턴을 EI(Etching Interpoly) 패턴이라 한다.
도 5는 도 2의 라인 5-5를 따라 절취한 단면도이고, 션트 영역 내의 활성화 영역 AA1 상의 단면 구성을 도시한다. 활성화 영역 AA1 상의 선택 게이트 SGSL 상에는 콘택트 재료가 형성되지 않고, 선택 게이트 SGSL 상에는 EI 패턴이 형성된다.
그 단면 구성은 다음과 같다. 반도체 기판(21)의 활성화 영역 AA1 상에 게이트 절연막(22)이 형성되고, 이 게이트 절연막(22) 상에 제1 게이트 전극(23), 게이트간 절연막(24) 및 제2 게이트 전극(25)을 이 순서대로 적층 구비하는 선택 게이트 SGSL이 형성된다. 제2 게이트 전극(25)은 게이트간 절연막(24) 상에 형성된 폴리실리콘 막(25A), 및 이 폴리실리콘 막(25A) 상에 형성된 실리사이드 막(25B)으로 형성된다. 게이트간 절연막(24) 상에 EI 패턴이 형성되고, 제1 게이트 전극(23)과 제2 게이트 전극(25)이 상호 전기적으로 접속된다. 또한, 선택 게이트 SGSL의 상부층에 상부 배선 UL이 형성된다.
도 2에 도시된 구성을 갖는 반도체 메모리 디바이스에서는, 션트 영역(12) 내의 선택 게이트 SGSL에서 그 위에 콘택트 재료 CP1이 형성되어 있는 제2 게이트 전극(25) 아래에 게이트간 절연막(24)이 존재하므로, 즉, 그 위에 콘택트 재료 CP1이 형성되어 있는 제2 게이트 전극(25) 아래에 EI 패턴이 형성되어 있지 않으므로, 제1 게이트 전극(23) 아래의 게이트 절연막(22)이 기계적 응력 또는 콘택트 재료의 형성에 의해 야기되는 응력으로 인해 파괴되는 것을 막을 수 있다. 그 결과, 선택 게이트 SGSL과 반도체 기판의 절연 특성의 불안정성과 같은 폐단이 회피될 수 있고, 선택 게이트 전위에 발생되는 노이즈가 감소될 수 있어, 그에 따라 선택 게이트 전위가 안정화된다.
이제 도 1에 도시된 주변 회로 영역(13)에 형성된 주변 회로에 대하여 설명한다.
통상적으로, 상기 NAND 셀 영역(11)의 것과 동일한 반도체 기판 상에 형성된 주변 회로 영역(13)에 주변 회로를 형성하기 위하여 유닛 셀의 제조 공정들과 동일한 공정들이 이용된다. 그러므로, 주변 회로를 구성하는 주변 트랜지스터는 게이트 절연막 상에 제1 게이트 전극, 게이트간 절연막 및 제2 게이트 전극을 적층 구비하는 다층 게이트를 갖고 또한 제1 게이트 전극과 제2 게이트 전극이 상술한 선택 게이트 트랜지스터와 같이 EI 패턴을 통하여 상호 접속되는 구성을 갖는다.
도 6은 종래의 주변 트랜지스터의 구성의 레이아웃을 도시한다. 활성화 영역 AA3 및 소자 분리 영역(31) 상에 게이트 전극(32)이 형성된다. 활성화 영역 AA3 상의 게이트 전극(32) 상에는 EI 패턴이 형성되고, 소자 분리 영역(31) 상의 게이트 전극(32) 상에는 이 게이트 전극(32)을 상부 배선(도시되지 않음)과 접속시키는 콘택트 재료 CP2가 형성된다. 또한, 활성화 영역 AA3의 소스 영역 및 드레인 영역을 상부 배선(도시되지 않음)과 접속시키는 콘택트 재료들 CP3 및 CP4가 각각 이들 영역 상에 형성된다. 그러한 구성을 갖는 주변 트랜지스터에서는, 콘택트 재료 CP2를 형성하기 위하여 소자 분리 영역(31) 상에 소정의 룰에 기초한 게이트 전극 영역이 요구된다. 그러므로, 주변 트랜지스터의 형성을 위해 필요한 면적이 감소될 수 없다.
도 7 및 9는 이 실시예에 따른 주변 트랜지스터의 구조 예들을 도시한다. 이 실시예에서는, 활성화 영역 AA3 상의 게이트 전극(32) 상에 EI 패턴이 형성되고, 활성화 영역 AA3 상의 EI 패턴이 없는 게이트 전극(32) 상에 콘택트 재료 CP2가 형성된다.
구체적으로, 도 7에 도시된 주변 트랜지스터에서는, 제1 영역 내에 EI 패턴이 형성되고 활성화 영역 AA3의 채널 영역 상의 게이트 전극(32)에서 EI 패턴이 형성되어 있지 않은 제2 영역 내에 콘택트 재료 CP2가 형성된다. 도 8은 도 7의 라인 8-8을 따라 절취한 단면도를 도시한다. 반도체 기판(21)의 소자 분리 영역(31)에 의해 분리된 활성화 영역 AA1 상에 게이트 절연막(22)이 형성된다. 이 게이트 절연막(22) 상에 제1 게이트 전극(23), 게이트간 절연막(24) 및 제2 게이트 전극(25)을 이 순서대로 적층 구비하는 게이트 전극(32)이 형성된다. 제1 게이트 전극(23)은 폴리실리콘 막으로 형성된다. 제2 게이트 전극(25)은 게이트간 절연막(24) 상에 형성된 폴리실리콘 막(25A), 및 이 폴리실리콘 막(25A) 상에 형성된 실리사이드 막(25B)으로 형성된다. 또한, 게이트간 절연막(24) 상에 EI 패턴이 형성되고, 제1 게이트 전극(23)과 제2 게이트 전극(25)이 상호 전기적으로 접속된다.
도 9에 도시된 주변 트랜지스터에서는, 활성화 영역 AA3의 채널 영역 상의 게이트 전극의 양단부 측에 EI 패턴들이 형성되고, 이들 EI 패턴들 사이에 샌드위칭된 EI 패턴이 없는 게이트 전극(32) 상에 콘택트 재료 CP2가 형성된다. 콘택트 재료 CP2는 폴리실리콘, 텅스텐 및 티타늄 중 하나를 포함하거나, 또는 폴리실리콘, 텅스텐 및 티타늄 중 적어도 2개로 형성된 합금을 포함한다.
그러한 구성을 갖는 주변 트랜지스터에 따르면, 게이트 전극을 상부 배선과 접속시키는 콘택트 재료가 소자 분리 영역 상의 게이트 전극 상에 형성되지 않고, 활성화 영역 내의 채널 영역 상에 EI 패턴이 배치되어 있지 않은 게이트 전극 상에 형성된다. 그 결과, 게이트 전위의 안정성을 유지하면서 종래 기술과 비교하여 주변 트랜지스터의 형성을 위해 필요한 면적이 감소될 수 있다. 따라서, 주변 트랜지스터를 포함하는 주변 회로의 형성을 위해 필요한 면적이 감소될 수 있고, 그에 따라 반도체 메모리 디바이스 및 반도체 디바이스의 용량의 증대 및 소형화가 용이해진다.
본 발명의 실시예에 따르면, 선택 게이트 트랜지스터의 선택 게이트 전위의 노이즈를 감소시킬 수 있고 안정성을 증가시킬 수 있는 반도체 메모리 디바이스가 제공될 수 있다. 또한, 본 발명의 실시예에 따르면, 트랜지스터의 형성을 위해 필요한 면적을 감소시킬 수 있고 그 트랜지스터를 포함하는 회로 영역의 면적을 감소 시킬 수 있는 반도체 디바이스가 제공될 수 있다.
전술한 실시예는 유일한 실시예가 아니고, 상기 구성을 변경하거나 각종의 구성들을 부가함으로써 다양한 변형들이 형성될 수 있다.
숙련된 당업자라면 또 다른 이점들 및 변형들을 쉽게 생각해낼 것이다. 그러므로, 폭 넓은 양태에서의 본 발명은 본 명세서에서 도시되고 기술된 특정 상세 및 대표 실시예들에 제한되지 않는다. 따라서, 첨부된 청구항들 및 그 등가물들에 의해 정의되는 일반적 발명 개념의 정신 또는 범위에서 벗어나지 않고 다양한 변형들이 만들어질 수 있다.

Claims (19)

  1. 메모리 셀들 및 그 메모리 셀들을 선택하는 선택 게이트 트랜지스터를 갖는 복수의 셀 유닛들이 배열되어 있는 메모리 셀 어레이와;
    상기 선택 게이트 트랜지스터들의 제1 제어 게이트를 포함하는 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과;
    상기 제1 선택 게이트 라인 위쪽에 형성된 제2 선택 게이트 라인과;
    상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료 - 상기 제1 콘택트 재료는 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치됨 -
    를 포함하는 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 셀은 상기 반도체 기판 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 부유 게이트, 상기 부유 게이트 상의 제2 게이트간 절연막, 및 상기 제2 게이트간 절연막 상의 제2 제어 게이트를 포함하는 반도체 메모리 디바이 스.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 형성된 소스 영역과;
    상기 반도체 기판 상에 상기 소스 영역과 떨어져서 형성된 드레인 영역과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제2 게이트 절연막과;
    상기 제2 게이트 절연막 상에 형성된 제3 게이트 전극과;
    상기 제3 게이트 전극 상에 형성되고 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 제2 개구부를 갖는 제3 게이트간 절연막과;
    상기 제2 개구부 내의 상기 제3 게이트 전극 상에 및 상기 제3 게이트간 절연막 상에 형성되어 있는 제4 게이트 전극과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 상기 제4 게이트 전극 상에 형성되어 있는 제2 콘택트 재료
    를 더 포함하고,
    상기 제2 개구부 및 상기 제2 콘택트 재료는 상기 반도체 기판의 표면에 수직인 방향으로 상호 오버랩하지 않는 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제2 게이트 전극은 폴리실리콘 막 및 상기 폴리실리콘 막 상에 형성된 실리사이드 막을 포함하는 반도체 메모리 디바이스.
  5. 직렬로 접속된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 각각의 양단부와 접속된 선택 게이트 트랜지스터들이 배열되어 있는 제1 및 제2 블록들과;
    상기 제1 블록과 상기 제2 블록 사이에 배치되고 상기 메모리 셀이 형성되어 있지 않은 션트(shunt) 영역과;
    상기 제1 및 제2 블록들에서 및 상기 션트 영역에서 연장하도록 형성되어 있는 상기 선택 게이트 트랜지스터의 제1 제어 게이트로서의 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과;
    상기 제1 선택 게이트 라인 위쪽에 형성된 제2 선택 게이트 라인과;
    상기 션트 영역 내의 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료
    를 포함하고,
    상기 제1 개구부는 상기 션트 영역 내의 상기 제1 선택 게이트 상에 배치되고, 상기 제1 콘택트 재료는 상기 션트 영역 내에서 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치되어 있는 반도체 메모리 디바이 스.
  6. 제5항에 있어서,
    상기 션트 영역 내에 제1 및 제2 활성화 영역들이 배치되고, 상기 제1 개구부는 상기 제1 활성화 영역 상의 상기 제1 선택 게이트 라인 상에 배치되고, 상기 제1 콘택트 재료는 상기 제2 활성화 영역 상의 상기 제1 선택 게이트 라인 상에 배치되어 있는 반도체 메모리 디바이스.
  7. 제5항에 있어서,
    상기 메모리 셀은 상기 반도체 기판 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 부유 게이트, 상기 부유 게이트 상의 제2 게이트간 절연막, 및 상기 제2 게이트간 절연막 상의 제2 제어 게이트를 포함하는 반도체 메모리 디바이스.
  8. 제7항에 있어서,
    상기 반도체 기판 상에 형성된 소스 영역과;
    상기 반도체 기판 상에 상기 소스 영역과 떨어져서 형성된 드레인 영역과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제2 게이트 절연막과;
    상기 제2 게이트 절연막 상에 형성된 제3 게이트 전극과;
    상기 제3 게이트 전극 상에 형성되고 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 제2 개구부를 갖는 제3 게이트간 절연막과;
    상기 제2 개구부 내의 상기 제3 게이트 전극 상에 및 상기 제3 게이트간 절연막 상에 형성된 제4 게이트 전극과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 상기 제4 게이트 전극 상에 형성된 제2 콘택트 재료
    를 더 포함하고,
    상기 제2 개구부 및 상기 제2 콘택트 재료는 상기 반도체 기판의 표면에 수직인 방향으로 상호 오버랩하지 않는 반도체 메모리 디바이스.
  9. 제5항에 있어서,
    상기 복수의 메모리 셀들 각각의 하나의 단부와 접속된 상기 선택 게이트 트랜지스터는 소스 라인과 접속되고, 상기 복수의 메모리 셀들 각각의 다른 하나의 단부와 접속된 상기 선택 게이트 트랜지스터는 비트 라인과 접속되어 있는 반도체 메모리 디바이스.
  10. 제5항에 있어서,
    상기 복수의 메모리 셀들은 상호 인접한 메모리 셀들이 소스 또는 드레인을 공유하는 방식으로 배치되어 있는 반도체 메모리 디바이스.
  11. 제5항에 있어서,
    상기 제2 게이트 전극은 폴리실리콘 막 및 상기 폴리실리콘 막 상에 형성된 실리사이드 막을 포함하는 반도체 메모리 디바이스.
  12. 각각이 복수의 활성화 영역들, 복수의 메모리 셀들 및 선택 게이트 트랜지스터들을 포함하는 제1 및 제2 블록들 - 상기 복수의 활성화 영역들은 열(column) 방향으로 연장하고 행(row) 방향으로 배열되어 있고, 상기 복수의 메모리 셀들은 상기 활성화 영역들 각각에서 직렬로 접속되어 형성되고, 상기 선택 게이트 트랜지스터들은 직렬로 접속된 상기 복수의 메모리 셀들의 양단부에 형성됨 - 과;
    상기 제1 블록과 상기 제2 블록 사이에 배치되고 상기 열 방향으로 연장하는 제1 및 제2 활성화 영역들이 상기 행 방향으로 배열되어 있는 션트 영역과;
    상기 제1 및 제2 블록들 내의 상기 활성화 영역들 상에 및 상기 션트 영역 내의 상기 제1 및 제2 활성화 영역들 상에 상기 행 방향으로 연장하도록 형성되어 있는 상기 선택 게이트 트랜지스터들의 제어 게이트로서의 제1 선택 게이트 라인 - 상기 제1 선택 게이트 라인은 제1 게이트 전극, 제1 게이트간 절연막 및 제2 게이트 전극을 이 순서대로 적층 구비하고, 상기 제1 게이트간 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극이 그를 통하여 상호 접촉하게 되는 제1 개구부를 가짐 - 과;
    상기 제1 선택 게이트 라인 위쪽에 형성되어 있는 제2 선택 게이트 라인과;
    상기 션트 영역 내의 상기 제1 선택 게이트 라인 상에 형성되어 상기 제1 선 택 게이트 라인과 상기 제2 선택 게이트 라인을 상호 전기적으로 접속시키는 제1 콘택트 재료
    를 포함하고,
    상기 션트 영역에서, 상기 제1 개구부는 상기 제1 활성화 영역 상의 상기 제1 선택 게이트 상에 배치되고, 상기 제1 콘택트 재료는 상기 제2 활성화 영역 상의 상기 제1 선택 게이트 상에 배치되어 있는 반도체 메모리 디바이스.
  13. 제12항에 있어서,
    상기 제1 콘택트 재료는 상기 션트 영역에서 상기 제1 개구부가 배치되어 있지 않은 상기 제1 선택 게이트 라인 상에 배치되어 있는 반도체 메모리 디바이스.
  14. 제12항에 있어서,
    상기 메모리 셀은 상기 반도체 기판 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 부유 게이트, 상기 부유 게이트 상의 제2 게이트간 절연막, 및 상기 제2 게이트간 절연막 상의 제2 제어 게이트를 포함하는 반도체 메모리 디바이스.
  15. 제14항에 있어서,
    상기 반도체 기판 상에 형성된 소스 영역과;
    상기 반도체 기판 상에 상기 소스 영역과 떨어져서 형성된 드레인 영역과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 상에 형성된 제2 게이트 절연막과;
    상기 제2 게이트 절연막 상에 형성된 제3 게이트 전극과;
    상기 제3 게이트 전극 상에 형성되고 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 제2 개구부를 갖는 제3 게이트간 절연막과;
    상기 제2 개구부 내의 상기 제3 게이트 전극 상에 및 상기 제3 게이트간 절연막 상에 형성된 제4 게이트 전극과;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판 바로 위쪽에 상기 제4 게이트 전극 상에 형성된 제2 콘택트 재료
    를 더 포함하고,
    상기 제2 개구부 및 상기 제2 콘택트 재료는 상기 반도체 기판의 표면에 수직인 방향으로 상호 오버랩하지 않는 반도체 메모리 디바이스.
  16. 제12항에 있어서,
    상기 복수의 메모리 셀들의 하나의 단부와 접속된 상기 선택 게이트 트랜지스터는 소스 라인과 접속되고, 상기 복수의 메모리 셀들의 다른 하나의 단부와 접속된 상기 선택 게이트 트랜지스터는 비트 라인과 접속되어 있는 반도체 메모리 디바이스.
  17. 제12항에 있어서,
    상기 복수의 메모리 셀들은 상호 인접한 메모리 셀들이 소스 또는 드레인을 공유하는 방식으로 배치되어 있는 반도체 메모리 디바이스.
  18. 제12항에 있어서,
    상기 제2 게이트 전극은 폴리실리콘 막 및 상기 폴리실리콘 막 상에 형성된 실리사이드 막을 포함하는 반도체 메모리 디바이스.
  19. 반도체 기판 상에 형성된 소스 영역과;
    상기 반도체 기판 상에 상기 소스 영역과 떨어져서 형성된 드레인 영역과;
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 형성된 제1 게이트 전극과;
    상기 제1 게이트 전극 상에 형성되고 상기 채널 영역 바로 위쪽에 개구부를 갖는 게이트간 절연막과;
    상기 개구부 내의 상기 제1 게이트 전극 상에 및 상기 게이트간 절연막 상에 형성된 제2 게이트 전극과;
    상기 채널 영역 바로 위쪽에 상기 제2 게이트 전극 상에 형성된 콘택트 재료
    를 포함하고,
    상기 개구부 및 상기 콘택트 재료는 상기 반도체 기판의 표면에 수직인 방향으로 상호 오버랩하지 않는 반도체 디바이스.
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