JP2001308206A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001308206A JP2001308206A JP2000119982A JP2000119982A JP2001308206A JP 2001308206 A JP2001308206 A JP 2001308206A JP 2000119982 A JP2000119982 A JP 2000119982A JP 2000119982 A JP2000119982 A JP 2000119982A JP 2001308206 A JP2001308206 A JP 2001308206A
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Abstract
(57)【要約】
【課題】 コンタクトホールの形状変化の防止して埋め
込み性を向上させることにより、コンタクト不良を抑制
し、高信頼性の半導体装置を提供すること。 【解決手段】 ソース側の選択トランジスタのシャント
配線のコンタクト部と、隣接する選択トランジスタのシ
ャント配線との間の領域にもソース線の配線を設けるこ
とにより、シャント配線のコンタクトホールＣ３付近の
層間絶縁膜１６上のシリコン酸化膜１７の体積を低減し
ていることを特徴としている。そのため、シリコン酸化
膜１７の収縮により発生するストレスを抑制し、コンタ
クトホールＣ３の形状変化を防止できる。
込み性を向上させることにより、コンタクト不良を抑制
し、高信頼性の半導体装置を提供すること。 【解決手段】 ソース側の選択トランジスタのシャント
配線のコンタクト部と、隣接する選択トランジスタのシ
ャント配線との間の領域にもソース線の配線を設けるこ
とにより、シャント配線のコンタクトホールＣ３付近の
層間絶縁膜１６上のシリコン酸化膜１７の体積を低減し
ていることを特徴としている。そのため、シリコン酸化
膜１７の収縮により発生するストレスを抑制し、コンタ
クトホールＣ３の形状変化を防止できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に金属配線層の配線パターンに係るもの
である。
するもので、特に金属配線層の配線パターンに係るもの
である。
【０００２】
【従来の技術】近年の半導体装置の製造技術の向上に従
って、特に半導体記憶装置の微細化が進んでいるが、半
導体記憶装置の超高密度化と共に、その信頼性を維持す
る技術も重要となっている。
って、特に半導体記憶装置の微細化が進んでいるが、半
導体記憶装置の超高密度化と共に、その信頼性を維持す
る技術も重要となっている。
【０００３】従来の半導体装置の構造について、ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory）を例に挙げて説
明する。
Ｄ型フラッシュＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory）を例に挙げて説
明する。
【０００４】図１２はＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの平面図、図１３は図１２におけるＡ−Ａ’線に沿っ
た断面図である。図示するように、シリコン基板１００
には、帯状に複数の素子分離領域ＳＴＩ（Shallow Tren
ch Isolation）が形成されており、隣接する上記素子分
離領域ＳＴＩ間は、半導体素子を形成する活性領域ＡＡ
（Active Area）となっている。この活性領域ＡＡ上に
は、メモリセルトランジスタの浮遊ゲートＦＧ（Floati
ng Gate）及び選択トランジスタのセレクトゲートＳＧ
Ｄ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる多結晶シリ
コン膜１２０が、第１のゲート絶縁膜１１０を介して形
成されている。また、素子領域ＡＡ及び素子分離領域Ｓ
ＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿っ
て、多結晶シリコン膜１４０が多結晶シリコン膜１２０
を覆うように、第２のゲート絶縁膜１３０を介して延設
されている。この多結晶シリコン膜１４０は、メモリセ
ルトランジスタの制御ゲートＣＧ（Control Gate）１〜
１６として機能する。そして、全面を第１の層間絶縁膜
１６０及びシリコン酸化膜１７０が覆い、更に第２の層
間絶縁膜１８０及びシリコン酸化膜１９０が覆ってい
る。なお、層間絶縁膜１６０、１７０には段差被覆性の
高いＢＰＳＧ（Boron Phosphorous Silicate Glass）が
用いられる。
Ｍの平面図、図１３は図１２におけるＡ−Ａ’線に沿っ
た断面図である。図示するように、シリコン基板１００
には、帯状に複数の素子分離領域ＳＴＩ（Shallow Tren
ch Isolation）が形成されており、隣接する上記素子分
離領域ＳＴＩ間は、半導体素子を形成する活性領域ＡＡ
（Active Area）となっている。この活性領域ＡＡ上に
は、メモリセルトランジスタの浮遊ゲートＦＧ（Floati
ng Gate）及び選択トランジスタのセレクトゲートＳＧ
Ｄ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる多結晶シリ
コン膜１２０が、第１のゲート絶縁膜１１０を介して形
成されている。また、素子領域ＡＡ及び素子分離領域Ｓ
ＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿っ
て、多結晶シリコン膜１４０が多結晶シリコン膜１２０
を覆うように、第２のゲート絶縁膜１３０を介して延設
されている。この多結晶シリコン膜１４０は、メモリセ
ルトランジスタの制御ゲートＣＧ（Control Gate）１〜
１６として機能する。そして、全面を第１の層間絶縁膜
１６０及びシリコン酸化膜１７０が覆い、更に第２の層
間絶縁膜１８０及びシリコン酸化膜１９０が覆ってい
る。なお、層間絶縁膜１６０、１７０には段差被覆性の
高いＢＰＳＧ（Boron Phosphorous Silicate Glass）が
用いられる。
【０００５】上記のように、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭは、浮遊ゲートＦＧと制御ゲートＣＧ１〜１６
の多層ゲート構造を有する例えば１６個のメモリセルト
ランジスタと、その両端に設けられた２つの選択トラン
ジスタから構成されている。そして、メモリセルトラン
ジスタの制御ゲートＣＧ１〜１６及び選択トランジスタ
のセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧ
Ｓ２は、図示せぬロウデコーダへ接続され、このロウデ
コーダにより選択的に駆動される。また、セレクトゲー
トＳＧＤ０、ＳＧＤ１をそれぞれ有する選択トランジス
タのドレイン領域は、コンタクトホールＣ１を介してシ
リコン酸化膜１９０のレベルに形成されたビット線ＢＬ
（Bit Line）に接続され、このビット線ＢＬは、図示せ
ぬカラムセレクタを介してカラムデコーダに接続されて
選択される。セレクトゲートＳＧＳ１、ＳＧＳ２をそれ
ぞれ有する選択トランジスタのソース領域は、コンタク
トホールＣ２を介してシリコン酸化膜１７０のレベルに
形成された、ソース線ＳＬに接続され、このソース線Ｓ
Ｌは図示せぬグローバルソース線を介してソースデコー
ダに接続され、選択的に駆動される。
ＰＲＯＭは、浮遊ゲートＦＧと制御ゲートＣＧ１〜１６
の多層ゲート構造を有する例えば１６個のメモリセルト
ランジスタと、その両端に設けられた２つの選択トラン
ジスタから構成されている。そして、メモリセルトラン
ジスタの制御ゲートＣＧ１〜１６及び選択トランジスタ
のセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧ
Ｓ２は、図示せぬロウデコーダへ接続され、このロウデ
コーダにより選択的に駆動される。また、セレクトゲー
トＳＧＤ０、ＳＧＤ１をそれぞれ有する選択トランジス
タのドレイン領域は、コンタクトホールＣ１を介してシ
リコン酸化膜１９０のレベルに形成されたビット線ＢＬ
（Bit Line）に接続され、このビット線ＢＬは、図示せ
ぬカラムセレクタを介してカラムデコーダに接続されて
選択される。セレクトゲートＳＧＳ１、ＳＧＳ２をそれ
ぞれ有する選択トランジスタのソース領域は、コンタク
トホールＣ２を介してシリコン酸化膜１７０のレベルに
形成された、ソース線ＳＬに接続され、このソース線Ｓ
Ｌは図示せぬグローバルソース線を介してソースデコー
ダに接続され、選択的に駆動される。
【０００６】なお選択トランジスタにおいて、セレクト
ゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２として
機能するのは、多結晶シリコン膜１２０である。また、
選択トランジスタにおいては高速動作が必要とされるた
め、通常、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ
１、ＳＧＳ２は、別に設けたシャント配線によってロウ
デコーダに接続される。すなわち、図１２の点線で示し
た領域のシャント部においては、図１３に示すようにセ
レクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２
上の第２のゲート絶縁膜１３０及び多結晶シリコン膜１
４０が除去され、この領域にコンタクトホールＣ３が設
けられている。そして、このコンタクトホールＣ３を介
して、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、
ＳＧＳ２と、シリコン酸化膜１７０のレベルに形成され
た金属配線層２００によるシャント配線Ｍ０−１〜Ｍ０
−３が接続されている。
ゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２として
機能するのは、多結晶シリコン膜１２０である。また、
選択トランジスタにおいては高速動作が必要とされるた
め、通常、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ
１、ＳＧＳ２は、別に設けたシャント配線によってロウ
デコーダに接続される。すなわち、図１２の点線で示し
た領域のシャント部においては、図１３に示すようにセ
レクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２
上の第２のゲート絶縁膜１３０及び多結晶シリコン膜１
４０が除去され、この領域にコンタクトホールＣ３が設
けられている。そして、このコンタクトホールＣ３を介
して、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、
ＳＧＳ２と、シリコン酸化膜１７０のレベルに形成され
た金属配線層２００によるシャント配線Ｍ０−１〜Ｍ０
−３が接続されている。
【０００７】次に、上記選択トランジスタのセレクトゲ
ートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２及びシャ
ント配線Ｍ０−１〜Ｍ０−３の配線パターンについて説
明する。
ートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２及びシャ
ント配線Ｍ０−１〜Ｍ０−３の配線パターンについて説
明する。
【０００８】まず、ドレイン側のセレクトゲートＳＧＤ
０、ＳＧＤ１について着目する。図示するように、シャ
ント部では、隣接して延設された２本のセレクトゲート
線ＳＧＤ０、ＳＧＤ１が接続されており、全体として
は、複数の選択トランジスタのドレイン領域をセレクト
ゲート線ＳＧＤ０、ＳＧＤ１が取り囲むような形状とな
っている。そして、シャント部に設けられたコンタクト
ホールＣ３を介してシャント配線Ｍ０−１に接続されて
いる。このシャント配線Ｍ０−１は、制御ゲートＣＧ１
〜１６と同じ方向に沿って設けられ、メモリセルアレイ
端部でロウデコーダと接続する２本の第１領域Ａ１と、
この２本の第１領域Ａ１間を橋渡す形で素子分離領域Ｓ
ＴＩの方向に沿って設けられ、シャント部にてセレクト
ゲートＳＧＤ０、ＳＧＤ１と接続する第２領域Ａ２とを
有する金属配線層２００からなり、その形状は図１２に
示すように梯子状になっている。
０、ＳＧＤ１について着目する。図示するように、シャ
ント部では、隣接して延設された２本のセレクトゲート
線ＳＧＤ０、ＳＧＤ１が接続されており、全体として
は、複数の選択トランジスタのドレイン領域をセレクト
ゲート線ＳＧＤ０、ＳＧＤ１が取り囲むような形状とな
っている。そして、シャント部に設けられたコンタクト
ホールＣ３を介してシャント配線Ｍ０−１に接続されて
いる。このシャント配線Ｍ０−１は、制御ゲートＣＧ１
〜１６と同じ方向に沿って設けられ、メモリセルアレイ
端部でロウデコーダと接続する２本の第１領域Ａ１と、
この２本の第１領域Ａ１間を橋渡す形で素子分離領域Ｓ
ＴＩの方向に沿って設けられ、シャント部にてセレクト
ゲートＳＧＤ０、ＳＧＤ１と接続する第２領域Ａ２とを
有する金属配線層２００からなり、その形状は図１２に
示すように梯子状になっている。
【０００９】それに対してソース側のセレクトゲートＳ
ＧＳ１、ＳＧＳ２は電気的に分離されており、シャント
部では、セレクトゲートＳＧＳ１またはＳＧＳ２いずれ
か一方に接続するコンタクトホールＣ３が交互に形成さ
れている。そして、このコンタクトホールＣ３を介して
セレクトゲートＳＧＳ１、ＳＧＳ２はそれぞれシャント
配線Ｍ０−３、Ｍ０−２に接続されている。そのため、
シャント配線Ｍ０−２は、制御ゲートＣＧ１〜１６と同
じ方向に沿って設けられ、メモリセルアレイ端部でロウ
デコーダと接続する１本の第１領域Ｂ１と、素子分離領
域ＳＴＩの方向に沿って設けられ、第１領域Ｂ１に接続
すると共にシャント部にてセレクトゲートＳＧＳ２と接
続する第２領域Ｂ２とを有する金属配線層２００からな
っている。他方のシャント配線Ｍ０−３も同様に、制御
ゲートＣＧ１〜１６と同じ方向に沿って設けられ、メモ
リセルアレイ端部でロウデコーダと接続する１本の第３
領域Ｂ３と、素子分離領域ＳＴＩの方向に沿って設けら
れ、第３領域Ｂ３に接続すると共にシャント部にてセレ
クトゲートＳＧＳ２と接続する第４領域Ｂ４とを有する
金属配線層２００からなっている。そして、上記構造の
シャント配線Ｍ０−２、Ｍ０−３が互いに対向し、且つ
交互にシャント部を有するようにして配置されている。
そのため、シャント配線Ｍ０−２を構成する金属配線層
２００の第１領域Ｂ１とシャント配線Ｍ０−３を構成す
る金属配線層２００の第４領域Ｂ４との間、及び第２領
域Ｂ２と第３領域Ｂ３との間は、シリコン酸化膜１７０
によって埋め込まれている。
ＧＳ１、ＳＧＳ２は電気的に分離されており、シャント
部では、セレクトゲートＳＧＳ１またはＳＧＳ２いずれ
か一方に接続するコンタクトホールＣ３が交互に形成さ
れている。そして、このコンタクトホールＣ３を介して
セレクトゲートＳＧＳ１、ＳＧＳ２はそれぞれシャント
配線Ｍ０−３、Ｍ０−２に接続されている。そのため、
シャント配線Ｍ０−２は、制御ゲートＣＧ１〜１６と同
じ方向に沿って設けられ、メモリセルアレイ端部でロウ
デコーダと接続する１本の第１領域Ｂ１と、素子分離領
域ＳＴＩの方向に沿って設けられ、第１領域Ｂ１に接続
すると共にシャント部にてセレクトゲートＳＧＳ２と接
続する第２領域Ｂ２とを有する金属配線層２００からな
っている。他方のシャント配線Ｍ０−３も同様に、制御
ゲートＣＧ１〜１６と同じ方向に沿って設けられ、メモ
リセルアレイ端部でロウデコーダと接続する１本の第３
領域Ｂ３と、素子分離領域ＳＴＩの方向に沿って設けら
れ、第３領域Ｂ３に接続すると共にシャント部にてセレ
クトゲートＳＧＳ２と接続する第４領域Ｂ４とを有する
金属配線層２００からなっている。そして、上記構造の
シャント配線Ｍ０−２、Ｍ０−３が互いに対向し、且つ
交互にシャント部を有するようにして配置されている。
そのため、シャント配線Ｍ０−２を構成する金属配線層
２００の第１領域Ｂ１とシャント配線Ｍ０−３を構成す
る金属配線層２００の第４領域Ｂ４との間、及び第２領
域Ｂ２と第３領域Ｂ３との間は、シリコン酸化膜１７０
によって埋め込まれている。
【００１０】このように、ドレイン側のシャント配線Ｍ
０−１とソース側のシャント配線Ｍ０−２、Ｍ０−３と
は異なった形状をしている。断面で見ると、図１３に示
すように、ドレイン側のシャント配線Ｍ０−１を構成す
る金属配線層２００の第２領域Ｂ２はコンタクトホール
Ｃ３の両側に拡がって設けられている。それに対してソ
ース側のシャント配線Ｍ０−３を構成する金属配線層２
００の第４領域Ｂ４はコンタクトホールＣ３の片側にの
み拡がって設けられ、その反対側の領域はシリコン酸化
膜１７０が埋め込んでいる。そのため、この領域にある
シリコン酸化膜１７０の収縮によりソース側のコンタク
トホールＣ３の形状が変形し、コンタクト不良を招くと
いう問題がある。
０−１とソース側のシャント配線Ｍ０−２、Ｍ０−３と
は異なった形状をしている。断面で見ると、図１３に示
すように、ドレイン側のシャント配線Ｍ０−１を構成す
る金属配線層２００の第２領域Ｂ２はコンタクトホール
Ｃ３の両側に拡がって設けられている。それに対してソ
ース側のシャント配線Ｍ０−３を構成する金属配線層２
００の第４領域Ｂ４はコンタクトホールＣ３の片側にの
み拡がって設けられ、その反対側の領域はシリコン酸化
膜１７０が埋め込んでいる。そのため、この領域にある
シリコン酸化膜１７０の収縮によりソース側のコンタク
トホールＣ３の形状が変形し、コンタクト不良を招くと
いう問題がある。
【００１１】この問題点について、図１４を用いて説明
する。図１４は図１３の特にソース側の選択トランジス
タが形成された領域の拡大図である。通常、コンタクト
ホールＣ３の形成の後、熱処理を行うが、この加熱処理
によりシリコン酸化膜１７０が収縮を起こす。そのた
め、ＢＰＳＧ膜１６０に応力が発生して、図示するよう
にコンタクトホールＣ３が曲がることがある。すると、
金属配線層２００によりコンタクトホールＣ３を完全に
埋め込むことが出来ず、このコンタクトホールＣ３の埋
め込み不良により、コンタクト抵抗が上昇するという問
題があった。
する。図１４は図１３の特にソース側の選択トランジス
タが形成された領域の拡大図である。通常、コンタクト
ホールＣ３の形成の後、熱処理を行うが、この加熱処理
によりシリコン酸化膜１７０が収縮を起こす。そのた
め、ＢＰＳＧ膜１６０に応力が発生して、図示するよう
にコンタクトホールＣ３が曲がることがある。すると、
金属配線層２００によりコンタクトホールＣ３を完全に
埋め込むことが出来ず、このコンタクトホールＣ３の埋
め込み不良により、コンタクト抵抗が上昇するという問
題があった。
【００１２】
【発明が解決しようとする課題】上記従来の半導体装置
によれば、コンタクトホールの形成後に熱処理を行った
際に起きるＢＰＳＧ膜上のシリコン酸化膜の収縮により
応力が発生し、コンタクトホールの形状が変形する場合
がある。そのため、コンタクトホール内を金属にて埋め
込むことが困難になり、また、このコンタクト部におい
て断線など、コンタクトの導通不良が発生し、コンタク
ト抵抗が上昇するという問題があった。
によれば、コンタクトホールの形成後に熱処理を行った
際に起きるＢＰＳＧ膜上のシリコン酸化膜の収縮により
応力が発生し、コンタクトホールの形状が変形する場合
がある。そのため、コンタクトホール内を金属にて埋め
込むことが困難になり、また、このコンタクト部におい
て断線など、コンタクトの導通不良が発生し、コンタク
ト抵抗が上昇するという問題があった。
【００１３】この発明は、上記事情に鑑みてなされたも
ので、その目的は、コンタクトホールの形状変化の防止
して埋め込み性を向上させることにより、コンタクト不
良を抑制し、高信頼性の半導体装置を提供することにあ
る。
ので、その目的は、コンタクトホールの形状変化の防止
して埋め込み性を向上させることにより、コンタクト不
良を抑制し、高信頼性の半導体装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、半導体素子が形成された半導体基
板と、前記半導体基板上に形成され、ボロン及びリンが
添加された第１のシリコン酸化膜と、前記第１のシリコ
ン酸化膜上に形成され、この第１のシリコン酸化膜と熱
膨張係数が異なる第２のシリコン酸化膜と、前記半導体
素子上の前記第１及び第２のシリコン酸化膜に開孔され
た第１のコンタクトホールと、第１の方向に沿って延設
された第１領域と、前記第１の方向と交差する第２の方
向に沿って突出する第２領域とを有し、前記第２領域で
前記第１のコンタクトホールを介して前記半導体素子に
接続され、前記第２のシリコン酸化膜に埋め込み形成さ
れた第１の金属配線層と、前記第１のコンタクトホール
を挟んで、前記第１の金属配線層における前記第１領域
に対向する領域の前記第２のシリコン酸化膜に埋め込み
形成され、前記第１のシリコン酸化膜と前記第２のシリ
コン酸化膜との熱膨張係数の差により発生する応力を軽
減し、且つ前記第１のコンタクトホールを補強するため
の第１の補強部材とを具備することを特徴としている。
載した半導体装置は、半導体素子が形成された半導体基
板と、前記半導体基板上に形成され、ボロン及びリンが
添加された第１のシリコン酸化膜と、前記第１のシリコ
ン酸化膜上に形成され、この第１のシリコン酸化膜と熱
膨張係数が異なる第２のシリコン酸化膜と、前記半導体
素子上の前記第１及び第２のシリコン酸化膜に開孔され
た第１のコンタクトホールと、第１の方向に沿って延設
された第１領域と、前記第１の方向と交差する第２の方
向に沿って突出する第２領域とを有し、前記第２領域で
前記第１のコンタクトホールを介して前記半導体素子に
接続され、前記第２のシリコン酸化膜に埋め込み形成さ
れた第１の金属配線層と、前記第１のコンタクトホール
を挟んで、前記第１の金属配線層における前記第１領域
に対向する領域の前記第２のシリコン酸化膜に埋め込み
形成され、前記第１のシリコン酸化膜と前記第２のシリ
コン酸化膜との熱膨張係数の差により発生する応力を軽
減し、且つ前記第１のコンタクトホールを補強するため
の第１の補強部材とを具備することを特徴としている。
【００１５】請求項２に記載したように、請求項１記載
の半導体装置において、前記第２のシリコン酸化膜に埋
め込み形成され、前記第１の方向に沿って前記第１の金
属配線層の第２領域を挟むように延設された第３領域
と、前記第２の方向に沿って前記第１の金属配線層の前
記第１領域に向かって突出する第４領域とを有し、前記
第４領域で前記第１及び第２のシリコン酸化膜に開孔さ
れた第２のコンタクトホールを介して前記半導体基板中
に形成された半導体素子に接続される第２の金属配線層
と、前記第４領域と前記第１領域との間の前記第２のシ
リコン酸化膜に形成される第２の補強部材とを更に具備
することを特徴としている。
の半導体装置において、前記第２のシリコン酸化膜に埋
め込み形成され、前記第１の方向に沿って前記第１の金
属配線層の第２領域を挟むように延設された第３領域
と、前記第２の方向に沿って前記第１の金属配線層の前
記第１領域に向かって突出する第４領域とを有し、前記
第４領域で前記第１及び第２のシリコン酸化膜に開孔さ
れた第２のコンタクトホールを介して前記半導体基板中
に形成された半導体素子に接続される第２の金属配線層
と、前記第４領域と前記第１領域との間の前記第２のシ
リコン酸化膜に形成される第２の補強部材とを更に具備
することを特徴としている。
【００１６】請求項３に記載したように、請求項２記載
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１及び第２の補強部材はそれ
ぞれ、前記ＮＡＮＤ型のメモリセルにおける選択トラン
ジスタのソース領域に接続されるソース線の一部である
ことを特徴としている。
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１及び第２の補強部材はそれ
ぞれ、前記ＮＡＮＤ型のメモリセルにおける選択トラン
ジスタのソース領域に接続されるソース線の一部である
ことを特徴としている。
【００１７】請求項４に記載したように、請求項２記載
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１及び第２の補強部材はそれ
ぞれ、前記第１の金属配線層の第２領域を前記第２の金
属配線層における前記第３領域に向かって延長し、且つ
前記第２の金属配線層の第４領域を前記第１の金属配線
層における前記第１領域に向かって延長したシャント配
線の一部であることを特徴としている。
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１及び第２の補強部材はそれ
ぞれ、前記第１の金属配線層の第２領域を前記第２の金
属配線層における前記第３領域に向かって延長し、且つ
前記第２の金属配線層の第４領域を前記第１の金属配線
層における前記第１領域に向かって延長したシャント配
線の一部であることを特徴としている。
【００１８】請求項５に記載したように、請求項４記載
の半導体装置において、前記第１及び第２の補強部材は
それぞれ、前記第１の金属配線層の第２領域を前記第２
の金属配線層における前記第３の領域に向かって延長
し、且つ前記第２の金属配線層の第４領域を前記第１の
金属配線層における前記第１領域に向かって延長したシ
ャント配線の少なくとも一部を、前記第２の方向に沿っ
てそれぞれ第３領域及び第１領域に隣接するように更に
延長したものであることを特徴としている。
の半導体装置において、前記第１及び第２の補強部材は
それぞれ、前記第１の金属配線層の第２領域を前記第２
の金属配線層における前記第３の領域に向かって延長
し、且つ前記第２の金属配線層の第４領域を前記第１の
金属配線層における前記第１領域に向かって延長したシ
ャント配線の少なくとも一部を、前記第２の方向に沿っ
てそれぞれ第３領域及び第１領域に隣接するように更に
延長したものであることを特徴としている。
【００１９】請求項６に記載したように、請求項２乃至
５いずれか１項記載の半導体装置において、前記半導体
素子はＮＡＮＤ型のメモリセルであり、前記第１及び第
２のコンタクトホールはそれぞれ、前記ＮＡＮＤ型のメ
モリセルにおける選択トランジスタのゲート電極に接続
されることを特徴としている。
５いずれか１項記載の半導体装置において、前記半導体
素子はＮＡＮＤ型のメモリセルであり、前記第１及び第
２のコンタクトホールはそれぞれ、前記ＮＡＮＤ型のメ
モリセルにおける選択トランジスタのゲート電極に接続
されることを特徴としている。
【００２０】この発明の請求項７に記載した半導体装置
は、半導体素子が形成された半導体基板と、前記半導体
基板上に形成され、ボロン及びリンが添加された第１の
シリコン酸化膜と、前記第１のシリコン酸化膜上に形成
され、この第１のシリコン酸化膜と熱膨張係数が異なる
第２のシリコン酸化膜と、前記半導体素子上の前記第１
及び第２のシリコン酸化膜に開孔された第１、第２のコ
ンタクトホールと、第１の方向に沿って延設された第１
領域と、前記第１の方向と交差する第２の方向に沿って
突出する第２領域とを有し、前記第２領域で前記第１、
第２のコンタクトホールを介して前記半導体素子に接続
され、前記第２のシリコン酸化膜に埋め込み形成された
第１の金属配線層とを具備し、前記第１の金属配線層の
前記第２領域において、前記第１のコンタクトホールは
前記第２のコンタクトホールよりも前記第１領域に近接
し、前記第１、第２のコンタクトホールは前記第２の方
向に沿って配置され、前記第２のコンタクトホールは、
前記第１のシリコン酸化膜と前記第２のシリコン酸化膜
との熱膨張係数の差により発生する応力を解放して前記
第１のコンタクトホールの受ける前記応力を軽減し、且
つ前記第１のコンタクトホールを補強することを具備す
ることを特徴としている。
は、半導体素子が形成された半導体基板と、前記半導体
基板上に形成され、ボロン及びリンが添加された第１の
シリコン酸化膜と、前記第１のシリコン酸化膜上に形成
され、この第１のシリコン酸化膜と熱膨張係数が異なる
第２のシリコン酸化膜と、前記半導体素子上の前記第１
及び第２のシリコン酸化膜に開孔された第１、第２のコ
ンタクトホールと、第１の方向に沿って延設された第１
領域と、前記第１の方向と交差する第２の方向に沿って
突出する第２領域とを有し、前記第２領域で前記第１、
第２のコンタクトホールを介して前記半導体素子に接続
され、前記第２のシリコン酸化膜に埋め込み形成された
第１の金属配線層とを具備し、前記第１の金属配線層の
前記第２領域において、前記第１のコンタクトホールは
前記第２のコンタクトホールよりも前記第１領域に近接
し、前記第１、第２のコンタクトホールは前記第２の方
向に沿って配置され、前記第２のコンタクトホールは、
前記第１のシリコン酸化膜と前記第２のシリコン酸化膜
との熱膨張係数の差により発生する応力を解放して前記
第１のコンタクトホールの受ける前記応力を軽減し、且
つ前記第１のコンタクトホールを補強することを具備す
ることを特徴としている。
【００２１】請求項８に記載したように、請求項７記載
の半導体装置において、前記半導体素子上の前記第１及
び第２のシリコン酸化膜に開孔された第３、第４のコン
タクトホールと、前記第２のシリコン酸化膜に埋め込み
形成され、前記第１の方向に沿って前記第１の金属配線
層の第２領域を挟むように延設された第３領域と、前記
第２の方向に沿って前記第１の金属配線層の前記第１領
域に向かって突出する第４領域とを有し、前記第４領域
で前記第３、第４のコンタクトホールを介して前記半導
体基板中に形成された半導体素子に接続される第２の金
属配線層とを更に具備し、前記第２の金属配線層の前記
第４領域において、前記第３のコンタクトホールは前記
第４のコンタクトホールよりも前記第３領域に近接し、
前記第３、第４のコンタクトホールは前記第２の方向に
沿って配置され、前記第４のコンタクトホールは、前記
第１のシリコン酸化膜と前記第２のシリコン酸化膜との
熱膨張係数の差により発生する応力を解放して前記第３
のコンタクトホールの受ける前記応力を軽減し、且つ前
記第３のコンタクトホールを補強することを特徴として
いる。
の半導体装置において、前記半導体素子上の前記第１及
び第２のシリコン酸化膜に開孔された第３、第４のコン
タクトホールと、前記第２のシリコン酸化膜に埋め込み
形成され、前記第１の方向に沿って前記第１の金属配線
層の第２領域を挟むように延設された第３領域と、前記
第２の方向に沿って前記第１の金属配線層の前記第１領
域に向かって突出する第４領域とを有し、前記第４領域
で前記第３、第４のコンタクトホールを介して前記半導
体基板中に形成された半導体素子に接続される第２の金
属配線層とを更に具備し、前記第２の金属配線層の前記
第４領域において、前記第３のコンタクトホールは前記
第４のコンタクトホールよりも前記第３領域に近接し、
前記第３、第４のコンタクトホールは前記第２の方向に
沿って配置され、前記第４のコンタクトホールは、前記
第１のシリコン酸化膜と前記第２のシリコン酸化膜との
熱膨張係数の差により発生する応力を解放して前記第３
のコンタクトホールの受ける前記応力を軽減し、且つ前
記第３のコンタクトホールを補強することを特徴として
いる。
【００２２】請求項９に記載したように、請求項８記載
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１乃至第４のコンタクトホー
ルはそれぞれ、前記ＮＡＮＤ型のメモリセルにおける選
択トランジスタのゲート電極に接続されることを特徴と
している。
の半導体装置において、前記半導体素子はＮＡＮＤ型の
メモリセルであり、前記第１乃至第４のコンタクトホー
ルはそれぞれ、前記ＮＡＮＤ型のメモリセルにおける選
択トランジスタのゲート電極に接続されることを特徴と
している。
【００２３】請求項１、２のような構造によれば、第１
の方向に沿って延設された第１領域と、この第１領域と
交差する第２の方向に沿って延設され、コンタクトホー
ルを介して半導体素子とコンタクトする第２領域とを有
する金属配線層が埋め込み形成されるシリコン酸化膜
が、熱工程によって収縮を起こすような場合において、
コンタクトホールを挟んで金属配線層の第１領域に対向
する領域に補強部材を設けている。この補強部材を設け
ることにより、コンタクトホール周辺におけるシリコン
酸化膜の体積を低減している。そのため、シリコン酸化
膜の熱収縮によるコンタクトホールの形状変化を抑制で
きるため、コンタクトホール内の埋め込み性を向上し、
コンタクト抵抗を低減すると共に、半導体装置の信頼性
を向上できる。
の方向に沿って延設された第１領域と、この第１領域と
交差する第２の方向に沿って延設され、コンタクトホー
ルを介して半導体素子とコンタクトする第２領域とを有
する金属配線層が埋め込み形成されるシリコン酸化膜
が、熱工程によって収縮を起こすような場合において、
コンタクトホールを挟んで金属配線層の第１領域に対向
する領域に補強部材を設けている。この補強部材を設け
ることにより、コンタクトホール周辺におけるシリコン
酸化膜の体積を低減している。そのため、シリコン酸化
膜の熱収縮によるコンタクトホールの形状変化を抑制で
きるため、コンタクトホール内の埋め込み性を向上し、
コンタクト抵抗を低減すると共に、半導体装置の信頼性
を向上できる。
【００２４】請求項３乃至６のように、この発明はＮＡ
ＮＤ型の半導体メモリに適用でき、補強部材には、選択
トランジスタのソース線の一部や、シャント配線の一部
等を用いても良い。
ＮＤ型の半導体メモリに適用でき、補強部材には、選択
トランジスタのソース線の一部や、シャント配線の一部
等を用いても良い。
【００２５】更に、請求項７、８に記載したように、第
１の方向に沿って延設された第１領域と、この第１領域
と交差する第２の方向に沿って延設され、コンタクトホ
ールを介して半導体素子とコンタクトする第２領域とを
有する金属配線層が埋め込み形成されるシリコン酸化膜
が、熱工程によって収縮を起こすような場合において、
第２領域に形成するコンタクトホールを複数設けてい
る。すなわち、第２の方向に沿って配置され、第１領域
に近接する第１のコンタクトホールと第１領域に遠隔す
る第２のコンタクトホールである。このうち、第１領域
に遠隔する第２のコンタクトホールはダミーのコンタク
トホールとして機能し、且つシリコン酸化膜の熱収縮に
より発生する応力を受けることで、第１のコンタクトホ
ールが受ける応力を低減できる。そのため、シリコン酸
化膜の熱収縮によるコンタクトホールの形状変化を抑制
できるため、コンタクトホール内の埋め込み性を向上
し、コンタクト抵抗を低減すると共に、半導体装置の信
頼性を向上できる。
１の方向に沿って延設された第１領域と、この第１領域
と交差する第２の方向に沿って延設され、コンタクトホ
ールを介して半導体素子とコンタクトする第２領域とを
有する金属配線層が埋め込み形成されるシリコン酸化膜
が、熱工程によって収縮を起こすような場合において、
第２領域に形成するコンタクトホールを複数設けてい
る。すなわち、第２の方向に沿って配置され、第１領域
に近接する第１のコンタクトホールと第１領域に遠隔す
る第２のコンタクトホールである。このうち、第１領域
に遠隔する第２のコンタクトホールはダミーのコンタク
トホールとして機能し、且つシリコン酸化膜の熱収縮に
より発生する応力を受けることで、第１のコンタクトホ
ールが受ける応力を低減できる。そのため、シリコン酸
化膜の熱収縮によるコンタクトホールの形状変化を抑制
できるため、コンタクトホール内の埋め込み性を向上
し、コンタクト抵抗を低減すると共に、半導体装置の信
頼性を向上できる。
【００２６】また、請求項９のように、請求項７、８に
記載した発明もＮＡＮＤ型の半導体メモリに適用でき
る。
記載した発明もＮＡＮＤ型の半導体メモリに適用でき
る。
【００２７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２８】この発明の第１の実施形態に係る半導体装
置について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に
挙げて説明する。
置について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に
挙げて説明する。
【００２９】図１はＮＡＮＤ型フラッシュＥＥＰＲＯＭ
のメモリセルアレイの回路構成図である。図示するよう
に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルア
レイは、直列接続された例えば１６個のメモリセルトラ
ンジスタＭＣ１〜１６と、その両端に設けられた２つの
選択トランジスタＳＴ１、ＳＴ２とから構成される複数
のＮＡＮＤセルがアレイ状に配置されている。メモリセ
ルトランジスタの制御ゲートＣＧ１〜ＣＧ１６及び選択
トランジスタのセレクトゲートＳＧＤ、ＳＧＳは、図示
せぬロウデコーダに接続され、制御ゲートＣＧ１〜ＣＧ
８のいずれか１つ、そしてセレクトゲートＳＧＤまたは
ＳＧＳが選択される。また、選択トランジスタＳＴ１の
ドレイン領域はビット線ＢＬｉ（ｉ＝１、２、…ｎ）に
接続されている。これらのビット線ＢＬｉは図示せぬカ
ラムセレクタを介してカラムデコーダに接続され、ビッ
ト線ＢＬｉのいずれか１つが選択される。更に、他方の
選択トランジスタＳＴ２のソースは共通のソース線ＳＬ
に接続されており、図示しないグローバルソース線を介
してソースデコーダへ接続されている。
のメモリセルアレイの回路構成図である。図示するよう
に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルア
レイは、直列接続された例えば１６個のメモリセルトラ
ンジスタＭＣ１〜１６と、その両端に設けられた２つの
選択トランジスタＳＴ１、ＳＴ２とから構成される複数
のＮＡＮＤセルがアレイ状に配置されている。メモリセ
ルトランジスタの制御ゲートＣＧ１〜ＣＧ１６及び選択
トランジスタのセレクトゲートＳＧＤ、ＳＧＳは、図示
せぬロウデコーダに接続され、制御ゲートＣＧ１〜ＣＧ
８のいずれか１つ、そしてセレクトゲートＳＧＤまたは
ＳＧＳが選択される。また、選択トランジスタＳＴ１の
ドレイン領域はビット線ＢＬｉ（ｉ＝１、２、…ｎ）に
接続されている。これらのビット線ＢＬｉは図示せぬカ
ラムセレクタを介してカラムデコーダに接続され、ビッ
ト線ＢＬｉのいずれか１つが選択される。更に、他方の
選択トランジスタＳＴ２のソースは共通のソース線ＳＬ
に接続されており、図示しないグローバルソース線を介
してソースデコーダへ接続されている。
【００３０】図２は、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの平面図、図３乃至図６はそれぞれ、図２におけるＢ
−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線、Ｅ−Ｅ’線に沿っ
た断面図である。
Ｍの平面図、図３乃至図６はそれぞれ、図２におけるＢ
−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線、Ｅ−Ｅ’線に沿っ
た断面図である。
【００３１】図示するように、シリコン基板１０には、
帯状に複数の素子分離領域ＳＴＩが形成されており、隣
接する上記素子分離領域ＳＴＩ間は、半導体素子を形成
する活性領域ＡＡとなっている。この活性領域ＡＡ上に
は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択
トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、Ｓ
ＧＳ１、ＳＧＳ２となる多結晶シリコン膜１２が、第１
のゲート絶縁膜１１を介して形成されている。第１のゲ
ート絶縁膜１１は、例えばシリコン酸化膜やオキシナイ
トライド膜等である。また、素子領域ＡＡ及び素子分離
領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向
に沿って、多結晶シリコン膜１４が多結晶シリコン膜１
２を覆うように、第２のゲート絶縁膜１３を介して延設
されている。第２のゲート絶縁膜１３は、例えばシリコ
ン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層
構造のＯＮＯ膜や、シリコン酸化膜の単層膜、シリコン
酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜
であっても良い。多結晶シリコン膜１４は、メモリセル
トランジスタの制御ゲートＣＧ１〜１６として機能す
る。そして、全面を第１の層間絶縁膜１６及びＴＥＯＳ
（tetraethylorthosilicate ; Si(OC2H5)4）を用いて形
成したシリコン酸化膜１７が覆っている。このシリコン
酸化膜１７内には、コンタクトホールＣ２を介してセレ
クトゲートＳＧＳ１、ＳＧＳ２を有する選択トランジス
タのソース領域に接続されるソース線ＳＬとなる金属配
線層２１が設けられている。更に全面を第２の層間絶縁
膜１８及びＴＥＯＳにより形成したシリコン酸化膜１９
が覆っている。シリコン酸化膜１９内には、コンタクト
ホールＣ１を介してセレクトゲートＳＧＤ０、ＳＧＤ１
を有する選択トランジスタのドレイン領域に接続される
ビット線ＢＬとなる金属配線層２２が設けられている。
シリコン酸化膜１７、１９内に埋め込み形成された金属
配線層２１、２２は、例えばＴｉＮ／Ｔｉ等からなるバ
リアメタルとＷ膜との多層金属層である。また、第１、
第２の層間絶縁膜１６、１８には、通常、ＢＰＳＧ膜が
用いられる。このＢＰＳＧ膜上にシリコン酸化膜１７、
１９を設けているのは、ＢＰＳＧ膜上に直接金属配線層
を形成しようとした場合、コンタクトホール形成時にＢ
ＰＳＧ膜上にレジストを塗布しなければならず、この際
にＢＰＳＧ膜とレジストとが反応して反応層が形成され
るためである。また、ＢＰＳＧ膜は軟質のため、ＣＭＰ
（Chemical Mechanical Polishing）による平坦化を行
うと表面に凹凸が生じ、金属配線層を形成するための下
地の膜として適していないためである。
帯状に複数の素子分離領域ＳＴＩが形成されており、隣
接する上記素子分離領域ＳＴＩ間は、半導体素子を形成
する活性領域ＡＡとなっている。この活性領域ＡＡ上に
は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択
トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、Ｓ
ＧＳ１、ＳＧＳ２となる多結晶シリコン膜１２が、第１
のゲート絶縁膜１１を介して形成されている。第１のゲ
ート絶縁膜１１は、例えばシリコン酸化膜やオキシナイ
トライド膜等である。また、素子領域ＡＡ及び素子分離
領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向
に沿って、多結晶シリコン膜１４が多結晶シリコン膜１
２を覆うように、第２のゲート絶縁膜１３を介して延設
されている。第２のゲート絶縁膜１３は、例えばシリコ
ン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層
構造のＯＮＯ膜や、シリコン酸化膜の単層膜、シリコン
酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜
であっても良い。多結晶シリコン膜１４は、メモリセル
トランジスタの制御ゲートＣＧ１〜１６として機能す
る。そして、全面を第１の層間絶縁膜１６及びＴＥＯＳ
（tetraethylorthosilicate ; Si(OC2H5)4）を用いて形
成したシリコン酸化膜１７が覆っている。このシリコン
酸化膜１７内には、コンタクトホールＣ２を介してセレ
クトゲートＳＧＳ１、ＳＧＳ２を有する選択トランジス
タのソース領域に接続されるソース線ＳＬとなる金属配
線層２１が設けられている。更に全面を第２の層間絶縁
膜１８及びＴＥＯＳにより形成したシリコン酸化膜１９
が覆っている。シリコン酸化膜１９内には、コンタクト
ホールＣ１を介してセレクトゲートＳＧＤ０、ＳＧＤ１
を有する選択トランジスタのドレイン領域に接続される
ビット線ＢＬとなる金属配線層２２が設けられている。
シリコン酸化膜１７、１９内に埋め込み形成された金属
配線層２１、２２は、例えばＴｉＮ／Ｔｉ等からなるバ
リアメタルとＷ膜との多層金属層である。また、第１、
第２の層間絶縁膜１６、１８には、通常、ＢＰＳＧ膜が
用いられる。このＢＰＳＧ膜上にシリコン酸化膜１７、
１９を設けているのは、ＢＰＳＧ膜上に直接金属配線層
を形成しようとした場合、コンタクトホール形成時にＢ
ＰＳＧ膜上にレジストを塗布しなければならず、この際
にＢＰＳＧ膜とレジストとが反応して反応層が形成され
るためである。また、ＢＰＳＧ膜は軟質のため、ＣＭＰ
（Chemical Mechanical Polishing）による平坦化を行
うと表面に凹凸が生じ、金属配線層を形成するための下
地の膜として適していないためである。
【００３２】多結晶シリコン膜１４により形成されるメ
モリセルトランジスタの制御ゲートＣＧ１〜１６は、メ
モリセルアレイの端部に設けられたコンタクト部（図示
せず）によりロウデコーダに接続される。それに対して
多結晶シリコン膜１２により形成される選択トランジス
タのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、Ｓ
ＧＳ２は、メモリセルトランジスタのようにメモリセル
アレイ端部の一点でロウデコーダに接続されるのではな
く、複数個の選択トランジスタおきに規則的に設けられ
た複数のシャント部で多結晶シリコン膜１２にコンタク
トされたシャント配線Ｍ０−１〜３によりロウデコーダ
に接続される。
モリセルトランジスタの制御ゲートＣＧ１〜１６は、メ
モリセルアレイの端部に設けられたコンタクト部（図示
せず）によりロウデコーダに接続される。それに対して
多結晶シリコン膜１２により形成される選択トランジス
タのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、Ｓ
ＧＳ２は、メモリセルトランジスタのようにメモリセル
アレイ端部の一点でロウデコーダに接続されるのではな
く、複数個の選択トランジスタおきに規則的に設けられ
た複数のシャント部で多結晶シリコン膜１２にコンタク
トされたシャント配線Ｍ０−１〜３によりロウデコーダ
に接続される。
【００３３】ドレイン側の選択トランジスタにおける上
記シャント部では、セレクトゲートＳＧＤ０とＳＧＤ１
が互いに共通に接続されている。すなわち、セレクトゲ
ートＳＧＤ０とＳＧＤ１が、当該セレクトゲートを有す
る選択トランジスタのドレイン領域を取り囲むような形
状となっている。そして、シャント部において、選択ト
ランジスタの多結晶シリコン膜１４及び第２のゲート絶
縁膜１３の一部が除去され、この領域に設けられたコン
タクトホールＣ３を介して、セレクトゲートＳＧＤ０、
ＳＧＤ１はシャント配線Ｍ０−１に接続されている。こ
のシャント配線Ｍ０−１は、制御ゲートＣＧ１〜１６と
同じ方向に沿って設けられ、メモリセルアレイ端部でロ
ウデコーダと接続する２本の第１領域Ａ１と、この２本
の第１領域Ａ１間を橋渡す形で素子分離領域ＳＴＩの方
向に沿って設けられ、シャント部にてセレクトゲートＳ
ＧＤ０、ＳＧＤ１と接続する第２領域Ａ２とを有する金
属配線層２０からなり、その形状は図２に示すように梯
子状になっている。
記シャント部では、セレクトゲートＳＧＤ０とＳＧＤ１
が互いに共通に接続されている。すなわち、セレクトゲ
ートＳＧＤ０とＳＧＤ１が、当該セレクトゲートを有す
る選択トランジスタのドレイン領域を取り囲むような形
状となっている。そして、シャント部において、選択ト
ランジスタの多結晶シリコン膜１４及び第２のゲート絶
縁膜１３の一部が除去され、この領域に設けられたコン
タクトホールＣ３を介して、セレクトゲートＳＧＤ０、
ＳＧＤ１はシャント配線Ｍ０−１に接続されている。こ
のシャント配線Ｍ０−１は、制御ゲートＣＧ１〜１６と
同じ方向に沿って設けられ、メモリセルアレイ端部でロ
ウデコーダと接続する２本の第１領域Ａ１と、この２本
の第１領域Ａ１間を橋渡す形で素子分離領域ＳＴＩの方
向に沿って設けられ、シャント部にてセレクトゲートＳ
ＧＤ０、ＳＧＤ１と接続する第２領域Ａ２とを有する金
属配線層２０からなり、その形状は図２に示すように梯
子状になっている。
【００３４】それに対してソース側の選択トランジスタ
のセレクトゲート線ＳＧＳ１、ＳＧＳ２は、シャント部
において、ビット線方向にＬ字型に折れ曲がり、Ｌ字型
に折れ曲がったセレクトゲート線ＳＧＳ１同士、または
ＳＧＳ２同士が接続されている。これは、ドレイン側の
選択トランジスタと異なり、ソース側の隣接する選択ト
ランジスタのセレクトゲートＳＧＳ１とＳＧＳ２とを共
通にすることが出来ないためである。ドレイン側、ソー
ス側共に共通にした場合、あるブロックで不良が発生し
た場合、隣接するブロックも不良になってしまい、歩留
まりが大幅に低下する。そのため、隣接するドレイン側
及びソース側の選択トランジスタのセレクトゲートは共
に分離しておくことが本来望ましいが、レイアウトの微
細化等の理由により、現状ではソース側（またはドレイ
ン側）のみを分離しているが通常である。
のセレクトゲート線ＳＧＳ１、ＳＧＳ２は、シャント部
において、ビット線方向にＬ字型に折れ曲がり、Ｌ字型
に折れ曲がったセレクトゲート線ＳＧＳ１同士、または
ＳＧＳ２同士が接続されている。これは、ドレイン側の
選択トランジスタと異なり、ソース側の隣接する選択ト
ランジスタのセレクトゲートＳＧＳ１とＳＧＳ２とを共
通にすることが出来ないためである。ドレイン側、ソー
ス側共に共通にした場合、あるブロックで不良が発生し
た場合、隣接するブロックも不良になってしまい、歩留
まりが大幅に低下する。そのため、隣接するドレイン側
及びソース側の選択トランジスタのセレクトゲートは共
に分離しておくことが本来望ましいが、レイアウトの微
細化等の理由により、現状ではソース側（またはドレイ
ン側）のみを分離しているが通常である。
【００３５】そして、選択トランジスタの多結晶シリコ
ン膜１４及び第２のゲート絶縁膜１３の一部が除去さ
れ、この領域に設けられたコンタクトホールＣ３を介し
て、セレクトゲートＳＧＳ１、ＳＧＳ２はそれぞれシャ
ント配線Ｍ０−３、Ｍ０−２に交互に接続されている。
そのため、図２に示すようにシャント配線Ｍ０−２は、
制御ゲートＣＧ１〜１６と同じ方向に沿って設けられ、
メモリセルアレイ端部でロウデコーダと接続する１本の
第１領域Ｂ１と、素子分離領域ＳＴＩの方向に沿って設
けられ、第１領域Ｂ１に接続すると共にシャント部にて
セレクトゲートＳＧＳ２と接続する第２領域Ｂ２とを有
する金属配線層２０からなっている。他方のシャント配
線Ｍ０−３も同様に、制御ゲートＣＧ１〜１６と同じ方
向に沿って設けられ、メモリセルアレイ端部でロウデコ
ーダと接続する１本の第３領域Ｂ３と、素子分離領域Ｓ
ＴＩの方向に沿って設けられ、第３領域Ｂ３に接続する
と共にシャント部にてセレクトゲートＳＧＳ２と接続す
る第４領域Ｂ４とを有する金属配線層２０からなってい
る。そして、上記構造のシャント配線Ｍ０−２、Ｍ０−
３は互いに対向し、且つ交互にシャント部を有するよう
にして配置されている。このシャント配線Ｍ０−１〜３
は、シリコン酸化膜１７内に、バリアメタルとＷ膜等の
金属層により埋め込み形成される。
ン膜１４及び第２のゲート絶縁膜１３の一部が除去さ
れ、この領域に設けられたコンタクトホールＣ３を介し
て、セレクトゲートＳＧＳ１、ＳＧＳ２はそれぞれシャ
ント配線Ｍ０−３、Ｍ０−２に交互に接続されている。
そのため、図２に示すようにシャント配線Ｍ０−２は、
制御ゲートＣＧ１〜１６と同じ方向に沿って設けられ、
メモリセルアレイ端部でロウデコーダと接続する１本の
第１領域Ｂ１と、素子分離領域ＳＴＩの方向に沿って設
けられ、第１領域Ｂ１に接続すると共にシャント部にて
セレクトゲートＳＧＳ２と接続する第２領域Ｂ２とを有
する金属配線層２０からなっている。他方のシャント配
線Ｍ０−３も同様に、制御ゲートＣＧ１〜１６と同じ方
向に沿って設けられ、メモリセルアレイ端部でロウデコ
ーダと接続する１本の第３領域Ｂ３と、素子分離領域Ｓ
ＴＩの方向に沿って設けられ、第３領域Ｂ３に接続する
と共にシャント部にてセレクトゲートＳＧＳ２と接続す
る第４領域Ｂ４とを有する金属配線層２０からなってい
る。そして、上記構造のシャント配線Ｍ０−２、Ｍ０−
３は互いに対向し、且つ交互にシャント部を有するよう
にして配置されている。このシャント配線Ｍ０−１〜３
は、シリコン酸化膜１７内に、バリアメタルとＷ膜等の
金属層により埋め込み形成される。
【００３６】また、ソース線ＳＬは図２に示すように、
ソース側の選択トランジスタのソース領域の直上に設け
られた金属配線層２１と、シャント配線Ｍ０−２を構成
する金属配線層２０の第１領域Ｂ１とシャント配線Ｍ０
−３を構成する金属配線層２０の第４領域Ｂ４との間、
及び第２領域Ｂ２と第３領域Ｂ３との間に設けられた金
属配線層２１とにより形成されている。
ソース側の選択トランジスタのソース領域の直上に設け
られた金属配線層２１と、シャント配線Ｍ０−２を構成
する金属配線層２０の第１領域Ｂ１とシャント配線Ｍ０
−３を構成する金属配線層２０の第４領域Ｂ４との間、
及び第２領域Ｂ２と第３領域Ｂ３との間に設けられた金
属配線層２１とにより形成されている。
【００３７】コンタクトホールＣ３の設けられたシャン
ト部における断面構造は、従来、ソース側のシャント配
線Ｍ０−３を構成する金属配線層２０の第４領域Ｂ４が
コンタクトホールＣ３の片側にのみ拡がって設けられ、
その反対側の領域はシリコン酸化膜１７０が埋め込む構
造となっていた。それに対して本実施形態では、図４の
ように、シリコン酸化膜１７によって埋め込まれていた
領域にソース線ＳＬとなる金属配線層２１とが形成さ
れ、シリコン酸化膜１７の体積が小さい構造となってい
る。
ト部における断面構造は、従来、ソース側のシャント配
線Ｍ０−３を構成する金属配線層２０の第４領域Ｂ４が
コンタクトホールＣ３の片側にのみ拡がって設けられ、
その反対側の領域はシリコン酸化膜１７０が埋め込む構
造となっていた。それに対して本実施形態では、図４の
ように、シリコン酸化膜１７によって埋め込まれていた
領域にソース線ＳＬとなる金属配線層２１とが形成さ
れ、シリコン酸化膜１７の体積が小さい構造となってい
る。
【００３８】上記のような構成によれば、ソース側の選
択トランジスタのシャント配線Ｍ０−２を構成する金属
配線層２０の第１領域Ｂ１とシャント配線Ｍ０−３を構
成する金属配線層２０の第４領域Ｂ４との間、及び第２
領域Ｂ２と第３領域Ｂ３との間に、ソース線ＳＬの一部
となる金属配線層２１を設けている。そのため、コンタ
クトホールＣ３付近の層間絶縁膜１６上のシリコン酸化
膜１７の体積を低減している。そのため、シリコン酸化
膜１７の収縮により発生するストレスを抑制し、コンタ
クトホールＣ３の形状変化を防止できる。更に、シャン
ト配線形成後の熱処理工程においては、上記領域に設け
たソース線ＳＬが、コンタクトホールＣ３の補強部材と
して機能し、コンタクトホールＣ３の曲がりを抑制す
る。
択トランジスタのシャント配線Ｍ０−２を構成する金属
配線層２０の第１領域Ｂ１とシャント配線Ｍ０−３を構
成する金属配線層２０の第４領域Ｂ４との間、及び第２
領域Ｂ２と第３領域Ｂ３との間に、ソース線ＳＬの一部
となる金属配線層２１を設けている。そのため、コンタ
クトホールＣ３付近の層間絶縁膜１６上のシリコン酸化
膜１７の体積を低減している。そのため、シリコン酸化
膜１７の収縮により発生するストレスを抑制し、コンタ
クトホールＣ３の形状変化を防止できる。更に、シャン
ト配線形成後の熱処理工程においては、上記領域に設け
たソース線ＳＬが、コンタクトホールＣ３の補強部材と
して機能し、コンタクトホールＣ３の曲がりを抑制す
る。
【００３９】よって、コンタクトホールＣ３内のバリア
メタル及び金属層による埋め込み性を向上でき、コンタ
クト抵抗を低減すると共にコンタクトの信頼性を向上で
きる。また、シャント配線のコンタクト部と、隣接する
選択トランジスタのシャント配線との間の領域をソース
線の領域とすることにより、従来のようにシャント部に
おけるソース線をビット線ＢＬのレベルに形成する必要
が無くなり、製造プロセスを簡単化出来るため、ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭの製造コストを削減でき
る。
メタル及び金属層による埋め込み性を向上でき、コンタ
クト抵抗を低減すると共にコンタクトの信頼性を向上で
きる。また、シャント配線のコンタクト部と、隣接する
選択トランジスタのシャント配線との間の領域をソース
線の領域とすることにより、従来のようにシャント部に
おけるソース線をビット線ＢＬのレベルに形成する必要
が無くなり、製造プロセスを簡単化出来るため、ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭの製造コストを削減でき
る。
【００４０】次に、この発明の第２の実施形態に係る半
導体装置について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
を例に挙げて説明する。図７はＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭのソース側選択トランジスタのシャント配線
及びソース線の平面パターン図、図８は図７におけるＦ
−Ｆ’線に沿った断面図である。なお、図示せぬ領域の
構造は第１の実施形態と同様であるため、説明の簡単化
のために省略している。
導体装置について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
を例に挙げて説明する。図７はＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭのソース側選択トランジスタのシャント配線
及びソース線の平面パターン図、図８は図７におけるＦ
−Ｆ’線に沿った断面図である。なお、図示せぬ領域の
構造は第１の実施形態と同様であるため、説明の簡単化
のために省略している。
【００４１】図示するように、本実施形態に係るＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭにおけるソース側の選択ト
ランジスタのシャント配線Ｍ０−２は、制御ゲートＣＧ
１〜１６と同じ方向に沿って設けられ、メモリセルアレ
イ端部でロウデコーダと接続する１本の第１領域Ｂ１
と、素子分離領域ＳＴＩの方向に沿って設けられ、第１
領域Ｂ１に接続すると共にシャント部にてセレクトゲー
トＳＧＳ２と接続する第２領域Ｂ２とを有する金属配線
層２０からなっている。他方のソース側の選択トランジ
スタのシャント配線Ｍ０−３も同様に、制御ゲートＣＧ
１〜１６と同じ方向に沿って設けられ、メモリセルアレ
イ端部でロウデコーダと接続する１本の第３領域と、素
子分離領域ＳＴＩの方向に沿って設けられ、第３領域Ｂ
３に接続すると共にシャント部にてセレクトゲートＳＧ
Ｓ２と接続する第４領域Ｂ４とを有する金属配線層２０
からなっている。また、上記シャント配線Ｍ０−２、Ｍ
０−３を構成する金属配線層２０の第２領域Ｂ２及び第
４領域Ｂ４は、従来よりも、それぞれシャント配線Ｍ０
−３、Ｍ０−２を構成する金属配線層２０の第３領域Ｂ
３及び第１領域Ｂ１に向かって延長した構造となってい
る。
Ｄ型フラッシュＥＥＰＲＯＭにおけるソース側の選択ト
ランジスタのシャント配線Ｍ０−２は、制御ゲートＣＧ
１〜１６と同じ方向に沿って設けられ、メモリセルアレ
イ端部でロウデコーダと接続する１本の第１領域Ｂ１
と、素子分離領域ＳＴＩの方向に沿って設けられ、第１
領域Ｂ１に接続すると共にシャント部にてセレクトゲー
トＳＧＳ２と接続する第２領域Ｂ２とを有する金属配線
層２０からなっている。他方のソース側の選択トランジ
スタのシャント配線Ｍ０−３も同様に、制御ゲートＣＧ
１〜１６と同じ方向に沿って設けられ、メモリセルアレ
イ端部でロウデコーダと接続する１本の第３領域と、素
子分離領域ＳＴＩの方向に沿って設けられ、第３領域Ｂ
３に接続すると共にシャント部にてセレクトゲートＳＧ
Ｓ２と接続する第４領域Ｂ４とを有する金属配線層２０
からなっている。また、上記シャント配線Ｍ０−２、Ｍ
０−３を構成する金属配線層２０の第２領域Ｂ２及び第
４領域Ｂ４は、従来よりも、それぞれシャント配線Ｍ０
−３、Ｍ０−２を構成する金属配線層２０の第３領域Ｂ
３及び第１領域Ｂ１に向かって延長した構造となってい
る。
【００４２】上記のように、金属配線層２０の第２領域
Ｂ２及び第４領域Ｂ４を、金属配線層２０の第３領域Ｂ
３及び第１領域Ｂ１に向かってそれぞれ近接するように
延長しているため、コンタクトホールＣ３付近の層間絶
縁膜１６上のシリコン酸化膜１７の体積を低減出来る。
そのため、シリコン酸化膜１７の収縮により発生するス
トレスを抑制し、コンタクトホールＣ３の形状変化を防
止できる。更に、シャント配線形成後の熱処理工程にお
いては、上記領域に延長して設けたシャント配線の一部
が、コンタクトホールＣ３の補強部材として機能し、コ
ンタクトホールＣ３の曲がりを抑制する。
Ｂ２及び第４領域Ｂ４を、金属配線層２０の第３領域Ｂ
３及び第１領域Ｂ１に向かってそれぞれ近接するように
延長しているため、コンタクトホールＣ３付近の層間絶
縁膜１６上のシリコン酸化膜１７の体積を低減出来る。
そのため、シリコン酸化膜１７の収縮により発生するス
トレスを抑制し、コンタクトホールＣ３の形状変化を防
止できる。更に、シャント配線形成後の熱処理工程にお
いては、上記領域に延長して設けたシャント配線の一部
が、コンタクトホールＣ３の補強部材として機能し、コ
ンタクトホールＣ３の曲がりを抑制する。
【００４３】よって、コンタクトホールＣ３内のバリア
メタル及び金属層による埋め込み性を向上でき、コンタ
クト抵抗を低減すると共にコンタクトの信頼性を向上で
きる。
メタル及び金属層による埋め込み性を向上でき、コンタ
クト抵抗を低減すると共にコンタクトの信頼性を向上で
きる。
【００４４】次にこの発明の第３の実施形態に係る半導
体装置についてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例
に挙げて説明する。図９はＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのソース側選択トランジスタのシャント配線及び
ソース線の平面パターン図である。その他の平面パター
ンや断面構造は第２の実施形態と同様であるため、説明
及び図面は省略する。
体装置についてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例
に挙げて説明する。図９はＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのソース側選択トランジスタのシャント配線及び
ソース線の平面パターン図である。その他の平面パター
ンや断面構造は第２の実施形態と同様であるため、説明
及び図面は省略する。
【００４５】本実施形態では、まず第２の実施形態と同
様に、ソース側の選択トランジスタのシャント配線Ｍ０
−２、Ｍ０−３を構成する金属配線層２０の第２領域Ｂ
２及び第４領域Ｂ４を、それぞれシャント配線Ｍ０−
３、Ｍ０−２を構成する金属配線層２０の第３領域Ｂ３
及び第１領域Ｂ１に向かって延長している。そして、こ
の金属配線層２０の第２領域Ｂ２及び第４領域Ｂ４を、
制御ゲートＣＧ１〜ＣＧ１６が延設されている方向に沿
って、それぞれソース線ＳＬと金属配線層２０の第３領
域Ｂ３及び第１領域Ｂ１との間の領域に更に延長してい
る。
様に、ソース側の選択トランジスタのシャント配線Ｍ０
−２、Ｍ０−３を構成する金属配線層２０の第２領域Ｂ
２及び第４領域Ｂ４を、それぞれシャント配線Ｍ０−
３、Ｍ０−２を構成する金属配線層２０の第３領域Ｂ３
及び第１領域Ｂ１に向かって延長している。そして、こ
の金属配線層２０の第２領域Ｂ２及び第４領域Ｂ４を、
制御ゲートＣＧ１〜ＣＧ１６が延設されている方向に沿
って、それぞれソース線ＳＬと金属配線層２０の第３領
域Ｂ３及び第１領域Ｂ１との間の領域に更に延長してい
る。
【００４６】上記のような構成によれば、コンタクトホ
ールＣ３付近のシリコン酸化膜の体積を更に低減できる
ので、第２の実施形態と同様の効果を得ることが出来
る。
ールＣ３付近のシリコン酸化膜の体積を更に低減できる
ので、第２の実施形態と同様の効果を得ることが出来
る。
【００４７】更にこの発明の第４の実施形態に係る半導
体装置についてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例
に挙げて説明する。図１０はＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのソース側選択トランジスタのシャント配線及
びソース線の平面パターン図、図１１は図１０における
Ｇ−Ｇ’線に沿った断面図である。なお、図示せぬ領域
の構造は第１の実施形態と同様であるため、説明の簡単
化のために省略している。
体装置についてＮＡＮＤ型フラッシュＥＥＰＲＯＭを例
に挙げて説明する。図１０はＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのソース側選択トランジスタのシャント配線及
びソース線の平面パターン図、図１１は図１０における
Ｇ−Ｇ’線に沿った断面図である。なお、図示せぬ領域
の構造は第１の実施形態と同様であるため、説明の簡単
化のために省略している。
【００４８】図示するように、本実施形態に係るＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭのシャント配線パターンは
従来とほぼ同様であるが、シャント部においてセレクト
ゲートＳＧＳ１、ＳＧＳ２とコンタクトを取るコンタク
トホールＣ３に加えて、更にコンタクトホールＣ３’を
設けている。この２つのコンタクトホールＣ３、Ｃ３’
は、ビット線ＢＬ方向に沿って並んでいる。なお、シャ
ント配線Ｍ０−２においては、コンタクトホールＣ３は
コンタクトホールＣ３’よりシャント配線Ｍ０−２の第
１領域Ｂ１に近接して配置され、シャント配線Ｍ０−３
においては、シャント配線Ｍ０−３の第３領域Ｂ３に近
接して配置される。すなわち、新たに設けたコンタクト
ホールＣ３’はシャント部における第２領域Ｂ２、第４
領域Ｂ４の端部側に設けられている。
Ｄ型フラッシュＥＥＰＲＯＭのシャント配線パターンは
従来とほぼ同様であるが、シャント部においてセレクト
ゲートＳＧＳ１、ＳＧＳ２とコンタクトを取るコンタク
トホールＣ３に加えて、更にコンタクトホールＣ３’を
設けている。この２つのコンタクトホールＣ３、Ｃ３’
は、ビット線ＢＬ方向に沿って並んでいる。なお、シャ
ント配線Ｍ０−２においては、コンタクトホールＣ３は
コンタクトホールＣ３’よりシャント配線Ｍ０−２の第
１領域Ｂ１に近接して配置され、シャント配線Ｍ０−３
においては、シャント配線Ｍ０−３の第３領域Ｂ３に近
接して配置される。すなわち、新たに設けたコンタクト
ホールＣ３’はシャント部における第２領域Ｂ２、第４
領域Ｂ４の端部側に設けられている。
【００４９】上記のような構成によれば、熱処理の際、
ソース側の選択トランジスタのシャント配線Ｍ０−２を
構成する金属配線層２０の第１領域Ｂ１とシャント配線
Ｍ０−３を構成する金属配線層２０の第４領域Ｂ４との
間、及び第２領域Ｂ２と第３領域Ｂ３との間のシリコン
酸化膜１７の収縮により、このシリコン酸化膜１７に近
接するコンタクトホールＣ３’は曲がる可能性がある。
しかし、このコンタクトホールＣ３’が曲がることによ
り、コンタクトホールＣ３’よりシリコン酸化膜１７に
対して離れて配置されたコンタクトホールＣ３が受ける
ストレスは軽減される。そのため、コンタクトホールＣ
３の形状変化を防止できる。なお、本実施形態では、コ
ンタクトホールの数を２つにしているが、勿論それ以上
設けてもかまわない。更には、第１の実施形態で説明し
たように、ソース側の選択トランジスタのシャント配線
Ｍ０−２を構成する金属配線層２０の第１領域Ｂ１とシ
ャント配線Ｍ０−３を構成する金属配線層２０の第４領
域Ｂ４との間、及び第２領域Ｂ２と第３領域Ｂ３との間
にソース線ＳＬの一部を設けても良いし、第２、第３の
実施形態のように、第２、第４領域Ｂ２、Ｂ４を更に延
長しても良い。
ソース側の選択トランジスタのシャント配線Ｍ０−２を
構成する金属配線層２０の第１領域Ｂ１とシャント配線
Ｍ０−３を構成する金属配線層２０の第４領域Ｂ４との
間、及び第２領域Ｂ２と第３領域Ｂ３との間のシリコン
酸化膜１７の収縮により、このシリコン酸化膜１７に近
接するコンタクトホールＣ３’は曲がる可能性がある。
しかし、このコンタクトホールＣ３’が曲がることによ
り、コンタクトホールＣ３’よりシリコン酸化膜１７に
対して離れて配置されたコンタクトホールＣ３が受ける
ストレスは軽減される。そのため、コンタクトホールＣ
３の形状変化を防止できる。なお、本実施形態では、コ
ンタクトホールの数を２つにしているが、勿論それ以上
設けてもかまわない。更には、第１の実施形態で説明し
たように、ソース側の選択トランジスタのシャント配線
Ｍ０−２を構成する金属配線層２０の第１領域Ｂ１とシ
ャント配線Ｍ０−３を構成する金属配線層２０の第４領
域Ｂ４との間、及び第２領域Ｂ２と第３領域Ｂ３との間
にソース線ＳＬの一部を設けても良いし、第２、第３の
実施形態のように、第２、第４領域Ｂ２、Ｂ４を更に延
長しても良い。
【００５０】なお、上記第１乃至第４の実施形態では、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明し
たが、もちろんこれに限られるものではない。近年の半
導体装置においては、層間絶縁膜として、段差被覆性の
高い軟性のＢＰＳＧ膜が広く用いられており、その場合
はＢＰＳＧ膜上に更にシリコン酸化膜を設けてこのシリ
コン酸化膜上またはシリコン酸化膜中に金属配線層を形
成する必要がある。このように、シリコン酸化膜／ＢＰ
ＳＧ膜の組み合わせを有する半導体装置の全てに適用で
きる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明し
たが、もちろんこれに限られるものではない。近年の半
導体装置においては、層間絶縁膜として、段差被覆性の
高い軟性のＢＰＳＧ膜が広く用いられており、その場合
はＢＰＳＧ膜上に更にシリコン酸化膜を設けてこのシリ
コン酸化膜上またはシリコン酸化膜中に金属配線層を形
成する必要がある。このように、シリコン酸化膜／ＢＰ
ＳＧ膜の組み合わせを有する半導体装置の全てに適用で
きる。
【００５１】また、この発明の主旨はシリコン酸化膜／
ＢＰＳＧ膜のような組み合わせにコンタクトホールを形
成した際に、このコンタクトホール付近のシリコン酸化
膜の体積を低減させることで、シリコン酸化膜の収縮を
抑制することである。そのため、シリコン酸化膜中に形
成する金属配線層の形成パターンは、上記実施形態で説
明した形状に限られるものでもない。
ＢＰＳＧ膜のような組み合わせにコンタクトホールを形
成した際に、このコンタクトホール付近のシリコン酸化
膜の体積を低減させることで、シリコン酸化膜の収縮を
抑制することである。そのため、シリコン酸化膜中に形
成する金属配線層の形成パターンは、上記実施形態で説
明した形状に限られるものでもない。
【００５２】更に、シリコン酸化膜／ＢＰＳＧ膜の組み
合わせだけではなく、軟性材料上の、熱収縮率の高い材
料中に金属配線層を設けている場合には、同様に本発明
が適用できるのは言うまでもなく、この発明の主旨を逸
脱しない範囲で適宜実施することが出来る。
合わせだけではなく、軟性材料上の、熱収縮率の高い材
料中に金属配線層を設けている場合には、同様に本発明
が適用できるのは言うまでもなく、この発明の主旨を逸
脱しない範囲で適宜実施することが出来る。
【００５３】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホールの形状変化の防止して埋め込み性
を向上させることにより、コンタクト不良を抑制し、高
信頼性の半導体装置を提供できる。
ば、コンタクトホールの形状変化の防止して埋め込み性
を向上させることにより、コンタクト不良を抑制し、高
信頼性の半導体装置を提供できる。
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの回路図。
ラッシュＥＥＰＲＯＭの回路図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの平面図。
ラッシュＥＥＰＲＯＭの平面図。
【図３】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＢ−
Ｂ’線に沿った断面図。
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＢ−
Ｂ’線に沿った断面図。
【図４】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＣ−
Ｃ’線に沿った断面図。
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＣ−
Ｃ’線に沿った断面図。
【図５】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＤ−
Ｄ’線に沿った断面図。
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＤ−
Ｄ’線に沿った断面図。
【図６】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＥ−
Ｅ’線に沿った断面図。
ラッシュＥＥＰＲＯＭの断面図で、図２におけるＥ−
Ｅ’線に沿った断面図。
【図７】この発明の第２の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの平面図。
ラッシュＥＥＰＲＯＭの平面図。
【図８】この発明の第２の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図で、図７におけるＦ−
Ｆ’線に沿った断面図。
ラッシュＥＥＰＲＯＭの断面図で、図７におけるＦ−
Ｆ’線に沿った断面図。
【図９】この発明の第３の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの平面図。
ラッシュＥＥＰＲＯＭの平面図。
【図１０】この発明の第４の実施形態に係るＮＡＮＤ型
フラッシュＥＥＰＲＯＭの平面図。
フラッシュＥＥＰＲＯＭの平面図。
【図１１】この発明の第４の実施形態に係るＮＡＮＤ型
フラッシュＥＥＰＲＯＭの断面図で、図２におけるＧ−
Ｇ’線に沿った断面図。
フラッシュＥＥＰＲＯＭの断面図で、図２におけるＧ−
Ｇ’線に沿った断面図。
【図１２】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
平面図。
平面図。
【図１３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
断面図で、図１２におけるＡ−Ａ’線に沿った断面図。
断面図で、図１２におけるＡ−Ａ’線に沿った断面図。
【図１４】従来の問題点について説明するためのもの
で、図１３の一部拡大図。
で、図１３の一部拡大図。
１０、１００…シリコン基板 １１、１３、１１０、１３０…ゲート絶縁膜 １２、１４、１２０、１４０…多結晶シリコン膜 １５、１５０…シリコン窒化膜 １６、１８、１６０、１８０…層間絶縁膜 １７、１９、１７０、１９０…シリコン酸化膜 ２０〜２２、２００、２１０…金属配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AA43 AB02 AB08 AD13 AD53 5F033 HH19 JJ18 JJ19 JJ33 KK04 MM13 NN07 NN11 NN34 RR04 RR15 SS04 TT02 UU04 VV16 XX19 5F083 EP02 EP23 EP32 EP54 EP55 EP79 5F101 BA01 BB02 BB05 BD03 BD34
Claims (9)
- 【請求項１】 半導体素子が形成された半導体基板と、 前記半導体基板上に形成され、ボロン及びリンが添加さ
れた第１のシリコン酸化膜と、 前記第１のシリコン酸化膜上に形成され、この第１のシ
リコン酸化膜と熱膨張係数が異なる第２のシリコン酸化
膜と、 前記半導体素子上の前記第１及び第２のシリコン酸化膜
に開孔された第１のコンタクトホールと、 第１の方向に沿って延設された第１領域と、前記第１の
方向と交差する第２の方向に沿って突出する第２領域と
を有し、前記第２領域で前記第１のコンタクトホールを
介して前記半導体素子に接続され、前記第２のシリコン
酸化膜に埋め込み形成された第１の金属配線層と、 前記第１のコンタクトホールを挟んで、前記第１の金属
配線層における前記第１領域に対向する領域の前記第２
のシリコン酸化膜に埋め込み形成され、前記第１のシリ
コン酸化膜と前記第２のシリコン酸化膜との熱膨張係数
の差により発生する応力を軽減し、且つ前記第１のコン
タクトホールを補強するための第１の補強部材とを具備
することを特徴とする半導体装置。 - 【請求項２】 前記第２のシリコン酸化膜に埋め込み形
成され、前記第１の方向に沿って前記第１の金属配線層
の第２領域を挟むように延設された第３領域と、前記第
２の方向に沿って前記第１の金属配線層の前記第１領域
に向かって突出する第４領域とを有し、前記第４領域で
前記第１及び第２のシリコン酸化膜に開孔された第２の
コンタクトホールを介して前記半導体基板中に形成され
た半導体素子に接続される第２の金属配線層と、 前記第４領域と前記第１領域との間の前記第２のシリコ
ン酸化膜に形成される第２の補強部材とを更に具備する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子はＮＡＮＤ型のメモリセ
ルであり、前記第１及び第２の補強部材はそれぞれ、前
記ＮＡＮＤ型のメモリセルにおける選択トランジスタの
ソース領域に接続されるソース線の一部であることを特
徴とする請求項２記載の半導体装置。 - 【請求項４】 前記半導体素子はＮＡＮＤ型のメモリセ
ルであり、前記第１及び第２の補強部材はそれぞれ、前
記第１の金属配線層の第２領域を前記第２の金属配線層
における前記第３領域に向かって延長し、且つ前記第２
の金属配線層の第４領域を前記第１の金属配線層におけ
る前記第１領域に向かって延長したシャント配線の一部
であることを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記第１及び第２の補強部材はそれぞ
れ、前記第１の金属配線層の第２領域を前記第２の金属
配線層における前記第３領域に向かって延長し、且つ前
記第２の金属配線層の第４領域を前記第１の金属配線層
における前記第１領域に向かって延長したシャント配線
の少なくとも一部を、前記第２の方向に沿ってそれぞれ
第３領域及び第１領域に隣接するように更に延長したも
のであることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記半導体素子はＮＡＮＤ型のメモリセ
ルであり、前記第１及び第２のコンタクトホールはそれ
ぞれ、前記ＮＡＮＤ型のメモリセルにおける選択トラン
ジスタのゲート電極に接続されることを特徴とする請求
項２乃至５いずれか１項記載の半導体装置。 - 【請求項７】 半導体素子が形成された半導体基板と、 前記半導体基板上に形成され、ボロン及びリンが添加さ
れた第１のシリコン酸化膜と、 前記第１のシリコン酸化膜上に形成され、この第１のシ
リコン酸化膜と熱膨張係数が異なる第２のシリコン酸化
膜と、 前記半導体素子上の前記第１及び第２のシリコン酸化膜
に開孔された第１、第２のコンタクトホールと、 第１の方向に沿って延設された第１領域と、前記第１の
方向と交差する第２の方向に沿って突出する第２領域と
を有し、前記第２領域で前記第１、第２のコンタクトホ
ールを介して前記半導体素子に接続され、前記第２のシ
リコン酸化膜に埋め込み形成された第１の金属配線層と
を具備し、 前記第１の金属配線層の前記第２領域において、前記第
１のコンタクトホールは前記第２のコンタクトホールよ
りも前記第１領域に近接し、前記第１、第２のコンタク
トホールは前記第２の方向に沿って配置され、 前記第２のコンタクトホールは、前記第１のシリコン酸
化膜と前記第２のシリコン酸化膜との熱膨張係数の差に
より発生する応力を解放して前記第１のコンタクトホー
ルの受ける前記応力を軽減し、且つ前記第１のコンタク
トホールを補強することを具備することを特徴とする半
導体装置。 - 【請求項８】 前記半導体素子上の前記第１及び第２の
シリコン酸化膜に開孔された第３、第４のコンタクトホ
ールと、 前記第２のシリコン酸化膜に埋め込み形成され、前記第
１の方向に沿って前記第１の金属配線層の第２領域を挟
むように延設された第３領域と、前記第２の方向に沿っ
て前記第１の金属配線層の前記第１領域に向かって突出
する第４領域とを有し、前記第４領域で前記第３、第４
のコンタクトホールを介して前記半導体基板中に形成さ
れた半導体素子に接続される第２の金属配線層とを更に
具備し、 前記第２の金属配線層の前記第４領域において、前記第
３のコンタクトホールは前記第４のコンタクトホールよ
りも前記第３領域に近接し、前記第３、第４のコンタク
トホールは前記第２の方向に沿って配置され、 前記第４のコンタクトホールは、前記第１のシリコン酸
化膜と前記第２のシリコン酸化膜との熱膨張係数の差に
より発生する応力を解放して前記第３のコンタクトホー
ルの受ける前記応力を軽減し、且つ前記第３のコンタク
トホールを補強することを特徴とする請求項７記載の半
導体装置。 - 【請求項９】 前記半導体素子はＮＡＮＤ型のメモリセ
ルであり、前記第１乃至第４のコンタクトホールはそれ
ぞれ、前記ＮＡＮＤ型のメモリセルにおける選択トラン
ジスタのゲート電極に接続されることを特徴とする請求
項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119982A JP2001308206A (ja) | 2000-04-20 | 2000-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000119982A JP2001308206A (ja) | 2000-04-20 | 2000-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308206A true JP2001308206A (ja) | 2001-11-02 |
Family
ID=18630876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000119982A Pending JP2001308206A (ja) | 2000-04-20 | 2000-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308206A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340657A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2007173462A (ja) * | 2005-12-21 | 2007-07-05 | Toshiba Corp | 半導体記憶装置及び半導体装置 |
| US7489010B2 (en) | 2005-05-27 | 2009-02-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7914468B2 (en) | 2004-09-22 | 2011-03-29 | Svip 4 Llc | Systems and methods for monitoring and modifying behavior |
| KR101034907B1 (ko) | 2009-09-30 | 2011-05-17 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| JP2011211112A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2000
- 2000-04-20 JP JP2000119982A patent/JP2001308206A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340657A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4509653B2 (ja) * | 2004-05-28 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US7914468B2 (en) | 2004-09-22 | 2011-03-29 | Svip 4 Llc | Systems and methods for monitoring and modifying behavior |
| US7489010B2 (en) | 2005-05-27 | 2009-02-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007173462A (ja) * | 2005-12-21 | 2007-07-05 | Toshiba Corp | 半導体記憶装置及び半導体装置 |
| JP4664813B2 (ja) * | 2005-12-21 | 2011-04-06 | 株式会社東芝 | 半導体記憶装置 |
| KR101034907B1 (ko) | 2009-09-30 | 2011-05-17 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| JP2011211112A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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