KR20030040182A - 다층 게이트 구조물을 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
Description
Claims (71)
- 기판의 상면의 일측에 형성되고 제1 다층 게이트를 갖는 제1 선택 트랜지스터;상기 제1 선택 트랜지스터의 상기 제1 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제1 단차부 -상기 제1 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨-; 및상기 제1 단차부 내에 형성된 제1 컨택트 플러그를 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 제1 선택 트랜지스터의 측에 대향하여 상기 기판의 상면의 일측에 형성되고 제2 다층 게이트를 갖는 제2 선택 트랜지스터;상기 제2 선택 트랜지스터의 상기 제2 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제2 단차부 -상기 제2 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨-; 및상기 제2 단차부 내에 형성된 제2 컨택트 플러그를 더 포함하는 반도체 메모리 장치.
- 제2항에 있어서,상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터와의 사이에 형성된 적어도 하나의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛 -각각의 메모리 셀은 불순물 확산층을 포함함-; 및각각의 메모리 셀에 인접하여 상기 기판을 에칭함으로써 형성된 제3 단차부 -상기 제3 단차부의 적어도 일부는 상기 기판의 상면 내에 공동을 형성하게 됨-을 더 포함하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 메모리 셀 유닛은 NAND형 플래시 메모리인 반도체 메모리 장치.
- 제3항에 있어서, 상기 메모리 셀 유닛은 NOR형 플래시 메모리인 반도체 메모리 장치.
- 제2항에 있어서,상기 기판의 상면 상에 형성되고, 게이트 전극과 불순물 확산층을 포함하는 주변 회로 영역;상기 주변 영역의 게이트 전극에 인접하여 상기 기판을 에칭함으로써 형성된 제3 단차부 -상기 제3 단차부는 상기 불순물 확산층의 적어도 일부가 위치하는 상기 기판의 상면 내에 공동을 형성하게 됨-; 및상기 제3 단차부 내에 형성된 제3 컨택트 플러그를 더 포함하는 반도체 메모리 장치.
- 제3항에 있어서,게이트 전극과 불순물 확산층을 포함하는, 상기 기판의 상면 상에 형성된 주변 회로 영역;상기 주변 영역의 게이트 전극에 인접하여 상기 기판을 에칭함으로써 형성된 제4 단차부 -상기 제4 단차부는 상기 불순물 확산층의 적어도 일부가 위치하는 상기 기판의 상면 내에 공동을 형성하게 됨-; 및상기 제4 단차부 내에 형성된 제3 컨택트 플러그를 더 포함하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 기판 상에 형성된 절연막을 더 포함하고, 상기 절연막의 두께는 상기 제1 및 제2 다층 게이트들에 인접한 영역에서가 이외의 영역에서보다 상대적으로 더 큰 반도체 메모리 장치.
- 제3항에 있어서, 상기 기판 상에 형성된 절연막을 더 포함하고, 상기 절연막의 두께는 각각의 메모리 셀에 인접한 영역에서가 이외의 영역에서보다 상대적으로 더 큰 반도체 메모리 장치.
- 제9항에 있어서, 상기 메모리 셀 유닛은 NAND형 플래시 메모리인 반도체 메모리 장치.
- 제9항에 있어서, 상기 메모리 셀 유닛은 NOR형 플래시 메모리인 반도체 메모리 장치.
- 적어도 하나의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛을 포함하되, 상기 메모리 셀 트랜지스터는,제1 도전형을 갖고, 이 제1 도전형의 반대인 제2 도전형을 갖는 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제1 및 제2 반도체층;상기 제1 및 제2 반도체층 사이의 상기 제3 반도체층 상에 제1 게이트 절연막을 사이에 두고 형성되어 있고, 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극; 및상기 제1 및 제2 반도체층 상에 형성된 제1 절연막을 포함하고;상기 메모리 셀 유닛을 선택하는 선택 트랜지스터를 포함하되, 상기 선택 트랜지스터는,제1 도전형을 갖고, 상기 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제4 및 제5 반도체층 -상기 제4 반도체층은 상기 제1 반도체층에 접속되어 있음-;상기 제4 및 제5 반도체층 사이의 상기 제3 반도체층 상에 제2 게이트 절연막을 사이에 두고 형성되어 있는 제1 게이트 전극; 및상기 제4 반도체층 상에 형성된 제2 절연막 -상기 제4 반도체층과 제2 절연막 사이의 계면은 상기 제3 반도체층과 제2 게이트 절연막 사이의 계면의 평면과 동일 평면 상에 있음- 을 포함하고,상기 제5 반도체층 상에 형성되고, 상기 제5 반도체층과의 계면을 갖는 제1 컨택트 플러그 -상기 계면의 적어도 일부는 상기 제3 반도체층과 제2 게이트 절연막 사이의 계면에 대하여 제1 단차부를 갖도록 낮게 위치하고, 상기 제1 컨택트 플러그는 비트선과 소스선 중 하나에 전기적으로 접속되어 있음-; 및복수의 메모리 셀 유닛 및 선택 트랜지스터가 형성되어 있는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
- 제12항에 있어서, 상기 제3 반도체층과 제1 게이트 절연막 사이, 상기 제1 반도체층과 제1 절연막 사이, 및 상기 제2 반도체층과 제1 절연막 사이의 계면들은 상기 제3 반도체층과 제2 게이트 절연막 사이의 계면의 평면과 동일 평면 상에 있는 반도체 메모리 장치.
- 제12항에 있어서, 상기 제1 단차부의 높이는 상기 제2 게이트 절연막의 두께보다 큰 반도체 메모리 장치.
- 제12항에 있어서, 상기 제1 단차부는 상기 제1 게이트 전극의 에지 외부에위치하는 반도체 메모리 장치.
- 제12항에 있어서, 상기 제1 및 제2 게이트 절연막은 동시에 형성된 동일 게이트 절연막들인 반도체 메모리 장치.
- 제12항에 있어서, 상기 제1 컨택트 플러그는 상기 제1 게이트 전극에 대하여 자기 정렬 방식으로 형성되어 있는 반도체 메모리 장치.
- 제12항에 있어서,상기 제3 반도체층의 표면에 서로 떨어져서 형성된 상기 제1 도전형을 갖는 제6 및 제7 반도체층, 상기 제6 및 제7 반도체층 사이의 상기 제3 반도체층 상에 제3 게이트 절연막을 사이에 두고 형성된 제2 게이트 전극, 및 상기 제6 반도체층 상에 형성된 제3 절연막을 포함하는 주변 회로 트랜지스터; 및상기 제7 반도체층 상에 형성되고, 상기 제7 반도체층과의 계면을 갖는 제2 컨택트 플러그 -상기 계면의 적어도 일부는 상기 제3 반도체층과 제3 게이트 절연막 사이의 계면에 대하여 상기 제1 단차부의 높이와 같은 높이를 갖는 제2 단차부를 갖도록 낮게 위치함-를 더 포함하는 반도체 메모리 장치.
- 제18항에 있어서, 상기 제1 및 제2 컨택트 플러그는 동시에 형성된 동일 도전성 재료로 형성되어 있는 반도체 메모리 장치.
- 제12항에 있어서, 상기 메모리 셀 유닛은 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 있는 NAND 셀 유닛인 반도체 메모리 장치.
- 제12항에 있어서,상기 제3 반도체층에 형성된 복수의 스트립 형상의 트렌치, 및 상기 트렌치들을 충전하고 상기 제3 반도체층의 표면보다 높은 위치에 상면을 갖는 제4 절연막을 포함하는 소자 분리 영역을 더 포함하고,상기 다층 게이트 전극은 상기 제3 반도체층 및 소자 분리 영역 상에 형성되고 상기 제어 게이트는 상기 소자 분리 영역을 경유하여 서로 인접하여 배치된 상기 제3 반도체층의 영역들 사이에 공통으로 접속되고 상기 전하 축적층은 분리되고,상기 제1 게이트 전극은 상기 제3 반도체층 및 소자 분리 영역 상에 형성되고 상기 제1 게이트 전극은 상기 소자 분리 영역을 경유하여 서로 인접하여 배치된 상기 제3 반도체층의 영역들 사이에 공통으로 접속되고,상기 제1 게이트 전극 바로 아래에 위치하는 상기 제4 절연막의 상면은 인접하는 제1 게이트 전극들 사이에 위치하는 상기 제4 절연막의 상면보다 높은 반도체 메모리 장치.
- 적어도 하나의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛을 포함하되, 상기 메모리 셀 트랜지스터는,제1 도전형을 갖고, 이 제1 도전형의 반대인 제2 도전형을 갖는 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제1 및 제2 반도체층;상기 제1 및 제2 반도체층 사이의 상기 제3 반도체층 상에 제1 게이트 절연막을 사이에 두고 형성되어 있고, 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극; 및상기 제1 및 제2 반도체층 상에 형성된 제1 절연막을 포함하고;상기 메모리 셀 유닛을 선택하는 선택 트랜지스터를 포함하되, 상기 선택 트랜지스터는,제1 도전형을 갖고, 상기 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제4 및 제5 반도체층 -상기 제4 반도체층은 상기 제1 반도체층에 접속되어 있음-;상기 제4 및 제5 반도체층 사이의 상기 제3 반도체층 상에 제2 게이트 절연막을 사이에 두고 형성되어 있는 제1 게이트 전극; 및상기 제4 반도체층 상에 형성된 제2 절연막 -상기 제4 반도체층과 제2 절연막 사이의 계면의 적어도 일부는 상기 제3 반도체층과 제2 게이트 절연막 사이의 계면에 대하여 제1 단차부를 갖도록 낮게 위치함- 을 포함하고,상기 제5 반도체층 상에 형성되고, 상기 제5 반도체층과의 계면을 갖는 제1 컨택트 플러그 -상기 계면의 적어도 일부는 상기 제3 반도체층과 제2 게이트 절연막 사이의 계면에 대하여 상기 제1 단차부를 갖도록 낮게 위치하고, 상기 제1 컨택트 플러그는 비트선과 소스선 중 하나에 전기적으로 접속되어 있음-; 및복수의 메모리 셀 유닛 및 선택 트랜지스터가 형성되어 있는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 제1 반도체층과 제1 절연막 사이 및 상기 제2 반도체층과 제1 절연막 사이의 계면들의 적어도 일부는 상기 제3 반도체층과 제1 게이트 절연막 사이의 계면에 대하여 상기 제1 단차부를 갖도록 낮게 위치하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 선택 트랜지스터에서의 상기 제1 단차부의 높이는 상기 제2 게이트 절연막의 두께보다 큰 반도체 메모리 장치.
- 제23항에 있어서, 상기 메모리 셀 트랜지스터에서의 상기 제1 단차부의 높이는 상기 제1 게이트 절연막의 두께보다 큰 반도체 메모리 장치.
- 제22항에 있어서, 상기 선택 트랜지스터에서의 상기 제1 단차부는 상기 제1 게이트 전극의 에지 외부에 위치하는 반도체 메모리 장치.
- 제23항에 있어서, 상기 메모리 셀 트랜지스터에서의 상기 제1 단차부는 상기 다층 게이트 전극의 에지 외부에 위치하는 반도체 메모리 장치.
- 제22항에 있어서,상기 제3 반도체층의 표면에 서로 떨어져서 형성된 상기 제1 도전형을 갖는 제6 및 제7 반도체층, 상기 제6 및 제7 반도체층 사이의 상기 제3 반도체층 상에 제3 게이트 절연막을 사이에 두고 형성된 제2 게이트 전극, 및 상기 제6 반도체층 상에 형성된 제3 절연막을 포함하는 주변 회로 트랜지스터; 및상기 제7 반도체층 상에 형성되고, 상기 제7 반도체층과의 계면을 갖는 제2 컨택트 플러그 -상기 계면의 적어도 일부는 상기 제3 반도체층과 제3 게이트 절연막 사이의 계면에 대하여 상기 제1 단차부의 높이와 같은 높이를 갖는 제2 단차부를 갖도록 낮게 위치함-를 더 포함하는 반도체 메모리 장치.
- 제22항에 있어서,상기 제3 반도체층에 형성된 복수의 스트립 형상의 트렌치, 및 상기 트렌치들을 충전하고 상기 제3 반도체층의 표면보다 높은 위치에 상면을 갖는 제4 절연막을 포함하는 소자 분리 영역을 더 포함하고,상기 다층 게이트 전극은 상기 제3 반도체층 및 소자 분리 영역 상에 형성되고 상기 제어 게이트는 상기 소자 분리 영역을 경유하여 서로 인접하여 배치된 상기 제3 반도체층의 영역들 사이에 공통으로 접속되고 상기 전하 축적층은 분리되고,상기 제1 게이트 전극은 상기 제3 반도체층 및 소자 분리 영역 상에 형성되고 상기 제1 게이트 전극은 상기 소자 분리 영역을 경유하여 서로 인접하여 배치된 상기 제3 반도체층의 영역들 사이에 공통으로 접속되고,상기 다층 게이트 전극 및 상기 제1 게이트 전극 바로 아래에 위치하는 상기 제4 절연막의 상면은 인접하는 다층 게이트 전극들 사이 및 상기 제1 게이트 전극들 사이에 위치하는 상기 제4 절연막의 상면보다 높은 반도체 메모리 장치.
- 제22항에 있어서, 상기 전하 축적층은 상기 제1 게이트 절연막을 경유하여 상기 제1, 제2 및 제3 반도체층 중 적어도 하나와 전자를 주고받아 데이터를 기록하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 메모리 셀 유닛은 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 있는 NAND 셀 유닛인 반도체 메모리 장치.
- 제1 도전형을 갖고, 이 제1 도전형의 반대인 제2 도전형을 갖는 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제1 및 제2 반도체층;상기 제1 및 제2 반도체층 사이의 상기 제3 반도체층 상에 제1 게이트 절연막을 사이에 두고 형성되어 있고, 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극; 및상기 제1 및 제2 반도체층의 표면의 일부 영역에 형성되고, 상기 제1 및 제2 반도체 영역의 표면으로부터 상기 제1 및 제2 반도체층 내로 상기 제1 게이트 절연막의 두께보다 깊게 배치되어 있는 제1 절연막을 포함하는 반도체 메모리 장치.
- 제32항에 있어서, 상기 제1 절연막은 상기 다층 게이트 전극의 에지로부터 떨어져서 배치되어 있는 반도체 메모리 장치.
- 제32항에 있어서,상기 다층 게이트 및 제1 및 제2 반도체층을 포함하는 메모리 셀 트랜지스터를 제어하는 주변 회로를 더 포함하고, 상기 주변 회로는,제1 도전형을 갖고, 상기 제3 반도체층의 표면에 서로 떨어져서 형성되어 있는 제4 및 제5 반도체층;상기 제4 및 제5 반도체층 사이의 상기 제3 반도체층 상에 제2 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및상기 제4 반도체층의 표면의 일부 영역에 형성되고 상기 제4 반도체층의 표면으로부터 상기 제4 반도체층 내로 상기 제1 절연막의 깊이와 같은 깊이를 갖도록 배치되어 있는 제2 절연막을 포함하는 반도체 메모리 장치.
- 제32항에 있어서, 상기 전하 축적층은 상기 제1 게이트 절연막을 경유하여 상기 제1, 제2 및 제3 반도체층 중 적어도 하나와 전자를 주고받아 데이터를 기록하는 반도체 메모리 장치.
- 반도체 기판의 표면에 형성된 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 사이의 상기 반도체 기판 상에 형성되고 전하 축적층 및 제어 게이트를 포함하는 다층 게이트 전극을 포함하는 메모리 셀 트랜지스터; 및상기 반도체층의 표면에 형성되어 있는 제2 소스/드레인 영역으로서, 그 중 하나는 상기 제1 소스/드레인 영역 중 하나에 접속되어 있는 제2 소스/드레인 영역, 및 상기 제2 소스/드레인 영역 사이의 상기 반도체 기판 상에 형성된 게이트 전극을 포함하는 선택 트랜지스터 -상기 제2 소스/드레인 영역 중 적어도 다른 하나의 일부 영역의 표면은 상기 선택 트랜지스터 내에 채널 영역이 형성되어 있는 상기 반도체 기판의 표면보다 낮은 위치에 배치되어 있음-를 포함하는 반도체 메모리 장치.
- 제12항에 규정된 반도체 메모리 장치를 포함하는 메모리 카드.
- 제37항에 규정된 메모리 카드가 삽입되는 카드 홀더.
- 제37항에 규정된 메모리 카드가 삽입되는 접속 장치.
- 제39항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
- 제12항에 규정된 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 제어기를 포함하는 메모리 카드.
- 제41항에 규정된 메모리 카드가 삽입되는 카드 홀더.
- 제41항에 규정된 메모리 카드가 삽입되는 접속 장치.
- 제43항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
- 제22항에 규정된 반도체 메모리 장치를 포함하는 메모리 카드.
- 제45항에 규정된 메모리 카드가 삽입되는 카드 홀더.
- 제45항에 규정된 메모리 카드가 삽입되는 접속 장치.
- 제47항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
- 제22항에 규정된 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 제어기를 포함하는 메모리 카드.
- 제49항에 규정된 메모리 카드가 삽입되는 카드 홀더.
- 제49항에 규정된 메모리 카드가 삽입되는 접속 장치.
- 제51항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 접속 장치.
- 반도체 메모리를 포함하는 메모리 카드를 포함하며,상기 반도체 메모리는, 기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터, 상기 선택 트랜지스터의 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 및 상기 단차부 내에 형성된 컨택트 플러그를 포함하는 정보 기억 장치.
- 제53항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 정보 기억 장치.
- 반도체 메모리를 포함하는 메모리 카드를 포함하며,상기 반도체 메모리는, 기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터, 상기 선택 트랜지스터의 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 및 상기 단차부 내에 형성된 컨택트 플러그를 포함하는 기억 매체 액세스 시스템.
- 제55항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
- 제56항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
- 제55항에 있어서, 상기 반도체 메모리 장치를 제어하는 제어기를 더 포함하는 기억 매체 액세스 시스템.
- 제58항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 기억 매체 액세스 시스템.
- 제58항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
- 제60항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
- 반도체 메모리를 포함하는 메모리 카드를 포함하되,상기 반도체 메모리는,기판의 상면의 일측에 형성되고 제1 다층 게이트를 갖는 제1 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 상기 제1 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제1 단차부 -상기 제1 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 제1 단차부 내에 형성된 제1 컨택트 플러그와, 상기 제1 선택 트랜지스터의 측에 대향하여 상기 기판의 상면의 일측에 형성되고 제2 다층 게이트를 갖는 제2 선택 트랜지스터와, 상기 제2 선택 트랜지스터의 상기 제2 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제2 단차부 -상기 제2 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 제2 단차부 내에 형성된 제2 컨택트 플러그와, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터와의사이에 형성된 적어도 하나의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛 -각각의 메모리 셀은 불순물 확산층을 포함함- 과, 각각의 메모리 셀에 인접하여 상기 기판을 에칭함으로써 형성된 제3 단차부 -상기 제3 단차부의 적어도 일부는 상기 기판의 상면 내에 공동을 형성하게 됨-을 포함하는 정보 기억 장치.
- 제62항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 정보 기억 장치.
- 반도체 메모리를 포함하는 메모리 카드를 포함하되,상기 반도체 메모리는,기판의 상면의 일측에 형성되고 제1 다층 게이트를 갖는 제1 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 상기 제1 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제1 단차부 -상기 제1 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 제1 단차부 내에 형성된 제1 컨택트 플러그와, 상기 제1 선택 트랜지스터의 측에 대향하여 상기 기판의 상면의 일측에 형성되고 제2 다층 게이트를 갖는 제2 선택 트랜지스터와, 상기 제2 선택 트랜지스터의 상기 제2 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 제2 단차부 -상기 제2 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 제2 단차부 내에 형성된 제2 컨택트 플러그와, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터와의사이에 형성된 적어도 하나의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛 -각각의 메모리 셀은 불순물 확산층을 포함함- 과, 각각의 메모리 셀에 인접하여 상기 기판을 에칭함으로써 형성된 제3 단차부 -상기 제3 단차부의 적어도 일부는 상기 기판의 상면 내에 공동을 형성하게 됨-을 포함하는 기억 매체 액세스 시스템.
- 제64항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
- 제65항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
- 제64항에 있어서, 상기 반도체 메모리 장치를 제어하는 제어기를 더 포함하는 기억 매체 액세스 시스템.
- 제67항에 있어서, 상기 메모리 카드가 삽입되는 카드 홀더를 더 포함하는 기억 매체 액세스 시스템.
- 제67항에 있어서, 상기 메모리 카드가 삽입되는 접속 장치를 더 포함하는 기억 매체 액세스 시스템.
- 제69항에 있어서, 상기 접속 장치는 컴퓨터에 접속되도록 구성되어 있는 기억 매체 액세스 시스템.
- 메모리 카드 상에 정보를 기억시키는 장치에 있어서,상기 메모리 카드 내에 통합되어 정보를 기억하는 메모리 수단을 포함하되, 상기 메모리 수단은, 기판의 상면의 일측에 형성되고 다층 게이트를 갖는 선택 트랜지스터와, 상기 선택 트랜지스터의 상기 다층 게이트에 인접하여 상기 기판을 에칭함으로써 형성된 단차부 -상기 단차부는 상기 기판의 상면 내에 공동을 형성하게 됨- 와, 상기 단차부 내에 형성된 컨택트 플러그를 포함하고;상기 메모리 수단에 기억될 정보를 입력하는 입력 수단; 및상기 메모리 카드의 상기 메모리 수단에 기억된 정보를 판독하는 메모리 판독 수단을 포함하는 정보 기억 장치.
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