KR19980053149A - 다중 실린더형 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 제한된 면적에서 다중 실린더형 커패시터를 형성할 수 있도록하여 커패시턴스를 증가시킨 다중 실린더형 커패시터의 제조방법에 관한 것이다.

이와 같은 본 발명의 다중 실린더형 커패시터의 제조방법은 반도체 기판의 전면에 층간 절연막 및 나이트라이드층을 형성하고 그층들을 선택적으로 제거하여 콘택홀을 형성하는 공정과, 상기의 콘택홀의 내측면에 제1산화 측벽을 형성하고 그를 포함하는 전면에 제1폴리 실리콘층을 형성하는 공정과, 상기 제1폴리 실리콘층을 선택적으로 제거하여 셀분리 콘택홀을 형성하고 그를 포함하는 전면에 제1산화막층, 제2폴리 실리콘층, 제2산화막층을 차례로 형성하는 공정과, 상기의 셀분리 콘택홀상측에만 남도록 상기의 제1산화막층을 식각하는 공정과, 상 기 패터닝되어진 제1산화막층을 포함하는 전면에 그 측면에 산화 측벽을 갖는 폴리 실리콘층들을 반복 형성하는 공정과, 상기의 적층 형성된 폴리 실리콘층들과 제1산화막층, 산화 측벽들의 상층부를 식각하고 노출된 제1산화층 및 산화 측벽들을 제거하여 스토리지 노드 전극층을 형성하는 공정을 포함하여 이루어진다.

Description

다중 실린더형 커패시터의 제조방법

본 발명은 반도체 소자에 관한 것으로, 특히 제한된 면적에서 다중 실린더형 커패시터를 형성할 수 있도록 하여 커패시턴스를 증가시킨 다중 실린더형 커패시터의 제조방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터에 관한여 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래 기술의 반도체 소자의 커패시터의 공정 단면도이다.

메모리 소자에 적용되는 커패시터의 커패시턴스를 향상시키기 위하여 단순 구조의 커패시터를 적층형으로 구성하기도 하고, 이를 실린더 구조로 하여 더욱 커패시턴스를 향상시켰다.

실린더 구조의 커패시터를 형성하기 위한 플라즈마를 이용한 건식 식각 공정이 사용되기도 하고, 식각 선택비가 다른 두 물질을 포토리소그래피 공정 및 습식 식각 공정을 이용하여 미세하게 패터닝하여 형성하기로 한다.

도 1은 단순 실린더 구조의 커패시터의 공정 순서를 나타낸 것으로 먼저, 도 1a에서와 같이, 셀 트랜지스터 및 불순물 확산 영역이 형성된 반도체 기판(1)의 전면에 형성되는 층간 절연막(2) 및 나이트라이드층(3)을 선택적으로 제거하여 콘택홀(4)을 형성한다.

그리고 상기의 콘택홀(4)을 포함하는 전면에 산화막층을 형성하고 에치백하여 상기 콘택홀(4)의 내측면에 산화 측벽(5)을 형성한다

이어, 도 1b에서와 같이, 상기의 콘택홀(4) 및 산화 측벽(5)을 포함하는 전면에 제1폴리 실리콘층(6) 및 산화막층(7)을 차례로 형성하고 스토리지 노드 마스크를 사용하여 선택적으로 식각한다.

그리고 도 1c에서와 같이 상기의 패터닝되어진 산화막층(7)을 포함하는 전면에 제2폴리 실리콘층(8)을 형성한다.

이어, 도 1d에서와 같이, 상기의 산화막층(7)이 노출되도록 제2폴리 실리콘층(8)을 에치백하여 상기 패터닝되어진 제1폴리 실리콘층(6) 및 산화막층(7)의 측면에 제1폴리 실리콘층(6)과 연결되는 측벽 형태의 폴리 실리콘 패턴층(8a)을 형성한다.

그리고 도 1e에서와 같이, 상기 산화막층(7)을 습식 식각 공정으로 제거하여 실린더 구조의 스토리지 노드 전극을 형성한다.

상기와 같은 종래 기술의 실린더 구조의 커패시터는 단순 적층형의 커패시터보다 커패시턴스를 제한된 면적에서 더욱 증가시킬 수 있다.

이와 같은 종래 기술의 커패시터는 단순 실린더 구조이기 때문에 어느 정도 커패시턴스를 향상시키는 것이 가능하지만, 고집적화 추세에 있는 현재 DRAM 등에 적용하기에는 부적절하다.

즉, 단순 실린더(실린더가 1개 또는 1.5개)구조로는 표면적을 확대하는 것이 한계가 있어 현재 양산 체제를 갖추어 가는 고집적화 소자에는 적용할 수가 없다.

본 발명은 상기와 같은 조래 기술의 반도체 소자의 커패시터의 문제점을 해결하기 위하여 안출한 것으로, 제한된 면적에서 다중 실린더형 커패시터를 형성할 수 있도록 하여 커패시턴스를 증가시킨 다중 실린더형 커패시터의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래 기술의 반도체 소자의 커패시터의 공정 단면도.

도 2a 내지 도 21은 본 발명에 따른 반도체 소자의 커패시터의 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명*

20:반도체 기판 21:층간 절연막 22:나이트라이드층

23:콘택홀 24:제1산화 측벽 25:제1폴리 실리콘층

26:셀분리 콘택홀 27;제1산화막층 28:제2폴리 실리콘층

29:제2산화막층 30:제3폴리 실리콘층 31:제2산화 측벽

32:제4폴리 실리콘층 33:제3산화 측벽 34:제5폴리 실리콘층

이와 같은 목적을 달성하기 위한 본 발명의 다중 실린더형 커패시터의 제조방법은 반도체 기판의 전면에 층간 절연막 및 나이트라이드층을 형성하고 그층들을 선택적으로 제거하여 콘택홀을 형성하는 공정과, 상기의 콘택홀의 내측면에 제1산화 측벽을 형성하고 그를 포함하는 전면에 제1폴리 실리콘층을 형성하는 공정과, 상기 제1폴리 실리콘층을 선택적으로 제거하여 셀분리 콘택홀을 형성하고 그를 포함하는 전면에 제1산화막층, 제2폴리 실리콘층, 제2산화막층을 차례로 형성하는 공정과, 상기의 셀분리 콘택홀상측에만 남도록 상기의 제1산화막층을 식각하는 공정과, 상기 패터닝되어진 제1산화막층을 포함하는 전면에 그 측면에 산화 측벽을 갖는 폴리 실리콘층들을 반복 형성하는 공정과, 상기의 적층 형성된 폴리 실리콘층들과 제1산화막층, 산화 측벽들의 상층부를 식각하고 노출된 제1산화막층 및 산화 측벽들을 제거하여 스토리지 노드 전극층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 다중 실린더형 커패시터의 제조방법에 관한 상세히 설명하면 다음과 같다.

도 2a 내지 도 2l은 본 발명에 따른 반도체 소자의 커패시터의 공정 단면도이다.

본 발명은 단순화된 공정으로 실린더를 다중으로 형성하여 제한된 면적에서 커패시턴스를 증대시킨 것으로 먼저, 도 2a에서와 같이, 셀 트랜지스터 및 불순물 확산 영역(도면에 도시되지 않음)이 형성된 반도체 기판(20)의 전면에 형성된 층간 절연막(21) 및 나이트라이트층(22)를 선택적으로 제거하여 콘택홀(23)을 형성한다.

그리고 상기의 콘택홀(23)을 포함하는 전면에 산화막층을 형성하고 에치백하여 상기의 콘택홀(23)의 내측면에 제1산화 측벽(24)을 형성한다.

이어, 도 2b에서와 같이, 상기 제1산화 측벽(24)이 형성된 콘택홀(23)을 포함하는 전면에 제1폴리 실리콘층(25)을 형성하고 에치백하여 평탄도를 높인다.

그리고 도 2c에서와 같이, 상기 콘택홀(23)이 형성되지 않는 나이트라이드층(22)상의 제1폴리 실리콘층(25)을 선택적으로 제거하여 셀분리 콘택홀(26)을 형성한다.

이어, 도 2d에서와 같이, 상기 셀분리 콘택홀(26)을 포함하는 전면에 제1산화막층(27)을 형성한다. 상기의 제1산화막층(27)상에 제2폴리 실리콘층(28), 제2산화막층(29)을 차례로 형성한다.

이때, 상기의 제1산화막층(29)은 후속되는 CMP 공정의 조건을 고려하여 그 두께를 결정한다.

그리고 도 2e에서와 같이, 상기의 셀분리 콘택홀(26)상측에만 남도록 제2산화막층(29)을 선택적으로 식각한다.

이어, 도 2f에서와 같이, 상기의 패터닝되어진 제2산화막층(29)을 마스크로 하여 습식 식각 공정으로 상기의 제2폴리 실리콘층(28)을 패터닝되어진 제2산화막층(29)보다 더작은 패턴으로 남도록 선택적으로 식각한다.

그리고 도 2g에서와 같이, 상기의 마스크로 사용된 제2산화막층(29)을 제거하고 패터닝되어진 제2폴리 실리콘층(28)을 이용하여 상기의 제1산화막층(27)을 건식 식각 공정으로 식각하여 셀분리 콘택홀(26) 영역 및 그 상측에만 남도록 한다.

이어, 도 2h에서와 같이, 상기 패터닝되어진 제1산화막층(27)을 포함하는 제1폴리 실리콘층(25)상에 제3폴리 실리콘층(30)을 형성한다.

그리고 도 2i에서와 같이, 상기의 제3폴리 실리콘층(30)의 전면에 산화막층을 형성하고 에치백하여 상기 패터닝되어진 제1산화막층(27)에 의해 돌출 형성된 제3폴리 실리콘층(30)의 측멱에 제2산화 측벽(31)을 형성한다.

이어, 도 2j에서와 같이, 상기 제2산화 측벽(31)을 포함하는 제3폴리 실리콘층(30)상에 제4폴리 실리콘층(32)을 형성한다.

그리고 다시 산화막층을 형성하고 에치백하여 제4폴리 실리콘층(32)의 측면에 제3산화 측벽(33)을 형성한다.

이어, 상기 제3산화 측벽(33)을 포함하는 전면에 제5폴리 실리콘층(34)을 형성한다.

그리고 도 2k에서와 같이, 상기 적층 형성된 제3,4,5폴리 실리콘층(30)(32)(34)과 제1산화막층(27), 제2,3산화 측벽(31)(33)을 CMP 공정으로 상층부의 일부를 식각한다.

이어, 도 2l에서와 같이, 상기의 제1산화막층(27), 제2,3산화 측벽(31)(33)을 습식 식각 공정으로 제거하여 다중의 실린더를 갖는 스토리지 노드 전극층을 형성한다.

이와 같은 공정으로 형성된 본 발명의 반도체 소자의 커패시터는 연속적인 폴리 실리콘층 및 산화 측벽의 형성 공정으로 다중의 실린더 구조의 커패시터를 형성하므로 공정이 단순화되어 제조 원가의 측면에서 유리해지고, 스토리지 노드 전극층의 표면적을 제한된 면적에서 극대화할 수 있으므로 고집적화 추세의 메모리소자에의 적용성을 높이는 효과가 있다.

Claims (4)

1. 반도체 기판의 전면에 층간 절연막 및 나이트라이드층을 형성하고 그 층들을 선택적으로 제거하여 콘택홀을 형성하는 공정과,

   상기의 콘택홀의 내측면에 제1산화 측벽을 형성하고 그를 포함하는 전면에 제1폴리 실리콘층을 형성하는 공정과,

   상기 제1폴리 실리콘층을 선택적으로 제거하여 셀분리 콘택홀을 형성하고 그를 포함하는 전면에 제1산화막층, 제2폴리 실리콘층, 제2산화막층을 차례로 형성하는 공정과,

   상기의 제2폴리 실리콘층, 제2산화막층을 선택적으로 제거하고 셀분리 콘택홀상측에만 남도록 상기의 제1산화막층을 식각하는 공정과,

   상기 패터닝되어진 제1산화막층을 포함하는 전면에 그 측면에 산화 측벽을 갖는 폴리 실리콘층들을 반복 형성하는 공정과,

   상기의 적층 형성된 폴리 실리콘층들과 제1산화막층, 산화 측벽들의 상층부를 식각하고 노출된 제1산화막층 및 산화 측벽들을 제거하여 스토리지 노드 전극층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 다중 실린더형 커패시터의 제조 방법.
2. 제1항에 있어서, 제1폴리 실리콘층을 형성하고 일정 두께 에치백하여 평탄도를 높이는 공정을 더 포함하는 것을 특징으로 하는 다중 실린더형 커패시터의 제조 방법.
3. 제1항에 있어서, 제1산화막층의 식각은 상기의 셀분리 콘택홀상측에만 남도록 제2산화막층을 선택적으로 식각하는 공정과,

   상기의 패터닝되어진 제2산화막층을 마스크로하여 습식 식각 공정으로 상기의 제2폴리 실리콘층을 패터닝되어진 제2산화막층보다 더작은 패턴으로 남도록 선택적으로 식각하는 공정과,

   상기의 패터닝되어진 제2폴리 실리콘층을 이용하여 상기 제1산화막층을 건식 식각 공정으로 식각하여 셀분리 콘택홀 영역 및 그 상측에만 남도록 하는 공정으로 이루어지는 것을 특징으로 하는 다중 실린더형 커패시터의 제조 방법.
4. 제1항에 있어서, 측면에 산화 측벽을 갖고 형성되는 폴리 실리콘층들의 상층부는 CMP 공정을 제거하는 것을 특징으로 하는 다중 실린더형 커패시터의 제조 방법.