KR19990003905A - 반도체 소자의 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야.

반도체 장치 제조 방법.

2. 발명이 해결하고자 하는 기술적 과제.

반도체 소자 형성시, 셀 영역과 주변 회로 부분의 단차를 줄일 수 있는 반도체 소자 형성 방법을 제공함을 그 목적으로 한다.

3. 발명의 해결 방법의 요지.

디램 형성시, 금속 공정 후에 자기 정렬 방법으로 커패시터를 형성하여 이에 주변 회로 지역과 셀 영역간의 단차를 줄일 수 있다.

4. 발명의 중요한 용도.

반도체 장치 제조 공정에 이용됨.

Description

반도체 소자의 형성 방법

본 발명은 디램(DRAM)과 같은 반도체 소자의 제조 공정에 관한 것으로서, 특히 소자의 셀 영역과 주변 회로 영역간의 단차를 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 디램(Dynamic Random Access Memory) 셀 만들기 위하여, 4번의 폴리 실리콘 층이 형성되는데 각각, 모스 트랜지스터의 게이트 전극을 이루어 외부 회로와 연결되는 워드라인, 모스 트랜지스터의 한 방향(소스)에 연결되어 신호를 전송하는 비트라 인, 모스 트랜지스터의 나머지 한 방향(드레인)에 연결되고, 커패시터의 전하 저장 전극을 이루는 폴리 실리콘층 및 커패시터의 플레이트 전극을 위한 폴리 실리콘층으로 사용된다.

도1은 종래의 기술에 따른 전하 저장 전극의 형성 공정의 단면도이다.

먼저, 도 1에 도시된 바와 같이, 실리콘 기판(11) 상에 국부 산화막을 형성하여 소자 형성 영역과 소자 분리 영역으로 구분하고, 셀 영역에 모스 트랜지스터의 게이트 전극을 형성하여 디램의 워드라인(12)을 형성한다. 그리고 절연막을 형성하고, 셀 영역에 실리콘 기판(11)과 접촉(Junction)되는 비트 라인(13)을 형성한다. 전체 구조 상부에 절연막을 형성하고, 셀 영역에 커패시터 형성을 위한 전하 저장 전극(14)을 형성한다. 역시 소자간 절연 및 평탄화를 위한 절연막을 형성하고, 그 상부에 금속선(15)과 금속선(15)의 패터닝을 위한 포토레지스트막(16)을 형성한다.

전술한 바와 같이 형성되는 반도체 소자는 셀 영역과 주변 회로 지역간의 단차(topology)가 5000Å정도이다.

이에 이를 개선할 수 있는 진보된 반도체 소자 형성 방법의 개발이 필요하게 되었다.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자 형성시, 셀 영역과 주변 회로 부분의 단차를 줄일 수 있는 반도체 소자 형성 방법을 제공함을 그 목적으로 한다.

도 1은 종래의 디램을 구비하는 반도체 소자의 공정의 단면도,

도 2a 내지 도2k는 본 발명의 일실시예에 따른 디램을 구비하는 반도체 소자의 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명.

21 : 실리콘 기판 27 : 포토레지스트 패턴

22 : 워드라인용 폴리 실리콘 28 : 산화막

23 : 비트 라인용 폴리 실리콘 29 : 층간절연막

24 :층간절연막 30 : 포토레지스트 패턴

25 : 금속선 31 : 폴리 실리콘

26 : 실리콘 산화막 32 : 포토레지스트 패턴

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 형성 방법은, 워드라인 및 비트 라인이 형성되어 있는 셀 영역과 주변 회로 영역으로 형성되는 반도체 소자 형성시, 반도체 기판 상에 상기 비트 라인을 패터닝한 후 전체적으로 층간절연막 형성하는 단계, 상기 주변 회로 지역의 층간절연막 관통하여 상기 반도체 기판과 연결되도록 하는 금속막을 전체 구조 상부에 형성하는 단계, 상기 금속막을 패터닝하여 금속선 패턴을 형성하고, 전체 구조 상부에 제1 절연막을 형성하는 단계 및 상기 셀 영역의, 상기 절연막을 식각 하여 상기 금속선 패턴 사이의 층간절연막 노출시키고 계속해서 상기 금속선 패턴을 자기 정렬 방법으로 상기 층간절연막을 식각 하여 상기 반도체 기판을 노출시키는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도2k는 본 발명의 일실시예에 따른 반도체 소자의 형성 방법을 나타내는 공정 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21)상에 워드라인(22)과 제1절연막, 비트 라인(23)과 제 2절연막을 형성한다. 이후 제1절연막 및 제2절연막을 층간절연막(24)으로 표현한다. 주변 회로 지역의 층간절연막(24)을 CF계열의 가스를 사용한 건식 식각으로 실리콘 기판(21)이 노출되도록 한다.

다음으로 도 2b에 도시된 바와 같이, 전체 구조 상부에 장벽금속막(도시되지 않음)을 형성한후 금속선(25)을 형성하여 주변 회로 지역의 콘택홀을 매립한다. 그 상부에 실리콘 산화막(26)형성한 다음 포토레지스트 패턴(27)을 형성하여 포토레지스트 패턴(27)을 식각 장벽으로 하여 실리콘 산화막(26)을 패터닝한다.

다음으로 도 2c에 도시된 바와 같이, 연속해서 금속선(25)을 식각한 후, 애슁(ashing)공정으로 잔류 포토레지스트 패턴(27)을 제거한다.

다음으로 도 2d에 도시된 바와 같이, 기 형성된 금속선(25)패턴을 절연시키기 위한 산화막(28)을 화학 기상 증착 방법으로 전체 구조 상부에 형성하되, 금속선(25)패턴 간극(間隙)에는 매립되지는 않도록 한다.

다음으로 도 2e에 도시된 바와 같이, 기 형성된 산화막(28)을 비등방성 전면성 건식식각 공정하여 층간절연막(24) 및 실리콘 산화막(26)이 노출 되도록 하고, 금속선(25)패턴 측벽에 산화막(28) 스페이서를 형성한다. 여기서 산화막(25) 스페이서는 후속 공정으로 형성되는 자기 정렬(Self aligned) 커패시터를 형성하는 역할을 한다.

다음으로 도 2f에 도시된 바와 같이, 전체 구조 상부에 BPSG막(29)을 증착하고 화학적, 기계적 연마 공정으로 평탄화 공정을 실시한다.

다음으로 도 2g에 도시된 바와 같이, 포토레지스트를(30)을 전체 구조 상부에 형성한후, 커패시터 영역 마스크로 패터닝하여 포토레지스트 패턴(30)을 형성한다.

다음으로 도 2h에 도시된 바와 같이, 포토레지스트 패턴(30)을 식각 장벽으로 BPSG막(29)을 식각하고, 층간절연막(24)을 식각 하여 실리콘 기판(21)이 노출되도록 하는 커패시터 콘택홀을 형성한다.

다음으로 도 2i에 도시된 바와 같이, 전체 구조 상부에 커패시터 전하 저장 전극 형성용으로 도핑된 폴리 실리콘막(31)을 형성하여 커패시터 콘택홀을 매립하여 실리콘 기판(21)과 접촉되도록 한다.

다음으로 도 2j에 도시된 바와 같이, 전하 저장 전극용 마스크를 이용한 포토레지스트 패턴(32)을 형성하고, 폴리 실리콘막(31)을 식각 한다.

마지막으로 도 2k에 도시된 바와 같이, 포토레지스트 패턴(32)을 제거하여 본 발명을 실시할 수 있다.

전술한 바와 같이, 트랜지스터의 워드라인 및 비트 라인의 형성 후에 금속선을 형성하고, 전체적으로 평탄화 공정을 실시한 후 기 형성된 금속선 패턴에 의한 자기 정렬된 커패시터의 전하 저장 전극을 형성하여 이루어지는 본 발명은, 종래의 셀 영역과 주변 회로 영역간의 단차를 현저하게 줄여 준다.

이상에서 설명한 본 발명은 전술한 실시에 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 디램과 같은 반도체 소자의 형성시, 비트 라인 형성 후에 층간절연막을 형성하고, 그 상부에 금속선을 바로 패터닝한다. 그리고, 금속선 측면에 산화막 스페이서를 형성하고 절연막을 전체적으로 형성하여 반도체 소자의 셀 영역과 주변 회로 지역간의 단차를 크게 감소시킬 수 있다.

Claims (3)

1. 워드라인 및 비트 라인이 형성되어 있는 셀 영역과 주변 회로 형성되는 반도체 소자 형성시, 반도체 기판 상에 상기 비트 라인을 패터닝한 후 전체적으로 층간절연막 형성하는 단계, 상기 주변 회로 지역의 층간절연막을 관통하여 상기 반도체 기판과 연결되도록 하는 금속막을 전체 구조 상부에 형성하는 단계, 상기 금속막을 패터닝하여 금속선 패턴을 형성하고, 전체 구조 상부에 제1 절연막을 형성하는 단계 및 상기 셀 영역의, 상기 절연막을 식각 하여 상기 금속선 패턴 사이의 층간절연막을 노출시키고 계속해서 상기 금속선 패턴을 자기 정렬 상기 층간절연막을 식각 하여 상기 반도체 기판을 노출시키는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
2. 제1항에 있어서, 상기 층간절연막 식각 후에 폴리 실리콘막을 형성하는 단계, 상기 폴리 실리콘막을 패터닝하는 단계를 더 포함하여 이루어지는 반도체 소자 제조 방법.
3. 제1항에 있어서, 상기 금속선 패터닝 후에 제2 절연막을 형성하는 단계, 상기 금속선 측면에 제2 절연막 스페이서를 형성하는 단계를 더 포함하여 이루어지는 반도체 소자 제조 방법.