KR980012486A - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

및 폴리실리콘막 형성으로 커패시터를 제조함으로 종래에 비해 제조 공정이 더욱 더 단순화 되었다.

Description

반도체 소자의 커패시터 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 보다 단순화된 제조 공정들로 형성하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.

커패시터의 구조를 변경하여 유효면적을 증가시킬 수 있는데, 여기에는 트렌치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등이 있다.

종래의 실린더형 커패시터를 형성하기 위해서는 2회의 스페이서 공정을 실시하는데, 이로 인해 공정이 복잡해진다.

본 발명이 이루고자 하는 기술적 과제는, 보다 단순화된 제조 공정들로 형성하는 반도체 소자의 커패시터 제조 방법을 제공하는데 있다.

제1a도 내지 제1d도는 본 발명에 의한 반도체 소자의 커패시터의 제조 방법을 설명하기 위해 도시한 단면도들이다.

상기 과제를 이루기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판 상에 층간 절연층을 T 두께로 형성하는 단계; 상기 트랜지스터의 소오스 영역이 노출되도록 상기 층간 절연층을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립할 수 있게 도전 물질을 증착하여 도전층을 형성하는 단계; 상기 도전층 상의 소정 영역에 식각 마스크(Etching Mask)를 형성하는 단계; 상기 식각 마스크 측면에 스페이서(Spacer)를 형성하는 단계; 상기 식각 마스크와 스페이서를 마스크로하여 상기 도전층 두께의 일부, 즉 t 두께만큼 식각하는 단계; 및 상기 식각 마스크를 제거하는 단계; 상기 반도체 기판 전면에 폴리실리콘막을 형성한 후 에치벡(Etch Back)하는 단계; 상기 폴리실리콘막과 스페이서를 마스크로하여 상기 도전층을 T-t 두께만큼 식각하는 단계; 및 상기 스페이서를 선택적 식각(Selective Etching)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.

상기 식각 마스크는 감광막, 산화막 및 실리콘 나이트라이드 등 중에서는 어느 하나로 형성하는 것이 바람직하다.

따라서, 본 발명에 의한 반도체 소자의 커패시터 제조 방법은, 1회의 스페이서 형성 및 폴리실리콘막 형성으로 커패시터를 제조함으로 종래에 비해 제조 공정이 더욱 더 단순화 되었다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 1a내지 도 1e 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.

도면 참조 번호 11은 반도체 기판을, 13은 층간 절연층을, 15는 콘택홀, 17·17a·17b는 도전층을, 19는 식각 마스크(Etch MASK)를, 21은 스페이서(21)를 그리고 23은 물질층을 각각 나타낸다.

도 1a 참조하면, 트랜지스터(도시하지않음)가 형성된 반도체 기판(11)상에 층간 절연층(13)을 형성하는 공정, 상기 트랜지스터의 소오드영역(도시하지 않음)이 노출되도록 상기 층간 절연층(13)을 패터닝하여 콘택홀(15)을 형성하는 공정, 상기 콘택홀(15)을 충분히 매립할 수 있게 도전 물질을 증착하여 도전층(17)을 형성하는 공정, 상기 도전층(17) 상의 소정 영역에 식각 마스크(19)을 형성하는 공정 그리고 상기 식각 마스크(19) 측면에 스페이서(21)를 형성하는 공정을 차례로 진행한다.

상기 층간 절연층(13)은 산화막 등의 절연 물질을 사용하고, 상기 도전층(17)은 폴리 실리콘을 사용하여 T두께로 형성한다.

상기 식각 마스크(19)는 감광막, 산화막 또는 실리콘 나이트라이드 등으로 형성할 수 있는데, 감광막으로 형성할 경우 상기 스페이서(21)는 상기 감광막상에 SiH4를 플라즈마 방식으로 증착한 후 에치백(Etch Back)함으로써 형성된다. 또한 상기 식각 마스크(19)를 산화막으로 형성할 경우 상기 산화막상에 실리콘 나이트라이드를 증착한 후에치백함으로써 스페이서(21)를 형성한다.

도 1b 참조하면, 상기 식각 마스크(19)와 스페이서(21)를 마스크로하여 상기 도전층(17) 두께의 일부, 즉 t 두께만큼 식각하여 도전층(17a)를 형성한다.

도 1c 참조하면, 상기 식각 마스크(19)를 제거하는 공정, 상기 반도체 기판(11) 전면에 포리실리콘을 증착한후 에치백하여 물질층(23)을 형성하는 공정을 진행한다.

상기 식각 마스크(19)를 제거하는 방법은 상기 식각 마스크(19)가 감광막일 경우 애슁(Ashing) 방법, 산화막일 경우 BOE(Buffered Oxide Etchant)를 사요한 식각 방법이 있다.

도 1d 참조하면, 상기 물질층(23)과 스페이서(21)를 마스크로하여 상기 도전층(17a)을 T-t 두께만큼 식각한 후 상기 스페이서(21)를 선택적 식각(Selective Etching)함으로써 도전층(17b)과 물질층(23)으로 형성된 실린더(Cylinder)형 스토리지 전극을 완성한다.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

이상 설명된 바와 같이 본 발명에 의한 반도체 소자의 커패시터 제조 방법은, 1회의 스페이서 형성 및 폴리실리콘막 형성으로 커패시터를 제조함으로 종래에 비해 제조 공정이 더욱 더 단순화 되었다.

Claims (2)

1. 트랜지스터가 형성된 반도체 기관 상에 층간 절연층을 T 두께로 형성하는 단계; 상기 트랜지스터의 소오스 영역이 노출되도록 상기 층간 절연층을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀을 충분히 매립할 수 있게 도전 물질을 증착하여 도전층을 형성하는 단계; 상기 도전층 상의 소정 영역에 식각 마스크(Erching Mask)를 형성하는 단계; 상기 식각 마스크 측면에 스페이서(Spacer)를 형성하는 단계; 상기 식각 마스크와 스페이서를 마스크로하여 상기 도전층 두께의 일부, 즉 t 두께만큼 식각하는 단계; 상기 식각 마스크를 제거하는 단계; 상기 반도체 기판 전면에 폴리실리콘막을 형성한 후 에치백(Etch Back)하는 단계; 상기 폴리실리콘막과 스페이서를 마스크로하여 상기 도전층을 T-t 두께만큼 식각하는 단계; 및 상기 스페이서를 선택적 식각(Selective Etching)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서, 상기 식각 마스크는 감광막, 산화막 및 실리콘 나이트라이드 등 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임