JPH02295163A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH02295163A JP1116402A JP11640289A JPH02295163A JP H02295163 A JPH02295163 A JP H02295163A JP 1116402 A JP1116402 A JP 1116402A JP 11640289 A JP11640289 A JP 11640289A JP H02295163 A JPH02295163 A JP H02295163A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [概要] 基板の上方に積層形キャパシタを形成してなるDRAM
の製造方法に関し、 ビット線の寄生容量を小さくして、消費電力の低減化及
びセルの動作の安定化を図るとともに、周辺回路部のコ
ンタクトホールのアスベクト比を小さくして、配線のス
テップ力バレージを良好にすることを目的とし、 半導体基板上に形成した記憶素子を構成する第一の半導
体素子と記憶素子以外の回路を構成する第二の半導体素
子とを覆うように第一の層間絶縁膜を被着形成する工程
と、該第一の層間絶縁股上に前記第一の半導体素子に電
気的に接続するビット線の形状にパターニングされた第
一の導電層を形成する工程と、該第一の導電層を覆い前
記第一の層間絶縁股上に延在する第二の層間絶縁膜を形
成する工程と、該第二の層間絶縁膜上に前記記憶素子を
構成するキャパシタの対向電極となるべき第二の導電層
を被着形成する工程と、少なくとも前記第二の半導体素
子の上の前記第二の導電層及び前記第二の層間絶縁膜と
を順次除去する工程と、しかる後、少なくとも前記第一
の層間絶縁膜を貫通し前記第二の半導体素子の表面に達
する開口を形成する工程とを含んで構成する。
[産業上の利用分野] 本発明は半導体記憶装置の製造方法、より詳しくは、基
板の上方に積層形キャパシタを形成してなるダイナミッ
ク・ランダム・アクセス・メモリ(以下、DRAMとい
う)の製遣方法に関する.積層形キャパシタは、転送ゲ
ートトランジスタ上にその一部を重ねて形成することが
できるため、4M,16Mビット等、大容量のDRAM
に適しており、近年、かかる積層形キャパシタを形成し
てなるDRAMの開発が種々、行われている。
?従来の技術] 従来、基板の上方に積層形キャパシタを形成してなるD
RAMとして、第2図Hに、その要部断端面図を示すよ
うなものが提案されている。
図中、1は基体をなすp型シリコン基板、2はDRAM
セル部、3は周辺回路部である。また、DRAMセル部
2において、4は転送ゲートトランジスタ、5はビット
線、6は積層形キャパシタである。
ここに、転送ゲートトランジスタ4はnチャネルMOS
型電界効果トランジスタ(nMOs  FET)から構
成されており、7及び8はn+拡散層、9は二酸化シリ
コン( SiO■)からなるゲート絶縁膜、10は多結
晶シリコンからなるワード線である. また、ビット線5は多結晶シリコンからなり、転送ゲー
トトランジスタの一方のn+拡散層7に?続されている
また、積層形キャパシタ6は多結晶シリコンがらなる蓄
積電極11と、Si02からなるキャパシタ絶縁膜12
と、多結晶シリコンからなる対向電極13とを設けて構
成されており、蓄積電極11は転送ゲートトランジスタ
の他方のn+拡散層8に接続されている. また、l4はワード線、15はフィールド酸化膜、16
及び17はSiO■膜、18は窒化シリコン( Si3
N,)膜、19はリン・ケイ酸ガラス(PSG)膜、2
0及び21はアルミニウム配線層である.他方、周辺回
路部3において、22はnMOsFETであり、23及
び24はそれぞれn+拡散層からなるドレイン領域及び
ソース領域、25はSiO■からなるゲート絶縁膜、2
6は多結晶シリコンからなるワード線である. また、27及び28はアルミニウム配線層であり、これ
らアルミニウム配線層27及び28はそれぞれnMOs
  FET22のドレイン領域23及びソース領域24
に接続されている.?かるDRAMは、第2図A〜Hに
示すようにして製造される。
即ち、先ず、第2図Aに示すように、p型シリコン基板
1を用意し、このp型シリコン基板1にフィールド酸化
膜15を形成した後、転送ゲートトランジスタ4及びn
MOs  FET22を形成する. 次に、第2図Bに示すように、Si02膜16、ビット
線5、SiO2fi 1 7、Si3N4膜18及びS
iO■膜29を順次に形成する.ここに、例えば、Si
O■膜16の膜厚は0.05μm、ビット線5の膜厚は
0.10AAm.Si02膜17の膜厚は0.05μm
 , Si,N4膜18の膜厚は0.15,cz m 
, Si02膜29の膜厚は0.10μmとする. 次に、第2図Cに示すように、n+拡散層8上に、St
O2膜16、17、Si3N4膜18及びSiO■膜2
9を貫通してなる例えば幅0.50μmの開口30を形
成する. 次に、第2図Dに示すように、開口30を介してn+拡
散M8に接続する例えば膜厚0.10μmの多結晶シリ
コンからなる蓄積電極11を形成する.この場合、蓄積
電極11はSi021Bi2 9上にフィン部11A及
び11Bを有する形状とする.次に、第2図Eに示すよ
うに、Si3N4膜18をマスクとし、フッ化水素(H
F)を含有する溶液を使用してSi02膜29をエッチ
ング除去した後、熱酸化を実行して、蓄積電極11の露
出面にSi02からなる、例えば膜厚100人のキャパ
シタ絶縁膜12を形成する. 次に、第2図Fに示すように、表面全域に多結晶シリコ
ンからなる、例えば膜厚帆10〜0.15μmの対向電
極13を形成する. 次に、第2図Gに示すように、表面全域に形成した対向
電極13のうち、周辺回路部3の部分の対向電極13A
をエッチング除去する.次に、第2図Hに示すように、
表面全域に例えば膜厚0.40μmのPSG膜19を形
成した後、周辺回路部3のnMOs  FET22のド
レイン領域23及びソース領域24上にそれぞれ幅を例
えば0.50μmとするコンタクトホール31及び32
を形成する。そして、これらコンタクトホール31及び
32を介してドレイン領域23及びソース領域24に接
続するアルミニウム配線層27及び28を形成するとと
もに、DRAMセル部2のアルミニウム配線層20及び
21を形成する.ここに、積層形キャパシタ6を設けて
なる従来例のDRAMを得ることができる. ?発明が解決しようとする課題] ところで、かかるDRAMにおいては、消費電力を低減
化し、また、セルの動作の安定化を図るため、ビット線
5の寄生容量を小さくすることが要請されている.この
ためには、ビット線5上の絶縁膜、即ち、SiO■膜1
7及びSi3N4膜18の膜厚を厚くすることが望まし
い。
しかしながら、これらSi02膜17及びSi3N4膜
18の膜厚を厚くすると、周辺回路部3に形成すべきコ
ンタクトホール31、32のアスベクト比(孔の深さ/
開口幅)が大きくなり、このため、アルミニウム配線層
27、28のカバレージが悪化し、アルミニウム配線層
27、28の断線を発生させてしまう. ここに、第2図従来例においては、Si02膜16、1
7の膜厚をそれぞれ0.05μm , Si3N4膜1
8の膜厚を0.15,u m − P S G膜19の
膜厚を0.40μm、コンタクトホール31、32の開
口幅を0.50μmとすると、これらコンタクトホール
31、32のアスベクト比は、 0.50 となる.このアスベクト比1.3は、かなり大きな値で
あって、開口幅0.50μmのコンタクトホール31、
32にあっては、アルミニウム配線層27、28に断線
を発生させてしまう場合が多い.このように、第2図従
来例においては、ビット線5上のSi02膜17及びS
i3N4膜18の膜厚を厚くし、消費電力の低減化及び
セルの動作の安定化を図ると、コンタクトホール31、
32のアスベクト比が大きくなり、配線のステップ力バ
レージ不良が生じてしまう. 逆に、ビット線5上のSi02膜17及びSi3N4膜
18の膜厚を薄くすると、コンタクトホール31、32
のアスペクト比は小さくできるものの、ビット線5の寄
生容量が大きくなり、消費電力の低減化及びセルの動作
の安定化を図ることができなくなる. 換言すれば、第2図従来例によるDRAMの製造方法は
、ビット線5の寄生容量を小さくして、消費電力の低減
化及びセルの動作の安定化を図るという要請と、周辺回
路部3のコンタクトホール31、32のアスベクト比を
小さくして、配線のステップ力バレージを良好にすると
いう要請とを同時に満足させるものではなかった. なお、この場合、コンタクトホール31、32の開口幅
を大きくし、これにより、アスベクト比を小さくするこ
とが考えられる.しかしながら、これを実行する場合に
は、nMOs  FET22のドレイン領域23及びソ
ース領域24の面積を大きくする必要があり、これは、
半導体記憶装置の大容量化を図る妨げとなってしまう.
また、PSG膜19の膜厚を薄くし、これにより、アス
ペクト比を小さくすることも考えられる.しかしながら
、この場合には、アルミニウム配線層20,21、27
、28の寄生容量が大きくなり、高速化を図ることがで
きなくなるとともに、絶縁耐圧の点でも問題が生じてし
まう.本発明は、かかる点にかんがみ、ビット線の寄生
容量を小さくし、消費電力の低減化及びセルの動作の安
定化を図るとともに、周辺回路部のコンタクトホールの
アスペクト比を小さくし、配線のステップ力バレージを
良好にすることができるようにしたDRAMの製造方法
を提供することを目的とする。
[課題を解決するための手段] 本発明のDRAMの製造方法は、半導体基板上に形成し
た記憶素子を構成する第一の半導体素子と記憶素子以外
の回路を構成する第二の半導体素子とを覆うように第一
の層間絶縁膜を被着形成する工程と、該第一の層間絶縁
膜上に前記第一の半導体素子に電気的に接続するビット
線の形状にパターニングされた第一の導電層を形成する
工程と、該第一の導電層を覆い前記第一の層間絶縁膜上
に延在する第二の層間絶縁膜を形成する工程と、該第二
の層間絶縁膜上に前記記憶素子を構成するキャパシタの
対向電極となるべき第二の導電層を被着形成する工程と
、少なくとも前記第二の半導体素子の上の前記第二の導
電層及び前記第二の層間絶縁膜とを順次除去する工程と
、しかる後、少なくとも前記第一の層間絶縁膜を貫通し
前記第二の半導体素子の表面に達する開口を形成する工
程とを含んで構成される. [作゜用] 本発明においては、第二の層間絶縁膜のうち、少なくと
も第二の半導体素子の上の第二の層間絶縁膜は除去して
しまうので、第一の層間絶縁膜を貫通し第二の半導体素
子の表面に達する開口、即ち、周辺回路部のコンタクト
ホールのアスベクト比を小さくすることができる. また、同様の理由により、第二の層間絶縁膜の膜厚は、
周辺回路部のコンタクトホールのアスペクト比に影響し
ないので、記憶素子部分、即ち、セル部分の第二の層間
絶縁膜の膜厚を独立して厚くすることができ、これによ
って、ビット線の寄生容量を小さくすることができる. [実施例] 以下、第1図を参照して、本発明の一実施例につき説明
する。なお、第1図において、第2図に対応する部分に
は同一符号を付している.第1図は、本発明の一実施例
によるDRAMの製造方法を示す断端面図であって、本
実施例においては、先ず、第1図A〜Fに示すように、
第2図A〜Fに示すと同様の工程を実行する.即ち、先
ず、第1図Aに示すように、p型シリコン基板1を用意
し、このρ型シリコン基板1にフィールド酸化膜15を
形成した後、転送ゲートトランジスタ4及びnMOs 
 FET22を形成する。
?に、第1図Bに示すように、Si02# 1 6、ビ
ット線5 、Si02膜1 7 、SiJ4膜18及び
SiO■膜29を順次に形成する.ここに、例えば、S
iO■膜16の膜厚は0.05μm、ビット線5の膜厚
は0.10μm,Si02膜17の膜厚は0.05μm
 .Si,N4膜18の膜厚は0.15Az m , 
Si02膜29の膜厚は0,10μmとする.なお、本
実施例においては、SiO■膜16が第一の層間絶縁膜
、SiO■膜17及びSi 3N4膜18が第二の層間
絶縁膜をなす。
次に、第l図Cに示すように、nゝ拡散層8上に、Si
n2膜16、17、Si3N4膜18及びSiO■膜2
9を貫通してなる例えば幅0.50μmの開口30を形
成する. 次に、第1図Dに示すように、開口30を介してn+拡
散層8に接続する例えば膜厚0.10μmの多結晶シリ
コンからなる蓄積電極11を形成する.なお、蓄積t極
11は、Si02膜29上にフィン部11A及び11B
を有する形状とする.次に、第1図Eに示すように、S
i3N4膜18をマスクとし、HFを含有する溶液を使
用してSi02膜29をエッチング除去し、その後、熱
酸化を実行して、蓄積電極11の露出面にSi02から
なる、例えば膜厚100人のキャパシタ絶縁膜12を形
成する. 次に、第1図Fに示すように、表面全域に多結晶シリコ
ンからなる、例えば膜厚0410〜0.15μmの対向
電極13を形成する。この工程までは第2図従来例と同
一の工程である。
ここに、本実施例においては、次に、六フッ化イオウ(
SF6 )とフロン系ガス、例えばフレオン(CF4)
との混合ガスを使用し、第1図Gに示すように、表面全
域に形成した対向電極13及びSi3N4膜18のうち
、周辺回路部3の部分の対向電極13AおよびSisN
a MI B Aをエッチング除去する. 次に、第1図Hに示すように、表面全域に例えば膜厚0
.40μmのPSG膜19を形成した後、周辺回路部3
のnMOs  FET22のドレイン領域23及びソー
ス領域24上にそれぞれコンタクトボール31及び32
を形成する。
そして、これらコンタクトポール31及び32を介して
ドレイン領域23及びソース領域24に接続するアルミ
ニウム配線層27及び28を形成するとともに、DRA
Mセル部2のアルミニウム配線層20及び21を形成す
る。
ここに、p型シリコン基板1の上方に積層形キャパシタ
6を形成してなる本例のDRAMを得ることができる。
かかる本実施例においては、ビット線5上に形成するS
i02膜17及びSi3N4膜18の膜厚をそれぞれた
とえば0.05μm及び0.15μmとし、その合計膜
厚を0.20μmとしているので、ビット線5の寄生容
量を小さくし、消費電力の低減化及びセルの動作の安定
化を図ることができる。
また、本実施例においては、第1図Gに示すように、表
面全域に形成したSi.J4膜18のうぢ、周辺回路部
3の部分のSisNa Ili 1. 8 Aを除去す
るようにしているので、コンタクトホール31及び32
のアスベクト比を小さくしで、アルミニウム配線層27
及び28のカバレージを良好にすることができる. 具体的には、本実施例は、Si02膜16及び17の膜
厚をそれぞれ0.05μm=PsG膜19の膜厚を0.
40μm、コンタクトホール31、32の開口幅を0.
50μmとし、これらについては、第2図従来例と同様
にしているが、コンタクトホール3l、32のアスベク
ト比は、 0.50 とすることができる. このアスベクト比1.0は、第2図従来例の場合のアス
ベクト比1.3に比較して、かなり小さく、アルミニウ
ム配線層27及び28のカバレージを良好にすることが
できる. このように、本実施例によれば、ビット線5の寄生容量
を小さくし、消費電力の低減化及びセルの動作の安定化
を図るという要請と、周辺回路部3のコンタクトホール
31、32のアスベクト比を小さくして、配線のステッ
プ力バレージを良好にするという要請とを同時に満足さ
せることがで?る. また、本実施例においては、Si 3N4膜18Aの除
去工程と対向電極13Aの除去工程とを同−の工程で行
うようにしているので、第2図従来例に比較して、特に
工程が増加してしまうということはない。
なお、上述の実施例においては、Si3N4 1摸18
の膜厚を0,15μmとした場合につき述べたが、周辺
回路部3の部分のSi3N4膜18Aは除去してしまう
ので、Si3N4膜18の膜厚は周辺回路部3のコンタ
クトホール31、32のアスペクト比には何ら影響しな
い.したがって、Si3N4膜18の膜厚を0.15μ
m以上に厚くし、ビット線5の寄生容量を更に小さくし
て、第1図例による場合以上の消費電力の低減化及びセ
ルの動作の安定化を図ることもできる. また、上述の実施例においては、第一の層間絶縁膜とし
てSiO■Ilul6、第二の層間絶縁膜としてSiO
■膜17及びSi3N4膜18を設けるようにした場合
につき述べたが、SiO■膜17は必ずしも必要なもの
ではなく、これを設けない場合には、アスペクト比を更
に小さくすることができる。前例でいえば、 0.50 とすることができる. [発明の効果] 本発明によれば、第二の層間絶縁膜のうち、少なくとも
第二の半導体素子の上の第二の層間絶縁膜は除去するよ
うにしているので、第二の層間絶縁膜の膜厚を厚くして
ビット線の寄生容量を小さくし、消費電力の低減化及び
セルの動作の安定化を図るとともに、周辺回路部のコン
タクトホールのアスペクト比を小さくし、配線のステッ
プ力バレージを良好にすることができる。
第2図A〜Hは従来例によるDRAMの製造方法を示す
断端面図である. ?・・・p型シリコン基板 2・・・DRAMセル部 3・・・周辺回路部 4・・・転送ゲートトランジスタ 5・・・ビット線 6・・・積層形キャパシタ 16、17・・・SiO■膜 18・・・Si3N4M 31.32・・・コンタクトホール
【図面の簡単な説明】
第1図A〜Hは本発明の一実施例によるDRAMの製造
方法を示す断端面図、 本発明の一実施例によるDRAMの製造方法第゜1図 G 本発明の一実施例によるDRAMの製造方法第1図 従来例によるDRAiV+の製造方法 G 従来例によるD R .A Mの製造方法第2図

Claims (1)

  1. 【特許請求の範囲】 半導体基板上に形成した記憶素子を構成する第一の半導
    体素子と記憶素子以外の回路を構成する第二の半導体素
    子とを覆うように第一の層間絶縁膜を被着形成する工程
    と、 該第一の層間絶縁膜上に前記第一の半導体素子に電気的
    に接続するビット線の形状にパターニングされた第一の
    導電層を形成する工程と、 該第一の導電層を覆い前記第一の層間絶縁膜上に延在す
    る第二の層間絶縁膜を形成する工程と、該第二の層間絶
    縁膜上に前記記憶素子を構成するキャパシタの対向電極
    となるべき第二の導電層を被着形成する工程と、 少なくとも前記第二の半導体素子の上の前記第二の導電
    層及び前記第二の層間絶縁膜とを順次除去する工程と、 しかる後、少なくとも前記第一の層間絶縁膜を貫通し前
    記第二の半導体素子の表面に達する開口を形成する工程
    とを 含んでなることを特徴とする半導体記憶装置の製造方法
JP1116402A 1989-05-10 1989-05-10 半導体記憶装置の製造方法 Expired - Fee Related JPH0824169B2 (ja)

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KR1019900006624A KR940000307B1 (ko) 1989-05-10 1990-05-10 주변회로에서의 접촉 홀의 형상 및 종횡비를 개선하기 위해 셀 트랜지스터위에 형성되는 콘덴서를 구비하는 메모리 셀과 그 주변 회로로 구성되는 다이내믹 랜덤 액세스 메모리장치와 그 제조방법
US08/438,917 US5637522A (en) 1989-05-10 1995-05-10 Method for producing a dynamic random access memory device which includes memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit
US08/734,129 US5693970A (en) 1989-05-10 1996-10-21 Dynamic random access memory device comprising memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit and producing method thereof

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