JPS62150768A - 電極の接続構造 - Google Patents
電極の接続構造Info
- Publication number
- JPS62150768A JPS62150768A JP29634885A JP29634885A JPS62150768A JP S62150768 A JPS62150768 A JP S62150768A JP 29634885 A JP29634885 A JP 29634885A JP 29634885 A JP29634885 A JP 29634885A JP S62150768 A JPS62150768 A JP S62150768A
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- JP
- Japan
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- electrode
- silicon dioxide
- source
- rie
- groove
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、電極の接続構造に係わり、特に、半導体￥［
の電極の形成に際しコンタクトホールを微細化してもコ
ンタクト抵抗の増加を防１ｈできる電極の接続構造に関
する。
の電極の形成に際しコンタクトホールを微細化してもコ
ンタクト抵抗の増加を防１ｈできる電極の接続構造に関
する。
〈従来の技術〉
第３図は半導体装置に形成される電極の接続構造を示す
断面図であり、図において、１はｐ型の半導体基板を示
している。フィールド酸化膜２に囲まれた活性領域には
ｎ型の不純物が導入されてソース・ドレイン領域３，４
が形成されており、ソース・ドレイン領域３，４間には
薄い酸化＋１ｉ４５を介してポリシリコンのゲート６が
対向している。
断面図であり、図において、１はｐ型の半導体基板を示
している。フィールド酸化膜２に囲まれた活性領域には
ｎ型の不純物が導入されてソース・ドレイン領域３，４
が形成されており、ソース・ドレイン領域３，４間には
薄い酸化＋１ｉ４５を介してポリシリコンのゲート６が
対向している。
このゲート６と半導体基板１全体を被う二酸化シリコン
膜７には、ソース・ドレイン領域３，４上にコンタクト
孔８，９が穿設されており、これらのコンタクト孔８，
９を介してアルミニウムの電極１０．１１がソース・ド
レイン領域３，４にそれぞれ接続されている。
膜７には、ソース・ドレイン領域３，４上にコンタクト
孔８，９が穿設されており、これらのコンタクト孔８，
９を介してアルミニウムの電極１０．１１がソース・ド
レイン領域３，４にそれぞれ接続されている。
〈発明の解決しようとする問題点〉
しかしながら、上記従来の電極接続枯造にあっては、電
極１０．１１がソース・ドレイン領域３゜４に平面的に
しか接触していなかったので、半導体基板１に集積され
る素子の密度が高くなり、コンタクト孔８，９が微細化
されると、電極１０゜１１とソース・ドレイン領域３，
４との接触而粘が減少するうえ、アルミスパイクを防１
トすべくシリコンを含むアルミニウムにより電極１０，
１．１を形成すると、シリコンの再析出によりコンタク
ト抵抗がさらに増大するという問題点があった。
極１０．１１がソース・ドレイン領域３゜４に平面的に
しか接触していなかったので、半導体基板１に集積され
る素子の密度が高くなり、コンタクト孔８，９が微細化
されると、電極１０゜１１とソース・ドレイン領域３，
４との接触而粘が減少するうえ、アルミスパイクを防１
トすべくシリコンを含むアルミニウムにより電極１０，
１．１を形成すると、シリコンの再析出によりコンタク
ト抵抗がさらに増大するという問題点があった。
〈問題点を解決するための手段〉
本発明は、第１導電型の半導体基板の表面部に形成され
た第２導電型の不純物領域に電気的に接続される電極の
接続構造において、前記電極を前記不純物領域に形成さ
れた溝に導電体を充填して形成し、電極と不純物領域と
の接触面積の増加を図るようにしたことを要旨とする。
た第２導電型の不純物領域に電気的に接続される電極の
接続構造において、前記電極を前記不純物領域に形成さ
れた溝に導電体を充填して形成し、電極と不純物領域と
の接触面積の増加を図るようにしたことを要旨とする。
〈実施例〉
第１図は本発明の一実施例を示す断面図であり、図中、
２１はＰ型の半導体基板を示している。溝内の二酸化シ
リコン２２で囲まれた活性領域には、ｎ型の不純物がイ
オン注入されてソース・ドレイン領域２３．２４が形成
されており、これらのソース・ドレイン領域２３．２４
間には薄い二酸化シリコン膜を介してゲート２５が対向
している。
２１はＰ型の半導体基板を示している。溝内の二酸化シ
リコン２２で囲まれた活性領域には、ｎ型の不純物がイ
オン注入されてソース・ドレイン領域２３．２４が形成
されており、これらのソース・ドレイン領域２３．２４
間には薄い二酸化シリコン膜を介してゲート２５が対向
している。
ゲート２５の側面は二酸化シリコンのサイドウオール２
６で被われており、このサイドウオール２６を介して高
融点金属、例えばチタン、タングステン、モリブデン等
の電極２７．２８が設けられている。これらの電極２７
．２８はソース・ドレイン領域２３．２４に穿設された
溝２９，３．０内に達しており、電極２７．２８とソー
ス・ドレイン領域２３．２４とは電＄４２７．２８の底
面および側面において接触している。
６で被われており、このサイドウオール２６を介して高
融点金属、例えばチタン、タングステン、モリブデン等
の電極２７．２８が設けられている。これらの電極２７
．２８はソース・ドレイン領域２３．２４に穿設された
溝２９，３．０内に達しており、電極２７．２８とソー
ス・ドレイン領域２３．２４とは電＄４２７．２８の底
面および側面において接触している。
かかる電極の接続構造にあっては、半導体基板２１に形
成される素子の集積度が高くなり、それにつれて電極２
７．２８の水平投影面積が減少しても、電極２７．２８
とソース・ドレイン領域２３．２４とが立体的に接触し
ているので、電極２７．２８とソース・ドレイン領域２
３．２４との接触面積を充分広く取ることができる。
成される素子の集積度が高くなり、それにつれて電極２
７．２８の水平投影面積が減少しても、電極２７．２８
とソース・ドレイン領域２３．２４とが立体的に接触し
ているので、電極２７．２８とソース・ドレイン領域２
３．２４との接触面積を充分広く取ることができる。
次に、かかる電極の接続構造の形成方法を第２図（ａ）
乃至（ｄ）を参照しつつ説明する。まず。
乃至（ｄ）を参照しつつ説明する。まず。
半導体基板２１の表面に窒化シリコン膜４１を被着しこ
れをパターン形成して半導体基板２１の表面を一部露出
させた後１反応性イオンエツチング（以下、ＲＩ Ｅと
いう）により溝を形成しく第２図（ａ））、 しかる後
、該溝内に二酸化シリコン２２を充填する。窒化シリコ
ン膜４１を除去した後、この二酸化シリコン２２で噛ま
れた活性領域のチャンネル部上に薄いゲート酸化膜とポ
リシリコンゲート２５とをパターン形成し、これら薄い
ゲート酸化膜とポリシリコンゲート２５とをマスクとし
てｎ型の不純物を導入してソース・ドレイン領域２３．
２４を形成する（第２図（ｂ））。
れをパターン形成して半導体基板２１の表面を一部露出
させた後１反応性イオンエツチング（以下、ＲＩ Ｅと
いう）により溝を形成しく第２図（ａ））、 しかる後
、該溝内に二酸化シリコン２２を充填する。窒化シリコ
ン膜４１を除去した後、この二酸化シリコン２２で噛ま
れた活性領域のチャンネル部上に薄いゲート酸化膜とポ
リシリコンゲート２５とをパターン形成し、これら薄い
ゲート酸化膜とポリシリコンゲート２５とをマスクとし
てｎ型の不純物を導入してソース・ドレイン領域２３．
２４を形成する（第２図（ｂ））。
この後、ゲート２５に二酸化シリコンのサイドウオール
２６をＲＩＥにて形成し、続いて、ソース・ドレイン領
域２３．２４に溝２９．３０をＲＩＥにて形成する。こ
うして形成された溝２９．３０の底面部にはｎ型の不純
物がイオン注入されて、アニール後、ソース・ドレイン
領域２３．２４の一部になる（第２図（ｃ） ） 。ｌ
＋＊ ２９ ＋ ３０の形成後、高融点金属をＣＶＤ法
にて被着し、これをパターン形成して電極２７．２８を
得る（第２図（ｄ））。
２６をＲＩＥにて形成し、続いて、ソース・ドレイン領
域２３．２４に溝２９．３０をＲＩＥにて形成する。こ
うして形成された溝２９．３０の底面部にはｎ型の不純
物がイオン注入されて、アニール後、ソース・ドレイン
領域２３．２４の一部になる（第２図（ｃ） ） 。ｌ
＋＊ ２９ ＋ ３０の形成後、高融点金属をＣＶＤ法
にて被着し、これをパターン形成して電極２７．２８を
得る（第２図（ｄ））。
なお、上記電極２７．２８はポリシリコンで形成しても
よい。また、電極２７．２８を高くし、ゲート２５およ
び電極２７．２８を被う層間絶縁膜を形成した後、該層
間絶縁膜中にポリシリコン領域を形成し、このポリシリ
コン領域を単結晶化して素子をさらに形成すれば超高集
積度の三次元集積回路を形成することができる。かかる
三次元集積回路では、電極２７．２８が層間絶縁膜を貫
通しているので、層間接続を容易に行うことができる。
よい。また、電極２７．２８を高くし、ゲート２５およ
び電極２７．２８を被う層間絶縁膜を形成した後、該層
間絶縁膜中にポリシリコン領域を形成し、このポリシリ
コン領域を単結晶化して素子をさらに形成すれば超高集
積度の三次元集積回路を形成することができる。かかる
三次元集積回路では、電極２７．２８が層間絶縁膜を貫
通しているので、層間接続を容易に行うことができる。
〈効果〉
以上説明してきたように、本発明によると、不純物領域
に溝を形成して該溝に導電体を充填して″電極を形成し
たので、電極と不純物領域との接触面積を減少させるこ
となく電極の水平投影面積を減少させられ、素子の集積
度を高めても電極と不純物領域とのコンタクト抵抗が増
加しないという効果が得られる。
に溝を形成して該溝に導電体を充填して″電極を形成し
たので、電極と不純物領域との接触面積を減少させるこ
となく電極の水平投影面積を減少させられ、素子の集積
度を高めても電極と不純物領域とのコンタクト抵抗が増
加しないという効果が得られる。
第１図は本発明の一実施例の断面図、第２図（ａ）乃至
（ｄ）は一実施例の形成工程を示す断面図、第３図は従
来例の断面図である。 ２１・・・・・・・半導体基板。 ２３．２４・・・・不純物領域、 ２７．２８・・・・電極、 ２９．３０・・・・溝。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −第１図 （ａ） （ｂ） 第２図 第２図
（ｄ）は一実施例の形成工程を示す断面図、第３図は従
来例の断面図である。 ２１・・・・・・・半導体基板。 ２３．２４・・・・不純物領域、 ２７．２８・・・・電極、 ２９．３０・・・・溝。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −第１図 （ａ） （ｂ） 第２図 第２図
Claims (1)
- 第１導電型の半導体基板の表面部に形成された第２導電
型の不純物領域に電気的に接続される電極の接続構造に
おいて、前記電極を前記不純物領域に形成された溝に導
電体を充填して形成したことを特徴とする電極の接続構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29634885A JPS62150768A (ja) | 1985-12-24 | 1985-12-24 | 電極の接続構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29634885A JPS62150768A (ja) | 1985-12-24 | 1985-12-24 | 電極の接続構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150768A true JPS62150768A (ja) | 1987-07-04 |
Family
ID=17832386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29634885A Pending JPS62150768A (ja) | 1985-12-24 | 1985-12-24 | 電極の接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653501A (ja) * | 1991-02-13 | 1994-02-25 | Nec Corp | 半導体装置 |
| US6995414B2 (en) | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098667A (ja) * | 1983-11-02 | 1985-06-01 | Seiko Epson Corp | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
-
1985
- 1985-12-24 JP JP29634885A patent/JPS62150768A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098667A (ja) * | 1983-11-02 | 1985-06-01 | Seiko Epson Corp | 半導体装置 |
| JPS60187060A (ja) * | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653501A (ja) * | 1991-02-13 | 1994-02-25 | Nec Corp | 半導体装置 |
| US6995414B2 (en) | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7115930B2 (en) | 2001-11-16 | 2006-10-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7135729B2 (en) | 2001-11-16 | 2006-11-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7442978B2 (en) | 2001-11-16 | 2008-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7446364B2 (en) | 2001-11-16 | 2008-11-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7812386B2 (en) | 2001-11-16 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8017467B2 (en) | 2001-11-16 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8202774B2 (en) | 2001-11-16 | 2012-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8324674B2 (en) | 2001-11-16 | 2012-12-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8541827B2 (en) | 2001-11-16 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8647940B2 (en) | 2001-11-16 | 2014-02-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
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