JPH0997907A - トレンチｄｍｏｓ装置及びその製造方法 - Google Patents
トレンチｄｍｏｓ装置及びその製造方法Info
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- JPH0997907A JPH0997907A JP8012940A JP1294096A JPH0997907A JP H0997907 A JPH0997907 A JP H0997907A JP 8012940 A JP8012940 A JP 8012940A JP 1294096 A JP1294096 A JP 1294096A JP H0997907 A JPH0997907 A JP H0997907A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 電流駆動能力を向上させることができるトレ
ンチＤＭＯＳ装置及びその製造方法を提供する。 【解決手段】 第１の導電型を有する高濃度半導体物質
の第１の領域１０ａと、第１の領域上に設けられ、同一
の導電型を有する低濃度半導体物質の第２の領域１０ｂ
とからなる半導体基板１０と、第２の領域上に形成され
ている第２の導電型の拡散層１１と、拡散層１１の表面
に設けられた第１の導電型を有する高濃度不純物層１２
と、不純物層１２と拡散層１１を貫通して第２の領域１
０ｂの上部まで延設され、互いに所定距離だけ離れて形
成されていて、不純物層が少なくとも三つの領域に分離
されるようにする、少なくとも二つのトレンチ１３ａ，
１３ｂと、トレンチ１３ａ，１３ｂのそれぞれの側壁と
底部表面上に設けられた複数のゲート酸化膜１４ａ，１
４ｂと、複数のゲート酸化膜１４ａ，１４ｂのそれぞれ
の上に設けられたポリシリコン膜１５ａ，１５ｂとを含
む。
ンチＤＭＯＳ装置及びその製造方法を提供する。 【解決手段】 第１の導電型を有する高濃度半導体物質
の第１の領域１０ａと、第１の領域上に設けられ、同一
の導電型を有する低濃度半導体物質の第２の領域１０ｂ
とからなる半導体基板１０と、第２の領域上に形成され
ている第２の導電型の拡散層１１と、拡散層１１の表面
に設けられた第１の導電型を有する高濃度不純物層１２
と、不純物層１２と拡散層１１を貫通して第２の領域１
０ｂの上部まで延設され、互いに所定距離だけ離れて形
成されていて、不純物層が少なくとも三つの領域に分離
されるようにする、少なくとも二つのトレンチ１３ａ，
１３ｂと、トレンチ１３ａ，１３ｂのそれぞれの側壁と
底部表面上に設けられた複数のゲート酸化膜１４ａ，１
４ｂと、複数のゲート酸化膜１４ａ，１４ｂのそれぞれ
の上に設けられたポリシリコン膜１５ａ，１５ｂとを含
む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
に関し、より詳しくはトレンチＤＭＯＳ（ｔｒｅｎｃｈ
ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）装置及び
その製造方法に関する。
に関し、より詳しくはトレンチＤＭＯＳ（ｔｒｅｎｃｈ
ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）装置及び
その製造方法に関する。
【０００２】
【従来の技術】従来技術のトレンチＤＭＯＳトランジス
タは、図３に示すように、第１の導電型の半導体基板１
０ａ，１０ｂ上に設けられた第２の導電型のボディー層
（ｂｏｄｙ ｌａｙｅｒ）１１を貫通しながら設けられ
たトレンチと、該トレンチ内の側壁と底部表面上に設け
られたゲート酸化膜１４と、トレンチ内でゲート酸化膜
１４上に設けられたゲートポリシリコン層１５と、ゲー
トポリシリコン層１５の上部の両側に形成された第１の
導電型のソース不純物層１２とからなる構造を有する。
タは、図３に示すように、第１の導電型の半導体基板１
０ａ，１０ｂ上に設けられた第２の導電型のボディー層
（ｂｏｄｙ ｌａｙｅｒ）１１を貫通しながら設けられ
たトレンチと、該トレンチ内の側壁と底部表面上に設け
られたゲート酸化膜１４と、トレンチ内でゲート酸化膜
１４上に設けられたゲートポリシリコン層１５と、ゲー
トポリシリコン層１５の上部の両側に形成された第１の
導電型のソース不純物層１２とからなる構造を有する。
【０００３】前記の構造を持つトレンチＤＭＯＳトラン
ジスタにおいて、半導体基板１０にはドレイン電極が連
結され、ソース不純物層１２とボディー層１１には共通
的にソース電極が連結され、トレンチ内に設けられたポ
リシリコン層１５にはゲート電極が連結される。また、
半導体基板１０は高濃度の基板１０ａと、基板１０ａと
同一の導電型を有する低濃度の被覆層（ｃｏｖｅｒｉｎ
ｇ ｌａｙｅｒ）１０ｂとからなる。
ジスタにおいて、半導体基板１０にはドレイン電極が連
結され、ソース不純物層１２とボディー層１１には共通
的にソース電極が連結され、トレンチ内に設けられたポ
リシリコン層１５にはゲート電極が連結される。また、
半導体基板１０は高濃度の基板１０ａと、基板１０ａと
同一の導電型を有する低濃度の被覆層（ｃｏｖｅｒｉｎ
ｇ ｌａｙｅｒ）１０ｂとからなる。
【０００４】また、前記トレンチＤＭＯＳトランジスタ
の動作中に、ソース不純物１２と半導体基板１０の低濃
度被覆層１０ｂの間にゲート酸化膜１４に応じて二つの
チャンネル１８ａ，１８ｂが形成される。
の動作中に、ソース不純物１２と半導体基板１０の低濃
度被覆層１０ｂの間にゲート酸化膜１４に応じて二つの
チャンネル１８ａ，１８ｂが形成される。
【０００５】このように、従来のトレンチＤＭＯＳトラ
ンジスタは一つのトレンチを具備しているので、そのト
レンチの両側に設けられる二つのチャンネルのみを介し
て電流が流れる。
ンジスタは一つのトレンチを具備しているので、そのト
レンチの両側に設けられる二つのチャンネルのみを介し
て電流が流れる。
【０００６】一般に、トレンチＤＭＯＳトランジスタ
は、具現されるチャンネルの数が多ければ多いほど、そ
の電流の量が多くなって、高電流を駆動することができ
るようになる。
は、具現されるチャンネルの数が多ければ多いほど、そ
の電流の量が多くなって、高電流を駆動することができ
るようになる。
【０００７】次に、図４を参照して、前述の従来技術の
トレンチＤＭＯＳトランジスタの製造方法を説明する。
トレンチＤＭＯＳトランジスタの製造方法を説明する。
【０００８】まず、図４（ａ）に示されるように、高濃
度（ｎ+ ）のシリコン１０ａ上に、低濃度の被覆層１０
ｂを設けて半導体基板１０を設ける。半導体基板１０を
構成する高濃度の基板１０ａと低濃度の被覆層１０ｂと
は同様な導電型の不純物イオンが拡散されている。
度（ｎ+ ）のシリコン１０ａ上に、低濃度の被覆層１０
ｂを設けて半導体基板１０を設ける。半導体基板１０を
構成する高濃度の基板１０ａと低濃度の被覆層１０ｂと
は同様な導電型の不純物イオンが拡散されている。
【０００９】半導体基板１０の被覆層１０ｂに、ボディ
ーマスクを使用して、基板と異なる導電型を有する不純
物イオンが注入されて、拡散層１１が形成される。拡散
層１１は後の工程によって製造されたトレンチＤＭＯＳ
トランジスタのボディー層として使用される。
ーマスクを使用して、基板と異なる導電型を有する不純
物イオンが注入されて、拡散層１１が形成される。拡散
層１１は後の工程によって製造されたトレンチＤＭＯＳ
トランジスタのボディー層として使用される。
【００１０】次いで、図４（ｂ）に示すように、拡散層
１１上に通常のフォトリソグラフィー技術により所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、該シリコン酸化膜のパターンをソース形成用マス
クとして使用するイオン注入工程を実行して、高濃度の
ソース不純物層１２が拡散層１１の表面に設けられる。
即ち、拡散層１１に半導体基板１０と同一の導電型の不
純物イオンが注入されて、ソース電極が連結されるソー
ス不純物層１２が形成される。
１１上に通常のフォトリソグラフィー技術により所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、該シリコン酸化膜のパターンをソース形成用マス
クとして使用するイオン注入工程を実行して、高濃度の
ソース不純物層１２が拡散層１１の表面に設けられる。
即ち、拡散層１１に半導体基板１０と同一の導電型の不
純物イオンが注入されて、ソース電極が連結されるソー
ス不純物層１２が形成される。
【００１１】次いで、図４（ｃ）に示すように、前記シ
リコン酸化膜のパターンを除去した後、さらに所定パタ
ーンのシリコン酸化膜を拡散層１１上に形成してトレン
チ領域を区切り、反応性イオンビームエッチング、ある
いはその他のエッチングを用いて垂直的な側壁を有する
トレンチ１３を形成する。トレンチ１３は半導体基板１
０の被覆層１０ｂの一部が除去される程の深さを有す
る。
リコン酸化膜のパターンを除去した後、さらに所定パタ
ーンのシリコン酸化膜を拡散層１１上に形成してトレン
チ領域を区切り、反応性イオンビームエッチング、ある
いはその他のエッチングを用いて垂直的な側壁を有する
トレンチ１３を形成する。トレンチ１３は半導体基板１
０の被覆層１０ｂの一部が除去される程の深さを有す
る。
【００１２】続いて、図４（ｄ）に示すように、トレン
チ１３の側壁と底部表面との上にゲート酸化膜１４が設
けられ、トレンチ１３内のゲート酸化膜１４上にポリシ
リコン層１５が充填される。このポリシリコン層１５に
は後の金属配線工程によってゲート電極が連結され、ソ
ース不純物層１２とボディー層である拡散層１１にはソ
ース電極が共通的に連結され、半導体基板１０にはコレ
クター電極が連結される。
チ１３の側壁と底部表面との上にゲート酸化膜１４が設
けられ、トレンチ１３内のゲート酸化膜１４上にポリシ
リコン層１５が充填される。このポリシリコン層１５に
は後の金属配線工程によってゲート電極が連結され、ソ
ース不純物層１２とボディー層である拡散層１１にはソ
ース電極が共通的に連結され、半導体基板１０にはコレ
クター電極が連結される。
【００１３】
【発明が解決しようとする課題】しかし、前述の従来の
トレンチＤＭＯＳトランジスタは、ただ二つのチャンネ
ルだけを持っているので、高電流を駆動するのに限界を
有する問題があった。
トレンチＤＭＯＳトランジスタは、ただ二つのチャンネ
ルだけを持っているので、高電流を駆動するのに限界を
有する問題があった。
【００１４】この発明はこのような問題点を解決するた
めになされたものであり、一つの素子内に少なくとも４
つのチャンネルが形成されて高電流駆動の特性を有する
トレンチＤＭＯＳ装置及びその製造方法を提供すること
を目的とする。
めになされたものであり、一つの素子内に少なくとも４
つのチャンネルが形成されて高電流駆動の特性を有する
トレンチＤＭＯＳ装置及びその製造方法を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明に係るトレンチＤ
ＭＯＳ装置は、第１の導電型を有する高濃度半導体物質
の第１の領域と、該第１の領域上に形成され、同一の導
電型を有する低濃度半導体物質の第２の領域とからなる
半導体基板と、前記第２の領域上に設けられている第２
の導電型の拡散層と、該拡散層の表面に形成された第１
の導電型を有する高濃度不純物層と、該不純物層と前記
拡散層を貫通して第２の領域の上部まで延設され、互い
に所定距離だけ離れて設けられていて、前記不純物層が
少なくとも三つの領域に分離されるようにする少なくと
も二つのトレンチと、前記少なくとも二つのトレンチの
それぞれの側壁と底部表面上に設けられたゲート酸化膜
と、該複数のゲート酸化膜のそれぞれの上に設けられた
ポリシリコンを含むことを特徴とする。
ＭＯＳ装置は、第１の導電型を有する高濃度半導体物質
の第１の領域と、該第１の領域上に形成され、同一の導
電型を有する低濃度半導体物質の第２の領域とからなる
半導体基板と、前記第２の領域上に設けられている第２
の導電型の拡散層と、該拡散層の表面に形成された第１
の導電型を有する高濃度不純物層と、該不純物層と前記
拡散層を貫通して第２の領域の上部まで延設され、互い
に所定距離だけ離れて設けられていて、前記不純物層が
少なくとも三つの領域に分離されるようにする少なくと
も二つのトレンチと、前記少なくとも二つのトレンチの
それぞれの側壁と底部表面上に設けられたゲート酸化膜
と、該複数のゲート酸化膜のそれぞれの上に設けられた
ポリシリコンを含むことを特徴とする。
【００１６】本発明に係るトレンチＤＭＯＳ装置の製造
方法は、第１の導電型を有する高濃度半導体物質の第１
の領域を準備する工程と、該第１の領域上に、該第１の
領域と同様な導電型を有する低濃度半導体物質の第２の
領域を形成する工程と、該第２の領域上に、第２の導電
型を有する拡散層を設ける工程と、ソース形成用マスク
を使用して前記拡散層１１の表面に第１の導電型の不純
物イオンを注入して高濃度不純物層１２を設ける工程
と、トレンチ形成用マスクを使用して前記不純物層１２
と前記拡散層１１を貫通して前記第２の領域の上部まで
延設されていて、互いに所定距離だけ離れている、少な
くとも二つのトレンチを形成して、これらのトレンチに
よって前記不純物層を少なくとも三つの領域に分離する
工程と、前記少なくとも二つのトレンチの側壁と底部表
面上にゲート酸化膜を形成する工程と、前記ゲート酸化
膜上にポリシリコン膜を設ける工程とを含むことを特徴
とする。
方法は、第１の導電型を有する高濃度半導体物質の第１
の領域を準備する工程と、該第１の領域上に、該第１の
領域と同様な導電型を有する低濃度半導体物質の第２の
領域を形成する工程と、該第２の領域上に、第２の導電
型を有する拡散層を設ける工程と、ソース形成用マスク
を使用して前記拡散層１１の表面に第１の導電型の不純
物イオンを注入して高濃度不純物層１２を設ける工程
と、トレンチ形成用マスクを使用して前記不純物層１２
と前記拡散層１１を貫通して前記第２の領域の上部まで
延設されていて、互いに所定距離だけ離れている、少な
くとも二つのトレンチを形成して、これらのトレンチに
よって前記不純物層を少なくとも三つの領域に分離する
工程と、前記少なくとも二つのトレンチの側壁と底部表
面上にゲート酸化膜を形成する工程と、前記ゲート酸化
膜上にポリシリコン膜を設ける工程とを含むことを特徴
とする。
【００１７】ここで、前記ソース形成用マスクはフォト
リソグラフィー技術により形成される所定パターンの誘
電体膜であり、この誘電体膜はシリコン酸化膜である。
リソグラフィー技術により形成される所定パターンの誘
電体膜であり、この誘電体膜はシリコン酸化膜である。
【００１８】また、前記トレンチ形成用マスクは、フォ
トリソグラフィー技術により形成される所定パターンの
誘電体膜であり、この誘電体膜はシリコン酸化膜であ
る。
トリソグラフィー技術により形成される所定パターンの
誘電体膜であり、この誘電体膜はシリコン酸化膜であ
る。
【００１９】本発明によるトレンチＤＭＯＳ装置は、少
なくとも四つのチャンネルを具備するので、二つのチャ
ンネルを有する従来の半導体装置より向上した電流駆動
能力を有する。
なくとも四つのチャンネルを具備するので、二つのチャ
ンネルを有する従来の半導体装置より向上した電流駆動
能力を有する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて詳細に説明する。
及び図２に基づいて詳細に説明する。
【００２１】図３の構成要素の機能と同一の機能を有す
る図１の構成要素については同一の参照番号を付けて、
重複する説明は省略する。
る図１の構成要素については同一の参照番号を付けて、
重複する説明は省略する。
【００２２】図１に示すように、この発明による新規な
トレンチＤＭＯＳ装置は、ゲート領域で設けられるトレ
ンチが少なくとも二つ具現されていて、これらのトレン
チによりソース領域が少なくとも三つに区分されている
構造を有する。
トレンチＤＭＯＳ装置は、ゲート領域で設けられるトレ
ンチが少なくとも二つ具現されていて、これらのトレン
チによりソース領域が少なくとも三つに区分されている
構造を有する。
【００２３】より具体的には、前記トレンチＤＭＯＳ装
置は、図１に示したように、第１の導電型を有する高濃
度半導体物質の第１の領域１０ａと、第１の領域１０ａ
上に設けられ、同一の導電型を有する低濃度半導体物質
の第２の領域１０ｂとからなる半導体基板１０と、第２
の領域１０ｂ上に形成されている第２の導電型の拡散層
１１と、拡散層１１の表面に設けられた第１の導電型を
有する高濃度不純物層１２ａ，１２ｂ，１２ｃと、前記
不純物層と拡散層を貫通して前記第２の領域の上部まで
延設されていて、互いに所定距離だけ離れて形成され
て、前記不純物層を少なくとも三つの領域に分離される
ようにする少なくとも二つのトレンチ１３ａ，１３ｂ
と、前記少なくとも二つのトレンチのそれぞれの側壁と
底部表面上に設けられたゲート酸化膜１４ａ，１４ｂ
と、該複数のゲート酸化膜のそれぞれの上に設けられた
ポリシリコン膜１５ａ，１５ｂと含む構造を有する。
置は、図１に示したように、第１の導電型を有する高濃
度半導体物質の第１の領域１０ａと、第１の領域１０ａ
上に設けられ、同一の導電型を有する低濃度半導体物質
の第２の領域１０ｂとからなる半導体基板１０と、第２
の領域１０ｂ上に形成されている第２の導電型の拡散層
１１と、拡散層１１の表面に設けられた第１の導電型を
有する高濃度不純物層１２ａ，１２ｂ，１２ｃと、前記
不純物層と拡散層を貫通して前記第２の領域の上部まで
延設されていて、互いに所定距離だけ離れて形成され
て、前記不純物層を少なくとも三つの領域に分離される
ようにする少なくとも二つのトレンチ１３ａ，１３ｂ
と、前記少なくとも二つのトレンチのそれぞれの側壁と
底部表面上に設けられたゲート酸化膜１４ａ，１４ｂ
と、該複数のゲート酸化膜のそれぞれの上に設けられた
ポリシリコン膜１５ａ，１５ｂと含む構造を有する。
【００２４】次に、このような構造を有するトレンチＤ
ＭＯＳ装置の製造方法を図２に基づいて詳細に説明す
る。図４の構成要素と同様な機能を有する図２の構成要
素に対しては、同一の参照番号を付けて、重複する説明
は省略する。
ＭＯＳ装置の製造方法を図２に基づいて詳細に説明す
る。図４の構成要素と同様な機能を有する図２の構成要
素に対しては、同一の参照番号を付けて、重複する説明
は省略する。
【００２５】まず、図２（ａ）に示すように、高濃度
（ｎ+ ）シリコン基板１０ａ上に、低濃度（ｎ- ）の半
導体物質からなる被覆層１０ｂが配設され、半導体基板
を形成する。つまり、半導体基板１０を構成する高濃度
の基板１０ａと、低濃度の被覆層１０ｂとは同一の導電
型の不純物イオンで拡散されている。
（ｎ+ ）シリコン基板１０ａ上に、低濃度（ｎ- ）の半
導体物質からなる被覆層１０ｂが配設され、半導体基板
を形成する。つまり、半導体基板１０を構成する高濃度
の基板１０ａと、低濃度の被覆層１０ｂとは同一の導電
型の不純物イオンで拡散されている。
【００２６】半導体基板１０上の被覆層１０ｂに、前記
基板と異なる導電型を有する不純物イオンが注入され
て、拡散層１１が形成される。この拡散層１１は後の工
程によって製造されたトレンチＤＭＯＳトランジスタの
ボディー層として使用される。
基板と異なる導電型を有する不純物イオンが注入され
て、拡散層１１が形成される。この拡散層１１は後の工
程によって製造されたトレンチＤＭＯＳトランジスタの
ボディー層として使用される。
【００２７】次に、図２（ｂ）に示すように、拡散層１
１上に通常的なフォトリソグラフィー技術により所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、該シリコン酸化膜のパターンをソース形成用マス
クとして使用してイオン注入工程を実行し、高濃度のソ
ース不純物層１２が設けられる。つまり、拡散層１１上
に半導体基板１０と同様な導電型の不純物イオンが注入
されて、ソース電極が連結されるソース不純物層１２が
形成される。
１上に通常的なフォトリソグラフィー技術により所定パ
ターンの誘電体膜であるシリコン酸化膜（不図示）を形
成し、該シリコン酸化膜のパターンをソース形成用マス
クとして使用してイオン注入工程を実行し、高濃度のソ
ース不純物層１２が設けられる。つまり、拡散層１１上
に半導体基板１０と同様な導電型の不純物イオンが注入
されて、ソース電極が連結されるソース不純物層１２が
形成される。
【００２８】次いで、図２（ｃ）に示すように、前記シ
リコン酸化膜のパターンを除去してから、更に所定パタ
ーンのシリコン酸化膜を拡散層１１上に設けて、二つの
トレンチ領域を区切り、反応性イオンビームエッチン
グ、又はその他のエッチングを用いて垂直的な側壁を有
するトレンチ１３ａ，１３ｂを設ける。二つのトレンチ
１３ａ，１３ｂはそれぞれ半導体基板１０の被覆層１０
ｂの一部まで除去される程度の深さを有する。二つのト
レンチ１３ａ，１３ｂにより不純物層１２は、三つの領
域１２ａ，１２ｂ，１２ｃに分離される。その結果、各
トレンチの両側にチャンネルが形成されるため、４つの
チャンネルが形成されることになる。この実施形態で
は、二つのトレンチ１３ａ，１３ｂが形成され、これら
のトレンチによって三つの不純物領域１２ａ，１２ｂ，
１２ｃに区分されている場合を示しているが、本発明は
これに限ることなく、二つ以上のトレンチが形成でき、
その設けられたトレンチの数に一を加えた数のソース不
純物領域が形成される。また、形成されるチャンネルの
数はトレンチの倍数と同じである。
リコン酸化膜のパターンを除去してから、更に所定パタ
ーンのシリコン酸化膜を拡散層１１上に設けて、二つの
トレンチ領域を区切り、反応性イオンビームエッチン
グ、又はその他のエッチングを用いて垂直的な側壁を有
するトレンチ１３ａ，１３ｂを設ける。二つのトレンチ
１３ａ，１３ｂはそれぞれ半導体基板１０の被覆層１０
ｂの一部まで除去される程度の深さを有する。二つのト
レンチ１３ａ，１３ｂにより不純物層１２は、三つの領
域１２ａ，１２ｂ，１２ｃに分離される。その結果、各
トレンチの両側にチャンネルが形成されるため、４つの
チャンネルが形成されることになる。この実施形態で
は、二つのトレンチ１３ａ，１３ｂが形成され、これら
のトレンチによって三つの不純物領域１２ａ，１２ｂ，
１２ｃに区分されている場合を示しているが、本発明は
これに限ることなく、二つ以上のトレンチが形成でき、
その設けられたトレンチの数に一を加えた数のソース不
純物領域が形成される。また、形成されるチャンネルの
数はトレンチの倍数と同じである。
【００２９】次いで、図２（ｄ）に示すように、トレン
チ１３ａ，１３ｂそれぞれの側壁と底部表面上にゲート
酸化膜１４ａ，１４ｂが設けられ、トレンチ１３内のゲ
ート酸化膜１４ａ，１４ｂ上にポリシリコン層１５ａ，
１５ｂが充填される。このポリシリコン層１５ａ，１５
ｂには後の金属配線工程によってゲート電極が連結さ
れ、ソース不純物領域層１２ａ，１２ｂ，１２ｃとボデ
ィー層である拡散層１１にはソース電極が共通的に連結
され、半導体基板１０にはコレクター電極が連結され
る。
チ１３ａ，１３ｂそれぞれの側壁と底部表面上にゲート
酸化膜１４ａ，１４ｂが設けられ、トレンチ１３内のゲ
ート酸化膜１４ａ，１４ｂ上にポリシリコン層１５ａ，
１５ｂが充填される。このポリシリコン層１５ａ，１５
ｂには後の金属配線工程によってゲート電極が連結さ
れ、ソース不純物領域層１２ａ，１２ｂ，１２ｃとボデ
ィー層である拡散層１１にはソース電極が共通的に連結
され、半導体基板１０にはコレクター電極が連結され
る。
【００３０】このように製造されたトレンチＤＭＯＳト
ランジスタは、図１に示すように二つのトレンチを具備
しており、各トレンチは両側に二つのチャンネルが設け
られる。その結果、この発明によるトレンチＤＭＯＳ装
置は二つのトレンチにより４つのチャンネル１８ａ，１
８ｂ，１８ｃ，１８ｄを有する。
ランジスタは、図１に示すように二つのトレンチを具備
しており、各トレンチは両側に二つのチャンネルが設け
られる。その結果、この発明によるトレンチＤＭＯＳ装
置は二つのトレンチにより４つのチャンネル１８ａ，１
８ｂ，１８ｃ，１８ｄを有する。
【００３１】
【発明の効果】以上詳細に説明したように、本発明によ
るトレンチＤＭＯＳ装置は、少なくとも二つのトレンチ
を具備し、トレンチのそれぞれに二つのチャンネルが形
成されるので、少なくとも四つのチャンネルが形成され
て、電流駆動能力を向上させることができる。
るトレンチＤＭＯＳ装置は、少なくとも二つのトレンチ
を具備し、トレンチのそれぞれに二つのチャンネルが形
成されるので、少なくとも四つのチャンネルが形成され
て、電流駆動能力を向上させることができる。
【図１】本発明のトレンチＤＭＯＳ装置の構造を示した
図である。
図である。
【図２】本発明の製造方法によりトレンチＤＭＯＳ装置
を製造する工程を示す製造工程図である。
を製造する工程を示す製造工程図である。
【図３】従来技術のトレンチＤＭＯＳトランジスタの構
造を示した図である。
造を示した図である。
【図４】従来技術の製造方法により図３のトレンチＤＭ
ＯＳトランジスタを製造する工程を示す製造工程図であ
る。
ＯＳトランジスタを製造する工程を示す製造工程図であ
る。
１０ 半導体基板 １１ 拡散層 １２ ソース不純物層 １３ トレンチ １４ ゲート酸化膜 １５ ポリシリコン層
Claims (6)
- 【請求項１】 第１の導電型を有する高濃度半導体物質
の第１の領域（１０ａ）と、該第１の領域上に設けら
れ、該第１の領域と同一の導電型を有する低濃度半導体
物質第２の領域（１０ｂ）とから構成された半導体基板
（１０）と、 前記第２の領域上に形成されている第２の導電型の拡散
層（１１）と、 該拡散層（１１）の表面に形成された第１の導電型を有
する高濃度不純物層（１２）と、 該不純物層と拡散層を貫通して前記第２の領域の上部ま
で延設されていて、互いに所定距離だけ離れて設けら
れ、前記不純物層が少なくとも三つの領域に分離される
ようにする、少なくとも二つのトレンチ（１３ａ，１３
ｂ）と、 該少なくとも二つのトレンチのそれぞれの側壁と底部表
面上に設けられたゲート酸化膜（１４ａ，１４ｂ）と、 該ゲート酸化膜上に設けられたポリシリコン膜（１５
ａ，１５ｂ）とを含むことを特徴とするトレンチＤＭＯ
Ｓ装置。 - 【請求項２】 第１の導電型を有する高濃度半導体物質
の第１の領域（１０ａ）を準備する工程と、 該第１の領域上に、該第１の領域と同様な導電型を有す
る低濃度半導体物質の第２の領域（１０ｂ）を設ける工
程と、 該第２の領域上に、第２の導電型を有する拡散層（１
１）を設ける工程と、 ソース形成用マスクを使用して前記拡散層（１１）の表
面に第１の導電型の不純物イオンを注入して高濃度不純
物層（１２）を設ける工程と、 トレンチ形成用マスクを使用して前記不純物層（１２）
と前記拡散層（１１）を貫通して前記第２の領域の上部
まで延設されていて、互いに所定距離だけ離れている少
なくとも二つのトレンチ（１３ａ，１３ｂ）を設けて、
これらのトレンチによって前記不純物層（１２）を少な
くとも三つの領域（１２ａ，１２ｂ，１２ｃ）に分離す
る工程と、 前記少なくとも二つのトレンチの側壁と底部表面上にゲ
ート酸化膜（１４ａ，１４ｂ）を設ける工程と、 該ゲート酸化膜上にポリシリコン膜（１５ａ，１５ｂ）
を設ける工程とを含むことを特徴とするトレンチＤＭＯ
Ｓ装置の製造方法。 - 【請求項３】 前記ソース形成用マスクは、フォトリソ
グラフィー技術により形成される所定パターンの誘電体
膜であることを特徴とする請求項２に記載のトレンチＤ
ＭＯＳ装置の製造方法。 - 【請求項４】 前記誘電体膜は、シリコン酸化膜である
ことを特徴とする請求項３に記載のトレンチＤＭＯＳ装
置の製造方法。 - 【請求項５】 前記トレンチ形成用マスクは、フォトリ
ソグラフィー技術により形成される所定パターンの誘電
体膜であることを特徴とする請求項２に記載のトレンチ
ＤＭＯＳ装置の製造方法。 - 【請求項６】 前記誘電体膜は、シリコン酸化膜である
ことを特徴とする請求項５に記載のトレンチＤＭＯＳ装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-32836 | 1995-09-29 | ||
| KR1019950032836A KR970018525A (ko) | 1995-09-29 | 1995-09-29 | 트렌치 DMOS의 반도체장치 및 그의 제조방법(a trench DMOS semiconductor device and a method of fabricating the same) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997907A true JPH0997907A (ja) | 1997-04-08 |
Family
ID=19428484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012940A Pending JPH0997907A (ja) | 1995-09-29 | 1996-01-29 | トレンチｄｍｏｓ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0997907A (ja) |
| KR (1) | KR970018525A (ja) |
| CN (1) | CN1147154A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429481B1 (en) * | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| EP1269549B1 (en) * | 2000-03-17 | 2009-11-04 | GENERAL SEMICONDUCTOR, Inc. | DMOS transistor cell having a trench gate electrode, and corresponding DMOS transistor and method of making the same |
| US6657255B2 (en) * | 2001-10-30 | 2003-12-02 | General Semiconductor, Inc. | Trench DMOS device with improved drain contact |
| DE10345345A1 (de) * | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat |
| JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| CN102956487B (zh) * | 2011-08-23 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 隔离型功率晶体管的制造方法 |
| CN102956491B (zh) * | 2011-08-23 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 功率晶体管的制造方法 |
| CN104377133B (zh) * | 2013-08-14 | 2018-03-16 | 北大方正集团有限公司 | 沟槽型双扩散金属氧化物半导体晶体管的制作方法 |
-
1995
- 1995-09-29 KR KR1019950032836A patent/KR970018525A/ko not_active IP Right Cessation
-
1996
- 1996-01-29 JP JP8012940A patent/JPH0997907A/ja active Pending
- 1996-06-27 CN CN96110234A patent/CN1147154A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018525A (ko) | 1997-04-30 |
| CN1147154A (zh) | 1997-04-09 |
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