JPH05160401A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH05160401A JPH05160401A JP32160191A JP32160191A JPH05160401A JP H05160401 A JPH05160401 A JP H05160401A JP 32160191 A JP32160191 A JP 32160191A JP 32160191 A JP32160191 A JP 32160191A JP H05160401 A JPH05160401 A JP H05160401A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate
- silicon oxide
- implanted
- mos transistor
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 半導体基板１表面と活性領域に形成された複
数のトレンチ部の側壁及び底部とに渡って形成されたチ
ャネル部を有するＭＯＳトランジスタである。 【効果】 同じ面積で従来より大きなゲート幅を得られ
るため、高集積のＭＯＳトランジスタが形成され、コス
トダウンにつながる。
数のトレンチ部の側壁及び底部とに渡って形成されたチ
ャネル部を有するＭＯＳトランジスタである。 【効果】 同じ面積で従来より大きなゲート幅を得られ
るため、高集積のＭＯＳトランジスタが形成され、コス
トダウンにつながる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
サイズ縮小化のための技術に関するものである。
サイズ縮小化のための技術に関するものである。
【０００２】
【従来の技術】図３（ａ）は、従来のＭＯＳトランジス
タの平面図、図３（ｂ）は、同（ａ）のＡ−Ａ′断面の
断面図、図４は従来のＭＯＳトランジスタの製造工程図
を示す。図３（ｂ）に示す様に、従来のＭＯＳトランジ
スタは、半導体基板上に２次元的に設けられている。
タの平面図、図３（ｂ）は、同（ａ）のＡ−Ａ′断面の
断面図、図４は従来のＭＯＳトランジスタの製造工程図
を示す。図３（ｂ）に示す様に、従来のＭＯＳトランジ
スタは、半導体基板上に２次元的に設けられている。
【０００３】次に、製造工程について説明する。まず、
Ｐ型半導体基板１１上にシリコン酸化膜１２及びシリコ
ン窒化膜１３を形成し、フォトリソ・エッチング工程に
より、ＭＯＳトランジスタが形成され、活性領域となる
部分にシリコン窒化膜１３が残るように加工する（図４
（ａ））。
Ｐ型半導体基板１１上にシリコン酸化膜１２及びシリコ
ン窒化膜１３を形成し、フォトリソ・エッチング工程に
より、ＭＯＳトランジスタが形成され、活性領域となる
部分にシリコン窒化膜１３が残るように加工する（図４
（ａ））。
【０００４】次に、ロコス酸化により素子分離領域１４
を形成し（図４（ｂ））、その後、シリコン窒化膜１３
を除去し、スレッシュホールド電圧を調節するためのボ
ロンをイオン注入する（図４（ｃ））。
を形成し（図４（ｂ））、その後、シリコン窒化膜１３
を除去し、スレッシュホールド電圧を調節するためのボ
ロンをイオン注入する（図４（ｃ））。
【０００５】次に、活性領域上のシリコン酸化膜１２を
除去し、再度、熱酸化法により、ゲート酸化膜１５を形
成する。その後、ポリシリコンを堆積し、フォトリソ・
エッチング工程により、ゲート電極１６を形成し、該ゲ
ート電極１６をマスクとして、セルフアライメントによ
るヒ素のイオン注入を行い、熱処理をすることにより、
ソース／ドレイン領域１７を形成する（図４（ｄ））。
除去し、再度、熱酸化法により、ゲート酸化膜１５を形
成する。その後、ポリシリコンを堆積し、フォトリソ・
エッチング工程により、ゲート電極１６を形成し、該ゲ
ート電極１６をマスクとして、セルフアライメントによ
るヒ素のイオン注入を行い、熱処理をすることにより、
ソース／ドレイン領域１７を形成する（図４（ｄ））。
【０００６】上記と同様の方法で、Ｐチャネルトランジ
スタも製造することが可能である。
スタも製造することが可能である。
【０００７】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタは、図３に示す様に、半導体基板上に２次元的に形
成されるため、大電流を流すためにゲート幅（Ｗ）を大
きくする場合、トランジスタの活性領域の面積を大きく
する必要があり、これにより、ＩＣチップサイズが大き
くなり、コストアップにつながるという問題点がある。
スタは、図３に示す様に、半導体基板上に２次元的に形
成されるため、大電流を流すためにゲート幅（Ｗ）を大
きくする場合、トランジスタの活性領域の面積を大きく
する必要があり、これにより、ＩＣチップサイズが大き
くなり、コストアップにつながるという問題点がある。
【０００８】本発明は、ＩＣチップサイズを変えず、ゲ
ート幅を大きくする手段を提供することを目的とする。
ート幅を大きくする手段を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体基板上に
設けられたＭＯＳトランジスタは、上記半導体基板に設
けられたトレンチ部の側面及び底面と上記半導体基板表
面とに渡って形成されたチャネル部を有することを特徴
とするものである。
設けられたＭＯＳトランジスタは、上記半導体基板に設
けられたトレンチ部の側面及び底面と上記半導体基板表
面とに渡って形成されたチャネル部を有することを特徴
とするものである。
【００１０】
【作用】上記本発明を用いることにより、図１（ｂ）に
示すように、ゲート幅は、同一チップ面積において、従
来の２次元的構成のトランジスタより、４・トレンチ部
の深さ（Ｗ1）分大きくなる。
示すように、ゲート幅は、同一チップ面積において、従
来の２次元的構成のトランジスタより、４・トレンチ部
の深さ（Ｗ1）分大きくなる。
【００１１】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１２】図１（ａ）は本発明の一実施例の平面図、
同（ｂ）は同（ａ）のＡ−Ａ′断面図、同（ｃ）は同
（ａ）のＢ−Ｂ′断面図、同（ｄ）はＣ−Ｃ′断面図、
図２は本発明の一実施例の製造工程図である。図におい
て、１はＰ型半導体基板、２は第１シリコン酸化膜、３
は素子分離領域、４はレジスト、５は第２シリコン酸化
膜、６はゲート酸化膜、７は第３シリコン酸化膜、８は
ゲートポリシリコン膜、９はソース／ドレイン領域を示
す。本発明は、１又は複数のトレンチ部の側面及び底面
と半導体基板１の表面とに渡ってチャネル部が形成され
ていることを特徴とする。
同（ｂ）は同（ａ）のＡ−Ａ′断面図、同（ｃ）は同
（ａ）のＢ−Ｂ′断面図、同（ｄ）はＣ−Ｃ′断面図、
図２は本発明の一実施例の製造工程図である。図におい
て、１はＰ型半導体基板、２は第１シリコン酸化膜、３
は素子分離領域、４はレジスト、５は第２シリコン酸化
膜、６はゲート酸化膜、７は第３シリコン酸化膜、８は
ゲートポリシリコン膜、９はソース／ドレイン領域を示
す。本発明は、１又は複数のトレンチ部の側面及び底面
と半導体基板１の表面とに渡ってチャネル部が形成され
ていることを特徴とする。
【００１３】次に、図２に基づいて、製造方法について
説明する。まず、従来の技術により、半導体基板１上に
第１シリコン酸化膜２及び素子分離領域３を形成し（図
２（ａ））、レジスト４を塗布し、パターニング後、Ｒ
ＩＥ法により、深さ１０μｍ程度のトレンチ部を形成す
る（図２（ｂ））。
説明する。まず、従来の技術により、半導体基板１上に
第１シリコン酸化膜２及び素子分離領域３を形成し（図
２（ａ））、レジスト４を塗布し、パターニング後、Ｒ
ＩＥ法により、深さ１０μｍ程度のトレンチ部を形成す
る（図２（ｂ））。
【００１４】次に、熱酸化法を用いて、２００Å程度の
厚さの第２シリコン酸化膜５を形成し、スレッシュホー
ルド電圧を制御するため、ボロン（11Ｂ+）を加速エネ
ルギーを５０ＫｅＶ程度、ドーズ量を１×１０12個／ｃ
ｍ2程度でイオン注入を行う（図２（ｃ））。このイオ
ン注入は、トレンチ側壁に注入できるように角度をつけ
て、どの側壁及び底面にも注入できるように、ウェハー
を回転させて行う。
厚さの第２シリコン酸化膜５を形成し、スレッシュホー
ルド電圧を制御するため、ボロン（11Ｂ+）を加速エネ
ルギーを５０ＫｅＶ程度、ドーズ量を１×１０12個／ｃ
ｍ2程度でイオン注入を行う（図２（ｃ））。このイオ
ン注入は、トレンチ側壁に注入できるように角度をつけ
て、どの側壁及び底面にも注入できるように、ウェハー
を回転させて行う。
【００１５】次に、第２シリコン酸化膜５を除去した
後、再び、ゲート酸化膜６を熱酸化法を用いて、厚さ２
５０Å程度形成し、その後、ポリシリコンを堆積し、フ
ォトリソ・エッチング工程により、ゲートポリシリコン
膜８を形成する。次に、該ゲートポリシリコン膜８をマ
スクとして、セルフアライメントでヒ素（75Ａｓ+）を
加速エネルギーを８０ＫｅＶ程度、ドース量を５×１０
15個／ｃｍ2程度で、上記ボロンのイオン注入工程と同
様に、角度をつけて、ウェハーを回転させイオン注入を
行い、熱処理工程によりソース／ドレイン領域９を形成
し、その後、ＣＶＤ法によりトレンチ部の凹部を第３シ
リコン酸化膜７で埋め込み、平坦化する（図３
（ｄ））。上記熱処理工程はトレンチ部の埋め込みを行
った後でもよい。本発明は、上記実施例に限定されず、
Ｐチャネルトランジスタにも適用でき、また、トレンチ
深さは、必要により変える。また、１つのＭＯＳトラン
ジスタ当りのトレンチ部の数は、必要ゲート幅により変
える。
後、再び、ゲート酸化膜６を熱酸化法を用いて、厚さ２
５０Å程度形成し、その後、ポリシリコンを堆積し、フ
ォトリソ・エッチング工程により、ゲートポリシリコン
膜８を形成する。次に、該ゲートポリシリコン膜８をマ
スクとして、セルフアライメントでヒ素（75Ａｓ+）を
加速エネルギーを８０ＫｅＶ程度、ドース量を５×１０
15個／ｃｍ2程度で、上記ボロンのイオン注入工程と同
様に、角度をつけて、ウェハーを回転させイオン注入を
行い、熱処理工程によりソース／ドレイン領域９を形成
し、その後、ＣＶＤ法によりトレンチ部の凹部を第３シ
リコン酸化膜７で埋め込み、平坦化する（図３
（ｄ））。上記熱処理工程はトレンチ部の埋め込みを行
った後でもよい。本発明は、上記実施例に限定されず、
Ｐチャネルトランジスタにも適用でき、また、トレンチ
深さは、必要により変える。また、１つのＭＯＳトラン
ジスタ当りのトレンチ部の数は、必要ゲート幅により変
える。
【００１６】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることにより、ゲート部が３次元的構造を有するた
め、同一面積で従来より大きいゲート幅が得られ、高集
積ＭＯＳトランジスタが形成される。これによりチップ
面積が小さくなり、コストダウンが可能となる。
いることにより、ゲート部が３次元的構造を有するた
め、同一面積で従来より大きいゲート幅が得られ、高集
積ＭＯＳトランジスタが形成される。これによりチップ
面積が小さくなり、コストダウンが可能となる。
【図１】本発明の一実施例の構造を示す図である。
【図２】本発明の一実施例の製造工程を示す図である。
【図３】従来のＭＯＳトランジスタの構造を示す図であ
る。
る。
【図４】従来のＭＯＳトランジスタの製造工程を示す図
である。
である。
１ Ｐ型半導体基板 ２ 第１シリコン酸化膜 ３ 素子分離領域 ４ レジスト ５ 第２シリコン酸化膜 ６ ゲート酸化膜 ７ 第３シリコン酸化膜 ８ ゲートポリシリコン膜 ９ ソース／ドレイン領域
Claims (1)
- 【請求項１】 半導体基板上に設けられたＭＯＳトラン
ジスタにおいて、 上記半導体基板に設けられたトレンチ部の側面及び底面
と上記半導体基板表面とに渡って形成されたチャネル部
を有することを特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32160191A JPH05160401A (ja) | 1991-12-05 | 1991-12-05 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32160191A JPH05160401A (ja) | 1991-12-05 | 1991-12-05 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160401A true JPH05160401A (ja) | 1993-06-25 |
Family
ID=18134360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32160191A Pending JPH05160401A (ja) | 1991-12-05 | 1991-12-05 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160401A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100650760B1 (ko) * | 2005-08-18 | 2006-11-27 | 주식회사 하이닉스반도체 | 메모리 소자의 트랜지스터 제조방법 |
| KR100714307B1 (ko) * | 2005-08-05 | 2007-05-02 | 삼성전자주식회사 | 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법 |
| JP2009054999A (ja) * | 2007-07-27 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US8168494B2 (en) | 2007-02-07 | 2012-05-01 | Seiko Instruments Inc. | Trench MOS transistor and method of manufacturing the same |
| US8236648B2 (en) * | 2007-07-27 | 2012-08-07 | Seiko Instruments Inc. | Trench MOS transistor and method of manufacturing the same |
-
1991
- 1991-12-05 JP JP32160191A patent/JPH05160401A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714307B1 (ko) * | 2005-08-05 | 2007-05-02 | 삼성전자주식회사 | 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법 |
| KR100650760B1 (ko) * | 2005-08-18 | 2006-11-27 | 주식회사 하이닉스반도체 | 메모리 소자의 트랜지스터 제조방법 |
| US8168494B2 (en) | 2007-02-07 | 2012-05-01 | Seiko Instruments Inc. | Trench MOS transistor and method of manufacturing the same |
| US20120187476A1 (en) * | 2007-02-07 | 2012-07-26 | Seiko Instruments, Inc. | Semiconductor device and method of manufacturing the same |
| US8803231B2 (en) | 2007-02-07 | 2014-08-12 | Seiko Instruments, Inc. | Trench MOS transistor and method of manufacturing the same |
| JP2009054999A (ja) * | 2007-07-27 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US8236648B2 (en) * | 2007-07-27 | 2012-08-07 | Seiko Instruments Inc. | Trench MOS transistor and method of manufacturing the same |
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