KR20020092234A

KR20020092234A - 부유 게이트를 갖는 반도체 기억 장치 및 그 제조 방법

Info

Publication number: KR20020092234A
Application number: KR1020020030537A
Authority: KR
Inventors: 기노시따히데유끼
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-06-01
Filing date: 2002-05-31
Publication date: 2002-12-11
Also published as: CN1237616C; TW560044B; KR100436406B1; US6768161B2; CN1402352A; JP2002359308A; US20020179962A1

Abstract

부유 게이트를 갖는 반도체 기억 장치는, 반도체 기판과, 해당 반도체 기판 내에 매립되며 그 표면이 반도체 기판 표면보다도 돌출하고 그 상면에 요부가 형성되고 그 요부의 상단에 오목부가 형성된 소자 분리 영역과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 이 게이트 절연막 상 및 상기 소자 분리 영역의 상면 및 오목부 상에 형성된 제1 게이트와, 이 제1 게이트 상 및 상기 소자 분리 영역의 요부 및 오목부 내에 형성된 게이트 간 절연막과, 이 게이트 간 절연막 상에 형성되며 상기 소자 분리 영역의 요부를 매립하는 제2 게이트를 구비한다. 또한, 부유 게이트를 갖는 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 소자 분리 영역 및 게이트 절연막을 형성하는 단계와, 상기 소자 분리 영역 상 및 상기 게이트 절연막 상에 제1 게이트재를 형성하는 단계와, 상기 소자 분리 영역 상에서 상기 제1 게이트재를 남기도록 제1 게이트재를 분리하여 제1 게이트 전극을 형성하는 단계와, 분리된 상기 제1 게이트 전극 간보다도 폭이 좁은 요부를 상기 소자 분리 영역 상에 형성하는 단계와, 상기 소자 분리 영역 상의 요부 단부의 상기 제1 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성하는 단계와, 상기 소자 분리 영역의 오목부를 매립하여 상기 소자 분리 영역의 요부 및 상기 제1 게이트 전극 상에 게이트 간 절연막을 형성하는 단계와, 상기 게이트 간 절연막 상에 제2 게이트 전극을 형성하는 단계를 포함한다.

Description

부유 게이트를 갖는 반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE WITH FLOATING-GATE AND MANUFACTURING METHOD THEREOF}

본 발명은 부유 게이트를 갖는 반도체 기억 장치에 관한 것으로, 특히 소자 분리 영역 상에 부유 게이트가 형성된 반도체 기억 장치 및 그 제조 방법에 관한 것이다.

해마다, 고집적화가 진행되는 반도체 기억 장치에 있어서는, 미세화의 요구로서 회로 설계 룰의 축소화를 만족시키기 위해서, 소자 분리의 형성 단계에서 얕은 트렌치에 의한 소자 분리(Shallow Trench Isolation; 이하, STI로 약기) 영역을 이용한다.

이하, 메모리 셀 부분의 형성 방법을 예로 들어 종래의 반도체 기억 장치의 제조 방법의 일례에 대하여, 도 1a 내지 도 1g를 참조하면서 설명한다.

도 1a에 도시된 바와 같이, 반도체 기판(100) 중에 STI 영역(101)을 형성한 후, 게이트 산화막(102)을 반도체 기판(100) 상에 형성한다. 다음에, 게이트 산화막(102) 상 및 STI 영역(101)의 일 부분 상에는 부유 게이트(103)가 형성된다. 다음에, 이 부유 게이트(103)의 일 부분 상에는 화학적 기상법(이하, CVD-Chemical Vapor Deposion으로 약기)을 이용하여 CVD 실리콘 산화막(104)이 형성된다. 이 CVD 실리콘 산화막의 측면에는, 마찬가지로 CVD 실리콘 산화막 측벽(105)이 형성된다.

다음에, 도 1b에 도시된 바와 같이, 반응성 이온 에칭(이하, RIE-Reactive Ion Etching으로 약기) 기술을 이용하여, STI 영역(101)의 상단으로부터의 깊이가 50㎚ 가 되도록 홈(106)을 STI 영역(101) 중에 형성함과 함께, CVD 실리콘 산화막(104) 및 CVD 실리콘 산화막 측벽(105)을 박막화한다.

다음에, 도 1c에 도시된 바와 같이, HF 베이퍼 클리닝 기술을 이용하여, 부유 게이트(103) 상에 형성되어 있던 CVD 실리콘 산화막(104) 및 CVD 실리콘 산화막 측벽(105)을 제거한다.

다음에, 도 1d에 도시된 바와 같이, 저압 CVD(이하, LP-CVD-Low Pressure Chemical Vapor Deposition) 기술을 이용하여, 전체 두께로 처서 20㎚의 ONO막인 게이트 간 절연막(107)을 퇴적시킨다. ONO막이란, 실리콘 산화막(O)/실리콘 질화막(N)/실리콘 산화막(O)의 3층으로 구성된 절연막으로, 인터폴리 절연막이라고도 칭하는 막을 말한다.

다음에, 도 1e에 도시된 바와 같이, LP-CVD 기술을 이용하여, 불순물로서 P가 주입된 두께 약 100㎚의 다결정 실리콘막(108)을 퇴적시키고, 스퍼터링 기술을 이용하여 두께 약 50㎚의 텅스텐 실리사이드막(109)을 퇴적시킨다. 다결정 실리콘막(108) 및 텅스텐 실리사이드막(109)은 반도체 기억 장치의 제어 게이트로서 기능하는 막이다. 다음에, LP-CVD 기술을 이용하여, 두께가 예를 들면 200㎚ ∼ 230㎚인 실리콘 질화막(110)을 퇴적시킨다.

다음에, 도 1f에 도시된 바와 같이, 실리콘 질화막(110)의 표면이 일 부분의 두께까지 제거되어 실리콘 질화막(110)의 두께는 얇아진다. 또, 이러한 반도체 기억 장치의 구조 및 그 제조 방법은 특원평 11-350841호(특개 2001-168306호)의 도 17 내지 도 25 등에 개시되어 있다. 이상과 같이 제조되는 종래의 반도체 기억 장치에 있어서는 이하와 같은 문제가 있다.

도 1c에 도시한 제조 공정에서, 반도체 기억 장치의 노출 표면에 금속류가 부착되어 있으면, 결정 결함이나 신뢰성의 저하가 발생되게 된다. 이러한 현상을 방지하여 게이트 간 절연막(107)의 양호한 절연 특성을 얻기 위해서는 기초 표면을 청정화하는 것이 중요하며, 일반적으로는 메탈 제거에 유효한 희불산 세정을 행한다. 이 희불산 처리에서는 실리콘 산화막이 등방향으로 에칭된다. 따라서, 도 1f의 포위 부분 Q를 확대한 도 1c에 도시된 바와 같이, 부유 게이트(103) 아래의 STI 영역(101) 노출면의 가로 방향으로도 에칭이 되어 버린다.

이러한 에칭에 의해 부유 게이트(103)의 코너 부분은 R과 S의 2개소에서 게이트 간 절연막(107)을 개재하여 다결정 실리콘막(108)에 면하게 된다. 부유 게이트(103)의 코너 부분 R 및 S에서는, 다결정 실리콘막(108) 방향으로 화살표로 나타낸 바와 같이 전기력선이 집중하여, 이 코너부의 곡율 반경에 의존하여 전계가 국소적으로 증가하게 된다.

이 부유 게이트의 코너부 R, S는 특히 기입이나 소거 등의 메모리 셀의 동작 시에 게이트 간 절연막(107)에 가해지는 전계가 국소적으로 집중하여 전계가 상승하여, 절연 특성을 열화시키는 원인이 된다. 즉, 메모리 셀의 기입/소거 특성의 열화나, 임계치의 변동을 크게 하면 문제가 발생할 가능성이 높아지게 된다.

또한, 메모리 셀의 기입, 소거, 전하 유지 중 어느 것인가의 상태에서도, 게이트 간 절연막(107)에 전계가 가해져, 여기에 전계가 집중함에 따른 스트레스에 기인하여, 절연 파괴나 누설 전류의 증가가 문제가 된다.

도 1a ∼ 도 1f는 종래의 반도체 기억 장치의 제조 방법의 공정을 각각 도시하는 단면도, 도 1g는 도 1f의 포위 부분 Q의 확대 단면도.

도 2는 본 발명의 제1 및 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 부분의 평면도.

도 3a는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 부분의 도 2의 "A-B"선 상에서의 단면도, 도 3b는 도 3a에서의 포위 부분 E의 확대 단면도.

도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리 셀 부분에서의 도 2의 "C-D"선 상에서의 단면도.

도 5 내지 도 24는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "A-B"선 상에서의 제조 공정의 각각을 도시하는 단면도.

도 25는 도 24에서의 포위 부분 I의 확대 단면도.

도 26은 도 24 중 포위 부분 I의 에칭 영역을 도시하는 확대 단면도.

도 27 및 도 28은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "A-B"선 상에서의 제조 공정의 각각을 도시하는 단면도.

도 29 ∼ 도 32는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "C-D"선 상에서의 제조 공정의 각각을 도시하는 단면도.

도 33은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 부분의 도 2의 "A-B" 선 상에서의 단면도.

도 34는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 메모리 셀 부분에서의 도 2의 "C-D"선 상에서의 단면도.

도 35 내지 도 54는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "A-B"선 상에서의 제조 공정의 각각을 도시하는 단면도.

도 55는 도 54에서의 포위 부분 P의 확대 단면도.

도 56 및 도 57은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "A-B"선 상에서의 제조 공정의 각각을 도시하는 단면도.

도 58 내지 도 61은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 제조 방법에서의, 메모리 셀 부분을 나타내는 도 2의 "C-D"선 상에서의 제조 공정의 각각을 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 소자 분리 영역

2 : 제어 게이트

3 : 부유 게이트

5, 100 : 반도체 기판

6 : 요부(凹部)

7 : 오목부

100 : 반도체 기판

101 : STI 영역

102 : 게이트 산화막

103 : 부유 게이트

104 : CVD 실리콘 산화막

105 : CVD 실리콘 산화막 측벽

106 : 홈

107 : 게이트 간 절연막

108 : 다결정 실리콘막

109 : 텅스텐 실리사이드막

110 : 실리콘 질화막

본 발명의 제1 특징에 따른 부유 게이트를 갖는 반도체 기억 장치는, 반도체 기판과, 이 반도체 기판 내에 매립되며 그 표면이 반도체 기판 표면보다도 돌출하고 그 상면에 요부가 형성되며 그 요부의 상단에 오목부가 형성된 소자 분리 영역과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 이 게이트 절연막 상 및 상기 소자 분리 영역의 상면 및 오목부 상에 형성된 제1 게이트와, 이 제1 게이트 상 및 상기 소자 분리 영역의 요부 및 오목부 내에 형성된 게이트 간 절연막과, 이 게이트 간 절연막 상에 형성되며 상기 소자 분리 영역의 요부를 매립하는 제2 게이트를 구비하는 것을 특징으로 한다.

또한, 본 발명의 제2 특징에 따른 부유 게이트를 갖는 반도체 기억 장치는, 반도체 기판과, 이 반도체 기판 내에 매립되며 그 표면이 반도체 기판 표면보다도 돌출하고 그 상면에 요부가 형성되며 그 요부의 상단에 오목부가 형성된 소자 분리 영역과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 이 게이트 절연막 상 및 상기 소자 분리 영역의 상면 및 오목부 상에 형성되며 상기 소자 분리 영역 상에서 상호 절연 분리되어 있는 복수개의 제1 게이트와, 이 복수개의 제1 게이트 위, 상기 소자 분리 영역의 요부 및 오목부 내에 형성되며 상기 복수개의 제1 게이트를 상호 절연 분리하는 게이트 간 절연막과, 이 게이트 간 절연막 상에 형성되며 상기 소자 분리 영역의 요부를 매립하는 제2 게이트를 구비하는 것을 특징으로 한다.

또한, 본 발명의 제3 특징에 따른 부유 게이트를 갖는 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 소자 분리 영역 및 게이트 절연막을 형성하는 단계와, 상기 소자 분리 영역 상 및 상기 게이트 절연막 상에 제1 게이트재를 형성하는단계와, 상기 소자 분리 영역 상에서 상기 제1 게이트재를 남기도록 제1 게이트재를 분리하여 제1 게이트 전극을 형성하는 단계와, 분리된 상기 제1 게이트 전극 사이보다도 폭이 좁은 요부를 상기 소자 분리 영역 상에 형성하는 단계와, 상기 소자 분리 영역 상의 요부 단부의 상기 제1 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성하는 단계와, 상기 소자 분리 영역의 오목부를 매립하며 상기 소자 분리 영역의 요부 및 상기 제1 게이트 전극 상에 게이트 간 절연막을 형성하는 단계와, 이 게이트 간 절연막 상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제4 특징에 따른 부유 게이트를 갖는 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 제1 게이트재를 순차적으로 형성하는 단계와, 상기 게이트 절연막과 제1 게이트재와 반도체 기판 일부 중에 홈을 형성하는 단계와, 상기 홈에 절연재를 매립하고 그 상면이 상기 제1 게이트재의 상면보다도 상방이 되도록 소자 분리 영역을 형성하는 단계와, 상기 제1 게이트재 및 상기 소자 분리 영역 상에 제2 게이트재를 형성하는 단계와, 상기 소자 분리 영역 상에서 상기 제2 게이트재를 남기도록 제2 게이트재를 분리하여 제2 게이트 전극을 형성하는 단계와, 분리된 상기 제2 게이트 전극 사이보다도 폭이 좁은 요부를 상기 소자 분리 영역 상에 형성하는 단계와, 상기 소자 분리 영역 상의 요부 단부의 상기 제2 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성하는 단계와, 상기 소자 분리 영역의 오목부를 매립하며 상기 소자 분리 영역의 요부 및 상기 제2 게이트 전극 상에 게이트 간 절연막을 형성하는 단계와, 상기 게이트 간 절연막 상에 제3 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 부유 게이트를 갖는 반도체 기억 장치 및 그 제조 방법의 실시예에 대하여, 첨부 도면을 참조하면서 상세히 설명한다. 특히 그 일례로서 불휘발성 반도체 기억 장치에 적용한 경우에 대해 메모리 셀 부분의 구성을 주로 설명한다.

제1 실시예

메모리 셀 부분의 평면 구조는, 도 2에 도시된 바와 같이, 상하 방향으로 소자 분리 영역(1)이 일정한 간격을 두고, 스트라이프 형상으로 복수 형성되어 있다. 이 소자 분리 영역(1)에 직교하는 좌우 방향에는 제어 게이트(2)가 일정한 간격을 두고, 스트라이프 형상으로 복수 형성되어 있다. 이 소자 분리 영역(1)이 형성되어 있지 않은 영역이 소자 영역으로 되어 있다.

이 제어 게이트(2)의 일 부분의 아래쪽에는, 복수의 부유 게이트(3)가 일정한 간격을 두고 형성되어 있다. 이 부유 게이트(3)는 도 2 중 상하 방향의 길이는 제어 게이트(2)와 같게 되어 있다. 부유 게이트(3)의 도 2 중 좌우 방향의 길이는 제어 게이트(2)보다도 작다. 도 2 중에서, 소자 분리 영역(1) 사이의 폭인 소자 폭 X는, 예를 들면 약 100∼150㎚ 정도이다. 또한, 소자 분리 영역(1)의 폭 Y는, 예를 들면 약 200∼250㎚ 정도이다. 또한, 부유 게이트(3)끼리의 도 2 중에서의 좌우 방향 사이의 거리 Z는, 예를 들면 약 70∼100㎚ 정도이다.

도 2 중 "A-B"선 상에서의 단면도가 도 3a에 도시된다. 반도체 기판(5) 중에 복수개의 소자 분리 영역(1)이 형성되어 있다. 여기서, 반도체 기판(5) 내에매립된 소자 분리 영역(1)의 깊이는, 예를 들면 약 200∼250㎚ 정도이다. 이 소자 분리 영역(1)은 HDP(High Density Plasma)-CVD 산화막으로 형성되어 있다. 이 소자 분리 영역(1)은 그 상면이 반도체 기판(5)의 상부 표면보다도 위쪽으로 돌출된 부분을 갖고 있다. 그 돌출된 부분은 그 중앙부에 요부(6)가 형성되어 있다. 이 요부(6)의 상단부에는 오목부(7)가 형성되어 있다.

반도체 기판(5) 상에는 게이트 절연막으로서의 게이트 산화막(터널 산화막: 8)이, 예를 들면 옥시니트라이드로 형성되고, 그 두께는, 예를 들면 약 5㎚∼10㎚ 정도이다. 게이트 산화막(8) 위 및 소자 분리 영역(1)의 돌기의 일 부분 위에 형성된 부유 게이트(9)는, 예를 들면 그 두께가 약 150㎚∼200㎚ 정도로 형성되어 있다. 부유 게이트(9)는 복수개 형성되고, 서로 분리된 영역은 소자 분리 영역(1) 상에 위치하고 있다. 부유 게이트(9)는 그 하면이 게이트 절연막으로서의 게이트 산화막(8) 상 및 소자 분리 영역(1) 상에 형성되어 있고, 부유 게이트(9)의 두께는 거의 균일해지도록 형성되어 있기 때문에, 부유 게이트(9)의 상면은 하면의 높이 위치에 따라서 요철이 있는 형상으로 되어 있다.

이 부유 게이트(9) 위 및 소자 분리 영역(1)의 요부(6) 상 및 오목부(7) 내에는 게이트 간 절연막(10)이 형성되어 있다. 이 게이트 간 절연막(10)은, 예를 들면 ONO막으로 형성되어 있고, 그 두께는 실리콘 산화막이, 예를 들면 약 5㎚ 정도, 그 위의 실리콘 질화막의 두께가 약 7㎚ 정도, 그 위의 실리콘 산화막이 예를 들면 약 5㎚ 정도로 형성되어 있다. 여기에서, 부유 게이트(9)의 하단부와 소자 분리 영역(1)의 돌기부 상단부 사이의 오목부(7)는 전부 게이트 간 절연막(10)으로매립되어 있다. 게이트 간 절연막(10)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다.

게이트 간 절연막(10) 상에는 제2 게이트의 일부로서의 다결정 실리콘층(11)이 형성되어 있고, 소자 분리 영역(1)의 요부(6)를 완전히 매립하고 있다. 다결정 실리콘층(11)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다.

소자 분리 영역(1) 상의 요부(6) 내에 매립된 부분 이외에서의 게이트 간 절연막(10) 상에서의 다결정 실리콘층(11)은, 그 두께가, 예를 들면 약 70㎚∼100㎚ 정도로 형성되어 있다.

이 다결정 실리콘층(11) 상에는, 텅스텐 실리사이드층(12)이 그 두께가, 예를 들면 약 40㎚∼60㎚ 정도로 형성된다. 이 텅스텐 실리사이드층(12)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다. 이 텅스텐 실리사이드층(12)과 다결정 실리콘층(11)이 제어 게이트(2)로서 기능한다. 이 텅스텐 실리사이드층(12) 상에는 실리콘 질화막(13)이 예를 들면 약 100㎚ 정도로 형성되어 있다.

여기서, 예를 들면 소자 분리 영역의 요부(6)의 폭은 약 100㎚ 정도이며, 게이트 간 절연막(10)의 막 두께는 약 20㎚ 정도이고, 요부(6)에 매립된 다결정 실리콘층(11)의 폭은, 예를 들면 약 60㎚ 정도이다.

여기서, 도 3a에서 부호 E로 나타내는 파선의 영역의 확대도가 도 3b에 도시되어 있다. 여기서, 부유 게이트(9)의 상단부인 파선으로 나타내는 영역 F에서는 화살표로 나타내는 전계가 생기고 있다. 이에 대하여, 부유 게이트(9)의 하단부인파선으로 나타내는 영역 G에서는 부유 게이트(9)의 각부(角部)가 두꺼운 게이트 간 절연막(10)로 덮어져 있어 전계가 생기지 않는다. 즉, 게이트 간 절연막(10)은 하방의 실리콘 산화막(14), 그 위의 실리콘 질화막(15), 그 위의 실리콘 산화막(16)으로 형성되어 있다. 오목부(7) 내에는 처음에 실리콘 산화막(14)이 노출된 표면에 형성되고, 그 위에 실리콘 질화막(15)이 중첩되도록 두껍게 형성되어 있다.

부유 게이트(9)의 하방의 각부의 중심선인 직선 H로 나타내는 방향에서는, 부유 게이트(9)의 하방의 각부로부터 다결정 실리콘층(11)에 닿기까지의 사이에 2회에 걸쳐서, 게이트 간 절연막(10)이 존재하며, 그 사이의 게이트 간 절연막의 두께는 오목부(7)를 비스듬히 횡단하기 때문에, 본래의 게이트 간 절연막(10)의 두께에 비하여 매우 길어져 전계가 생기지 않는다.

다음에, 도 2에서의 "C-D"선 상에서의 단면도가 도 4에 도시되어 있다. 반도체 기판(5) 상에는 게이트 절연막(8)이 형성되어 있다. 이 게이트 절연막(8) 상의 게이트 형성 영역에는 부유 게이트(9), 게이트 간 절연막(10), 다결정 실리콘층(11), 텅스텐 실리사이드층(12), 실리콘 질화막(13)을 포함하는 다층 게이트 전극(4)이 형성되어 있다. 여기서, 다층 게이트 전극(4) 간의 반도체 기판(5)의 표면 부근에는 트랜지스터의 소스·드레인이 되는 불순물 영역이 형성되어 있다(도시하지 않음).

여기서, 다층 게이트(4)의 게이트 폭 M은, 예를 들면 약 150㎚∼170㎚ 정도이고, 다층 게이트(4) 사이의 스페이스 폭 N은, 예를 들면 약 150㎚∼170㎚ 정도이다.

본 제1 실시예의 반도체 기억 장치에 따르면, 부유 게이트의 하부 코너부 G는 부유 게이트 아래에 에칭된 부분에 게이트 간 절연막이 중첩되도록 퇴적되기 때문에, 전계 집중을 회피할 수 있다. 따라서, 게이트 간 절연막의 전계 집중 부분을 종래에 비하여 반감할 수 있기 때문에, 메모리 셀의 기입, 소거 동작 특성의 열화, 임계치 변동, 및 전하 유지 특성 등의 신뢰성 열화의 발생을 억제할 수 있다.

이와 같이 부유 게이트 코너 부분의 게이트 간 절연막에의 전계 집중이 발생하는 것을 구조적으로 회피하고, 전계 집중에 의한 게이트 간 절연막의 내압 열화나 누설 전류 증가를 경감시킴으로써, 반도체 기억 장치의 신뢰성을 향상시킬 수 있다. 즉, 부유 게이트의 상단과 하단의 양방에서 종래 생기고 있는 전계 집중이 하단에서 회피됨으로써 전계 집중이 반감된다. 또한, 다수회의 기입/소거의 동작을 행했을 때의 스트레스로, 게이트 간 절연막이 절연 파괴를 일으키는 것, 혹은 누설 전류가 많이 발생하여 부유 게이트 내에 전자가 축적되지 않는 상태로 되는 것을 방지할 수 있어 신뢰성이 향상된다.

다음에, 본 제1 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다. 우선, 도 2에 도시하는 "A-B"선 상에서의 단면에 대하여, 도 5 내지 도 28을 이용하여 설명한다.

도 5에 도시된 바와 같이, 예를 들면 실리콘 기판을 포함하는 반도체 기판(5) 상에 드라이 산화 기술을 이용하여, 예를 들면 두께 약 20㎚의 실리콘 열 산화막(20)을 형성하고, 다시 LP-CVD 기술을 이용하여, 예를 들면 두께 약 300㎚가 되는 실리콘 질화막(21)을 퇴적한다. 실리콘 질화막(21)은 반도체 기판(5)의 트렌치 가공에 이용하는 마스크재, 및 CMP 시의 스토퍼로서의 역할을 한다.

다음에, 도 6에 도시된 바와 같이, 전면에 포토레지스트(22)를, 예를 들면 두께 약 600㎚로 도포한 후, 리소그래피 기술에 의해 포토레지스트(22)를 원하는 소자 분리 패턴으로 가공한다.

다음에, 도 7에 도시된 바와 같이 포토레지스트(22)를 마스크로 하여, RIE 기술을 이용하여 실리콘 질화막(21), 및 실리콘 열 산화막(20)을 가공한다. 다음에, 도 8에 도시된 바와 같이 애싱 기술을 이용하여 포토레지스트(22)를 제거한다. 다음에, 도 9에 도시된 바와 같이 실리콘 질화막(21)을 마스크로, RIE 기술을 이용하여 반도체 기판(5)을 가공하여, 소자 분리 영역이 되는, 예를 들면 깊이 약 250㎚의 홈(23)을 형성한다. 여기서, 홈(23)의 깊이는 반도체 기판(5)의 표면으로부터 홈(23)의 바닥부까지의 길이를 말한다.

다음에, 도 10에 도시된 바와 같이, HDP-CVD 기술을 이용하여, 예를 들면 두께 약 700㎚의 CVD 실리콘 산화막(24)을 퇴적하여, 홈(23)을 매립하고, STI 기술을 이용하여 소자 분리 영역을 형성한다.

다음에, 도 11에 도시된 바와 같이. CMP 기술을 이용하여, CVD 실리콘 산화막(24)을 연삭하고, 그 상부 표면을 평탄화한다. 이 때, 실리콘 질화막(21)은 스토퍼의 역할을 한다. 또한, 질소 분위기에서의 열 처리를 행하여, CVD 실리콘 산화막(24)을 치밀화한다. 여기서, CMP 처리에 의해서 남은 실리콘 질화막(21)의 두께는, 예를 들면 약 100㎚ 정도이다. 질소 분위기에서의 열 처리는, 예를 들면 약 900도 정도에서, 약 1시간 실행한다. 또, 치밀화는 웨트 에칭을 실시하는 경우의선택비로서 나타내면, 성막 직후에는 실리콘 열 산화막(20)에 대하여, CVD 실리콘 산화막(24)은, 예를 들면 약 1.3배였던 것이 치밀화를 행한 후에는 실리콘 열 산화막(20)에 대하여 CVD 실리콘 산화막(24)은, 예를 들면 약 1.2배 정도가 된다.

다음에, 도 12에 도시된 바와 같이, 웨트 에칭 기술을 이용하여, 실리콘 질화막(21)을 제거한다. 다음에, 도 13에 도시된 바와 같이, 웨트 에칭 기술을 이용하여, 실리콘 열 산화막(20)을 제거한다. 여기서, 웨트 에칭은 등방성 에칭이기 때문에, CVD 실리콘 산화막(24)의 상단부(25)가 원모양을 띠면서 각이 잡힌 형상이 된다. 여기서, 통상 실리콘 열 산화막(20)의 막 두께의 약 1.5배의 두께를 에칭하고 있어, CVD 실리콘 산화막(24)은 그 표면이나 각부(角部)에서, 예를 들면 약 40㎚ 정도 제거된다.

다음에, 도 14에 도시된 바와 같이 드라이 산화 기술을 이용하여, 메모리 셀의 터널 산화막의 역할을 하는, 예를 들면 두께 약 10㎚의 실리콘 열 산화막(8)을 형성한다.

다음에, 도 15에 도시된 바와 같이, LP-CVD 기술을 이용하여, 예를 들면 두께 약 100㎚, 불순물로서 인이 주입된 다결정 실리콘층(26)을 퇴적한다. 이 다결정 실리콘층(26)은 후에 부유 게이트가 되는 막이다. 또한 다결정 실리콘층(26)의 가공을 위한 마스크재로서, LP-CVD 기술을 이용하여, 예를 들면 두께 약 200㎚의 CVD 실리콘 산화막(27)을 퇴적한다.

다음에, 도 16에 도시된 바와 같이, 전면에 포토레지스트(28)를, 예를 들면 두께 약 600㎚로 도포한 후, 리소그래피 기술에 의해, 포토레지스트(28)를 원하는부유 게이트의 패턴으로 가공한다.

다음에, 도 17에 도시된 바와 같이, RIE 기술을 이용하여, 포토레지스트(28)를 마스크로, 다결정 실리콘층(26)을 스토퍼로 하여, CVD 실리콘 산화막(27)을 가공한다. 다음에, 도 18에 도시된 바와 같이 애싱 기술을 이용하여, 포토레지스트(28)를 제거한다. 다음에, 도 19에 도시된 바와 같이 LP-CVD 기술을 이용하여, CVD 실리콘 산화막(29)을, 예를 들면 약 50㎚ 퇴적한다.

다음에 도 20에 도시된 바와 같이 RIE 기술을 이용하여, 다결정 실리콘층(26)을 스토퍼로 하여, CVD 실리콘 산화막(29)을 가공하여, CVD 실리콘 산화막 측벽(30)을 CVD 실리콘 산화막(27) 측면에 형성하고, 다결정 실리콘층(26)을 노출시킨다. CVD 실리콘 산화막(27) 측면에 남는 CVD 실리콘 산화막 측벽(30)은 그 폭이, 예를 들면 약 30㎚ 정도로 설정된다.

다음에, 도 21에 도시된 바와 같이 RIE 기술을 이용하여, CVD 실리콘 산화막(24)을 스토퍼로 하여, 다결정 실리콘층(26)을 가공한다. 여기서의 RIE에서는 실리콘 산화막과의 선택비가 비교적 높은 조건을 선택하고, 가로 방향으로의 에칭이 거의 진행되지 않기 때문에, CVD 실리콘 산화막 측벽(30)의 폭은 거의 변화가 없다. 또, 부유 게이트의 스페이스로서 이용되는 크기는, 예를 들면 약 100㎚ 정도이다.

다음에, 도 22에 도시된 바와 같이, LP-CVD 기술을 이용하여, CVD 실리콘 산화막(31)을 예를 들면 약 20㎚ 퇴적한다. 다음에, 도 3에 도시한 바와 같이 CVD 실리콘 산화막(31, 24, 27) 및 CVD 실리콘 산화막 측벽(30)을 가공하여, 예를 들면약 50㎚의 깊이가 되는 홈(32)을 CVD 실리콘 산화막(24) 내에 형성한다. 여기서, 홈(32)의 폭 L은, 예를 들면 약 100㎚ 정도이다. 이 홈(32) 상방의 CVD 실리콘 산화막(24) 위에 잔존한 CVD 실리콘 산화막(31)의 두께는, 예를 들면 약 3㎚ 정도이다. 이 두께가 홈(32)의 끝에서부터 다결정 실리콘층(26)의 끝까지의 거리에 상당한다.

다음에, 도 24에 도시된 바와 같이, HF 베이퍼 클리닝 기술을 이용하여, CVD 실리콘 산화막(27, 31) 및 CVD 실리콘 산화막 측벽(30)을 선택적으로 제거하여, CVD 실리콘 산화막(24) 상방에 요부(6)를 형성한다. 이 공정의 목적은 STI의 홈(32)에, 이후에 제어 게이트가 되는 다결정 실리콘막이 메워짐으로써 메모리 셀 간을 전기적으로 실드하여 메모리 셀 사이의 기생 용량을 억제하고, 셀의 기입 임계치 변동을 경감시키는 것을 목적으로 한다. 즉, CVD 실리콘 산화막(24) 내를 지나도록 한 정전 용량이, CVD 실리콘 산화막 내에 홈을 냄으로써, 그 거리가 연장되어 인접하는 부유 게이트 사이의 기생 용량이 저하한다.

기입 임계치의 변동은, 판독 동작 시에 인접하는 셀의 기생 용량의 영향에 따라 인접하는 셀의 부유 게이트 내의 전하의 상태에 따라 영향량이 변하고, 임계치가 외관상 변화함으로써 생긴다.

HF 베이퍼 클리닝 기술은 실리콘 산화막 중 미량의 수분 농도차로, 에칭 대상막을 바꿀 수 있는 기술로, 이 기술에 의해 열 처리된 수분 농도가 낮은 CVD 실리콘 산화막(24)에 대하여 열 처리가 되어 있지 않은 CVD 실리콘 산화막(27, 31) 및 CVD 실리콘 산화막 측벽(30)만을 선택적으로 제거할 수 있다. 여기서, 홈부의폭은 약 100㎚ 정도가 된다.

여기서, 도 24 중의 다결정 실리콘층(26)의 단부 주변의 실선으로의 포위 부분 I를 확대하여 도시한 개략도가 도 25에 도시된다. 도 25에 도시된 바와 같이, CVD 실리콘 산화막(31)에 의해 홈(32)과의 사이에 거리 J가 생긴다. 이 거리 J는 불산 처리에 의한 CVD 실리콘 산화막(24)의 에칭량 K보다도 커지는 조건을 선택한다.

다음에 도 26에 도시된 바와 같이, 거리 J가 생김으로써, 게이트 간 절연막의 퇴적 전 처리인 희불산 처리를 행한다. 이 처리에 의해 에칭되는 영역은, 에칭량 K분만큼 등방향으로 에칭되기 때문에, 도 26의 점선의 포위 부분인 에칭 영역(35)이 된다. 이 에칭 영역(35)은 희불산 처리에 의해 제거되고, CVD 실리콘 산화막(24) 상부단의 에칭된 부분에는 가로 방향으로도 에칭이 되어, 오목부(7)가 형성된다. 금속류가 반도체 장치의 노출 표면에 부착되어 있으면, 결정 결함이나 신뢰성 저하가 야기되므로, 게이트 간 절연막(10)의 양호한 절연 특성을 얻기 위해서는 기초 표면의 청정화가 중요하며, 메탈 제거에 유효한 희불산 세정을 행한다. 불산 처리에서는 1 ∼ 2㎚ 정도분의 산화막을 에칭함으로써 행해진다. 이 불산 처리를 행함으로써, CVD 산화막(24)의 노출된 면도 에칭된다. 다결정 실리콘층(26)의 홈(32)에 면한 영역도 에칭된다.

다음에, 도 27에 도시된 바와 같이, LP-CVD 기술을 이용하여 전체 두께로서 예를 들면 약 20㎚의 ONO막을 게이트 간 절연막(10)로 하여, 오목부(7) 내에 ONO막이 중첩되도록 퇴적된다.

즉, ONO막의 퇴적 전에 불산 처리에 의한 에칭량보다도 커지도록 부유 게이트의 거리 J를 설정한다. 또한 이 후에, 부유 게이트와 소자 분리 영역 위 표면의 사이에 ONO막을 삽입한다.

다음에 도 28에 도시한 바와 같이 LP-CVD 기술을 이용하여, 불순물로서 P가 주입된, 예를 들면 두께 약 100㎚의 다결정 실리콘층(11)을 퇴적하고, 스퍼터링 기술을 이용하여, 예를 들면 두께 약 50㎚의 텅스텐 실리사이드막(12)을 퇴적한다. 다음에, LP-CVD 기술을 이용하여, 두께 약 200㎚의 실리콘 질화막(13)을 퇴적한다.

여기서, 다결정 실리콘층(11)은 막 두께가, 예를 들면 약 5㎚∼500㎚로 형성된다. 이 다결정 실리콘층(11)은 경우에 따라 폴리사이드나 금속으로 형성되어도 된다. 여기에서, 폴리사이드는 예를 들면, WSi, NiSi, MOSi, TiSi, CoSi 등을 적용할 수 있다. 또한, 이 다결정 실리콘층(11)은 형성 시에는 불순물이 도핑되어 있지 않은 단결정 실리콘을 이용하여, 후의 제조 공정에서, 인, 비소, 붕소 등의 불순물을 이온 주입하여 가열하여 다결정 실리콘으로 변화시켜도 된다.

여기에서, 이 도 18에 도시한 공정 내지 도 20에 도시한 공정의 목적은, 그 하나로, 도 6에 해당하는 소자 분리 영역과 소자 영역의 패턴과, 도 16에 해당하는 부유 게이트의 패턴과의 정합 여유를 버는 것이다. 또한, 부유 게이트의 표면적을 버는, 즉 메모리 셀의 커플링비를 버는 것에 의해 효율적으로 터널 산화막이 되는 게이트 산화막에 전압을 전송하는 구조로 하는 것을 목적으로 하고 있다.

다음에, 도 2의 "C-D"선 상에서의 단면도에서의 반도체 기억 장치의 제조 방법을 도 4 및 도 29 내지 도 32를 이용하여 설명한다.

도 2의 "A-B"선 상에서의 제조 공정의 단면도인 도 28에 도시하는 단계에서의 도 2의 "C-D"선 상에서의 단면도가 도 29에 상당한다. 즉, 도 29에서는 도면의 좌우 방향에 걸쳐 반도체 기판(5) 상에 게이트 산화막(8), 부유 게이트(9), 게이트 간 절연막(10), 다결정 실리콘층(11), 텅스텐 실리사이드층(12), 실리콘 질화막(13)이 순차 적층된 상태로 되어 있다.

다음에, 도 30에 도시된 바와 같이, 포토레지스트(40)를, 예를 들면 두께 약 600㎚로 도포한 후, 리소그래피 기술에 의해 포토레지스트(40)를 원하는 게이트 패턴으로 가공한다.

다음에 도 31에 도시된 바와 같이, 포토레지스트(40)를 마스크로 하여 RIE 기술을 이용하여 실리콘 질화막(13)을 가공하여, 개구부에 텅스텐 실리사이드층(12)을 노출시킨다.

다음에 도 32에 도시된 바와 같이, 애싱 기술을 이용하여 포토레지스트(40) 를 제거하여 실리콘 질화막(13) 표면을 노출시킨다.

다음에, 도 4에 도시된 바와 같이, 실리콘 질화막(13)을 마스크로, RIE 기술을 이용하여 텅스텐 실리사이드층(12), 다결정 실리콘막(11), 게이트 간 절연막(10), 및 부유 게이트(9)를 가공하여, 원하는 게이트 구조를 얻는다.

즉, 부유 게이트(9)의 에칭 시에는 게이트 산화막(8)에 대하여 선택비가 높은 조건을 이용하여, 반도체 기판(5) 상에 게이트 산화막(8)을 남긴다. 다음에, 산화가 행해져, 반도체 기판이나 게이트 산화막단에 인입된 플라즈마나 이온 충격에 의한 손상의 회복 및 텅스텐 실리사이드층(12)의 결정화를 도모하여 저저항화가행해진다.

또한 그 후의 공정은 도시하지 않았지만, 확산층을 형성한 후, 층간막을 퇴적하여, 컨택트, 배선을 형성하여 MISFET를 형성한다.

본 제1 실시예에 따르면 반도체 기억 장치의 제조에 있어서, STI 기술을 이용하여 소자 분리 영역을 형성하고, 부유 게이트 가공 후에 노출된 STI 부분에 홈을 내고, 게이트 간 절연막을 성막할 때의 전 처리에 의한 에칭에 의해서, 도 3에 도시된 바와 같이, 부유 게이트 코너 부분의 게이트 간 절연막에의 전계 집중이 발생하는 것을 구조적으로 회피하고, 전계 집중에 의한 게이트 간 절연막의 내압 열화나 누설 전류 증가를 경감시킴으로써, 반도체 기억 장치의 수율 및 신뢰성을 향상시킬 수 있다.

또한, 제조 후에 초기의 수회의 기입/소거 동작 단계에서, 게이트 간 절연막이 절연 파괴를 일으키는 것, 혹은 누설 전류가 많이 발생하여 부유 게이트 내에 전자가 축적되지 않는 상태로 되는 것을 방지할 수 있고, 수율이 향상된다.

또한, 다수회의 기입/소거의 동작을 행한 때의 스트레스로, 게이트 간 절연막이 절연 파괴, 혹은 누설 전류가 많이 발생하여 부유 게이트 내에 전자가 축적되지 않는 상태로 되는 것을 방지할 수 있어 신뢰성이 향상된다.

제2 실시예

본 실시 형태에 따른 반도체 기억 장치의 구조를 도 33 및 도 34를 이용하여 설명한다. 이 반도체 기억 장치는 평면 구조는 제1 실시예와 마찬가지로, 도 2에 도시한 바와 같다. 이 도 33의 단면도는 도 2에서의 "A-B"선 상에서의 단면에 상당한다.

반도체 기판(5) 중에 복수개의 소자 분리 영역(1)이 형성되어 있다. 여기서, 반도체 기판(5) 내에 매립된 소자 분리 영역(1)의 깊이는, 예를 들면 약 200∼250㎚ 정도이다. 이 소자 분리 영역(1)은 HDP-CVD 산화막으로 형성된다. 이 소자 분리 영역(1)은 그 상면이 반도체 기판(5)의 상부 표면보다도 상방으로 돌출된 부분을 갖고 있다. 그 돌출된 부분은 그 중앙부에 요부(6)가 형성되어 있다. 이 요부(6)의 상단부에는 오목부(7)가 형성되어 있다. ,

반도체 기판(5) 상에는 게이트 산화막(터널 산화막; 42)이, 예를 들면 옥시니트라이드로 형성되고, 그 두께는, 예를 들면 약 5㎚∼10㎚ 정도이다.

게이트 산화막(42)의 위 및 소자 분리 영역(1)의 돌기 일 부분의 위에 형성된 부유 게이트는, 제1 다결정 실리콘층(43)과, 그 위에 적층된 제2 다결정 실리콘층(44)으로 이루어지고, 예를 들면 그 두께가 약 150㎚∼200㎚ 정도로 형성되어 있다. 제1 다결정 실리콘층(43)과, 그 위에 적층된 제2 다결정 실리콘층(44)으로 이루어지는 부유 게이트는 복수개 형성되며, 상호 분리된 영역은 소자 분리 영역(1) 상에 위치한다.

제1 다결정 실리콘층(43)은 그 하면이 게이트 산화막(42) 상에 형성되고, 제2 다결정 실리콘층(44)은 제1 다결정 실리콘층(43) 상 및 소자 분리 영역(1) 상에 형성되어 있고, 제2 다결정 실리콘층(44)의 두께는 거의 균일해지도록 형성되어 있기 때문에, 제2 다결정 실리콘층(44)의 상면은 하면의 높이 위치에 따라 요철이 있는 형상으로 되어 있다.

이 제2 다결정 실리콘층(44)의 위 및 소자 분리 영역(1)의 요부(6) 상 및 오목부(7) 내에는 게이트 간 절연막(45)이 형성되어 있다. 이 게이트 간 절연막(45)은, 예를 들면 ONO막으로 형성되어 있고, 그 두께는 실리콘 산화막이, 예를 들면 약 5㎚ 정도, 그 위의 실리콘 질화막의 두께가 약 7㎚ 정도, 그 위의 실리콘 산화막이, 예를 들면 약 5㎚ 정도로 형성되어 있다. 여기서, 제2 다결정 실리콘층(44)의 하단부와 소자 분리 영역(1) 돌기부 상단부의 사이의 오목부(7)는 전부 게이트 간 절연막(45)으로 매립되어 있다. 게이트 간 절연막(45)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다.

게이트 간 절연막(45) 상에는 다결정 실리콘층(46)이 형성되어 있고, 소자 분리 영역(1)의 요부(6)를 완전히 매립한다. 다결정 실리콘층(46)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다. 소자 분리 영역(1) 상의 요부(6) 내에 매립된 부분 이외에서의 게이트 간 절연막(45) 상에서의 다결정 실리콘층(46)은 그 두께가, 예를 들면 약 70㎚∼100㎚ 정도로 형성되어 있다.

이 다결정 실리콘층(46) 위에는, 텅스텐 실리사이드층(47)이 그 두께가, 예를 들면 약 40㎚∼60㎚ 정도로 형성된다. 이 텅스텐 실리사이드층(47)은 그 하면의 높이에 따라 그 상면에 요철이 형성되어 있다. 이 텅스텐 실리사이드층(47)과 다결정 실리콘층(46)이 제어 게이트로서 기능한다. 이 텅스텐 실리사이드층(47) 상에는 실리콘 질화막(48)이, 예를 들면 약 100㎚ 정도로 형성되어 있다.

여기서, 예를 들면 소자 분리 영역의 요부(6)의 폭은 약 100㎚ 정도이며, 게이트 간 절연막(45)의 막 두께는, 약 20㎚ 정도이고, 요부(6)에 매립된 다결정 실리콘층(46)의 폭은, 예를 들면 약 60㎚ 정도이다. 이 도 33에서의 부유 게이트 하부 코너부에서의 구조는 제1 실시예와 마찬가지로, 도 3b의 구조와 마찬가지이다.

다음에, 도 2에서의 "C-D"선 상에서의 본 실시예의 단면도가 도 34에 도시된다. 반도체 기판(5) 상에는 게이트 산화막(42)이 형성되어 있다. 이 게이트 산화막(42) 상의 게이트 형성 영역에는 제1 다결정 실리콘층(43) 및 제2 다결정 실리콘층(44)으로 이루어지는 부유 게이트, 게이트 간 절연막(45), 다결정 실리콘층(46),텅스텐 실리사이드층(47), 실리콘 질화막(48)으로 이루어지는 다층게이트 전극(49)이 형성되어 있다. 여기서, 다층게이트 전극(49) 사이의 반도체 기판(5)의 표면 부근에는 트랜지스터의 소스·드레인이 되는 불순물 영역이 형성되어 있다(도시하지 않음).

여기서, 다층 게이트 전극(49)의 게이트 폭 M은, 예를 들면 약 150㎚∼170㎚ 정도이고, 다층 게이트 전극(49) 사이의 스페이스 폭 N은, 예를 들면 약 150㎚∼170㎚ 정도이다.

본 실시예의 반도체 기억 장치에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.

다음에, 본 실시예의 반도체 기억 장치의 제조 방법을 설명한다. 이 제조 방법의 특징은 터널 산화막과, 부유 게이트의 일부가 되는 다결정 실리콘막을, 소자 분리 영역의 형성 전에 형성한다. 이하, 이것을 부유 게이트 사전 형성 프로세스라고 한다.

먼저, 도 2에 도시하는 "A-B"선 상에서의 단면에 대하여 도 33 및 도 35 내지 도 57을 이용하여 설명한다.

도 35에 도시된 바와 같이, 실리콘 등을 포함하는 반도체 기판(5) 상에, 드라이 산화 기술을 이용하여, 후에 터널 산화막으로서 기능하는 게이트 산화막(42)이 되는, 예를 들면 두께 약 10㎚의 실리콘 열 산화막(게이트 산화막: 50)을 형성한다. 다음에, LP-CVD 기술을 이용하여, 후에 부유 게이트의 일부가 되는 불순물로서 인이 주입된 제1 다결정 실리콘층(51)을 50㎚ 퇴적한다.

다음에, LP-CVD 기술을 이용하여, 두께 300㎚이 되는 실리콘 질화막(52)을 퇴적한다. 실리콘 질화막(52)은 반도체 기판(5)의 트렌치 가공에 이용하는 마스크재 및 CMP 시의 스토퍼의 역할을 한다.

다음에, 도 36에 도시한 바와 같이 전면에 포토레지스트(53)를, 예를 들면 두께 약 600㎚로 도포한 후, 리소그래피 기술에 의해, 포토레지스트(53)를 원하는 소자 분리 패턴으로 가공하여, 실리콘 질화막(52)의 일부 표면을 노출시킨다.

다음에 도 37에 도시된 바와 같이, 포토레지스트(53)를 마스크로 하고, 제1 다결정 실리콘막(51)을 스토퍼로 하여, RIE 기술을 이용하여 실리콘 질화막(52)을 가공하여, 제1 다결정 실리콘층(51)의 일부 표면을 노출시킨다.

다음에 도 38에 도시된 바와 같이, 애싱 기술을 이용하여 포토레지스트(53)를 제거하여, 실리콘 질화막(52)의 표면을 노출시킨다.

다음에, 도 39에 도시된 바와 같이, 실리콘 질화막(52)을 마스크로, 실리콘 열 산화막(50)을 스토퍼로 하여, RIE 기술을 이용하여, 제1 다결정 실리콘층(51)을 가공한다. 동일하게, 실리콘 질화막(52)을 마스크로 하고, 반도체 기판(5)을 스토퍼로 하여, RIE 기술을 이용하여, 실리콘 열 산화막(50)을 가공하여 반도체 기판(5)의 일부 표면을 노출시킨다.

다음에 도 40에 도시된 바와 같이, 실리콘 질화막(52)을 마스크로, RIE 기술을 이용하여, 반도체 기판(5)을 가공하여, 소자 분리 영역이 되는 깊이가, 예를 들면 약 250㎚의 홈(55)을 반도체 기판(5) 내에 형성한다.

다음에 도 41에 도시된 바와 같이, HDP-CVD 기술을 이용하여, 두께가, 예를 들면 약 700㎚의 CVD 실리콘 산화막(56)을 퇴적하여, 홈(55)을 매립하여 실리콘 열 산화막(50)이 게이트 산화막(42)으로서 형성된다.

다음에 도 42에 도시된 바와 같이, CMP 기술을 이용하여, CVD 실리콘 산화막(56)의 상부 표면을 연삭하여 평탄화한다. 이 때, 실리콘 질화막(52)은 스토퍼의 역할을 한다. 또한, 질소 분위기에서의 열 처리를 행하여 CVD 실리콘 산화막(56)을 치밀화한다.

다음에 도 43에 도시된 바와 같이, 웨트 에칭 기술을 이용하여 실리콘 질화막(52)을 제거하여, 제1 다결정 실리콘층(51)의 상부 표면을 노출시킨다. 다음에, 도 44에 도시된 바와 같이, 웨트 에칭 기술을 이용하여, CVD 실리콘 산화막(56)을 등방성 에칭으로 높이 방향, 수평 방향 각각을, 예를 들면 약 20㎚ 에칭한다. 제1 다결정 실리콘층(51)은 제1 다결정 실리콘층(43)으로서 형성된다. CVD 실리콘 산화막(56)의 상단부(57)가 원모양을 띠면서 각이 잡힌 형상이 된다. 이 공정은 이전의 공정에서 실리콘 질화막(52)을 제거하여 생긴, CVD 실리콘 산화막(56)의 돌출된 단차의 크기를 경감시키는 것을 목적으로 한다.

다음에, 도 45에 도시된 바와 같이, LP-CVD 기술을 이용하여 두께가, 예를 들면 약 100㎚이고, 불순물로서 인이 주입된 제2 다결정 실리콘층(58)을 퇴적한다. 이 제2 다결정 실리콘층(58)은 제1 다결정 실리콘층(43)과 아울러, 후에 부유 게이트가 되는 막이다. 또한 제2 다결정 실리콘층(58)의 가공을 위한 마스크재로서, LP-CVD 기술을 이용하여 두께가, 예를 들면 약 200㎚의 CVD 실리콘 산화막(59)을 퇴적한다.

다음에 도 46에 도시된 바와 같이, 전면에 포토레지스트(60)를 두께가, 예를 들면 약 600㎚로 도포한 후, 리소그래피 기술에 의해, 포토레지스트(60)를 원하는 부유 게이트의 패턴으로 가공하여, CVD 실리콘 산화막(59)의 일부 표면을 노출시킨다.

다음에, 도 47에 도시된 바와 같이, RIE 기술을 이용하여, 포토레지스트(60)를 마스크로, 제2 다결정 실리콘층(58)을 스토퍼로 하여, CVD 실리콘 산화막(59)을 가공한다. 다음에, 도 48에 도시된 바와 같이, 애싱 기술을 이용하여, 포토레지스트(60)를 제거하여, CVD 실리콘 산화막(59) 표면을 노출한다. 다음에, 도 49에 도시된 바와 같이, LP-CVD 기술을 이용하여, CVD 실리콘 산화막(61)을, 예를 들면 약 50㎚의 두께로 퇴적한다. 다음에, 도 50에 도시한 바와 같이, RIE 기술을 이용하여, 제2 다결정 실리콘층(58)을 스토퍼로 하여, CVD 산화막(61)을 가공하여, CVD 실리콘 산화막(59) 측면에 CVD 실리콘 산화막 측벽(62)을 형성한다.

다음에, 도 51에 도시된 바와 같이, RIE 기술을 이용하여, CVD 실리콘 산화막(56)을 스토퍼로 하여 제2 다결정 실리콘층(58)을 가공하여, CVD 실리콘산화막(56)의 일부 상부 표면을 노출시킨다.

다음에, 도 52에 도시된 바와 같이, LP-CVD 기술을 이용하여, CVD 실리콘 산화막(63)을 노출되어 있는 CVD 실리콘 산화막(56), 제2 다결정 실리콘층(58), CVD 실리콘 산화막(59), 및 CVD 실리콘 산화막 측벽(62)의 노출된 표면 상에, 예를 들면 약 20㎚ 퇴적한다.

다음에, 도 53에 도시된 바와 같이, RIE 기술을 이용하여, CVD 실리콘 산화막(63, 56), 및 CVD 실리콘 산화막 측벽(62)을 가공하여, 깊이로서, 예를 들면 약 50㎚의 홈(64)을 형성한다. 여기서 형성하는 홈(64)의 저면은 제1 다결정 실리콘층(43)의 저면의 깊이보다도 깊게 형성한다. 여기서, 잔존한 CVD 실리콘 산화막(63)의 두께는, 예를 들면 약 10㎚ 정도이다. 또한, 홈(64)의 폭은 예를 들면 약 80㎚ 정도이다.

다음에, 도 54에 도시된 바와 같이, HF 베이퍼 클리닝 기술을 이용하여, CVD 실리콘 산화막(59, 62, 63)을 선택적으로 제거한다.

여기서, 도 54 중의 제2 다결정 실리콘층(58) 단부 주변의 실선으로 된 포위 부분 P를 확대하여 도시한 개략도를 도 55에 도시한다. 도 55에 도시된 바와 같이, CVD 실리콘 산화막(63)에 의해, 홈(64)과의 사이에 거리 J가 생긴다. 여기서, 제2 다결정 실리콘층(58)의 CVD 실리콘 산화막(56)의 상부 부근의 확대도는, 도 55에 도시된 바와 같이, 희불산 처리가 행해지는 영역의 폭 K보다도 거리 J가 커지도록 형성된다. 이 거리 J는 불산 처리에 의한 CVD 실리콘 산화막(56)의 에칭량 K보다도 커지는 조건을 선택한다.

다음에, 도 55에 도시된 바와 같이, 거리 J가 생김으로써, 게이트 간 절연막의 퇴적 전 처리인 희불산 처리를 행한다. 이 처리에 의해 에칭되는 영역은 에칭량 K분만큼 등방향으로 에칭되기 때문에, 도 55의 점선의 포위 부분인 에칭 영역(65)이 된다. 이 에칭 영역(65)은 희불산 처리에 의해 제거되고, 소자 분리 영역(1)이 형성되고, 그 상부단의 에칭된 부분에는 가로 방향으로도 에칭되어, 오목부(7)가 형성된다. 금속류가 반도체 장치의 노출 표면에 부착되어 있으면, 결정 결함이나 신뢰성 저하가 발생되므로, 게이트 간 절연막(45)의 양호한 절연 특성을 얻기 위해서는 기초 표면의 청정화가 중요하며 메탈 제거에 유효한 희불산 세정을 행한다.

불산 처리에서는 1 ∼ 2㎚ 정도분의 산화막을 에칭함으로써 행해진다. 이 불산 처리를 행함으로써, CVD 산화막(56)의 노출된 면도 에칭된다. 제2 다결정 실리콘층(58)의 홈(64)에 면한 영역도 에칭된다.

다음에, 도 56에 도시된 바와 같이, LP-CVD 기술을 이용하여 전체 두께로서, 예를 들면 약 20㎚의 ONO막을 게이트 간 절연막(45)으로서, 오목부(7) 내에 ONO막이 중첩되도록 퇴적된다.

즉, ONO막의 퇴적 전에 불산 처리에 의한 에칭량보다도 커지도록 부유 게이트의 거리를 설정한다. 또한 이 후에, 부유 게이트와 소자 분리 영역 상부 표면 사이에 ONO막을 삽입한다.

다음에, 도 56에 도시된 바와 같이 LP-CVD 기술을 이용하여 전체 두께로서 약 20㎚의 ONO막인 게이트 간 절연막(45)을 퇴적한다.

다음에, 도 57에 도시된 바와 같이, LP-CVD 기술을 이용하여, 불순물로서 P가 주입된 두께가, 예를 들면 약 100㎚의 다결정 실리콘층(46)을 퇴적하고, 스퍼터링 기술을 이용하고, 또한 그 위에 두께가 예를 들면 약 50㎚의 텅스텐 실리사이드층(47)을 퇴적한다. 이 다결정 실리콘층(46) 및 텅스텐 실리사이드층(47)은 후에 제어 게이트가 되는 막이다.

다음에, LP-CVD 기술을 이용하여 두께가, 예를 들면 약 200㎚의 실리콘 질화막(48)을 텅스텐 실리사이드층(47) 상에 퇴적한다.

다음에, 도 2에 도시되는 "C-D"선 상에서의 단면에 대하여 도 34 및 도 58 내지 도 61을 이용하여 설명한다.

도 57에 도시하는 공정에서의 "C-D"선 상에서의 단면이 도 58에 상당한다. 즉, 도 58에 있어서는, 도의 좌우 방향에 걸쳐서, 반도체 기판(5) 상에 게이트 산화막(42), 제1 다결정 실리콘층(43), 제2 다결정 실리콘층(44), 게이트 간 절연막(45), 다결정 실리콘층(46), 텅스텐 실리사이드층(47), 실리콘 질화막(48)이 순차 적층된 상태로 된다.

다음에, 도 59에 도시된 바와 같이, 포토레지스트(66)를, 예를 들면 두께 약 600㎚로 도포한 후, 리소그래피 기술에 의해, 포토레지스트(66)를 원하는 게이트 패턴으로 가공한다.

다음에, 도 60에 도시된 바와 같이, 포토레지스트(66)를 마스크로 하여, RIE 기술을 이용하여 실리콘 질화막(48)을 가공하여 개구부에 텅스텐 실리사이드층(47)을 노출시킨다.

다음에, 도 61에 도시된 바와 같이, 애싱 기술을 이용하여 포토레지스트(66)를 제거하여, 실리콘 질화막(48) 표면을 노출시킨다.

다음에 도 34에 도시된 바와 같이, 실리콘 질화막(48)을 마스크로, RIE 기술을 이용하여 텅스텐 실리사이드층(47), 다결정 실리콘층(46), 게이트 간 절연막(45), 제2 다결정 실리콘층(44), 및 제1 다결정 실리콘층(43)을 가공하여, 원하는 게이트 구조를 얻는다.

즉, 제2 다결정 실리콘층(44) 및 제1 다결정 실리콘층(43)의 에칭 시에는 게이트 산화막(42)에 대하여 선택비가 높은 조건을 이용하여 반도체 기판(5) 상에 게이트 산화막(42)을 남긴다.

다음에, 산화가 행해지고 반도체 기판이나 게이트 산화막단에 인입된 플라즈마나 이온 충격에 의한 손상의 회복 및 텅스텐 실리사이드층(47)의 결정화를 도모하여 저저항화가 행해진다.

또한 그 후의 공정은 도시하지 않지만, 확산층을 형성한 후, 층간막을 퇴적하고, 컨택트, 배선을 형성하여 MISFET를 형성한다.

본 실시예의 제조 방법에 의하면 제1 실시예에 따른 제조 방법에 있어서 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다. 또한, 부유 게이트를 소자 분리 영역보다도 먼저 형성함으로써, 소자 영역과 소자 분리 영역의 경계에 오목부가 생기는 것을 방지하여 신뢰성을 향상시키고 있다.

상기 제1 및 제2 실시예는 각각 부유 게이트를 구비한 플래시 메모리로 대표되는 불휘발성 반도체 기억 장치에 적용된다.

본 발명에 따르면, 부유 게이트 코너 부분의 게이트 간 절연막에의 전계 집중에 의한 내압 열화나 누설 전류 증가를 경감하여, 신뢰성 및 수율을 향상시키는 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims

적어도 하나의 부유 게이트를 갖는 반도체 기억 장치에 있어서,

반도체 기판과,

해당 반도체 기판 내에 매립되며 그 표면이 반도체 기판 표면보다도 돌출하고 그 상면에 요부(凹部)가 형성되고 그 요부의 상단에 오목부가 형성된 적어도 하나의 소자 분리 영역과,

상기 반도체 기판 상에 형성된 게이트 절연막과,

이 게이트 절연막 위 및 상기 소자 분리 영역의 상면 및 오목부 상에 형성된 제1 게이트와,

이 제1 게이트 위 및 상기 소자 분리 영역의 요부 및 오목부 내에 형성된 게이트 간 절연막과,

상기 게이트 간 절연막 상에 형성되며 상기 소자 분리 영역의 요부를 매립하는 제2 게이트

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 게이트는 부유 게이트이고, 상기 제2 게이트는 제어 게이트이며, 상기 게이트 간 절연막은 ONO 절연막인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 소자 분리 영역의 상면의 요부면은 상기 반도체 기판 표면보다도 하방에 있는 것을 특징으로 하는 반도체 기억 장치.
부유 게이트를 갖는 반도체 기억 장치에 있어서,

반도체 기판과,

상기 반도체 기판 내에 매립되며 그 표면이 반도체 기판 표면보다도 돌출하고 그 상면에 요부가 형성되고 그 요부의 상단에 오목부가 형성된 소자 분리 영역과,

상기 반도체 기판 상에 형성된 게이트 절연막과,

해당 게이트 절연막 위 및 상기 소자 분리 영역의 상면 및 오목부 상에 형성되며 상기 소자 분리 영역 상에서 상호 절연 분리되어 있는 복수개의 제1 게이트와,

해당 복수개의 제1 게이트 위, 상기 소자 분리 영역의 요부 및 오목부 내에 형성되며 상기 복수개의 제1 게이트를 상호 절연 분리하는 게이트 간 절연막과,

해당 게이트 간 절연막 상에 형성되며 상기 소자 분리 영역의 요부를 매립하는 제2 게이트

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 소자 분리 영역 상의 상기 복수개의 제1 게이트가 절연 분리되어 있는 영역에 형성된 제2 게이트의 저면의 위치가, 상기 복수개의 제1 게이트의 상기 소자 분리 영역의 상면과 접하는 면보다도 낮아지도록 상기 소자 분리 영역이 파여 있는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 소자 분리 영역 상에서 상기 복수개의 제1 게이트의 절연 분리된 면과, 상기 소자 분리 영역과 상기 제1 게이트가 접하는 면과의 교차선 부분보다도, 상기 소자 분리 영역의 요부 내의 상기 제2 게이트가 상기 게이트 절연막측으로부터 이격되어 있는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 제1 게이트는 부유 게이트이고, 상기 제2 게이트는 제어 게이트이며, 상기 게이트 간 절연막은 ONO 절연막인 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 ONO 절연막은 상기 복수개의 제1 게이트 아래의 상기 소자 분리 영역 상의 오목부 영역에서의 실리콘 질화막의 두께가, 상기 제1 게이트 상의 ONO막의 두께보다도 두꺼운 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 소자 분리 영역의 상면의 요부면은 상기 반도체 기판 표면보다도 하방에 있는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 복수개의 제1 게이트는, 상기 게이트 절연막 상에 형성된 불순물이 도핑되어 있지 않은 제1 다결정 실리콘층과, 상기 제1 다결정 실리콘층 상에 형성된 불순물이 도핑된 제2 다결정 실리콘층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
부유 게이트를 갖는 반도체 기억 장치의 제조 방법에 있어서,

반도체 기판 상에 소자 분리 영역 및 게이트 절연막을 형성하는 단계와,

상기 소자 분리 영역 상 및 상기 게이트 절연막 상에 제1 게이트재를 형성하는 단계와,

상기 소자 분리 영역 상에서 상기 제1 게이트재를 남기도록 제1 게이트재를 분리하여 제1 게이트 전극을 형성하는 단계와,

분리된 상기 제1 게이트 전극 사이보다도 폭이 좁은 요부를 상기 소자 분리 영역 상에 형성하는 단계와,

상기 소자 분리 영역 상의 요부 단부의 상기 제1 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성하는 단계와,

상기 소자 분리 영역의 오목부를 매립하여 상기 소자 분리 영역의 요부 및 상기 제1 게이트 전극 상에 게이트 간 절연막을 형성하는 단계와,

상기 게이트 간 절연막 상에 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제11항에 있어서,

상기 소자 분리 영역 상의 요부 단부의 상기 제1 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성할 때에는, 상기 제1 게이트 전극 표면의 청정화 처리가 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제12항에 있어서,

상기 소자 분리 영역 상의 요부 단부의 상기 제1 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성할 때에는, 희불산을 이용하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제12항에 있어서,

상기 게이트 간 절연막을 형성할 때에 상기 오목부에는 오목부에 노출되는 소자 분리 영역 및 상기 제1 게이트 전극의 표면에 실리콘 산화막이 형성되고, 다음에 상기 실리콘 산화막의 표면 상에, 실리콘 질화막이 상기 실리콘 산화막보다도 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
부유 게이트를 갖는 반도체 기억 장치의 제조 방법에 있어서,

반도체 기판 상에 게이트 절연막 및 제1 게이트재를 순차적으로 형성하는 단계와,

상기 게이트 절연막과 제1 게이트재와 반도체 기판 일부 중에 홈을 형성하는 단계와,

상기 홈에 절연재를 매립하여 그 상면이 상기 제1 게이트재의 상면보다도 상방이 되도록 소자 분리 영역을 형성하는 단계와,

상기 제1 게이트재 및 상기 소자 분리 영역 상에 제2 게이트재를 형성하는 단계와,

상기 소자 분리 영역 상에서 상기 제2 게이트재를 남기도록 제2 게이트재를 분리하여 제2 게이트 전극을 형성하는 단계와,

분리된 상기 제2 게이트 전극 사이보다도 폭이 좁은 요부를 상기 소자 분리 영역 상에 형성하는 단계와,

상기 소자 분리 영역 상의 요부 단부의 상기 제2 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성하는 단계와,

상기 소자 분리 영역의 오목부를 매립하여 상기 소자 분리 영역의 요부 및 상기 제2 게이트 전극 상에 게이트 간 절연막을 형성하는 단계와,

상기 게이트 간 절연막 상에 제3 게이트 전극을 형성하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제15항에 있어서,

소자 분리 영역 상의 요부 단부의 상기 제2 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성할 때에는, 상기 제2 게이트 전극 표면의 청정화 처리가 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제15항에 있어서,

상기 소자 분리 영역 상의 요부 단부의 상기 제2 게이트 전극 아래의 상기 소자 분리 영역에 오목부를 형성할 때에는, 희불산을 이용하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제15항에 있어서,

상기 게이트 간 절연막을 형성할 때에, 상기 오목부에는 오목부에 노출되는 소자 분리 영역 및 상기 제2 게이트 전극의 표면에 실리콘 산화막이 형성되고, 다음에 상기 실리콘 산화막의 표면 상에, 실리콘 질화막이 상기 실리콘 산화막보다도 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.