KR100559272B1

KR100559272B1 - 반도체 장치

Info

Publication number: KR100559272B1
Application number: KR1020030057142A
Authority: KR
Inventors: 호소노고지; 나까무라히로시; 이마미야겐이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-08-20
Filing date: 2003-08-19
Publication date: 2006-03-10
Also published as: JP2004079857A; CN1485910A; JP3910889B2; KR20040017775A; CN1316614C

Abstract

비트선은, 칩 내에서, 최소폭, 최소 스페이스로 배치되고, 비트선 사이에는, 최대로, 제1 전위차가 주어진다. 최소 스페이스는, 비트선 사이에 제1 전위차가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값이다. 이 값은, 디자인 룰 또는 리소그래피에 의한 최소 가공 치수이어도 된다. 실드 전원선과 비트선 간에는, 제1 전위차보다도 큰 제2전위차가 주어지는데, 실드 전원선은, 비트선이 최소 스페이스로 배열되는 영역에서, 배선 폭 방향에서 비트선과 인접하지 않는다.

비트선, 최소폭, 최소 스페이스, 전위차, 절연 파괴, 배선 쇼트, 디자인 룰, 배선 간격, 컨택트 플러그

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1은 NAND 형 플래시 메모리의 셀 어레이부를 도시하는 회로도.

도 2는 종래의 배선 레이아웃을 도시하는 평면도.

도 3은 도 2의 레이아웃을 그대로의 이미지로 치환한 회로도.

도 4는 소거 동작의 타이밍을 도시하는 동작 파형도.

도 5는 본 발명의 제1 개념을 도시하는 도면.

도 6은 본 발명의 제2 개념을 도시하는 도면.

도 7은 본 발명의 제3 개념을 도시하는 도면.

도 8은 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하는 평면도.

도 9는 도 8의 레이아웃을 그대로의 이미지로 치환한 회로도.

도 10은 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하는 평면도.

도 11은 도 10의 레이아웃을 그대로의 이미지로 치환한 회로도.

도 12는 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하는 평면도.

<도면의 주요 부분에 대한 부호의 설명>

5B : 선택 회로

6B, 7B : N 채널 MOS 트랜지스터

BLSHIELD : 실드 전원선

M0, M1 : 메탈 배선

BL1e, BL1o, BL2e, BL2o : 비트선

본 발명은, 고전압이 걸리는 배선 간의 전계를 약하게 하기 위한 배선 레이아웃에 관한 것으로, 특히, 불휘발성 반도체 메모리의 비트선에 적용된다.

우선, 본 발명의 종래의 기술에 대하여, 불휘발성 반도체 메모리의 일종인 NAND 형 플래시 메모리를 예로 하여 설명한다.

도 1은, NAND 형 플래시 메모리의 셀 어레이부의 일례를 도시하고 있다.

이 예에서는, 설명을 간단히 하기 위해서, 1개의 NAND 블록(소거 단위)에 대해서만 도시하고 있다.

NAND 형 플래시 메모리는, 전기적으로 재기입 가능한 불휘발성 반도체 메모리의 일종이다. NAND 블록은, 소거 단위를 나타내고, NAND 블록 내의 메모리 셀의 데이터는, 동시에 소거된다. NAND 블록은, 복수의 NAND 셀 유닛(1)을 갖고, 이들 복수의 NAND 셀 유닛(1)은, 예를 들면, 1개의 셀 P 웰 영역 CPWELL 내에 배치된다.

NAND 셀 유닛은, 직렬 접속되는 복수의 메모리 셀(2)로 이루어지는 NAND 열과, 이 NAND 열의 양단에 각각 1개씩 접속되는 셀렉트 게이트 트랜지스터(3)로 구성된다. NAND 열의 일단에 접속되는 셀렉트 게이트 트랜지스터(3)는, 공통 소스선 CELSRC에 접속되고, NAND 열의 타단에 접속되는 셀렉트 게이트 트랜지스터(3)는, 비트선 BL1e, …BLne; BL1o, …BLno에 접속된다.

워드선 WL0, WL1, …WL15은, NAND 셀 유닛(1) 내의 메모리 셀(2)에 접속되어, 메모리 셀(2)의 컨트롤 게이트 전극으로서 기능하고 있다. 셀렉트 게이트선 SGS, SGD는, NAND 셀 유닛(1) 내의 셀렉트 게이트 트랜지스터(3)에 접속되고, 셀렉트 게이트 트랜지스터(3)의 게이트 전극으로서 기능하고 있다.

본 예에서는, 하나의 감지 증폭기(S/A)(4)에는, 선택 회로(5A)를 경유하여, 2개의 비트선 BLie, BLio(i=1, 2, …n)가 접속되는 셀 어레이 구조를 채용하고 있다. 또, 2개의 비트선 BLie, BLio는, 선택 회로(5B)를 경유하여, 실드 전원선 BLSHIELD에 접속된다. 이 구조에 따르면, 판독 시에, 소위 실드 비트선 판독 방법을 적용할 수 있다.

즉, 제어 신호 BLSe가 "H", 제어 신호 BLSo가 "L"일 때, N 채널 MOS 트랜지스터(6A)가 온 상태가 되기 때문에, 짝수번째의 비트선 BLie가 감지 증폭기(4)에 전기적으로 접속된다. 이 때, 제어 신호 BIASe는, "L", 제어 신호 BIASo는, "H"로 되어 있기 때문에, N 채널 MOS 트랜지스터(7B)는, 온 상태이고, 홀수번째의 비트선 BLio에는, 실드 전위 VSHIELD(예를 들면, 0 V)이 공급되어 있다.

또한, 제어 신호 BLSe가 "L", 제어 신호 BLSo가 "H"일 때, N 채널 MOS 트랜지스터(7A)가 온 상태가 되기 때문에, 홀수번째의 비트선 BLio가 감지 증폭기(4)에 전기적으로 접속된다. 이 때, 제어 신호 BIASe는, "H", 제어 신호 BIASo는, "L"로 되어 있기 때문에, N 채널 MOS 트랜지스터(6B)는, 온 상태이고, 짝수번째의 비트선 BLie에는, 실드 전위 VSHIELD(예를 들면, 0 V)이 공급되어 있다.

또, 짝수 및 홀수에 관해서는, 좌단의 비트선을 선두로, 0부터 세기 시작하였을 때의 비트선의 순서대로 따르는 것으로 한다.

여기서, 선택 회로(5A, 5B) 내의 N 채널 MOS 트랜지스터(6A, 6B, 7A, 7B)는, 소거 시에, 모든 비트선 BL1e, …BLne; BL1o, …BLno가 고전위(소거 전위)가 되기 때문에, 고 내압 MOS 트랜지스터로 구성된다.

NAND 형 플래시 메모리에서는, 기입 동작과 소거 동작에 있어서, 부유 게이트 전극에 대하여, FN 터널 전류에 의한 전하의 주입/배출이 실행된다.

기입 시에는, 예를 들면, 선택된 워드선 WLj에, 20 V, 셀 P 웰 영역(메모리 셀의 채널) CPWELL에, 0 V가 주어지고, 소거 시에는, 예를 들면, 선택된 NAND 블록 내의 워드선 WL0, WL1, …WL15에, 0 V, 셀 P 웰 영역(메모리 셀의 채널) CPWELL에, 20 V가 주어진다.

소거 시에 있어서는, 실제는, 모든 비트선 BL1e, …BLne; BL1o, …BLno는, 부유 상태로 되어 있다.

그러나, 셀 P 웰 영역 CPWELL에 20 V가 주어지면, 셀 P 웰 영역 CPWELL과 비트선 BL1e, …BLne; BL1o, …BLno 사이에는, 포워드 바이어스의 다이오드(셀 P 웰 영역 +N형 확산층)가 접속된 형태가 된다. 그 결과, 비트선 BL1e, …BLne; BL1o, …BLno도, 20 V 정도로 충전된다.

이와 같이, 기입 동작 또는 소거 동작에 있어서는, 선택된 워드선 WLj 또는 모든 비트선 BL1e, …BLne; BL1o, …BLno가 20 V 정도가 된다. 따라서, 이들의 배선과 다른 배선과의 사이의 전위차가 커지면, 배선 간에 절연 파괴가 발생하여, 배 선 쇼트의 문제가 발생한다.

특히, 최근에는, 셀 어레이의 미세화가 진행하여, 배선 간의 디자인 룰이 매우 좁게 되어 있다. 따라서, 셀 어레이부 및 그 근방에서는, 고전계에 의한 배선 쇼트가 발생할 가능성이 높게 되어 있고, 신뢰성을 확보하는 데에 있어서, 이 문제는, 피해 갈 수 없게 되어 있다.

이하, 불휘발성 반도체 메모리의 비트선을 예로 들어, 이 문제에 대하여 상세히 설명한다.

도 2는, 도 1의 영역 B에서 도시하는 부분의 배선 레이아웃을 도시하고 있다. 도 3은, 도 2의 레이아웃을 그대로의 이미지로 회로도로 치환한 것이다.

비트선 BL1e, BL1o, BL2e, BL2o는, 메모리칩 내에서, 메탈 배선 M1으로서, 최소폭, 최소 스페이스로 레이아웃된다.

여기서, 최소폭이란, 리소그래피에 의한 가공 기술에 의해 결정되는 최소폭을 말하고, 최소 스페이스란, 리소그래피에 의한 가공 기술에 영향을 받지만, 원칙적으로, 배선 간에 전압(전위차) V1이 생겼을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소의 스페이스 S1을 말한다.

비트선 BL1e, BL2e는, 각각, V1 컨택트 플러그, 메탈 배선 M0 및 CS 컨택트 플러그를 경유하여, N 채널 MOS 트랜지스터(6B)의 N형 드레인 확산층에 접속된다. 비트선 BL1o, BL2o는, 각각, V1 컨택트 플러그, 메탈 배선 M0 및 CS 컨택트 플러그를 경유하여, N 채널 MOS 트랜지스터(7B)의 N형 드레인 확산층에 접속된다.

실드 전원선 BLSHIELD에, V1 컨택트 플러그, 메탈 배선 M0 및 CS 컨택트 플러그를 경유하여, N 채널 MOS 트랜지스터(6B, 7B)의 N형 소스 확산층에 접속된다.

또, 메탈 배선 M0은, 실리콘 기판(N형 확산층 등) Si에, 다른 메탈 배선을 경유하지 않고, CS 컨택트 플러그를 이용하여 직접 접속되는 최하층의 메탈 배선이고, 메탈 배선 M1은, 메탈 배선 M0의 하나 상의 메탈 배선, 즉, 비트선 BL1e, BL1o, BL2e, BL2o 및 실드 전원선 BLSHIELD이다.

N 채널 MOS 트랜지스터(6B, 7B)의 게이트 전극은, 예를 들면, 불순물을 포함하는 도전성의 폴리실리콘막으로 구성된다.

본 예의 배선 레이아웃에서는, 비트선 BL1e, BL1o, BL2e, BL2o가, 최소폭 및 최소 스페이스로 레이아웃되기 때문에, 컨택트부(V1 컨택트 플러그의 상부)에 있어서, 비트선 BL1e, BL1o, BL2e, BL2o에, 프린지가 붙어져 있지 않다. 또한, V1 컨택트 플러그의 사이즈는, 비트선 BL1e, BL1o, BL2e, BL2o의 폭보다도 커져 있다.

따라서, 비트선 BL1e, BL1o, BL2e, BL2o와 V1 컨택트 플러그와 사이의 스페이스는, 배선 간의 절연 파괴가 생기지 않는 최소 스페이스보다도 더 좁게 된다.

구체적으로는, 도 2 및 도 3의 예에서는, 영역 X1에 있어서, 비트선 BL1o와 V1 컨택트 플러그와의 사이의 스페이스가 최소 스페이스보다도 좁게 된다. 또한, 영역 X2에 있어서, 실드 전원선 BLSHIELD와 V1컨택트 플러그와의 사이의 스페이스가 최소 스페이스보다도 좁게 된다.

그 결과, 그 좁게 된 부분에서 전계 집중에 의한 절연 파괴가 생겨, 불휘발성 반도체 메모리의 신뢰성을 확보할 수 없게 된다.

또한, 본 예의 배선 레이아웃에서는, 비트선 BL1e, BL1o, BL2e, BL2o가, 최소폭 및 최소 스페이스로 레이아웃됨과 함께, 실드 전원선 BLSHIELD와 비트선 BL1e, BL1o, BL2e, BL2o 와의 사이의 스페이스도, 최소 스페이스로 설정된다.

그러나, 이 최소 스페이스는, 비트선 BL1e, BL1o, BL2e, BL2o 사이에 걸리는 전압 V1에 기초하여 결정된다. 즉, 실드 전원선 BLSHIELD와 비트선 BL1e, BL1o, BL2e, BL2o 와의 사이에는, 전압 V1보다도 큰 전압이 가해지는 경우도 있다.

이 경우, 실드 전원선 BLSHIELD와 비트선 BL1e, BL1o, BL2e, BL2o 와의 사이에서 전계 집중에 의한 배선 쇼트가 생겨, 불휘발성 반도체 메모리의 신뢰성을 확보할 수 없게 된다.

도 4는, 소거 시에 있어서의 신호 파형도를 도시하고 있다.

시각 t1 내지 시각 t3에 있어서, 셀 P 웰 영역 CPWELL에는, 소거 전압으로서, 20 V가 주어진다.

이 때, 비트선 BL1e, BL1o, BL2e, BL2o는, 약 20 V, 구체적으로는, 20 V-Vf(Vf는, 셀 P 웰 영역과 N형 확산층과의 사이의 포워드 바이어스 전압)에 충전된다. 한편, 실드 전원선 BLSHIELD는, 시각 t1으로부터 시각 t3에 있어서, Vcc(예를 들면, 약 3 V)로 충전된다.

따라서, 소거 시, 예를 들면, 도 2의 비트선 BL1o와 실드 전원선 BLSHIELD 와의 사이에는, 20 V-Vcc 정도의 전위차가 생긴다.

특히, 영역 X1, X2에 있어서는, 비트선 BL1o와 실드 전원선 BLSHIELD 와의 사이의 스페이스는, 최소 스페이스보다도 좁게 되어 있다. 또한, 리소그래피 시에 있어서의 컨택트홀이나 배선의 오정렬이나, 가공 형상의 변동 등을 고려하면, 비트선 BL1o와 실드 전원선 BLSHIELD 와의 사이의 스페이스는, 더욱 좁게 될 가능성도 부정할 수 없다.

따라서, 비트선 BL1e, BL1o, BL2e, BL2o와 실드 전원선 BLSHIELD 와의 사이에서 전계 집중에 의한 배선 쇼트가 발생할 가능성은, 매우 크다.

또, 배선 쇼트가 생기면, 소거 동작에 있어서, 예를 들면, 전하가, 셀 P 웰 영역으로부터 비트선 BL1o, 또한, 실드 전원선 BLSHIELD으로 누설되게 되어, 충분히 큰 소거 전압을, 셀 P 웰 영역에 인가할 수 없게 된다.

그 결과, 소거 동작 불량이 생겨, 불휘발성 반도체 메모리의 신뢰성을 저하시키는 원인이 된다.

이와 같이, 종래에는, 소자의 미세화에 따라, 디자인 룰이 매우 작아지면, 고전압이 걸리는 배선 간에 있어서 쇼트가 생길 가능성이 커진다라는 문제가 있었다.

본 발명의 목적은, 고전압이 걸리는 배선 간의 전계를 약하게 하기 위한 배선 레이아웃을 제안함으로써, 반도체 장치의 고전압 동작에 관하여, 신뢰성의 향상을 도모하는 것에 있다.

본 발명의 제1 양상에 따른 반도체 장치는, 제1 배선 간격으로 레이아웃되는 제1 및 제2 배선과, 상기 제1 배선 간격보다도 넓은 제2 배선 간격으로 레이아웃되는 제3 및 제4 배선을 구비하고, 상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제3 및 제4 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 크다.

본 발명의 제2 양상에 따른 반도체 장치는, 제1 배선 간격으로 레이아웃되는 제1 및 제2 배선과, 상기 제1 및 제2 배선과 동일 배선층에 형성되고, 상기 제1 배선에 대하여 상기 제1 배선 간격보다도 넓은 제2 배선 간격으로 레이아웃되는 제3 배선과, 상기 제2 배선과 상기 제3 배선을 접속하는 제1 트랜지스터를 구비하고, 상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제1 및 제3 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 크다.

본 발명의 제3 양상에 따른 반도체 장치는, 제1 배선 간격으로 레이아웃되는 제1 및 제2 배선과, 상기 제1 및 제2 배선과 동일 배선층에 형성되는 제3 배선과, 상기 제2 배선과 상기 제3 배선을 접속하는 제1 트랜지스터를 구비하고, 상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제1 및 제3 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 크고, 상기 제3 배선은, 상기 제1 배선에 인접하지 않는 위치에 레이아웃된다.

<실시예>

이하, 도면을 참조하면서, 본 발명의 반도체 장치에 대하여 상세히 설명한다.

1. 개념

(1) 제1 개념

도 5는, 본 발명의 제1 개념을 도시하는 도면이다.

제1 및 제2 배선은, 동일 배선층에 형성되고, 양자 간에는, 최대로, 전위차 V1이 걸리는 것으로 한다. 또한, 제1 및 제2 배선의 스페이스 S1는, 적어도 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값으로 설정된다.

이 값은, 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값이 되는 경우도 있고, 리소그래피에 의한 가공 기술에 의해 제한되는 경우도 있다.

여기서는, 이 최소값은, 리소그래피에 의한 최소 가공 치수 또는 디자인 룰(0.12㎛ 미만의 값)과 같은 것으로 한다. 즉, 스페이스 S1은, 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값으로 정의한다.

한편, 제3 및 제4 배선은, 동일 배선층에 형성되고, 양자 간에는, 최대로, 전위차 V2(> V1)가 걸리는 것으로 한다. 제3 및 제4 배선은, 제1 및 제2 배선과 동일한 배선층에 형성되어 있어도 되고, 또한, 다른 배선층에 형성되어 있어도 된다.

이 경우, 제3 및 제4 배선의 스페이스 S2는, 스페이스 S1보다도 큰 값, 구체적으로는, 적어도 제3 및 제4 배선 간에 전위차 V2가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값으로 설정된다. 구체적으로는, 스페이스 S2는, 제3 및 제4 배선 간에 전위차 V2가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값 또는 그 이상의 값으로 설정된다.

(2) 제2 개념

도 6은, 본 발명의 제2 개념을 도시하는 도면이다.

제1 및 제2 배선은, 동일 배선층에 형성되고, 양자 간에는, 최대로, 전위차 V1이 걸리는 것으로 한다. 또한, 제1 및 제2 배선의 스페이스는, 디자인 룰(예를 들면, 0.12㎛ 미만의 값) 또는 리소그래피에 의한 최소 가공 치수로 설정된다.

제2 개념에서는, 컨택트 플러그의 사이즈가 제2 배선의 폭보다도 큰 것으로 가정한다. 이 경우, 제1 배선과 컨택트 플러그와의 사이의 스페이스 Sa는, 제1 배선과 제2 배선과의 사이의 스페이스(디자인 룰 또는 최소 가공 치수)보다도 좁게 된다.

제2 개념에서는, 제1 배선과 컨택트 플러그와의 사이의 스페이스 Sa는, 적어도 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값으로 설정된다. 구체적으로는, 스페이스 Sa는, 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값으로 설정된다.

이 경우, 제3 배선과 컨택트 플러그와의 사이의 스페이스 Sb는, 스페이스 Sa 보다도 큰 값, 즉, 적어도 제3 및 제4 배선 간에 전위차 V2가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값으로 설정된다. 구체적으로는, 스페이스 Sb는, 제3 및 제4 배선 간에 전위차 V2가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값 또는 그 이상의 값으로 설정된다.

(3) 제3 개념

도 7은, 본 발명의 제3 개념을 도시하는 도면이다.

제1 및 제2 배선은, 동일 배선층에 형성되고, 양자 간에는, 최대로, 전위차 V1이 걸리는 것으로 한다. 또한, 제1 및 제2 배선의 스페이스 S1은, 적어도 제1 및 제2 배선 간에 전위차 V1이 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 값으로 설정된다. 이 값은, 예를 들면, 리소그래피에 의한 최소 가공 치수 또는 디자인 룰(0.12㎛ 미만의 값)과 같다.

한편, 제3 배선은, 제1 및 제2 배선과 동일 배선층에 형성되고, 제1 및 제3 배선 간에는, 최대로, 전위차 V2(> V1)가 걸리는 것으로 한다. 이 경우, 제1 및 제3 배선의 스페이스 S2는, 스페이스 S1보다도 큰 값, 구체적으로는, 적어도 제1 및 제3 배선 간에 전위차 V2가 주어졌을 때에, 절연 파괴에 의한 배선 쇼트가 생기지 않는 최소값 또는 그 이상의 값으로 설정된다.

또, 제2 배선과 제3 배선은, 고내압 MOS 트랜지스터에 의해서, 상호 접속되어 있다.

(4) 수치 예

제1 개념은, 제1 및 제2 배선 간의 스페이스 S1이 결정되어 있는 경우에, 제3 및 제4 배선 간의 스페이스 S2를 결정하는 레이아웃 방법에 관한 것이다. 제3 개념은, 제1 및 제2 배선 간의 스페이스 S1이 결정되어 있는 경우에, 제1 및 제3 배선 간의 스페이스 S2를 결정하는 레이아웃 방법에 관한 것이다.

제1 및 제3 개념에서는, 스페이스 S1과 스페이스 S2와의 사이에는, E(전계)= V1/S1= V2/S2되는 관계가 성립한다.

또한, 제2 개념은, 제1 배선과 컨택트 플러그와의 사이의 스페이스 Sa가 결정되어 있는 경우에, 제3 배선과 컨택트 플러그와의 사이의 스페이스 Sb를 결정하는 레이아웃 방법에 관한 것이다.

제2 개념에서는, 스페이스 Sa와 스페이스 Sb 와의 사이에는, E(전계)= V1/Sa= V2/Sb 가 되는 관계가 성립한다.

이 관계를 기초로 하여, S1, S2, Sa, Sb의 값을 시뮬레이션할 수 있다.

예를 들면, V1을, 3.6 V로 고정하고, 또한, V2를, 20 V로 고정하면, S1이 0.1㎛일 때, S2는, 0.56㎛가 된다. 또한, S1이 0.09㎛ 일 때는, S2는, 0.50㎛가 되고, S1이 0.05㎛ 일 때는, S2는, 0.28㎛가 되고, S1이 0.03㎛ 일 때는, S2는, 0.167㎛가 되고, S1이 0.025㎛ 일 때는, S2는, 0.14㎛가 된다.

또, 이들의 수치 S1, S2, Sa, Sb는, 실제로는, 배선 가공 후의 배선 간격 등을 의미한다. 한편, 배선 가공 시에는, 마스크의 오정렬 등의 불확정 요소가 혼입한다. 즉, 배선 가공 전의 설계(디자인) 상의 배선 간격 등(레이아웃 패턴 작성 시의 사이즈) S1', S2', Sa', Sb'와, 배선 가공 후의 배선 간격 등과의 사이에는, 얼마간의 변환 차가 존재한다.

따라서, 설계 상의 배선 간격 등 S1', S2', Sa', Sb'는, 이 변환 차를 고려하여 결정된다.

(5) 정리

이와 같이, 칩 내에서 가장 좁은 스페이스 S1, Sa가 되는 제1 및 제2 배선 간에 생기는 최대의 전위차 V1, 및, 제3 및 제4 배선 간 또는 제1 및 제3 배선 간에 생기는 최대의 전위차 V2에 기초하여, 제3 및 제4 배선 간의 스페이스 S2 또는 제1 및 제3 배선 간의 스페이스 Sb의 값을 결정하고 있다.

이에 따라, 고전압 V2가 걸리는 제3 및 제4 배선 또는 제1 및 제3 배선의 레이아웃을 용이하게 행할 수 있음과 함께, 반도체 장치의 고전압 동작에 관하여, 신뢰성의 향상을 도모할 수 있다.

2. 실시 형태

이하, 구체적으로, 본 발명의 실시 형태에 대하여 설명한다.

(1) 제1 예

도 8은, 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하고 있다. 도 9는, 도 8의 레이아웃을 그대로의 이미지로 회로도로 치환한 것이다.

도 8의 레이아웃은, 도 1의 영역 B의 부분에 상당하고, 도 2의 종래의 레이아웃을 개량한 형태로 되어 있다.

선택 회로로서의 N 채널 MOS 트랜지스터(6B, 7B)는, 실드 전위 VSHIELD를 제공하는 비트선을 선택하는 기능을 가짐과 함께, 소거 동작에 있어서, 비트선 BL1e, BL1o, BL2e, BL2o의 전위(약 20 V)가 실드 전원선 BLSHIELD에 전해지는 것을 방지 하는 기능을 갖는다.

소거 동작에 있어서, 셀 P 웰 영역 CPWELL로부터 비트선 BL1e, BL1o, BL2e, BL2o에 전하가 충전되는 것을 방지하는 것은, 매우 곤란하다. 한편, 소거 동작에 있어서, 실드 전원선 BLSHIELD는, 전원 전위 Vcc(예를 들면, 3 V) 정도로 충전된다.

따라서, 동일한 배선층에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o(V1 컨택트 플러그를 포함)와 실드 전원선 BLSHIELD(V1 컨택트 플러그를 포함)와의 사이의 전계를 약하게 하기 위해서는, 양자의 거리를 충분히 분리하면 된다. 이상적으로는, 비트선 BL1e, BL1o, BL2e, BL2o와 실드 전원선 BLSHIELD가, 배선의 폭 방향에서 상호 인접하지 않도록 하면 된다.

그 때문에, 본 예에서는, 메탈 배선 M1으로서의 비트선 BL1e, BL1o, BL2e, BL2o 및 실드 전원선 BLSHIELD의 바로 아래에 배치되는 메탈 배선 M0을 많이 이용한다.

도 1로부터 분명한 바와 같이, 실드 전원선 BLSHIELD 측의 모든 선택 회로(5B)(N 채널 MOS 트랜지스터(6B, 7B))는, 실드 전원선 BLSHIELD에 공통으로 접속된다.

그래서, 본 예에서는, 복수(예를 들면, 2개)의 선택 회로(5B) 내의 N 채널 MOS 트랜지스터(6B, 7B)의 소스를, 메탈 배선 M0으로 공통 접속하고, 이 메탈 배선 M0을, 비트선 BL1e, BL1o, BL2e, BL2o가 존재하지 않는 영역까지 연장시킨다.

그리고, 그 비트선 BL1e, BL1o, BL2e, BL2o가 존재하지 않는 영역에서, 메탈 배선 M0과 실드 전원선 BLSHIELD(메탈 배선 M1)을, V1 컨택트 플러그에 의해 접속한다.

이에 따라, 동일한 배선층에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o(V1 컨택트 플러그를 포함)와 실드 전원선 BLSHIELD(V1 컨택트 플러그를 포함)가, 배선의 폭 방향에서 상호 인접하지 않는 배선 레이아웃을 실현할 수 있다.

따라서, 비트선 BL1e, BL1o, BL2e, BL2o와 실드 전원선 BLSHIELD와는, 동일 배선층에서, 필요 이상으로 근접시키지 않고, 반도체 장치의 고전압 동작에 관하여, 신뢰성의 향상을 도모할 수 있다.

또, 비트선 BL1e, BL1o, BL2e, BL2o와 N 채널 MOS 트랜지스터(6B, 7B)를 접속하기 위해서 설치되는 중간층으로서의 메탈 배선 M0과, 실드 전원선 BLSHIELD와 N 채널 MOS 트랜지스터(6B, 7B)를 접속하기 위해서 설치되는 중간층으로서의 메탈 배선 M0에 관해서도, 절연 파괴에 의한 배선 쇼트를 방지하는 데 충분한 거리를 두고, 배치할 필요가 있다.

(2) 제2 예

도 10은, 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하고 있다. 도 11은, 도 10의 레이아웃을 그대로의 이미지로 회로도로 치환한 것이다.

도 10의 레이아웃은, 도 1의 영역 A의 부분에 상당한다.

선택 회로로서의 N 채널 MOS 트랜지스터(6A, 7A)는, 감지 증폭기 S/A에 접속하는 비트선을 선택하는 기능을 가짐과 함께, 소거 동작에 있어서, 비트선 BL1e, BL1o, BL2e, BL2o의 전위(약 20 V)가 감지 증폭기 S/A에 전해지는 것을 방지하는 기능을 갖는다.

소거 동작에 있어서, 셀 P 웰 영역 CPWELL로부터 비트선 BL1e, BL1o, BL2e, BL2o에 전하가 충전되는 것을 방지하는 것은, 매우 곤란한 것이다. 한편, 소거 동작에 있어서, 선택 회로로서의 N 채널 MOS 트랜지스터(6A, 7A)의 게이트 전위 BLSe, BLSo는, 전원 전위 Vcc(예를 들면, 3 V)로 설정되고, 감지 증폭기 S/A 측의 분기 전의 비트선 BL1, BL2의 전위는, Vcc-Vt(Vt은, MOS 트랜지스터의 임계치 전압) 정도가 된다.

따라서, 동일한 배선층에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o(V1 컨택트 플러그를 포함)와 비트선 BL1, BL2(V1 컨택트 플러그를 포함)와의 사이의 전계를 약하게 하기 위해서는, 양자의 거리를 충분히 떨어뜨리는 것이 좋다. 그 때문에, 본 예에서는, 메탈 배선 M1으로서의 비트선 BL1e, BL1o, BL2e, BL2o 및 비트선 BL1, BL2의 바로 아래에 배치되는 메탈 배선 M0을 많이 이용한다.

도 1로부터 분명한 바와 같이, 비트선 BL1, BL2 측의 배선 레이아웃에 관해서는, 실드 전원선 BLSHIELD 측의 배선 레이아웃과는 달리, 선택 회로(5A)(N 채널 MOS 트랜지스터(6A, 7A))는, 별개로, 감지 증폭기 S/A에 접속해야 한다. 이 때문에, 본 예에서는, 복수의 선택 회로(5A) 내의 N 채널 MOS 트랜지스터(6A, 7A)의 소스를, 메탈 배선 M0으로 공통 접속할 수는 없다.

그래서, 본 예에서는, 선택 회로(5A)마다, N 채널 MOS 트랜지스터(6A, 7A)에 접속되는 메탈 배선 M0을, 메탈 배선 M1으로서의 비트선 BL1e, BL1o, BL2e, BL2o가 소(疎)로 배치되는 영역까지, 연장시킨다.

그리고, 그 비트선 BL1e, BL1o, BL2e, BL2o가 소가 되는 영역에서, 메탈 배선 M0과 비트선 BL1, BL2(메탈 배선 M1)를, V1 컨택트 플러그에 의해 접속한다.

또, N 채널 MOS 트랜지스터(6A, 7A)에 접속되는 메탈 배선 M0을, 메탈 배선 M1으로서의 비트선 BL1e, BL1o, BL2e, BL2o가 존재하지 않게 되는 영역까지, 연장시키면, 더욱 좋다.

이에 따라, 동일한 배선층에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o(V1 컨택트 플러그를 포함)와 분기 전의 비트선 BL1, BL2(V1 컨택트 플러그를 포함)가, 배선의 폭 방향에서 상호 인접하지 않는 배선 레이아웃을 실현할 수 있다.

또한, 비트선 BL1e, BL1o, BL2e, BL2o와 분기 전의 비트선 BL1, BL2가, 배선의 폭 방향에서 상호 인접하는 경우에도, 도 10 및 도 11의 영역 X4에 도시된 바와 같이, 그 양자의 스페이스는, 비트선 BL1e, BL1o, BL2e, BL2o 끼리의 스페이스에 비교하여, 충분히 넓게 되어 있다.

따라서, 비트선 BL1e, BL1o, BL2e, BL2o와 분기 전의 비트선 BL1, BL2는, 동일 배선층에서, 필요 이상으로 근접하지 않고, 반도체 장치의 고전압 동작에 관하여, 배선 간의 전계의 완화 및 신뢰성의 향상을 도모할 수 있다.

또한, 비트선 BL1e, BL1o, BL2e, BL2o와 분기 전의 비트선 BL1, BL2가, 절연 파괴에 의해 쇼트하지 않기 때문에, 감지 증폭기 S/A 내의 MOS 트랜지스터에 고전압이 걸리지 않고, 그 MOS 트랜지스터의 게이트 파괴나 정션 파괴를 방지할 수 있다.

또, 비트선 BL1e, BL1o, BL2e, BL2o와 N 채널 MOS 트랜지스터(6A, 7A)를 접 속하기 위해서 설치되는 중간층으로서의 메탈 배선 M0과, 분기 전의 비트선 BL1, BL2와 N 채널 MOS 트랜지스터(6A, 7A)를 접속하기 위해서 설치되는 중간층으로서의 메탈 배선 M0과 관해서도, 절연 파괴에 의한 배선 쇼트를 방지하는 데 충분한 거리를 두고, 배치할 필요가 있다.

(3) 제3 예

도 12는, 본 발명의 실시 형태에 따른 배선 레이아웃을 도시하고 있다.

이 배선 레이아웃은, 도 8의 배선 레이아웃을 개량한 것이다.

도 8의 예에서는, 동일한 배선층 M1에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o와 실드 전원선 BLSHIELD 와의 사이의 전계를 약하게 하기 위해서, 배선층 M0을 이용하여, 양자를 충분히 이격시키는 레이아웃으로 하였다. 이에 따라, 배선 간격이 극단적으로 좁은 장소를 없애어, 절연 파괴에 의한 배선 간 쇼트를 방지한다고 하는 목적을 달성할 수 있었다.

그러나, 도 8의 예에서는, 배선 폭 및 배선 간격이 좁은 장소에서의 패턴의 소밀의 정도가 심하게 되기 때문에, 배선층 M1의 리소그래피 및 가공면에 관해서는, 최적이라고는 할 수 없다.

그래서, 본 예에서는, 배선층 M1에 형성되는 비트선 BL1e, BL1o, BL2e, BL2o의 주변의 빈 영역에, 더미 패턴(더미 배선) DUMMY를 배치한다.

또, 비트선 BL1e, BL1o, BL2e, BL2o와 더미 패턴 DUMMY와의 간격은, 비트선 BL1e, BL1o, BL2e, BL2o 끼리의 간격과 동일하더라도, 또는, 그것보다도 넓더라도 된다.

이와 같이, 비트선 BL1e, BL1o, BL2e, BL2o의 주변의 빈 영역에, 더미 패턴 DUMMY를 배치하면, 배선층 M1의 리소그래피 및 가공에 관하여, 양호한 결과를 얻을 수 있다.

도 12의 예에서는, 비트선 BL1e, BL1o, BL2e, BL2o의 주변의 빈 영역에, 2개의 더미 패턴 DUMMY가 배치되어 있다. 이들 더미 패턴 DUMMY는, 부유 상태이고, 또한, 전위가 주어지지도 않았다.

이와 같이, 본 예에 따르면, 배선 간에 생기는 전계를 완화한다고 하는 본래의 목적을 달성하면서, 배선 가공의 면에서도, 가공 정밀도가 우수한 배선 레이아웃을 실현할 수 있다.

3. 기타

본 발명에 관해서는, 주로, NAND 형 플래시 메모리를 예로 하여 설명하였지만, 본 발명은, NAND 형 플래시 메모리 이외의 불휘발성 반도체 메모리에도 적용할 수 있다.

또한, 실시 형태에서는, 고전압이 주어지는 비트선을 예로 하여 설명하였지만, 본 발명은, 비트선 이외의 배선, 예를 들면, 워드선이나, 통상의 배선 등에 적용할 수도 있다.

또한, 본 발명은, 불휘발성 반도체 메모리 이외의 반도체 메모리나, 로직 LSI 등의 반도체 장치에도 적용할 수 있다.

이상, 설명한 바와 같이, 본 발명의 반도체 장치에 따르면, 고전압이 걸리는 배선 간의 전계를 약하게 하기 위한 신규인 배선 레이아웃에 의해, 반도체 장치의 고전압 동작에 관하여, 신뢰성의 향상을 도모할 수 있다.

당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.

Claims

반도체 장치에 있어서,

제1 배선 간격으로 레이아웃되는 제1 및 제2 배선,

상기 제1 배선 간격보다도 넓은 제2 배선 간격으로 레이아웃되는 제3 및 제4 배선

을 포함하고,

상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제3 및 제4 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 큰 반도체 장치.
제1항에 있어서,

상기 제2 배선은, 상기 제2 배선의 폭보다도 넓은 폭을 갖는 제1 컨택트 플러그에 접속되고, 상기 제1 배선과 상기 제1 컨택트 플러그와의 사이의 거리는, 상기 제1 배선 간격보다도 좁은 반도체 장치.
제2항에 있어서,

상기 제4 배선은, 상기 제4 배선의 폭보다도 넓은 폭을 갖는 제2 컨택트 플러그에 접속되고, 상기 제3 배선과 상기 제2 컨택트 플러그와의 사이의 거리는, 상기 제2 배선 간격보다도 좁은 반도체 장치.
제1항에 있어서,

상기 제1 및 제2 배선과 상기 제3 및 제4 배선은, 동일 배선층에 형성되는 반도체 장치.
제1항에 있어서,

상기 제1 및 제2 배선과 상기 제3 및 제4 배선은, 서로 다른 배선층에 형성되는 반도체 장치.
제1항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 배선인 반도체 장치.
제1항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 비트선인 반도체 장치.
제1항에 있어서,

상기 제1 배선 간격을 S1, 상기 제1 및 제2 배선 간에 생기는 최대의 전압을 V1, 상기 제3 및 제4 배선 간에 생기는 최대의 전압을 V2로 한 경우에, 상기 제2 배선 간격 S2는, S2=(V2/V1)×S1로 표시되는 반도체 장치.
제3항에 있어서,

상기 제1 배선과 상기 제1 컨택트 플러그와의 사이의 거리를 Sa, 상기 제1 및 제2 배선 간에 생기는 최대의 전압을 V1, 상기 제3 및 제4 배선 간에 생기는 최대의 전압을 V2로 한 경우에, 상기 제3 배선과 상기 제2 컨택트 플러그와의 사이의 거리 Sb는, Sb=(V2/V1)×Sa로 표시되는 반도체 장치.
반도체 장치에 있어서,

제1 배선 간격으로 레이아웃되는 제1 및 제2 배선,

상기 제1 및 제2 배선과 동일 배선층에 형성되고, 상기 제1 배선에 대하여 상기 제1 배선 간격보다도 넓은 제2 배선 간격으로 레이아웃되는 제3 배선,

상기 제2 배선과 상기 제3 배선을 접속하는 제1 트랜지스터

를 포함하고,

상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제1 및 제3 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 큰 반도체 장치.
제10항에 있어서,

상기 제2 배선은, 상기 제2 배선의 바로 아래의 배선층을 경유하여 상기 제1 트랜지스터에 접속되고, 상기 제3 배선은, 상기 제3 배선의 바로 아래의 배선층을 경유하여 상기 제1 트랜지스터에 접속되는 반도체 장치.
제10항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 배선인 반도체 장치.
제10항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 비트선인 반도체 장치.
제13항에 있어서,

상기 제3 배선은, 판독 동작 시에, 상기 제2 배선에 소정 전위를 제공하기 위한 배선인 반도체 장치.
제13항에 있어서,

상기 제3 배선은, 상기 제2 배선을 감지 증폭기에 접속하기 위한 배선인 반도체 장치.
제13항에 있어서,

소거 동작 시에, 상기 트랜지스터는, 오프 상태가 되고, 상기 제1 및 제2 배선은, 소거 전위가 되고, 상기 제3 배선은, 전원 전위가 되는 반도체 장치.
제10항에 있어서,

상기 제1 배선 간격을 S1, 상기 제1 및 제2 배선 간에 생기는 최대의 전압을 V1, 상기 제1 및 제3 배선 간에 생기는 최대의 전압을 V2로 한 경우에, 상기 제2 배선 간격 S2는, S2=(V2/V1)×S1로 표시되는 반도체 장치.
제10항에 있어서,

상기 제2 배선은, 상기 제2 배선의 폭보다도 넓은 폭을 갖는 제1 컨택트 플러그에 접속되고, 상기 제1 배선과 상기 제1 컨택트 플러그와의 사이의 거리는, 상기 제1 배선 간격보다도 좁은 반도체 장치.
제18항에 있어서,

상기 제3 배선은, 상기 제3 배선의 폭보다도 넓은 폭을 갖는 제2 컨택트 플러그에 접속되고, 상기 제1 배선과 상기 제2 컨택트 플러그와의 사이의 거리는, 상 기 제2 배선 간격보다도 좁은 반도체 장치.
제19항에 있어서,

상기 제1 배선과 상기 제1 컨택트 플러그와의 사이의 거리를 Sa, 상기 제1 및 제2 배선 간에 생기는 최대의 전압을 V1, 상기 제1 및 제3 배선 간에 생기는 최대의 전압을 V2로 한 경우에, 상기 제1 배선과 상기 제2 컨택트 플러그와의 사이의 거리 Sb는, Sb=(V2/V1)×Sa로 표시되는 반도체 장치.
제10항에 있어서,

상기 제1 배선에 접속되는 제2 트랜지스터를 더 포함하고,

상기 제1 및 제2 트랜지스터는, 상기 제1 및 제2 배선이 연장되는 방향으로 나란히 배치되는 반도체 장치.
제21항에 있어서,

상기 제2 트랜지스터는, 상기 제1 배선과 상기 제3 배선과의 사이에 접속되는 반도체 장치.
반도체 장치에 있어서,

제1 배선 간격으로 레이아웃되는 제1 및 제2 배선,

상기 제1 및 제2 배선과 동일 배선층에 형성되는 제3 배선,

상기 제2 배선과 상기 제3 배선을 접속하는 제1 트랜지스터

를 포함하고,

상기 제1 배선 간격은, 0.12㎛ 미만으로, 최소의 배선 간격이고, 상기 제1 및 제3 배선 간에 생기는 최대의 전압은, 상기 제1 및 제2 배선 간에 생기는 최대의 전압보다도 크고, 상기 제3 배선은, 상기 제1 배선에 인접하지 않는 위치에 레이아웃되는 반도체 장치.
제23항에 있어서,

상기 제2 배선은, 상기 제2 배선의 바로 아래의 배선층을 경유하여 상기 제1 트랜지스터에 접속되고, 상기 제3 배선은, 상기 제3 배선의 바로 아래의 배선층을 경유하여 상기 제1 트랜지스터에 접속되는 반도체 장치.
제23항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 배선인 반도체 장치.
제23항에 있어서,

메모리 셀 어레이를 더 포함하고,

상기 제1 및 제2 배선은, 상기 메모리 셀 어레이 내에 배치되는 비트선인 반 도체 장치.
제26항에 있어서,

상기 제3 배선은, 판독 동작 시에, 상기 제2 배선에 소정 전위를 제공하기 위한 배선인 반도체 장치.
제26항에 있어서,

상기 제3 배선은, 상기 제2 배선을 감지 증폭기에 접속하기 위한 배선인 반도체 장치.
제26항에 있어서,

소거 동작 시에, 상기 트랜지스터는, 오프 상태가 되고, 상기 제1 및 제2 배선은, 소거 전위가 되고, 상기 제3 배선은, 전원 전위가 되는 반도체 장치.
제23항에 있어서,

상기 제1 또는 제2 배선에 인접하여 배치되는 제4 배선을 더 포함하고,

상기 제4 배선은, 부유 상태로 설정되는 더미 배선인 반도체 장치.