CN1316614C - 半导体器件 - Google Patents
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Abstract
将位线以最小宽度、最小间隔配置在芯片内，给位线间加上最大第1电位差。当给位线间加上第1电位差时，最小间隔是不发生因绝缘破坏而引起布线短路的值。该值也可以是设计规则或光刻工艺所确定的最小加工尺寸。在屏蔽电源线与位线之间施加大于第1电位差的第2电位差，但是在位线以最小间隔排列的区域，屏蔽电源线在布线宽度方向不与位线邻接。
Description
前后参照相关申请
本申请基于2002年8月20日在先申请的日本专利申请No.2002-239732，并主张其优先权，该在先申请的全部内容作为参考结合进来。
技术领域
本发明涉及一种用于削弱高电压影响到布线间电场的布线布局，特别是，应用于非易失性半导体存储器的位线。
背景技术
首先，关于本发明的现有技术，以非易失性半导体存储器的一种NAND型快速存储器为例进行说明。
图1表示NAND型快速存储器的单元阵列部分的一个例子。
本例中，为了简化说明，仅就一个NAND区(擦除单位)进行图解。
NAND型快速存储器是一种电可改写的非易失性半导体存储器。NAND区表示擦除单位，同时擦除NAND区内存储单元的数据。NAND区具有多个NAND单元单位1，这些多个的NAND单元单位1被配置在，例如，一个单元P阱区域CPWELL内。
NAND单元单位包括：由串联连接的多个存储单元2构成的NAND列和给各自连接在NAND列的两端的一个选通晶体管3。连接在NAND列一端的选通晶体管3被连接到共用源线CELSRC，连接在NAND列另一端的选通晶体管3被连接到位线BL1e、…BLne，并连接到BL1o、…BLno。
字线WL0、WL1、…WL15连接到NAND单元单位1内的存储单元2，起到存储单元2的控制栅电极作用。选择栅线SGS、SGD被连接到NAND单元单位1内的选通晶体管3，起到选通晶体管3的栅电极作用。
本例中，对1个读出放大器(S/A)4而言，采用经由选择电路5A、连接2条位线BLie、BLio(i＝1、2、…n)的单元阵列的结构。并且，2条位线BLie、BLio经由选择电路5B，连接到屏蔽电源线BLSHIELD上。按照本构造，读出时，就可以应用所谓的屏蔽位线读出的办法。
即，控制信号BLSe为“H”、控制信号BLSo为“L”时，N沟道MOS晶体管6A变成接通状态，所以偶数编号的位线BLie与读出放大器4电连接。这时，控制信号BIASe变为“L”、控制信号BIASo变为“H”，所以N沟道MOS晶体管7B为接通状态，将屏蔽电位VSHIELD(例如，0V)供给奇数编号的位线BLio。
并且，控制信号BLSe为“L”、控制信号BLSo为“H”时，N沟道MOS晶体管7A变成接通状态，所以奇数编号的位线BLio电连接到读出放大器4。这时，控制信号BIASe变为“H”、控制信号BIASo变为“L”，所以N沟道MOS晶体管6B为接通状态，将屏蔽电位VSHIELD(例如，0V)供给奇数编号的位线BLie。
另外，关于偶数和奇数，把左端的位线设定为开始、按照从0数起时的位线顺序号。
这里，选择电路5A、5B内的N沟道MOS晶体管6A、6B、7A、7B，在擦除时，全部位线BL1e、…BLne，BL1o、…BLno都变成高电位(擦除电位)，所以由高压MOS晶体管构成。
就NAND型快速存储器来说，在写入操作和擦除操作中，对浮置栅电极进行由FN隧道电流引起的电荷注入/排出。
写入时，例如，给选定的字线WLj加上20V的电压，给单元P阱区域(存储单元的沟道)CPWELL加上0V，而在擦除时，例如，给选定的NAND区内的字线WL0、WL1、…WL15加上0V，给单元P阱区域(存储单元的沟道)CPWELL加上20V。
在擦除时，全部位线BL1e、…BLne，BL1o、…BLno实际上成为浮置状态。
然而，如给单元P阱区域CPWELL加上20V的电压，在单元P阱区域CPWELL与位线BL1e、…BLne，BL1o、 …BLno之间，变为连接正向偏压的二极管(单元P阱区域+N层扩散层)的形状。其结果，位线BL1e、…BLne，BL1o、…BLno也被充电到大约20V。
这样，在写入操作或擦除操作中，选定的字线WLj或全部位线BL1e、…BLne，BL1o、…BLno都变成大约20V。因此，若这些布线与其它布线之间的电位差增大的话，布线间就会发生绝缘破坏，发生布线短路的问题。
特别，近年来，随着单元阵列的微细化的推进，布线间的设计规则变得非常之狭窄。于是，单元阵列及其附近，发生由高电场引起布线短路的可能性变得很高，在确保可靠性方面，这个问题成了不能避免的事。
以下，以非易失性半导体存储器的位线为例，详细说明该问题。
图2表示在图1的区域B所示部分的布线布局。图3表示原封不动地用图象把图2的布局转换成电路图的图。
位线BL1e、BL1o、BL2e、BL2o在存储器芯片内作为金属布线M1，按最小宽度、最小间隔进行布局。
这里，所谓最小宽度，就是由光刻的加工技术决定的最小宽度；所谓最小间隔，虽然受光刻的加工技术影响，但原则上就是在布线间发生电压(电位差)V1时不发生因绝缘破坏造成布线短路的最小间隔S1。
位线BL1e、BL2e分别经由V1接触塞、金属布线MO和CS接触塞，连接到N沟道MOS晶体管6B的N型漏区扩散层。位线BL1o、BL2o分别经由V1接触塞、金属布线MO和CS接触塞，连接到N沟道MOS晶体管7B的N型漏区扩散层。
屏蔽电源线BLSHIELD，经由V1接触塞、金属布线MO和CS接触塞，连接到N沟道MOS晶体管6B、7B的N型源区扩散层。
另外，金属布线MO是在硅衬底(N型扩散层等)Si上的最下层金属布线，它不经由其它金属布线，而是利用CS接触塞直接连接。金属布线M1就是金属布线M0上面一层的金属布线，即，位线BL1e、BL1o、BL2e、BL2o和屏蔽电源线BLSHIELD。
N沟道MOS晶体管6B、7B的栅电极，例如，由包括杂质的导电性多晶硅膜构成。
对本例的布线布局而言，位线BL1e、BL1o、BL2e、BL2o按最小宽度和最小间隔来布局，因此在接触部分(V1接触塞的上部)，位线BL1e、BL1o、BL2e、BL2o上不加条纹(fringe)。并且，V1接触塞的尺寸比位线BL1e、BL1o、BL2e、BL2o的宽度要大。
因此，位线BL1e、BL1o、BL2e、BL2o与V1接触塞之间的间隔比布线间不发生绝缘破坏的最小宽度还要窄。
具体点说，图2和图3的例子中，在区域X1，位线BL1o与V1接触塞之间的间隔比最小间隔要窄。并且，在区域X2，屏蔽电源线BLSHIELD与V1接触塞之间的间隔也比最小间隔要窄。
其结果，在其变窄的部分，发生因电场集中造成的绝缘破坏，不能确保非易失性半导体存储器的可靠性。
此外，对本例的布线布局而言，位线BL1e、BL1o、BL2e、BL2o按最小宽度和最小间隔来布局，同时屏蔽电源线BLSHIELD与位线BL1e、BL1o、BL2e、BL2o之间的间隔也设定为最小间隔。
但是，该最小间隔，由影响到位线BL1e、BL1o、BL2e、BL2o间的电压V1决定。即，屏蔽电源线BLSHIELD与位线BL1e、BL1o、BL2e、BL2o之间，有时也施加比电压V1还要大的电压。
这时，在屏蔽电源线BLSHIELD与位线BL1e、BL1o、BL2e、BL2o之间，发生因电场集中而引起布线短路，不能确保非易失性半导体存储器的可靠性。
图4表示进行擦除时的信号波形图。
在从时刻t1到时刻t3，给单元P阱区域CPWELL加上20V作为擦除电压。
这时，使位线BL1e、BL1o、BL2e、BL2o充电到约20V，具体地说，充电到20V-Vf(Vf是单元P阱区域与N型扩散层之间的正向偏压)。另一方面，在从时刻t1到时刻t3，使屏蔽电源线BLSHIELD充电到Vcc(例如，约3V)。
所以，擦除时，例如，在图2的位线BL1o与屏蔽电源线BLSHIELD之间，造成大约20V-Vcc的电位差。
特别是，在区域X1、X2中，位线BL1o与屏蔽电源线BLSHIELD之间的间隔变得比最小间隔还要狭窄。并且，如考虑到光刻时的接触孔和布线的对准偏移、加工形状的离散等，也就有位线BL1o与屏蔽电源线BLSHIELD之间的间隔进一步缩小的可能性。
因此，在位线BL1e、BL1o、BL2e、BL2o与屏蔽电源线BLSHIELD之间，因电场集中而发生布线短路的可能性是非常大的。
另外，一旦发生布线短路，擦除操作之际，例如，就是说电荷从单元P阱区域泄漏到位线BL1o，进而泄漏到屏蔽电源线BLSHIELD，不可能给单元P阱区域施加足够大的擦除电压。
其结果，产生不良的擦除操作，成为非易失性半导体存储器可靠性降低的原因。
因此，现有技术存在着这样的问题：随着器件微细化，如果设计规则变得非常之小的话，在受高电压影响的布线间发生短路的可能性增加。
发明内容
本发明的目的在于通过提出一种用于削弱高电压影响到布线间电场的布线布局，对于半导体器件的高电压工作，谋求提高可靠性。
本发明第一方面的半导体存储器件包括：以第1布线间隔布局的第1和第2布线；和以比所述第1布线间隔宽的第2布线间隔布局的第3和第4布线，所述第1布线间隔为小于0.12μm，是最小布线间隔，所述第3和第4布线间发生的最大电压大于所述第1和第2布线间发生的最大电压。
本发明第二方面的半导体存储器件包括：以第1布线间隔布局的第1和第2布线；形成在与所述第1和第2布线同一布线层上、对于所述第1布线，以比所述第1布线间隔宽的第2布线间隔布局的第3布线；以及连接所述第2布线和所述第3布线的第1晶体管，所述第1布线间隔小于0.12μm，是最小布线间隔，所述第1和第3布线间发生的最大电压大于所述第1和第2布线间发生的最大电压。
本发明第三方面的半导体器件存储包括：以第1布线间隔布局的第1和第2布线；形成在与所述第1和第2布线同一布线层上的第3布线；以及连接所述第2布线和所述第3布线的第1晶体管，其中，所述第1布线间隔小于0.12μm，是最小布线间隔，所述第1和第3布线间发生的最大电压大于所述第1和第2布线间发生的最大电压，所述第3布线设置在不与所述第1布线邻接的位置。
附图说明
图1是表示NAND型快速存储器的单元阵列部分的电路图；
图2是表示现有布线布局的平面图；
图3是用原封不动的图象置换图2布局的电路图；
图4是表示擦除操作的定时操作的波形图；
图5是表示本发明的第1概念的图；
图6是表示本发明的第2概念的图；
图7是表示本发明的第3概念的图；
图8是表示本发明实施例的布线布局的平面图；
图9是用原封不动的图象置换图8布局的电路图；
图10是表示本发明实施例的布线布局的平面图；
图11是用原封不动的图象置换图10布局的电路图；
图12是表示本发明实施例的布线布局的平面图。
具体实施方式
下边参照附图详细说明本发明的半导体器件。
1.概念
(1)第1概念
图5是表示本发明的第1概念的图。
第1和第2布线都形成在同一布线层上，两者之间，设定为最大加上电位差V1并且，将第1和第2布线的间隔S1设为，至少在给第1与第2布线间施加电位差V1时不发生因绝缘破坏而引起布线短路的值。
当给第1与第2布线间加上电位差V1时，该值有时也变成不发生因绝缘破坏而引起布线短路的最小值，有时也受光刻的加工技术限制。
这里，设定该最小值等于光刻的最小加工尺寸或设计规则(小于0.12μm的值)。即，将间隔S1定义为在给第1与第2布线间加上电位差V1时不发生因绝缘破坏而引起布线短路的最小值。
另一方面，第3和第4布线都形成在同一布线层上，两者之间设定为最大加上电位差V2(＞V1)。第3和第4布线，既可以与第1和第2布线形成在同一布线层上，也可以形成在不同的布线层上。
这时，将第3与第4布线的间隔S2设定为大于间隔S1的值，具体地说，至少设定为在给第3与第4布线间施加电位差V2时不发生因绝缘破坏引起布线短路的值。也就是说，将间隔S2设定为在给第3与第4布线间施加电位差V2时不发生因绝缘破坏引起布线短路的最小值或大于该最小值的值。
(2)第2概念
图6是表示本发明第2概念的图。
第1和第2布线都在同一布线层上形成，两者之间设定为最大加上电位差V1并且，将第1和第2布线的间隔设定为设计规则(例如，不足0.12μm的值)或光刻的最小加工尺寸。
就第2概念来说，假定接触塞的大小大于第2布线的宽度。这时，第1布线与接触塞之间的间隔Sa就比第1布线与第2布线之间的间隔(设计规则或最小加工尺寸)还要狭窄。
在第2概念中，在给第1与第2布线间至少施加电位差V1时，将第1布线与接触塞之间的间隔Sa设定为不发生因绝缘破坏引起布线短路的值。具体点说，给第1与第2布线间施加电位差V1时，将间隔Sa设定为不发生因绝缘破坏引起布线短路的最小值。
另一方面，第3和第4布线都在同一布线层上形成，两者之间设定为最大加上电位差V2(＞V1)。第3和第4布线既可以在与第1和第2布线同样布线层上形成，也可以在不同的布线层上形成。
这时，第3布线与接触塞之间的间隔Sb设定为大于间隔Sa的值，即，设定为在至少给第3与第4布线间施加电位差V2时不发生因绝缘破坏引起布线短路的值。具体点说，将间隔Sb设定为在给第3与第4布线间施加电位差V2时不发生因绝缘破坏而引起布线短路的最小值或大于该最小值的值。
(3)第3概念
图7是表示本发明第3概念的图。
第1和第2布线都形成在同一布线层上，两者之间最大加上电位差V1。并且，将第1和第2布线的间隔S1设定为，在至少给第1与第2布线间施加电位差V1时不发生因绝缘破坏而引起布线短路的值。该值例如，等于光刻的最小加工尺寸或设计规则(不足0.12μm的值)。
另一方面，第3布线形成在与第1和第2布线同一布线层上，第1和第3布线间最大加上电位差V2(＞V1)。这时，第1与第3布线的间隔S2大于间隔S1的值，具体地说，将其设定为至少在给第1与第3布线间施加电位差V2时不发生因绝缘破坏而引起布线短路的最小值或大于该最小值的值。
另外，第2布线和第3布线通过高压MOS晶体管互相连接起来。
(4)数值例
第1概念与决定了第1与第2布线间的间隔S1时、决定第2与第4布线间的间隔S2的布局办法有关。第3概念涉及决定了第1与第2布线间的间隔S1时、决定第1与第3布线间的间隔S2的布局办法。
就第1和第3概念来说，在间隔S1与间隔S2之间，E(电场)＝V1/S1＝V2/S2的关系成立。
此外，第2概念涉及在决定了第1布线与接触塞之间的间隔Sa时决定第3布线与接触塞之间的间隔Sb的布局办法。
就第2概念来说，在间隔Sa与间隔Sb之间，E(电场)＝V1/Sa＝V2/Sb的关系成立。
以该关系为基础，可以模拟S1、S2、Sa、和Sb的值。
例如，如果把V1固定于3.6V，而且把V2固定于20V，当S1为0.1μm时，S2为0.56μm。并且，当S1为0.09μm时，S2为0.50μm；当S1为0.05μm时，S2为0.28μm；当S1为0.03μm时，S2变为0.167μm；当S1为0.025μm时，S2为0.14μm。
另外，这些数值S1、S2、Sa、Sb实际上就是布线加工后的布线间隔等。另一方面，布线加工时，混入了掩模对准偏移等不确定因素。即，在布线加工前设计(design)上的布线间隔等(布局图案制成时的尺寸)S1’、S2’、Sa’、Sb’与布线加工后的布线间隔等之间，多少存在着变换差。
因此，决定设计上的布线间隔S1’、S2’、Sa’、Sb’ 等时，要考虑该变换差。
(5)总结
这样，根据芯片内在成为最窄间隔S1、Sa的第1与第2布线间发生的最大电位差V1以及在第3与第4布线间或第1与第3布线间发生的最大电位差V2，决定第3与第4布线间的间隔S2的值或第1与第3布线间的间隔Sb的值。
由此，能够容易地进行受高电压V2影响的选通晶体管3与第4布线或第1与第3布线的布局，同时关于半导体器件的高电压工作，能够提高可靠性。
2.实施例
以下，具体地说明本发明的实施例。
(1)第1例
图8表示有关本发明实施例的布线布局图.图9是用原封不动的图象把图8的布局置换成电路图的图。
图8的布局相当于图1的区域B部分，成为图2的现有技术布局改进后的形状。
作为选择电路的N沟道MOS晶体管6B、7B具有选择施加屏蔽电源VSHIELD的位线的功能，同时，在擦除操作中具有防止位线BL1e、BL1o、BL2e、BL2o的电位(约20V)传送到屏蔽电源线BLSHIELD的功能。
擦除操作中，防止电荷从单元P阱区域CPWELL给位线BL1e、BL1o、BL2e、BL2o充电是非常困难的。另一方面，擦除操作中，屏蔽电源线BLSHIELD被充电到大约电源电位Vcc(例如，3V)。
所以，为了削弱同一布线层上所形成的位线BL1e、BL1o、BL2e、BL2o(包括V1接触塞)与屏蔽电源线BLSHIELD(包括V1接触塞)之间的电场，使两者距离充分分开就行。理想的是，要使位线BL1e、BL1o、BL2e、BL2o与屏蔽电源线BLSHIELD，在布线宽度方向互相不相邻接。
为此，本例中，大量地利用配置于作为金属布线M1的位线BL1e、BL1o、BL2e、BL2o和屏蔽电源线BLSHIELD底下的金属布线M0。
由图1很清楚，屏蔽电源线BLSHIELD一侧的所有选择电路5B(N沟道MOS晶体管6B、7B)共同连接到屏蔽电源线RLSHIELD。
于是，本例中，用金属布线M0共同连接多个(例如，2个)选择电路5B内的N沟道MOS晶体管6B、7B的源极，并把该金属布线M0延伸到不存在位线BL1e、BL1o、BL2e、BL2o的区域。
而且，在不存在该位线BL1e、BL1o、BL2e、BL2o的区域，借助于V1接触塞，连接金属布线M0和屏蔽电源线BLSHIELD(金属布线M1)。
由此，可以实现使同一布线层上形成的位线BL1e、BL1o、BL2e、BL2o(包括V1接触塞)和屏蔽电源线BLSHIELD(包括V1接触塞)在布线的宽度方向互相不相邻接的布线布局。
所以， 位线BL1e、 BL1o、 BL2e、 BL2o和屏蔽电源线BLSHIELD在同一布线层上不会接近到超过需要的情况，从而能实现提高半导体器件的高压操作的可靠性。
另外，即使关于用于连接位线BL1e、BL1o、BL2e、BL2o和N沟道MOS晶体管6B、7B而设置的、作为中间层的金属布线M0和用于连接屏蔽电源线BLSHIELD和N沟道MOS晶体管6B、7B而设置的、作为中间层的金属布线M0，也有必要配置为防止因绝缘破坏引起布线短路而隔开足够的距离。
(2)第2例
图10表示有关本发明实施例的布线布局图。图11是用原样图象把图10的布局置换成电路图的图。
图10的布局相当于图1的区域A部分。
作为选择电路的N沟道MOS晶体管6B、7B具有选择连接到读出放大器S/A的位线的功能，同时，在擦除操作中具有防止位线BL1e、BL1o、BL2e、BL2o的电位(约20V)传递到读出放大器S/A的功能。
擦除操作中，防止电荷从单元P阱区域CPWELL给位线BL1e、BL1o、BL2e、BL2o充电是非常困难的。另一方面，擦除操作中，将作为选择电路的N沟道MOS晶体管6A、7A的栅极电位BLSe、BLSo设定为电源电位Vcc(例如，3V)，读出放大器S/A一侧分支前的位线BL1、BL2的电位成为Vcc-Vt(Vt是MOS晶体管的阈值电压)的大小。
所以，为了削弱同一布线层上所形成的位线BL1e、BL1o、BL2e、BL2o(包括V1接触塞)与位线BL1、BL2(包括V1接触塞)之间的电场，使两者距离充分分开就行。为此，本例中，大量地利用配置于作为金属布线M1的位线BL1e、BL1o、BL2e、BL2o和位线BL1、BL2底下的金属布线M0。
由图1很清楚，关于位线BL1、BL2一侧的布线布局，与屏蔽电源线BLSHIELD一侧的布线布局不同，选择电路5A(N沟道MOS晶体管6A、7A)必须一个个地连接到读出放大器S/A。因而，本例中，不可能用金属布线M0共同连接多个选择电路5A内的N沟道MOS晶体管6A、7A的源极。
于是，本例中，对每个选择电路5A，把连接到N沟道MOS晶体管6A、7A的金属布线M0延伸到稀疏配置了作为金属布线M1的位线BL1e、BL1o、BL2e、BL2o的区域。
而且，在该位线BL1e、BL1o、BL2e、BL2o变得稀疏的区域，通过V1接触塞来连接金属布线M0和位线BL1、BL2(金属布线M1)。
另外，把连接到N沟道MOS晶体管6A、7A的金属布线M0延伸到没有作为金属布线M1的位线BL1e、BL1o、BL2e、BL2o区域的话，就更理想。
因此，可以实现使同一布线层上形成的位线BL1e、BL1o、BL2e、BL2o(包括V1接触塞)和分支前的位线BL1、BL2在布线宽度方向互相不邻接的布线布局。
并且，即使是在位线BL1e、BL1o、BL2e、BL2o和分支前的位线BL1、BL2，在布线宽度方向互相邻接的情况下，如图10和图11的区域X4所示，此两者间的间隔与位线BL1e、BL1o、BL2e、BL2o彼此的间隔比较，也充分宽大。
所以，位线BL1e、BL1o、BL2e、BL2o和分支前的位线BL1、BL2，在同一布线层上不会接近到超过需要的程度，关于半导体器件的高压操作，能实现缓和布线间的电场和提高可靠性。
并且，由于位线BL1e、BL1o、BL2e、BL2o和分支前的位线BL1、BL2没有因绝缘破坏而短路，所以读出放大器S/A内的MOS晶体管不受高电压影响，能够防止破坏其MOS晶体管的栅极和破坏结特性。
另外，即使对于用于连接位线BL1e、BL1o、BL2e、BL2o和N沟道MOS晶体管6B、7B而设置的、作为中间层的金属布线M0，以及用于连接分支前的位线BL1、BL2和N沟道MOS晶体管6A、7A而设置的、作为中间层的金属布线M0，也有必要配置为防止因绝缘破坏引起布线短路而隔开足够的距离。
(3)第3例
图12表示有关本发明实施例的布线布局图。
该布线布局是对图8的布线布局的改进。
图8的例中，为了削弱同一布线层上形成的位线BL1e、BL1o、BL2e、BL2o与屏蔽电源线BLSHIELD之间的电场，利用布线层M0把两者做成充分拉开的布局。因此，去掉布线间隔的极端窄的地方，能够达成防止因绝缘破坏引起布线间短路的目的。
然而，图8的例中，由于在布线宽度和布线间隔狭窄地方的图形疏密程度变化较大，因而关于布线层M1的光刻和加工面，不是最合适的。
在本例中，在布线层M1上形成的位线BL1e、BL1o、BL2e、BL2o的周边空白区域配置虚拟图形(虚拟布线)DUMMY。
另外，位线BL1e、BL1o、BL2e、BL2o与虚拟图形DUMMY的间隔，既可以与位线BL1e、BL1o、BL2e、BL2o彼此的间隔相同，或者，也可以比其要宽。
这样，要是在位线BL1e、BL1o、BL2e、BL2o的周边空白区域配置虚拟图形DUMMY，关于布线层M1的光刻和加工能获得良好的结果。
图12的例中，在位线BL1e、BL1o、BL2e、BL2o的周边空白区域，配置2条虚拟图形DUMMY。这些虚拟图形DUMMY都是浮置状态，而且，也没有加上电位。
这样，按照本例，在实现缓和布线间发生的电场的目的的同时，对布线加工面也能实现加工精度优良的布线布局。
3.其它
关于本发明，虽然主要举例说明NAND型快速存储器，但是本发明也能应用于NAND型快速存储器以外的非易失性半导体存储器。
并且，虽然在实施例中举例说明加上高电压的位线，但是本发明也能应用于除位线以外的布线，例如，字线、一般的布线等。
此外，本发明也能应用于非易失性半导体存储器以外的半导体存储器、逻辑LSI等半导体器件。
4.效果
正如以上说过的那样，倘若采用本发明的半导体器件，按照用于削弱高电压影响到布线间电场的新型布线布局，就能够实现提高半导体器件的高压操作的可靠性。
其它的优点和改进，对本领域普通技术人员将是显而易见。因此，本发明概括起来说并不限于这里表示和描述的具体细节和各实施例。所以，在不脱离由所附权利要求书及其等同物所限定的本发明总构思的精神或范围的条件下，能够作出各种各样的改型。
Claims (30)
1.一种半导体存储器件，包括：
以第1布线间隔布局的第1和第2布线；以及
以比所述第1布线间隔宽的第2布线间隔布局的第3和第4布线，
其中，所述第1布线间隔小于0.12μm，是最小的布线间隔，所述第3和第4布线间所产生的最大电压大于所述第1和第2布线间产生的最大电压。
2.按照权利要求1所述的半导体存储器件，其特征是：所述第2布线连接到具有比所述第2布线宽度还宽的宽度的第1接触塞，所述第1布线与所述第1接触塞之间的距离比所述第1布线间隔窄。
3.按照权利要求2所述的半导体存储器件，其特征是：所述第4布线连接到具有比所述第4布线宽度还宽的宽度的第2接触塞，所述第3布线与所述第2接触塞之间的距离比所述第2布线间隔窄。
4.按照权利要求1所述的半导体存储器件，其特征是：所述第1和第2布线与所述第3和第4布线是在同一布线层上形成的。
5.按照权利要求1所述的半导体存储器件，其特征是：所述第1和第2布线与所述第3和第4布线是在不同布线层上形成的。
6.按照权利要求1所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的布线。
7.按照权利要求1所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的位线。
8.按照权利要求1所述的半导体存储器件，其特征是：
在所述第1布线间隔为S1、所述第1与第2布线间产生的最大电压为V1、所述第3与第4布线间发生的最大电压为V2的场合，所述第2布线间隔S2由式S2＝(V2/V1)×S1表示。
9.按照权利要求3所述的半导体存储器件，其特征是：
在所述第1布线与第1接触塞之间的距离为Sa、所述第1与第2布线间发生的最大电压为V1、所述第3与第4布线间发生的最大电压为V2的场合，所述第3布线与所述第2接触塞之间的距离Sb由式Sb＝(V2/V1)×Sa表示。
10.一种半导体存储器件，包括：
按第1布线间隔布局的第1和第2布线；
形成在与所述第1和第2布线同一布线层上、对于所述第1布线，按比所述第1布线间隔宽的第2布线间隔布局的第3布线；以及
连接所述第2布线和所述第3布线的第1晶体管，其特征是：
所述第1布线间隔小于0.12μm，是最小的布线间隔，所述第1与第3布线间发生的最大电压大于所述第1与第2布线间发生的最大电压。
11.按照权利要求10所述的半导体存储器件，其特征是：
所述第2布线经由所述第2布线下面的布线层连接到所述第1晶体管，所述第3布线经由所述第3布线下面的布线层连接到所述第1晶体管。
12.按照权利要求10所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的布线。
13.按照权利要求10所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的位线。
14.按照权利要求13所述的半导体存储器件，其特征是：
所述第3布线是用于在读出操作时给所述第2布线施加规定电位的布线。
15.按照权利要求13所述的半导体存储器件，其特征是：
所述第3布线是用于把所述第2布线连接到读出放大器的布线。
16.按照权利要求13所述的半导体存储器件，其特征是：
擦除操作时，所述晶体管变为断开状态，所述第1和第2布线变为擦除电位，以及所述第3布线变为电源电位。
17.按照权利要求10所述的半导体存储器件，其特征是：
在所述第1布线间隔为S1、所述第1与第2布线间发生的最大电压为V1、所述第1与第3布线间发生的最大电压设为V2的场合，所述第2布线间隔S2由式S2＝(V2/V1)×S1表示。
18.按照权利要求10所述的半导体存储器件，其特征是：
所述第2布线连接到具有比所述第2布线宽度还宽的宽度的第1接触塞，所述第1布线与所述第1接触塞之间的距离比所述第1布线间隔窄。
19.按照权利要求18所述的半导体存储器件，其特征是：所述第3布线连接到宽度大于所述第3布线宽度的第2接触塞，所述第1布线与所述第2接触塞之间的距离比所述第2布线间隔窄。
20.按照权利要求19所述的半导体存储器件，其特征是：
在所述第1布线与所述第1接触塞之间的距离为Sa、所述第1与第2布线间发生的最大电压为V1、所述第1与第3布线间发生的最大电压为V2的场合，所述第1布线与所述第2接触塞之间的距离Sb由式Sb＝(V2/V1)×Sa表示。
21.按照权利要求10所述的半导体存储器件，还包括连接到所述第1布线的第2晶体管，
其特征是：所述第1和第2晶体管是沿与所述第1和第2布线延伸的方向并列配置的。
22.按照权利要求21所述的半导体存储器件，
其特征是：所述第2晶体管连接在所述第1布线与所述第3布线之间。
23.一种半导体存储器件，包括：
按第1布线间隔布局的第1和第2布线；
在与所述第1和第2布线同一布线层上形成的第3布线；以及
连接所述第2布线和所述第3布线的第1晶体管，
其特征是：所述第1布线间隔小于0.12μm，是最小的布线间隔，所述第1和第3布线间发生的最大电压大于所述第1和第2布线间发生的最大电压，以及所述第3布线设置在不与所述第1布线邻接的位置。
24.按照权利要求23所述的半导体存储器件，其特征是：
所述第2布线经由所述第2布线下面的布线层连接到所述第1晶体管，所述第3布线经由所述第3布线下面的布线层连接到所述第1晶体管。
25.按照权利要求23所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的布线。
26.按照权利要求23所述的半导体存储器件，还包括存储单元阵列，
其特征是：所述第1和第2布线是配置在所述存储单元阵列内的位线。
27.按照权利要求26所述的半导体存储器件，其特征是：
所述第3布线是用于在读出操作时给所述第2布线施加规定电位的布线。
28.按照权利要求26所述的半导体存储器件，其特征是：
所述第3布线是用于把所述第2布线连接到读出放大器的布线。
29.按照权利要求26所述的半导体存储器件，其特征是：
在擦除操作时，所述晶体管变为断开状态，所述第1和第2布线变为擦除电位，所述第3布线变为电源电位。
30.按照权利要求23所述的半导体存储器件，其特征是：还包括邻接所述第1或第2布线配置的第4布线，
所述第4布线是设定为浮置状态的虚拟布线。
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