KR20100055104A - 반도체 장치 및 상기 반도체 장치의 레이아웃 방법 - Google Patents

반도체 장치 및 상기 반도체 장치의 레이아웃 방법 Download PDF

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KR20100055104A
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Abstract

본 발명의 제1실시예에 따른 반도체 장치는, 복수개의 비트 라인 패턴들; 상기 복수개의 비트 라인 패턴들에 각각 연결되어 형성되는 복수개의 패드 패턴들; 및 상기 패드 패턴들에 형성되는 적어도 하나의 컨택(contact)을 구비한다. 상기 패드 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 길다. 상기 비트 라인 패턴들은, DPT(Double Patterning Technology) 기술을 이용하여 형성될 수 있다.

Description

반도체 장치 및 상기 반도체 장치의 레이아웃 방법{Semiconductor device and layout method of the semiconductor device}
본 발명의 실시예는 반도체 장치와 레이아웃 방법에 관한 것으로써, 예를 들어, 서로 다른 피치를 가지는 비트 라인 패턴들과 페이지 버퍼 패턴들을 연결할 수 있는 반도체 장치와 레이아웃 방법에 관한 것이다.
낸드 플래시 메모리 장치는 메모리 셀 어레이 영역과 페이지 버퍼 영역을 구비한다. 메모리 셀 어레이 영역에 속하는 비트 라인 패턴들과 페이지 버퍼 영역에 속하는 페이지 버퍼 패턴들을 서로 연결하는 것은 중요한 문제이다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 서로 다른 피치를 가지는 비트 라인 패턴들과 페이지 버퍼 패턴들을 연결할 수 있는 반도체 장치와 레이아웃 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 반도체 장치는, 복수개의 비트 라인 패턴들; 상기 복수개의 비트 라인 패턴들에 각각 연결되어 형성되는 복수개의 패드 패턴들; 및 상기 패드 패턴들에 형성되는 적어도 하나의 컨택(contact)을 구비한다. 상기 패드 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 길다. 상기 비트 라인 패턴들은, DPT(Double Patterning Technology) 기술을 이용하여 형성될 수 있다.
상기 비트 라인 패턴들과 상기 패드 패턴들은, 상기 반도체 장치의 메모리 셀 어레이 영역에 형성된다. 상기 비트 라인 패턴들의 길이는 서로 다르다. 상기 패드 패턴들의 일부는, 상기 서로 다른 길이를 가지는 비트 라인 패턴들의 한쪽 끝에 연결된다. 상기 패드 패턴들의 나머지 일부는, 상기 서로 다른 길이를 가지는 비트 라인 패턴들의 다른 한쪽 끝에 연결된다.
본 발명의 제1실시예에 따른 반도체 장치는, 상기 컨택을 통하여, 상기 복수개의 비트 라인 패턴들 또는 상기 복수개의 패드 패턴들에 각각 연결되는 복수개의 페이지 버퍼 패턴들을 더 구비한다. 상기 페이지 버퍼 패턴들의 피치는, 상기 비트 라인 패턴들의 피치보다 넓다. 상기 페이지 버퍼 패턴들은, 상기 비트 라인 패턴들과 다른 레이어에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 반도체 장치는, 복수개의 비트 라인 패턴들; 및 상기 비트 라인 패턴들에 연결되어 형성되는 복수개의 페이지 버퍼 패턴들을 구비한다. 상기 비트 라인 패턴들과 상기 페이지 버퍼 패턴들은, 페이지 버퍼 영역에서 연결된다. 상기 페이지 버퍼 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 길다.
상기 페이지 버퍼 패턴들은, 상기 비트 라인 패턴들과 동일한 레이어에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 반도체 장치의 레이아웃 방법은, 제1레이어에 복수개의 비트 라인 패턴들을 형성하는 단계; 상기 제1레이어에 형성되고 상기 비트 라인 패턴들의 끝에 연결되는, 복수개의 패드 패턴들을 형성하는 단계; 상기 제1레이어보다 위에 위치하는 제2레이어에 복수개의 페이지 버퍼 패턴들을 형성하는 단계; 상기 패드 패턴들에 연결되는 복수개의 연결 패턴들을 상기 제2레이어에 형성하는 단계; 및 상기 제1레이어의 패드 패턴들과 상기 제2레이어의 연결 패턴들을 수직으로 연결하는 하나 이상의 컨택을 형성하는 단계를 구비한다. 상기 패드 패턴들의 피치는, 상기 비트 라인 패턴들의 피치보다 길다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 반도체 장치의 레이아웃 방법은, 제1레이어에 복수개의 비트 라인 패턴들을 형성하는 단계; 및 상기 제1레이어에 형성되고, 페이지 버퍼 영역에서 상기 비트 라인 패턴들에 연결되는, 복수개의 페이지 버퍼 패턴들을 형성하는 단계를 구비한다. 상기 페이지 버퍼 패턴들의 일부는, 상기 비트 라인 패턴들의 한쪽 끝에 연결된다. 상기 페이지 버퍼 패턴들의 나머지 일부는, 상기 비트 라인 패턴들의 다른 한쪽 끝에 연결된다. 상기 페이지 버퍼 패턴들의 피치는, 상기 비트 라인 패턴들의 피치보다 길다.
상술한 바와 같이 본 발명의 실시예에 따른 반도체 장치는, 서로 다른 피치를 가지는 비트 라인 패턴들과 페이지 버퍼 패턴들을 연결할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 메인 어레이(110)를 사이에 두고, 페이지 버퍼 영역들(PBHV1 ~ PBLV8, PBHV9 ~ PBLV16)이 배치된다. 페이지 버퍼 영역들(PBHV1 ~ PBLV8)은 메인 어레이(110)의 한쪽에 순차적으로 배치되고, 페이지 버퍼 영역 들(PBHV9 ~ PBLV16)은 메인 어레이(110)의 다른 한쪽에 순차적으로 배치된다. 페이지 버퍼 영역들(PBHV1 ~ PBHV16)은 높은 전압에 대응되는 페이지 버퍼 영역들이고, 페이지 버퍼 영역들(PBLV1 ~ PBLV16)은 낮은 전압에 대응되는 페이지 버퍼 영역들이다.
메인 어레이(110)에는 다수의 비트 라인 패턴들이 형성된다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 메인 어레이(210)를 사이에 두고, 페이지 버퍼 영역들(PBHV1 ~ PBHV16, PBLV1 ~ PBLV16)이 배치된다. 페이지 버퍼 영역들(PBHV1 ~ PBHV16, PBLV1 ~ PBLV16)이 배치되는 순서에 있어서, 도 1과 도 2는 구별된다.
도 2에서는, 홀수 번째 페이지 버퍼 영역들(PBHV1 ~ PBHV15, PBLV1 ~ PBLV15)이 메인 어레이(110)의 한쪽에 순차적으로 배치되고, 홀수 번째 페이지 버퍼 영역들(PBHV2 ~ PBHV16, PBLV2 ~ PBLV16)의 다른 한쪽에 순차적으로 배치된다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 레이아웃을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 반도체 장치는 메인 어레이(310), 제1페이지 버퍼(330)와 제2페이지 버퍼(340)를 구비한다. 메인 어레이(310)는 메모리 셀 어레이 영역에 속할 수 있고, 제1페이지 버퍼(330)와 제2페이지 버퍼(340)는 페이지 버퍼 영역에 속할 수 있다.
메인 어레이(310)가 속하는 메인 어레이 영역에는, 복수개의 비트 라인 패턴들(BLP1, BLP2)과 복수개의 패드 패턴들(PADP1, PADP2)이 형성된다. 복수개의 패드 패턴들(PADP1, PADP2)은 복수개의 비트 라인 패턴들(BLP1, BLP2)에 연결되어 형성된다.
반도체 공정에서, 비트 라인 패턴들(BLP1, BLP2)은 DPT(Double Patterning Technology) 기술에 의하여 형성될 수 있다. 이 경우, 비트 라인 패턴들(BLP1, BLP2)의 피치(pitch)는 줄어들 수 있다. 도 3에는 비트 라인 패턴들(BLP1, BLP2)의 피치가 2F까지 줄어든 모습이 도시된다. 한편, 패드 패턴들(PADP1, PADP2)의 피치는 비트 라인 패턴들(BLP1, BLP2)의 피치보다 길다.
도 3을 참조하면, 비트 라인 패턴들(BLP1, BLP2)의 길이는 서로 다르다. 이 경우, 패드 패턴들(PADP1, PADP2)을 비트 라인 패턴들(BLP1, BLP2)의 양쪽 끝에 연결하면, 비트 라인 패턴들(BLP1, BLP2)과 패드 패턴들(PADP1, PADP2)이 연결되는 지점이 서로 달라진다. 그에 따라, 서로 다른 피치를 가지는 비트 라인 패턴들(BLP1, BLP2)과 패드 패턴들(PADP1, PADP2)을 메모리 셀 어레이 영역에서 연결할 수 있다.
하나 이상의 컨택(contact ; MC1)이 패드 패턴들(PADP1, PADP2)에 형성될 수 있다. 컨택(MC1)은 메탈 컨택일 수 있으나, 그 밖의 다양한 소재로 이루어 질 수 있다. 컨택(MC1)은 서로 다른 레이어에 형성되는 패턴들을 연결하기 위하여 형성된다. 컨택(MC1)은 수직으로 소정의 공간을 뚫어야 하기 때문에, 컨택(MC1)의 면적을 줄이는 데는 한계가 있다. 그러므로, 컨택(MC1)은 비트 라인 패턴들(BLP1, BLP2) 상에 직접 형성되기 어렵다(DPT 기술이 적용되어 비트 라인 패턴들(BLP1, BLP2)은 짧은 피치를 가지는 점을 상기하라). 이러한 점을 해결하기 위하여, 비트 라인 패턴들(BLP1, BLP2)에 넓은 피치를 가지는 패드 패턴들(PADP1, PADP2)을 연결하고, 패드 패턴들(PADP1, PADP2) 상에 컨택(MC1)을 형성한다.
패드 패턴들(PADP1, PADP2)은 컨택(MC1)을 통하여, 연결 패턴들(CONP1, CONP2)에 연결된다. 제1페이지 버퍼(330)와 제2페이지 버퍼(340)가 속하는 페이지 버퍼 영역에서, 연결 패턴들(CONP1, CONP2)은 페이지 버퍼 패턴들(PBP1, PBP2)에 연결된다. 연결 패턴들(CONP1, CONP2)과 페이지 버퍼 패턴들(PBP1, PBP2)은, 비트 라인 패턴들(BLP1, BLP2)과 패드 패턴들(PADP1, PADP2)이 위치하는 레이어보다 상위 또는 하위 레이어에 위치할 수 있다.
앞서 설명된 것처럼, 비트 라인 패턴들(BLP1, BLP2)은 DPT 기술에 의하여 형성될 수 있다. 그러나, 페이지 버퍼 패턴들(PBP1, PBP2)에는 DPT 기술이 적용되기 어렵다. 그러므로, DPT 기술을 이용하여 비트 라인 패턴들(BLP1, BLP2)의 피치를 줄이는 경우, 패드 패턴들(PADP1, PADP2)의 피치는 비트 라인 패턴들(BLP1, BLP2)의 피치보다 넓다. 도 3에는 패드 패턴들(PADP1, PADP2)의 피치가 4F 인 것으로 도시된다(비트 라인 패턴들(BLP1, BLP2)의 피치가 2F 인 것과 비교해보라).
또한, 연결 패턴들(CONP1, CONP2)은 패드 패턴들(PADP1, PADP2)에 연결되기 때문에, 연결 패턴들(CONP1, CONP2)의 피치는 패드 패턴들(PADP1, PADP2)의 피치와 동일한 것이 바람직하다.
도 4는 본 발명의 제2실시예에 따른 반도체 장치의 레이아웃을 나타내는 도 면이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 장치는 메인 어레이(410), 제1페이지 버퍼(430), 제2페이지 버퍼(440), 제3페이지 버퍼(450)와 제4페이지 버퍼(460)를 구비한다. 메인 어레이(410)는 메모리 셀 어레이 영역에 속할 수 있고, 제1페이지 버퍼(430), 제2페이지 버퍼(440), 제3페이지 버퍼(450)와 제4페이지 버퍼(460)는 페이지 버퍼 영역에 속할 수 있다.
메인 어레이 영역에는, 복수개의 비트 라인 패턴들(BLP1 ~ BLP6)이 형성된다. 페이지 버퍼 영역에는, 복수개의 페이지 버퍼 패턴들(PBP1 ~ PBP8)이 형성된다.
비트 라인 패턴들(BLP1 ~ BLP6)과 페이지 버퍼 패턴들(PBP1 ~ PBP6)은, 페이지 버퍼 영역에서 연결된다. 예를 들어, 비트 라인 패턴들(BLP1, BLP2)과 페이지 버퍼 패턴들(PBP1, PBP2)은, 페이지 버퍼(430)가 속하는 페이지 버퍼 영역에서 연결될 수 있고, 비트 라인 패턴들(BLP3, BLP4)과 페이지 버퍼 패턴들(PBP3, PBP4)은, 페이지 버퍼(450)가 속하는 페이지 버퍼 영역에서 연결될 수 있다. 또한, 페이지 버퍼들(430, 450)과 동일한 영역에 속하는 페이지 버퍼 패턴들(PBP1 ~ PBP6)은, 페이지 버퍼들(440, 460)과 동일한 영역에 속하는 페이지 버퍼 패턴들(PBP7 ~ PBP8)과도 연결될 수 있다.
페이지 버퍼 패턴들(PBP1 ~ PBP8)의 피치는, 비트 라인 패턴들(BLP1 ~ BLP6)의 피치보다 길다. 도 4에는 페이지 버퍼 패턴들(PBP1 ~ PBP8)의 피치가 4F 이고, 비트 라인 패턴들(BLP1 ~ BLP6)의 피치가 2F 인 예가 도시된다. 한편, 도 4에서처 럼, 페이지 버퍼 패턴들(PBP1 ~ PBP8)의 너비가 3F이고, 페이지 버퍼 패턴들(PBP1 ~ PBP8) 사이의 간격이 1F 일 수 있다.
페이지 버퍼 패턴들(PBP1 ~ PBP8)은, 비트 라인 패턴들(BLP1 ~ BLP6)과 동일한 레이어에 위치할 수 있다(도 3에서 페이지 버퍼 패턴들이 비트 라인 패턴들과 다른 레이어에 위치하는 것과 구별된다).
본 발명의 제1실시예에 따른 반도체 장치의 레이아웃 방법을 도 3을 참조하여 설명한다.
제1레이어에 복수개의 비트 라인 패턴들(BLP1, BLP2)을 형성한다. 비트 라인 패턴들(BLP1, BLP2)은, DPT 기술을 이용하여 형성될 수 있다.
다음으로, 제1레이어에 형성되고 비트 라인 패턴들(BLP1, BLP2)의 끝에 연결되는, 복수개의 패드 패턴들(PADP1, PADP2)을 형성한다. 패드 패턴들(PADP1, PADP2)의 피치(예를 들어, 4F)는, 비트 라인 패턴들(BLP1, BLP2)의 피치(예를 들어, 2F)보다 길도록 한다. 비트 라인 패턴들(BLP1, BLP2)과 패드 패턴들(PADP1, PADP2)은, 반도체 장치의 메모리 셀 어레이 영역에 형성된다. 패드 패턴들(PADP1, PADP2)의 일부는 비트 라인 패턴들(BLP1, BLP2)의 한쪽 끝에 연결되고, 패드 패턴들의 나머지 일부는 비트 라인 패턴들(BLP1, BLP2)의 다른 한쪽 끝에 연결된다.
다음으로, 제1레이어보다 위에 위치하는 제2레이어에 복수개의 페이지 버퍼 패턴들(PBP1, PBP2)을 형성한다. 다음으로, 패드 패턴들에 연결되는 복수개의 연결 패턴들(CONP1, CONP2)을 제2레이어에 형성한다. 연결 패턴들(CONP1, CONP2)의 피치는 비트 라인 패턴들(BLP1, BLP2)의 피치보다 길고, 페이지 버퍼 패턴들(PBP1, PBP2)의 피치와 동일할 수 있다.
다음으로, 제1레이어의 패드 패턴들(PADP1, PADP2)과 제2레이어의 연결 패턴들(CONP1, CONP2)을 수직으로 연결하는 하나 이상의 컨택(MC1)을 형성한다.
본 발명의 제2실시예에 따른 반도체 장치의 레이아웃 방법을 도 4를 참조하여 설명한다.
제1레이어에 복수개의 비트 라인 패턴들(BLP1 ~ BLP6)을 형성한다. 다음으로, 제1레이어에 형성되고, 페이지 버퍼 영역에서 비트 라인 패턴들(BLP1 ~ BLP6)에 연결되는, 복수개의 페이지 버퍼 패턴들(PBP1 ~ PBP8)을 형성한다. 페이지 버퍼 패턴들(PBP1 ~ PBP8)의 일부는 비트 라인 패턴들(BLP1 ~ BLP6)의 한쪽 끝에 연결되고, 페이지 버퍼 패턴들(PBP1 ~ PBP8)의 나머지 일부는 비트 라인 패턴들(BLP1 ~ BLP6)의 다른 한쪽 끝에 연결된다. 페이지 버퍼 패턴들(PBP1 ~ PBP8)의 피치(pitch)는, 비트 라인 패턴들(BLP1 ~ BLP6)의 피치보다 길다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 레이아웃을 나타내는 도면이다.
도 4는 본 발명의 제2실시예에 따른 반도체 장치의 레이아웃을 나타내는 도면이다.

Claims (18)

  1. 복수개의 비트 라인 패턴들;
    상기 복수개의 비트 라인 패턴들에 각각 연결되어 형성되는 복수개의 패드 패턴들; 및
    상기 패드 패턴들에 형성되는 적어도 하나의 컨택(contact)을 구비하고,
    상기 패드 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 긴 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 비트 라인 패턴들과 상기 패드 패턴들은,
    상기 반도체 장치의 메모리 셀 어레이 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 비트 라인 패턴들의 길이는, 서로 다르고,
    상기 패드 패턴들의 일부는, 상기 서로 다른 길이를 가지는 비트 라인 패턴들의 한쪽 끝에 연결되고,
    상기 패드 패턴들의 나머지 일부는, 상기 서로 다른 길이를 가지는 비트 라인 패턴들의 다른 한쪽 끝에 연결되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 컨택을 통하여, 상기 복수개의 비트 라인 패턴들 또는 상기 복수개의 패드 패턴들에 각각 연결되는 복수개의 페이지 버퍼 패턴들을 더 구비하고,
    상기 페이지 버퍼 패턴들의 피치는, 상기 비트 라인 패턴들의 피치보다 넓은 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 패드 패턴들은,
    상기 비트 라인 패턴들과 동일한 레이어(layer)에 배치되고,
    상기 페이지 버퍼 패턴들은,
    상기 비트 라인 패턴들과 다른 레이어에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 페이지 버퍼 패턴들과 동일한 레이어에 배치되는 연결 패턴들을 더 구비하고,
    상기 연결 패턴들은,
    상기 페이지 버퍼 패턴들과 연결되고,
    상기 컨택을 통하여 상기 복수개의 패드 패턴들과 연결되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 연결 패턴들의 피치는,
    상기 비트 라인 패턴들의 피치보다 길고,
    상기 페이지 버퍼 패턴들의 피치와 동일한 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 비트 라인 패턴들은,
    DPT(Double Patterning Technology) 기술을 이용하여 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 컨택은,
    메탈 컨택인 것을 특징으로 하는 반도체 장치.
  10. 복수개의 비트 라인 패턴들; 및
    상기 비트 라인 패턴들에 연결되어 형성되는 복수개의 페이지 버퍼 패턴들을 구비하고,
    상기 비트 라인 패턴들과 상기 페이지 버퍼 패턴들은, 페이지 버퍼 영역에서 연결되고,
    상기 페이지 버퍼 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 긴 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 페이지 버퍼 패턴들은,
    상기 비트 라인 패턴들과 동일한 레이어에 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 페이지 버퍼 패턴들의 일부는,
    상기 비트 라인 패턴들의 한쪽 끝에 연결되고,
    상기 페이지 버퍼 패턴들의 나머지 일부는,
    상기 비트 라인 패턴들의 다른 한쪽 끝에 연결되는 것을 특징으로 하는 반도체 장치.
  13. 제1레이어에 복수개의 비트 라인 패턴들을 형성하는 단계;
    상기 제1레이어에 형성되고 상기 비트 라인 패턴들의 끝에 연결되는, 복수개의 패드 패턴들을 형성하는 단계;
    상기 제1레이어보다 위에 위치하는 제2레이어에 복수개의 페이지 버퍼 패턴들을 형성하는 단계;
    상기 패드 패턴들에 연결되는 복수개의 연결 패턴들을 상기 제2레이어에 형성하는 단계; 및
    상기 제1레이어의 패드 패턴들과 상기 제2레이어의 연결 패턴들을 수직으로 연결하는 하나 이상의 컨택을 형성하는 단계를 구비하고,
    상기 패드 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 긴 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
  14. 제13항에 있어서, 비트 라인 패턴들과 상기 패드 패턴들은,
    상기 반도체 장치의 메모리 셀 어레이 영역에 형성되는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
  15. 제13항에 있어서, 상기 패드 패턴들의 일부는,
    상기 비트 라인 패턴들의 한쪽 끝에 연결되고,
    상기 패드 패턴들의 나머지 일부는,
    상기 비트 라인 패턴들의 다른 한쪽 끝에 연결되는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
  16. 제13항에 있어서, 상기 연결 패턴들의 피치는,
    상기 비트 라인 패턴들의 피치보다 길고,
    상기 페이지 버퍼 패턴들의 피치와 동일한 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서, 상기 비트 라인 패턴들은,
    DPT(Double Patterning Technology) 기술을 이용하여 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제1레이어에 복수개의 비트 라인 패턴들을 형성하는 단계; 및
    상기 제1레이어에 형성되고, 페이지 버퍼 영역에서 상기 비트 라인 패턴들에 연결되는, 복수개의 페이지 버퍼 패턴들을 형성하는 단계를 구비하고,
    상기 페이지 버퍼 패턴들의 일부는, 상기 비트 라인 패턴들의 한쪽 끝에 연결되고,
    상기 페이지 버퍼 패턴들의 나머지 일부는, 상기 비트 라인 패턴들의 다른 한쪽 끝에 연결되고,
    상기 페이지 버퍼 패턴들의 피치(pitch)는, 상기 비트 라인 패턴들의 피치보다 긴 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
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