KR102638295B1 - 저항 변화 메모리 장치 - Google Patents
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Abstract
저항 변화 메모리 장치의 관한 기술이다. 본 실시예의 저항 변화 메모리 장치는 복수의 메모리 셀 어레이 영역이 한정되어 있는 반도체 기판, 상기 반도체 기판상에 형성되고, 복수의 하위 금속 배선층들을 포함하는 소자층, 상기 소자층 상에 배치되며, 복수의 금속 패턴들로 구성된 상위 금속 배선, 상기 상위 금속 배선이 형성된 상기 소자층 상부에 배치되며, 상기 상위 금속 배선을 구성하는 상기 패턴들중 선택되는 일부로 콘택되는 복수의 메모리 셀들, 및 상기 복수의 메모리 셀들 상부에 위치되며, 상기 상위 금속 배선을 구성하는 패턴들 중 다른 일부와 콘택되는 최상위 금속 배선을 포함한다. 상기 최상위 금속 배선은 제 1 전압을 인가받는 제 1 최상위 금속 배선 및 상기 제 1 전압과 전압 차를 갖는 제 2 전압을 인가받는 제 2 최상위 금속 배선을 포함하며, 상기 제 1 및 제 2 최상위 금속 배선이 교대로 배치되어, 상기 제 1 및 제 2 최상위 금속 배선 사이에 리저브 캐패시터를 발생시킬 수 있다.
Description
본 발명은 저항 변화 메모리 장치에 관한 것으로, 보다 구체적으로는 저항 변화 메모리 장치의 파워 메쉬(power mesh) 기술이다.
메모리 장치는 컴퓨터 또는 다른 전자 장치의 내부적인 반도체 집적 회로로 제공되는 것이 일반적이다. 메모리 종류에는 잘 알려진 바와 같이, RAM, ROM, DRAM, SDRAM, 플래시 메모리 및 저항 변화 메모리 장치 등이 있다.
저항 변화 메모리 장치는 스위칭 소자 및 저항 소자를 포함할 수 있다. 저항 변화 메모리 장치는 저항 소자의 저항 변화를 이용하여 데이터를 구별할 수 있다. 이와 같은 저항 변화 메모리 장치에는 프로그래머블 전도체 메모리 소자, 저항 메모리 소자(ReRAM) 및 상변화 메모리 소자(PCRAM)를 포함할 수 있다.
현재 저항 변화 메모리 장치, 특히, 상변화 메모리 소자는 스위칭 및 메모리 기능을 동시에 수행하는 2단자 소자에 대한 연구가 활발히 진행되고 있다.
본 발명의 이루고자 하는 기술적 과제는, 2단자 메모리 셀을 갖는 저항 변화 메모리 장치의 충분한 리저브 캐패시턴스를 확보하는 것이다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 복수의 메모리 셀 어레이 영역이 한정되어 있는 반도체 기판, 상기 반도체 기판상에 형성되고 복수의 하위 금속 배선층들을 포함하는 소자층, 상기 소자층 상에 배치되며 복수의 금속 패턴들로 구성된 상위 금속 배선, 상기 상위 금속 배선이 형성된 상기 소자층 상부에 배치되며 상기 상위 금속 배선을 구성하는 상기 패턴들중 선택되는 일부로 콘택되는 복수의 메모리 셀들, 및 상기 복수의 메모리 셀들 상부에 위치되며 상기 상위 금속 배선을 구성하는 패턴들 중 다른 일부와 콘택되는 최상위 금속 배선을 포함한다. 이때, 상기 최상위 금속 배선은 제 1 전압을 인가받는 제 1 최상위 금속 배선 및 상기 제 1 전압과 전압 차를 갖는 제 2 전압을 인가받는 제 2 최상위 금속 배선을 포함하며, 상기 제 1 및 제 2 최상위 금속 배선이 교대로 배치되어, 상기 제 1 및 제 2 최상위 금속 배선 사이에 리저브 캐패시터를 발생시킨다.
본 발명의 다른 실시예에 따른 저항 변화 복수의 메모리 셀 어레이 영역을 포함하는 반도체 기판, 상기 반도체 기판 상부에 형성되는 금속 배선, 상기 금속 배선 상부에 형성되며 상기 복수의 메모리 셀 어레이 영역을 지나도록 배치되는 상위 금속 배선, 및 상기 금속 배선과 상위 금속 배선 사이의 상기 복수의 메모리 셀 어레이 영역 각각에 배치되는 복수의 메모리 셀을 포함한다. 상기 상위 금속 배선은 동일 평면상에서 제 1 파워 전압을 인가받는 제 1 상위 금속 배선, 및 상기 제 1 파워 전압과 다른 레벨의 제 2 파워 전압을 인가받는 제 2 상위 금속 배선이 교대로 배치된다.
본 발명에 따르면, 메모리 셀 상부에 배치되는 전위차를 갖는 파워 배선들을 교대로 평행하게 배치시킴으로써, 리저브 캐패시턴스를 발생시킬 수 있다. 이에 따라, 금속 배선 사이에 배치되는 2단자 메모리 소자를 포함하는 저항 변화 메모리 장치의 리저브 캐패시턴스를 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 셀 어레이를 개략적으로 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 단위 메모리 셀을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 2단자 메모리 셀을 포함하는 저항 변화 메모리 장치의 개략적인 단면도이다.
도 4 내지 도 8은 본 발명의 일실시예에 따른 저항 변화 메모리 장치를 설명하기 위한 각 공정 별 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치의 평면도이다.
도 10은 도 8의 X-X'선을 절단하여 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치의 평면도이다.
도 12는 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 단위 메모리 셀을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 2단자 메모리 셀을 포함하는 저항 변화 메모리 장치의 개략적인 단면도이다.
도 4 내지 도 8은 본 발명의 일실시예에 따른 저항 변화 메모리 장치를 설명하기 위한 각 공정 별 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치의 평면도이다.
도 10은 도 8의 X-X'선을 절단하여 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치의 평면도이다.
도 12는 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 셀 어레이를 개략적으로 보여주는 회로도이다.
도 1을 참조하면, 저항 변화 메모리 장치의 셀 어레이 영역(이하, 매트(MAT))은 교차 배열되는 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLn)을 포함할 수 있다. 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLn)의 교차점 각각에 저장층에 해당하는 가변 저항(Rv)이 연결되어, 복수의 메모리 셀이 한정될 수 있다. 가변 저항(Rv)는 예를 들어, 칼코게나이드 물질과 같은 상변화 물질일 수 있으며, 해당 워드 라인과 해당 비트 라인의 전압 차에 의해 저항 값이 가변될 수 있다.
저항 변화 메모리 장치의 매트(MAT)를 구성하는 단위 메모리 셀은 도 2에 도시된 바와 같이, 워드 라인(WL), 가변 저항층(10) 및 비트 라인(BL)으로 구성될 수 있다. 가변 저항층(10, 도 1의 Rv)은 예를 들어 칼코게나이드 물질일 수 있으며, 워드 라인(WL) 및 비트 라인(BL)의 전압 차에 따라 결정 상태가 변화될 수 있다.
이와 같은 2 단자 메모리 셀은 반도체 기판상에 집적시, 금속 배선들 사이에 위치될 수 있다. 현재, 2 단자 메모리 셀은 도 3에 도시된 바와 같이, 제 4 금속 배선(M4) 및 제 5 금속 배선(M5) 사이에 위치되고 있다. 여기서, 미설명 도면 부호 100은 반도체 기판, 110은 층간 절연막, M1은 제 1 금속 배선, M2는 제 2 금속 배선, M3는 제 3 금속 배선을 지시한다. 반도체 기판(100)과 층간 절연막(110) 사이에 제어 회로(도시되지 않음)가 위치될 수 있다. 도면 부호 150은 상기 제어 회로, 상기 층간 절연막, 및 금속 배선들(M1~M3)을 포함하는 소자층일 수 있다.
도 4 내지 도 8은 본 발명의 일실시예에 따른 저항 변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 평면도이고, 도 9는 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치의 평면도이다. 또한, 도 10은 도 8의 X-X'선을 절단하여 나타낸 단면도이다.
도 4 및 도 10을 참조하면, 반도체 기판 상에 복수의 매트(MAT0~MAT3)가 한정될 수 있다. 상기 복수 개의 매트(MAT0~MAT3)들은 예를 들어, 도 4의 x 방향(워드 라인 연장 방향) 및 y 방향(비트 라인 연장 방향)을 따라 매트릭스 형태로 배열될 수 있다. 이와 같은 매트들(MAT0~MAT3)들은 x 방향 및 y 방향으로 일정 간격을 가지고 상기 매트(MAT0~MAT3)로 한정된 영역에 소자층(150)이 형성될 수 있다. 소자층(150)은 도면에 자세히 설명되지 않았지만, 제어 회로, 층간 절연막 및 다층 금속 배선, 예컨대 제 1 내지 제 3 금속 배선(M1~M3)을 포함할 수 있다. 또한, 상기 매트(MAT0~MAT3) 사이의 스페이스(space) 역시 상기 소자층(150)을 구성하는 절연막들이 위치될 수 있다.
도 5 및 도 10을 참조하면, 소자층(150) 상에 복수 개의 제 1 패턴(160a), 제 2 패턴(160b) 및 제 3 패턴(160c)이 일정 규칙을 가지고 배열되도록 형성될 수 있다. 먼저, 제 1 패턴(160a)은 각 매트(MAT0~MAT3)의 좌측 사이드에 일정 간격을 가지고 복수 개가 배치될 수 있다. 제 1 패턴(160a)은 도 5의 x 방향, 예를 들어, 이후 배치될 워드 라인 연장 방향을 따라 연장될 수 있다. 하지만, 제 1 패턴(160a)의 연장 길이는 매트의 단폭 보다는 작을 수 있다. 예를 들어, 짝수 번째 매트(MAT0, MAT2..)에 위치되는 제 1 패턴(160a)은 짝수 번째 워드 라인들이 배치될 영역에 각각 위치될 수 있다. 또한, 홀수 번째 매트(MAT1, MAT3..)에 위치되는 제 1 패턴(160a)은 홀수 번째 워드 라인들이 배치될 영역에 위치될 수 있다. 여기서, 홀수 번째 워드 라인이라 함은 매트(MAT)내에서 홀수 번째 로우(row)에 배치되는 워드 라인을 의미할 수 있고, 짝수 번째 워드 라인은 매트(MAT0~MAT3)내에서 짝수 번째 로우에 배치되는 워드 라인을 의미할 수 있다.
제 2 패턴(160b)은 각 매트(MAT0~MAT3)의 우측 사이드에 일정 간격을 가지고 복수 개가 배치될 수 있다. 제 2 패턴(160b)은 도 5의 x 방향, 예를 들어, 워드 라인 연장 방향을 따라 연장될 수 있다. 하지만, 제 2 패턴(160b)은 매트의 단폭보다는 좁은 길이를 가질 수 있다. 예를 들어, 짝수 번째 매트(MAT0, MAT2..)에 위치되는 제 2 패턴(160b)은 짝수 번째 워드 라인들이 배치될 영역에 각각 위치될 수 있다. 또한, 홀수 번째 매트(MAT1, MAT3..)에 위치되는 제 2 패턴(160b)은 홀수 번째 워드 라인들이 배치될 영역에 위치될 수 있다.
제 3 패턴(160c)들은 매트(MAT0~MAT3) 사이의 스페이스에 복수 개가 배치될 수 있다. 제 3 패턴(160c)은 도 5의 y 방향, 예를 들어, 비트 라인 연장 방향을 따라 평행하게 연장될 수 있다. 예를 들어, 제 3 패턴(160c)은 매트(MAT0~MAT3)의 길이(장폭)와 유사한 길이를 가질 수 있다.
제 1 내지 제 3 패턴(160a~160c)은 금속층으로 구성될 수 있다. 예를 들어, 제 1 내지 제 3 패턴(160a~160c)은 제 4 금속 배선에 해당될 수 있다. 여기서, 제 4 금속 배선이라 함은 다층 금속 배선을 이용하는 반도체 집적 회로 장치에서, 반도체 기판 표면으로부터 4번째 증착되는 금속층, 즉, 상위 금속 배선일 수 있다. 여기서, 제 1 내지 제 3 패턴(160a~160c)의 배열 규칙은 상기 실시예에 한정되지 않고 다양하게 변경 가능하다.
도 6 및 도 10을 참조하면, 복수의 제 1 워드 라인(WL-1)이 매트들(MAT0~MAT3)로 한정된 영역상에 배치될 수 있다. 제 1 워드 라인들(WL-1)은 도 6의 x 방향으로 연장될 수 있으며, x방향으로 인접하는 2개의 매트들 상부에 배치될 수 있다. 예를 들어, 하나의 제 1 워드 라인은 0번째 매트(MAT0) 및 1번째 매트(MAT0)상에 단절 없이 배치되고, 2번째 매트(MAT2) 및 3번째 매트(MAT3) 상에 단절 없이 배치될 수 있다.
복수의 제 1 워드 라인(WL-1)은 상기 제 1 패턴(160a) 및 제 2 패턴(160b)과 선택적으로 콘택될 수 있다. 예를 들어, 홀수 번째 제 1 워드 라인들(WL-1)은 그 하부에 위치하는 매트(MAT0~MAT3)들 중 짝수 번째 매트(MAT0, MAT2)의 제 1 패턴(160a)과 콘택부(CT1)에 의해 전기적으로 연결될 수 있다. 짝수 번째 제 1 워드 라인들(WL-2)은 그것의 하부에 위치된 매트(MAT0~MAT3)들 중 홀수 번째 매트(MAT1, MAT3)의 제 2 패턴(160b)과 콘택부(CT1)에 의해 전기적으로 연결될 수 있다.
제 1 워드 라인(WL-1)은 예를 들어, 금속 질화막 또는 도핑된 폴리실리콘막으로 형성될 수 있다.
다음, 매트들(MAT0~MAT3) 상부에 복수의 저장 패턴(175) 및 복수의 비트 라인(180)이 형성되어, 복수의 메모리 셀이 형성될 수 있다(도 10 참조). 상기 비트 라인(180)들은 각각의 매트(MAT0~MAT3) 상에서 상기 제 1 워드 라인들(WL-1)과 교차하도록 배치될 수 있다. 상기 복수의 저장 패턴(175)들은 상기 제 1 워드 라인(WL-1)과 상기 비트 라인(180)의 교차점에 각각 위치될 수 있다. 상기 저장 패턴(175)은 예를 들어 칼코게나이드층일 수 있다.
도 7 및 도 10을 참조하면, 복수의 제 2 워드 라인(WL-2)이 제 1 워드 라인(WL-1) 상부에 배치될 수 있다. 상기 제 2 워드 라인(WL-2)은 인접하는 2개의 매트(MAT0~MAT3)를 지나도록 배치될 수 있다. 상기 제 2 워드 라인(WL-2)은 동일 로우에 위치되면서 전기적으로 분리된 제 1 워드 라인들(WL-1)과 일부 오버랩되도록 형성될 수 있다. 예컨대, 제 1 워드 라인들(WL-1)이 0번째 매트(MAT0) 및 1번째 매트(MAT1)를 동시에 점유하도록 배치되고, 2번째 매트(MAT2) 및 3번째 매트(MAT3)를 동시에 점유하도록 배치되는 경우, 제 2 워드 라인들(WL-2)은 1번째 매트(MAT1) 및 2번째 매트(MAT2)를 동시에 점유하도록 배치될 수 있다. 상기 제 1 및 제 2 워드 라인(WL-1,WL-2)은 비록 다른 레벨에 위치하지만, 동일 로우에 위치하는 제 1 및 제 2 워드 라인(WL-1, WL-2)은 실질적으로 하나의 워드 라인으로 거동할 수 있다. 이렇게 제 1 및 제 2 워드 라인(WL-1, WL-2)으로 분리하여 배치하는 것은 배선 저항 특성을 개선하기 위함이다.
상기 제 2 워드 라인(WL-2)은 상기 제 1 패턴(160a) 및 제 2 패턴(160b)과 선택적으로 콘택될 수 있다. 예를 들어, 홀수 번째 제 2 워드 라인(WL-1)들은 홀수 번째 매트(MAT1,MAT3)상의 해당 로우에 위치되는 제 2 패턴(160b)과 제 2 콘택부(CT2)에 의해 전기적으로 연결될 수 있다. 짝수 번째 제 2 워드 라인(WL-2)들은 짝수 번째 매트(MAT0,MAT2)상의 해당 로우에 위치되는 제 1 패턴(160a)과 제 2 콘택부(CT2)에 의해 전기적으로 연결될 수 있다. 이에 따라, 상기 복수의 메모리 셀들은 상기 제 1 및 제 2 패턴(160a,160b)을 포함하는 제 4 금속 배선과 전기적으로 연결될 수 있다.
이와 같은 제 2 워드 라인(WL-2)은 상기 제 1 워드 라인(WL-1)과 마찬가지로 금속 질화막 또는 도핑된 폴리실리콘막으로 형성될 수 있다.
복수의 제 1 파워 배선(200a) 및 제 2 파워 배선(200b)은 도 8 및 도 10에 도시된 바와 같이, 복수의 매트(MAT0~MAT3)상에 제 5 금속 배선, 즉, 최상위 금속 배선의 형태로 형성될 수 있다. 도 8에서는 설명의 편의를 위해 매트 상에 위치되는 제 1 패턴(160a), 제 2 패턴(160b), 제 1 워드 라인(WL-1), 제 2 워드 라인(WL-2) 및 비트 라인(180)의 도시가 생략되었다.
복수의 제 1 파워 배선(200a) 및 제 2 파워 배선(200b)은 로우 방향(도 8의 x 방향)으로 연장된 복수의 매트들(이하, 매트행)을 지나도록 상호 평행하게 연장될 수 있다. 예를 들어, 제 1 파워 배선(200a) 및 제 2 파워 배선(200b)은 교대로 배열될 수 있다. 제 1 파워 배선(200a)은 예를 들어, 외부 전압(VDD)을 공급받을 수 있고, 제 2 파워 배선(200b)은 예를 들어, 그라운드 전압(VSS)을 공급받을 수 있다. 또한, 제 1 파워 배선(200a) 및 제 2 파워 배선(200b)은 예를 들어 워드 라인들(WL-1,WL-2)들과 동일한 피치(pitch)로 배열될 수 있다. 이에 따라, 파워 배선들(200a,200b) 사이에 기생 캐패시터가 발생되어, 이를 이를 리저브 캐패시턴스로 이용할 수 있다.
상기 제 1 파워 배선(200a)은 매트(MAT0~MAT3) 사이의 스페이스에 위치되는 제 3 패턴들(160c)중 선택되는 하나와 제 3 콘택부(CT3)에 의해 전기적으로 연결될 수 있다. 상기 제 2 파워 배선(200b) 역시 매트(MAT0~MAT3) 사이의 스페이스에 위치되는 제 3 패턴들(160c) 중 선택되는 다른 하나와 제 3 콘택부(CT3)에 의해 전기적으로 연결될 수 있다. 즉, 제 1 파워 배선(200a)과 연결되는 제 3 콘택부(CT3)와 제 2 파워 배선(200b)과 연결되는 제 3 콘택부(CT3)는 각기 다른 제 3 패턴(160c)과 연결될 수 있다. 또한, 매트 별 신호 전달 특성을 균일화하기 위하여, 다수의 제 3 콘택부(CT3)가 구비될 수 있다.
한편, 인접하는 제 1 파워 배선들(200a)은 매트 행의 가장자리에서 연결부(201)에 의해 전기적으로 연결될 수 있다. 마찬가지로, 인접하는 제 2 파워 배선들(200b) 역시 매트 행의 가장자리에서 연결부(202)에 의해 전기적으로 연결될 수 있다. 이때, 제 1 파워 배선들(200a)과 제 2 파워 배선들(200b)들은 동일 평면상에 위치되기 때문에, 서로간의 쇼트를 방지하기 위하여, 상기 제 1 파워 배선들(200a)을 연결하는 연결부(201) 및 상기 제 2 파워 배선들(200b)을 연결하는 연결부(202)는 서로 마주하도록 위치될 수 있다. 상기 연결부(201, 202)는 매트 행 일측 가장자리에 위치하는 제어 블록(MATC)의 외측에 위치될 수 있다.
본 실시예에서, 제 1 파워 배선(200a)은 외부 전압(VDD)을 인가받고, 제 2 파워 배선(200b)은 그라운드 전압(VSS)을 인가받는 경우에 대해 설명하였지만, 도 9에 도시된 바와 제 1 파워 배선(200a)은 제 1 내부 전압(VDX)을 인가받고, 제 2 파워 배선(200b)는 제 2 내부 전압(VSX)을 인가받을 수 있다.
또한, 도 8 및 도 9의 제 1 파워 배선들(200a) 및 제 2 파워 배선들(200b)은 워드 라인 피치(pitch)로 배치되었으나, 도 11에 도시된 바와 같이, 제 1 파워 배선들(210a) 및 제 2 파워 배선들(210b)은 한 쌍의 워드 라인들을 커버할 수 있는 선폭으로 형성될 수 있다. 이러한 경우 역시, 제 1 및 제 2 파워 배선(210a, 210b)은 서로 교대로 배치될 수 있다. 다만, 제 1 파워 배선(210a) 및 제 2 파워 배선(210b)의 선폭이 상대적으로 크기 때문에, 제 3 패턴(160c)과 콘택되는 콘택부(CT4)는 충분한 콘택 면적을 가질 수 있다. 또한, 인접하는 제 1 파워 배선들(210a)은 연결부(211)에 의해 선택적으로 상호 연결될 수 있고, 제 2 파워 배선들(210b)은 연결부(212)에 의해 선택적으로 상호 연결될 수 있다.
본 실시예에 따르면, 저항 변화 메모리 장치의 메모리 셀, 특히 2 단자의 크로스 포인트 상변화 메모리 셀이 형성된 매트 상부에, 전압차를 갖는 파워 배선들을 교대로 배치시켜, 상기 파워 배선들 사이에 발생된 캐패시턴스를 리저브 캐패시턴스로 이용한다. 또한, 파워 배선들은 매트들 사이에 배치된 금속 배선과 전기적으로 연결되기 때문에, 안정적으로 캐패시턴스 동작을 수행할 수 있다.
도 12는 본 발명의 실시예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 컴퓨터 시스템은 프로세서(500), 캐시 메모리 그룹(507~509) 및 복수의 시스템 메모리(516~519)를 포함할 수 있다.
상기 프로세서(500)는 복수의 코어(501~504)를 포함할 수 있다. 각각의 코어(501-504)는 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b)를 포함할 수 있다. 상위 레벨 캐시(L0:501a~504a) 및 중간 레벨 캐시(L1:501b~504b) 각각은 해당 코어(501~504)의 전용될 수 있다.
또한, 프로세서(500)는 코어(501~504) 전체에 공유되는 하위 레벨 캐시(LLC:505)를 포함할 수 있다. 또한, 프로세서(500)는 근방 메모리(near memory)로서 제공되는 공유 캐시(506)를 더 포함할 수 있다.
캐시 그룹은 복수의 서브 캐시(507~509)를 포함할 수 있으며, 프로세서(500)와 시스템 메모리(516~519) 사이에 배치될 수 있다. 상기 서브 캐시들(507~509)은 어드레스 별로 구분된 시스템 메모리(516~519) 각각에 대응되어 동작될 수 있다. 예를 들어, 제 1 서브 캐시(507)는 제 1 어드레스 구간에 해당하는 제 1 시스템 메모리(516)의 메모리 콘트롤러로서 이용될 수 있다. 예를 들어, 제 2 서브 캐시(508)는 제 2 어드레스 구간에 해당하는 제 2 시스템 메모리(517) 및 제 3 시스템 메모리(518)의 비중복 부분을 콘트롤하기 위한 메모리 콘트롤러로서 이용될 수 있다.
상기 시스템 메모리(516~519)는 프로세서(500) 상에서 실행되는 소프트웨어에 의해 직접 액세스될 수 있는 메모리일 수 있다. 반면, 캐시들 (501a-509)은 소프트웨어의 동작하에서, 코어(501~504)에 의해 명령어의 실행이 지원된다. 또한, 상기 시스템 메모리(516~519)는 시스템 구성 프로세서의 일부로서 수동으로 수행되거나 및/또는 소프트웨어에 의해 자동으로 수행될 수 있다.
또한, 시스템 메모리(516~519)는 원격 메모리(far memory) 및 근방 메모리(near memory)를 포함할 수도 있다. 본 실시예의 원격 메모리 및 근방 메모리는 본 발명에 따른 파워 배선에 의한 리저브 캐패시턴스를 구비한 상변화 메모리일 수 있다.
더하여, 본 실시예의 컴퓨터 시스템은 반도체 집적 회로 장치가 탑재된 스토리지 장치로서의 DIMM(memory dual in-line memory module)과 인터페이스될 수 있다. 상기 DIMM 상에 탑재되는 반도체 집적 회로 장치 역시 본 실시예에 따른 상변화 메모리일 수 있다.
또한, 상기 DIMM과 컴퓨터 시스템(예컨대, CPU 패키지)는 예를 들어, DDR3, DDR4, DDR5 등과 같은 DRAM 채널을 인터페이스로서 이용할 수 있다. 여기서, 미설명 부호 600a, 600b, 600c는 본 실시예의 컴퓨터 시스템을 기능적 블록으로 분리한 것이다. 도면 부호 600a는 내부 프로세서용 캐시이고, 600b는 원격 메모리 캐시로 동작하는 근방 메모리이고, 600c는 시스템 메모리일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
MAT0~MAT3 : 매트 160a : 제 1 패턴
160b : 제 2 패턴 160c : 제 3 패턴
WL-1: 제 1 워드 라인 WL-2 : 제 2 워드 라인
175 : 저장 패턴 180 : 비트 라인
160b : 제 2 패턴 160c : 제 3 패턴
WL-1: 제 1 워드 라인 WL-2 : 제 2 워드 라인
175 : 저장 패턴 180 : 비트 라인
Claims (21)
- 반도체 기판;
상기 반도체 기판상에 형성되며 적층된 복수의 금속 배선층을 포함하는 제 1 금속 배선 구조체를 포함하는 소자층;
상기 소자층의 상부에 배치되며, 복수의 금속 패턴들을 포함하는 제 2 금속 배선 구조체;
상기 제 2 금속 배선 구조체 상부에 배치되며, 상기 제 2 금속 배선 구조체와 전기적으로 연결되는 복수의 메모리 셀들을 각각 포함하는 복수의 매트(MAT); 및
상기 복수의 매트와 오버랩되도록 상기 복수의 매트 상부에 배열되며, 상기 제 2 금속 배선 구조체와 전기적으로 연결되는 제 3 금속 배선 구조체를 포함하며,
상기 제 3 금속 배선 구조체는 제 1 전압을 인가받는 복수의 제 1 파워 배선들 및 상기 제 1 전압과 전압 차를 갖는 제 2 전압을 인가받는 복수의 제 2 파워 배선들을 포함하며, 상기 제 1 파워 배선들 각각 및 상기 복수의 제 2 파워 배선들 각각은 상기 복수의 매트 상부에서 교대로 평행하게 배열되어, 인접하는 상기 제 1 파워 배선과 상기 제 2 파워 배선 사이에 리저브 캐패시터가 각각 발생되는 저항 변화 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 복수의 메모리 셀들 각각은
상기 제 2 금속 배선 구조체 중 선택되는 금속 패턴과 전기적으로 연결되는 워드 라인;
상기 워드 라인과 교차하도록 배열되는 비트 라인; 및
상기 워드 라인과 상기 비트 라인 사이의 교차점에 위치되는 저장 패턴을 포함하는 저항 변화 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 워드 라인은,
상기 제 2 금속 배선 구조체 중 상기 선택된 금속 패턴 상부에 위치되는 제 1 워드 라인; 및
상기 제 1 워드 라인과 부분적으로 오버랩되도록 상기 제 1 워드 라인 상부에 위치되는 제 2 워드 라인을 포함하는 저항 변화 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 비트 라인은 상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에 위치되는 저항 변화 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 제 2 금속 배선 구조체는,
상기 제 1 워드 라인과 전기적으로 연결되는 제 1 패턴;
상기 제 2 워드 라인과 전기적으로 연결되는 제 2 패턴; 및
상기 제 3 금속 배선 구조체와 전기적으로 연결되는 제 3 패턴들을 포함하는 저항 변화 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 1 패턴은 상기 복수의 매트 각각의 일측 가장자리에 상기 제 1 워드 라인과 오버랩되도록 배치되는 저항 변화 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 2 패턴은 상기 복수의 매트 각각의 상기 일측 가장자리와 마주하는 타측 가장자리에 상기 제 2 워드 라인과 오버랩되도록 배치되는 저항 변화 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 3 패턴들은 인접하는 상기 복수의 매트 사이의 스페이스에 상호 이격 배치되는 저항 변화 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 3 패턴들은 상기 제 1 및 제 2 워드 라인과 교차하는 라인 형태를 갖는 저항 변화 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 파워 배선들은 상기 제 3 패턴들 중 어느 하나와 전기적으로 연결되고, 상기 제 2 파워 배선들은 상기 제 3 패턴들 중 다른 하나와 전기적으로 연결되는 저항 변화 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 제 1 및 제 2 파워 배선들 각각은 상기 워드 라인과 대응되는 형태로 상기 복수의 매트 상부에 배열되는 저항 변화 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 3 금속 배선 구조체는,
상기 복수의 매트 상부에 평행하게 배열되는 상기 제 1 파워 배선들을 전기적으로 연결하는 제 1 연결부; 및
상기 복수의 매트 상부에 평행하게 배열되는 상기 제 2 파워 배선들을 전기적으로 연결하는 제 2 연결부를 더 포함하며,
상기 제 1 연결부 및 상기 제 2 연결부는 상기 워드 라인의 연장 방향과 평행하는 상기 제 1 및 제 2 파워 배선들의 길이만큼 이격되는 위치에서 서로 마주하도록 배치되는 저항 변화 메모리 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판;
상기 반도체 기판 상부에 형성되는 제어 회로층;
상기 제어 회로층 상부에 형성되는 제 1 레벨 배선;
상기 제어 회로층 및 상기 제 1 레벨 배선 상부에 배열되는 복수의 메모리 셀을 포함하는 복수의 메모리 셀 어레이; 및
상기 복수의 메모리 셀 어레이 상부에 오버랩되며 상호 평행하게 연장되는 복수의 제 1 파워 배선 및 복수의 제 2 파워 배선을 포함하는 제 2 레벨 배선을 포함하며,
상기 복수의 제 1 파워 배선 각각 및 상기 복수의 제 2 파워 배선 각각은 상호 교대로 배열되고,
상기 복수의 제 1 파워 배선들은 제 1 파워 전압을 수신하고, 상기 복수의 제 2 파워 배선들은 상기 제 1 파워 전압과 상이한 제 2 파워 전압을 수신하는 저항 변화 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 제 1 레벨 배선은 상기 메모리 셀들과 전기적으로 연결되는 복수의 제 1 및 제 2 패턴, 및
상기 제 2 레벨 배선과 전기적으로 연결되는 복수의 제 3 패턴을 포함하는 저항 변화 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 제 1 및 제 2 패턴들은 상기 메모리 셀 어레이 영역 상부에 위치되고,
상기 제 3 패턴들은 상기 메모리 셀 어레이 영역 사이의 스페이스에 상기 제 1 및 제 2 패턴과는 교차하는 방향으로 평행하게 연장되는 저항 변화 메모리 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 제 2 레벨 배선은,
인접 평행하게 배열되는 상기 제 1 파워 배선들을 전기적으로 연결하는 제 1 연결부, 및
인접 평행하게 배열되는 상기 제 2 파워 배선들을 전기적으로 연결하는 제 2 연결부를 더 포함하고,
상기 제 1 및 제 2 연결부는 상기 제 1 및 제 2 파워 배선의 연장 길이만큼 이격 배치되는 저항 변화 메모리 장치.
- 삭제
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