CN110100302B - 用于使用自对准双图案化来切割密集线图案的方法和结构 - Google Patents

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Abstract

用于形成半导体结构的方法的实施例包括：在衬底上沉积绝缘层，在绝缘层上沉积第一介电质层，并在第一介电质层上形成多个心轴线。所述方法还包括：以第一掩模形成一组或多组不连续心轴线对，其中一组或多组中的每组包括2N个不连续心轴线对、以及间隙线与间隙沟道的N个交叉，其中N是整数。所述方法还包括：在心轴线与不连续心轴线对上沉积第二介电质层，并在心轴线与不连续心轴线对的侧壁上形成介电质间隙壁。所述方法还包括：移除心轴线与不连续心轴线对以形成间隙壁掩模，使用第二掩模形成一组或多组阻挡区，以及利用间隙壁掩模与第二掩模的结合而形成延伸穿过第一介电质层的开口。所述方法也包括：移除间隙壁掩模与第二掩模以暴露出第一介电质层的顶表面，在开口中沉积目标材料，并形成具有顶表面与第一介电质层顶表面位于同一平面的目标线。

Description

用于使用自对准双图案化来切割密集线图案的方法和结构
相关申请的交叉引用
本申请声明享有于2017年11月23日提出中国专利申请第201711183484.8的优先权，通过引用的方式将其全文合并入本文。
技术领域
本公开内容大体上涉及半导体技术领域，并且更具体地，涉及用于形成三维(3D)存储器的方法。
背景技术
通过改进工艺技术、电路设计、程序算法和制作工艺，平面存储单元的规格已被缩小到更小的尺寸。然而，当存储单元的特征尺寸(feature size)接近下限时，平面工艺以及制作技术面临了挑战且耗费成本。因此，平面存储单元的存储密度接近上限。三维(3D)存储架构可以克服平面存储单元的密度上限。
发明内容
在本公开内容中描述了针对三维(3D)存储器使用自对准双图案化来切割密集线图案的方法的实施例。
在一些实施例中，描述了用于使用自对准双图案化(SADP)来切割3D存储外围中的页面缓存器的密集线图案的方法。所述方法包括：使用以光学邻近修正(opticalproximity correction，OPC)设计的第一掩模来暴露出页面缓存器的两个相邻心轴线(mandrel line)的一部分，移除该部分并形成两个不连续心轴线对(discontinuousmandrel line pair)。所述方法还包括在所述页面缓存器的所述心轴线上沉积介电质层，并形成沿着心轴线的侧壁的介电质间隙壁(dielectric spacer)。所述方法还包括选择性地移除介电质间隙壁上的心轴线。所述方法还包括使用第二掩模来阻挡所述介电质间隙壁的一部分，在没有被第二掩模阻挡的介电质间隙壁之间沉积导电层并形成导电线。
在一些实施例中，导电层包括与三条相邻导电线相交的不连续图案。
在一些实施例中，介电质层包括氧化硅、氮化硅、氮氧化硅或其组合。
在一些实施例中，导电层的沉积包括物理气相沉积(PVD)、原子层沉积(ALD)以及化学气相沉积(CVD)。
在一些实施例中，导电层包括金属或掺杂硅。
在一些实施例中，使用SADP来切割3D存储器外围区中的页面缓存器的密集线图案的方法还包括用于形成与晶圆上的图案化结构位于同一平面的导电层的平坦化工艺。
在一些实施例中，用于导电层的金属包括钨、钴、铜及铝。
在一些实施例中，通过介电质间隙壁形成的线图案的数量是心轴线的数量的两倍。沿着两个不连续心轴线对的两对介电质间隙壁线在对应位置处也是不连续的。在每一对内有两个介电质间隙壁横条(bar)连接不连续的介电质间隙壁线。第二掩模阻挡了两对不连续介电质间隙壁线之间的中心间隙。第二掩模的两端沿着两对介电质间隙壁进行延伸，覆盖两者之间的间隙。
在一些实施例中，第二掩模的宽度不大于两个中央介电质间隙壁的外部边缘之间的距离。第二掩模的宽度也不小于两个中央介电质间隙壁的内部边缘之间的距离。
在一些实施例中，3D NAND存储芯片可以包括页面缓存器，其具有使用上述任何工艺的SADP形成的切割图案。
根据本公开内容的说明书、权利要求和附图，相关领域技术人员可以理解本公开内容的其它方面。
附图说明
附图并入本文并构成说明书的一部分，其描绘了本公开内容的实施例，并且与说明书一起用于解释本公开内容的原理，以使相关领域技术人员能够制作及使用本公开内容。
图1描绘了根据本公开内容的一些实施例的半导体结构的俯视图和截面图的示例，其中，所述半导体结构具有形成在第一介电质层上的多个心轴线。
图2描绘了根据本公开内容的一些实施例的半导体结构的俯视图和截面图的示例，其中，所述半导体结构具有由第一掩模所形成的分裂区。
图3描绘了根据本公开内容的一些实施例的沉积有第二介电质层的半导体结构的俯视图和截面图的示例。
图4描绘了根据本公开内容的一些实施例的具有介电质间隙壁的半导体结构的俯视图和截面图的示例。
图5描绘了根据本公开内容的一些实施例的具有间隙壁掩模的半导体结构的俯视图和截面图的示例。
图6描绘了根据本公开内容的一些实施例的半导体结构的俯视图和截面图的示例，其中，所述半导体结构具有使用第二掩模的阻挡区。
图7描绘了根据本公开内容的一些实施例的半导体结构示例的俯视图和截面图的示例，其中，所述半导体结构具有利用第二掩模与间隙壁掩模的结合而在第一介电质层中形成的开口。
图8描绘了根据本公开内容的一些实施例的在第一介电质层中具有开口的半导体结构的俯视图和截面图的示例。
图9A和图9B描绘了根据本公开内容的一些实施例的具有形成在第一介电质层中的目标材料线的半导体结构的俯视图和截面图的示例。
图10描绘了根据本公开内容的一些实施例的示例性工艺流程。
当结合附图时，本公开内容的特征和优点根据下文给出的详细说明将变得更为清晰，其中，在全文中相似的附图标记标识了对应的组件。在附图中，相似的附图符号一般表示相同、功能相似和/或结构上相似的元件。元件首次出现的附图是由对应的附图标记最左边的数字表示的。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的结构及配置，但应当理解，这仅仅是为了说明目的而进行的。相关领域的技术人员应当理解，在不脱离本公开内容的精神和范围的情况下，可以使用其他结构及布置。相关领域的技术人员将清楚的是，本公开内容也能够用于各种其它应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括具体的特征、结构或特性，但每个实施例可能不一定包括此具体的特征、结构或特性。而且，这些短语不一定指相同的实施例。此外，当结合实施例描述具体的特征、结构或特性时，无论是否在文中明确描述，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围。
通常，可以至少部分地根据上、下文中的用法来理解术语。例如，如本文所使用的术语“一个或多个”，至少部分依据上下文，可用于描述任何单数的特征、结构或特性，或者可用于描述特征、结构或特征的复数组合。类似地，诸如“一”、“一个”或“所述”等术语，至少部分依据上下文，可以被理解为表达单数用法或表达复数用法。此外，术语“基于”可以被理解为不必旨在表达多个因素的封闭集合，而是可以相反地，允许存在同样不必明确描述的附加因素，至少部分取决于上下文。
应当容易理解，本公开内容中的“在……上面”、“在……上方”及“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上面”不仅意味着“直接在某物上”，而且还包括在某物上，且两者之间具有中间的特征或层。此外，“在……上方”或“在……之上”不仅意味着在某物的上方或在某物之上的含义，而且还可以包括两者之间没有中间的特征或层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文使用诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等空间相对术语来描述一个元件或特征与另一元件或特征的关系，如图所示。除了附图中描绘的朝向以外，这些空间相对术语还旨在涵盖使用或工艺步骤中的器件的不同朝向。所述器件可以其他方式朝向(例如，旋转90度或处于其它朝向)，并且同样能相应地以本文中所使用的空间相关描述来解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底包括顶表面和底表面。衬底的顶表面是形成半导体器件的位置，因此半导体器件是在衬底的顶侧形成的。底表面是顶表面的相对面，因此衬底的底侧是衬底的顶侧的相对侧。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或能够保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其包括具有厚度的区域。层具有顶侧与底侧，其中，该层的底侧相对更接近衬底，而顶侧相对较远离衬底。层可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是均匀或不均匀连续结构的区域，其厚度可小于连续结构的厚度。例如，层可以位于所述连续结构的顶表面及底表面之间或在所述连续结构的顶表面及底表面之间的任何一组水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括一层或多层，和/或可以在其上面、其之上和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触件、互连线和/或通孔)以及一个或多个介电质层。
如本文所使用的术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的组件或工艺步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能是由于制造工艺或容差的轻微变化而引起。如本文所使用的术语“约”表示可能会根据与对象半导体器件相关联的具体技术点而改变的给定量数值。基于具体的技术点，术语“约”可以指示给定数量的数值，例如，在所述数值的10-30％内变化(例如，所述数值的±10％、±20％或±30％)。
在本公开内容中，术语“水平/水平地/横向/横向地”是指大体上平行于衬底的横向表面。在本公开内容中，术语“每个”可能不一定指“所有中的每一个”，但也可以是指“子集中的每一个”。
本文所使用的术语“3D存储器件”是指在横向衬底上具有垂直方向成串的存储单元晶体管(本文称为“存储串”，例如，NAND串)，因此，存储串相对于衬底是沿着垂直方向进行延伸的。本文所使用的术语“垂直/垂直地”是指大体上垂直于衬底的横向表面。
在一些实施例中，NAND串或3D存储器包括垂直延伸穿过多个导体/介电质层对的半导体柱(pillar)(例如，硅沟道)。所述多个导体/介电质层对在本文中也指代“交替导体/介电质堆叠”。导体层以及半导体柱的交叉可以形成存储单元。交替导体/介电质堆叠的导体层可以连接到位于后段工艺(back-end-of-line，BEOL)的字线，其中，字线可电连接一个或多个控制栅。半导体柱的顶部(例如，晶体管漏极区)可连接到位线(电连接一个或多个半导体柱)。字线和位线通常是彼此垂直布置的(例如，分别位于列和行)，以形成存储阵列。存储芯片可具有一个或多个阵列块或阵列组(array bank)。阵列组也可被分成较小的阵列区段(array segment)。阵列是存储芯片中执行存储功能的核心区域。为了实现更高的位密度，3D存储堆叠的数量被大大地增加，增加了制作的复杂度与成本。
存储芯片包括另一部分，叫做外围，其提供了对核心的支持。外围包括许多数字、模拟和/或混合信号电路，例如，列和行解码器(decoder)、驱动器、页面缓存器、灵敏放大器、定时器以及控制器。外围电路使用主动和/或被动的半导体器件，例如，晶体管、二极管、电容、电阻等。
为了降低每一位的成本，半导体器件的关键特征的尺寸被大幅缩小。高级光刻技术利用波长较短的光源(例如，193nm的深紫外线(DUV)激光)以提供较小的临界尺寸。为了在最小尺寸变为193nm波长的片段时减少衍射，除了光学设备的改进(例如，具有较高数值孔径的透镜、浸入技术、离轴照明和/或使用多个光源)之外，还使用十字(reticle)增强技术，例如，相移掩模和光学邻近修正(OPC)。计算光刻和设计规则限制(例如，限制双向特征等)可以进一步增强使用现有光刻系统的图案化能力。在远紫外线(EUV)技术可商业化之前，双图案化是一种能够在次30nm工艺节点上制造的技术。双图案化使用两个光刻掩模和光刻-蚀刻、光刻-蚀刻(litho-etch,litho-etch，LELE)工艺将密集图案分割成两个较低密集特征的交错图案。双图案化的主要问题是这两个光刻水平的不对准。诸如自对准双图案化(SADP)或间隙辅助双图案化等替代技术可以提供精细间距。
自对准双图案化(SADP)使用围绕由光刻掩模定义的源组件(也称为“心轴”)的材料。利用侧壁图像传输，填充在间隙壁之间的金属可以形成金属线。SADP的关键特征是由源元件周围的间隙壁决定，而不直接由掩模上的任何特征决定。剩余设计特征可以使用切割掩模来实现。
希望设计出在临界、较低的金属层(诸如金属1(M1)和金属2(M2)以及本地互连和栅极金属等)上具有相等宽度和/或间隙的线。在这些级别上，利用布局设计和切割掩模可以进一步提高图案密度。例如，在3D存储外围区的页面缓存器的M2级别上，低电压和高电压位线可以共享M2掩模上的相同金属线，并且可以在后续工艺中使用切割掩模而使其分离。因此，希望能有一种可使用SADP来切割密集图案的可靠技术。
本公开内容的各种实施例提供了切割3D存储之金属内联机的密集线图案的方法和结构。一般使用单个掩模来切割密集线。一组或多组密集线可使用多个交错图形而切割成三个群组，每个图形具有线间距的偏移。当线间距小于50nm时，切割图形与密集金属线之间的对准变得非常困难，具有单个间距的容差。在本公开内容中，可使用第一切割掩模在较大间距下切割心轴线，并且可使用第二切割掩模进一步以较宽松的最准容差使密集特征分离。虽然在本公开内容中是以描述金属线图案为例，但所公开的方法和结构一般可以用于在芯片设计和制造中图案化密集线。
图1是根据一些实施例描绘的示例性半导体结构100的示意性俯视图(顶部)和截面图(底部)，其中，半导体结构100具有多个心轴线101。心轴线101具有宽度“a1”与间隙“b1”。在一些实施例中，心轴线101可具有不同的宽度与间隙。为了描述的目的，本文使用具有相同宽度“a1”和相同间隙“b1”的心轴线101，以简化说明。心轴线的间距“p1”(也称为线间距)意指重复的周期，例如，从心轴线的一个边缘到相邻心轴线的对应边缘的距离。间距“p1”等于宽度“a1”和间距“b1”之和。宽度“a1”可以是位于约5nm至40nm之间的尺寸、位于约10nm至约35nm之间的尺寸、位于约15nm至约30nm之间的尺寸、位于约19nm至约29nm之间的尺寸等等。间隙“b1”可以是位于约15nm至120nm之间的尺寸、位于约30nm至约95nm之间的尺寸、位于约45nm至约90nm之间的尺寸、位于约30nm至约60nm之间的尺寸等等。心轴线101的间距“p1”可以是位于约20nm至160nm之间的尺寸、位于约40nm至约140nm之间的尺寸、位于约60nm至约120nm之间的尺寸、位于约49nm至约89nm之间的尺寸等等。
图1的底部示出了半导体结构100沿着剖面线102的截面图。半导体结构100包括衬底103、绝缘层104、第一介电质层106和沉积在第一介电质层106的顶部上的多个心轴线101。
在一些实施例中，用于半导体结构100的衬底103包括用于支撑所述结构的任何适合的材料。例如，衬底103可包括硅、硅化锗(SiGe)、碳化硅(、硅覆绝缘(SOI)、锗覆绝缘(GOI)、玻璃、氮化镓、砷化镓等、和/或其组合。在一些实施例中，衬底103还可以包括半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻、电容及电感等，制作在本文所描述的半导体材料的顶部上。
绝缘层104沉积在衬底103上，且可以包括氧化硅、氮化硅、氮氧化硅、和/或高k介电质薄膜，例如，氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜和/或其组合。沉积绝缘层104的方法可使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子(HDP)化学气相沉积、快速加热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或热氮化、使用炉系统的CVD工艺、任何其他适合的沉积方法和/或其组合。
第一介电质层106沉积在绝缘层104的顶部，且可包括不同于绝缘层104的任何合适绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、TEOS、旋涂式玻璃(spin-on-glass)、硼或磷掺杂的氧化硅等、和/或其组合。第一介电质层106的形成可包括任何合适的沉积方法，例如，CVD、PVD、PECVD、LPCVD、RTCVD、高密度等离子(HDP)CVD、使用炉系统的CVD、溅射、旋转涂布等，和/或其组合。在一些实施例中，第一介电质层106的形成还可包括平坦化工艺，例如化学机械研磨(CMP)，以形成平坦表面。
心轴线101的形成包括在第一介电质层106的顶部上沉积牺牲材料，并图案化该牺牲材料。用于心轴线101的牺牲材料可以是任何合适的介电质材料，例如，氧化硅、氮化硅、氮氧化硅和/或其组合。用于心轴线101的牺牲材料也可以是任何合适的半导体材料，例如，非晶或多晶硅或硅化锗。牺牲材料的沉积包括诸如CVD、PVD、PECVD、LPCVD、RTCVD、高密度等离子(HDP)CVD、使用炉系统的CVD、溅射、旋转涂布等技术，和/或其组合。牺牲材料包括范围从10nm至1000nm之间的厚度“H”。牺牲材料的厚度“H”决定了心轴线101的高度。
图案化牺牲材料以形成多个心轴线101包括：光刻工艺，然后蚀刻工艺，其中，光刻工艺和蚀刻工艺是相关领域技术人员熟知的并完整纳入本文中。光刻工艺可包括使用短波长的光，例如，248nm或193nm的深紫外光(deep ultraviolet)。光刻工艺也可包括193nm浸入工艺(immersion process)。光刻工艺还可包括相移掩模和/或具有光学邻近修正的掩模。除了光刻胶以外，还可使用抗反射涂布以改善光刻质量并降低最小特征尺寸。除了光刻胶以外，对牺牲材料的蚀刻还可包括硬掩模。硬掩模可以是另一聚合物、介电质材料或其组合。蚀刻工艺可包括干法蚀刻，例如，反应性离子蚀刻(RIE)。蚀刻工艺还可包括在蚀刻牺牲材料之前先进行修整(trimming)步骤(例如，横向蚀刻光刻胶和/或硬掩模)，以进一步缩小心轴线101的宽度“a1”。在一些实施例中，心轴线101包括垂直侧壁，即，垂直于衬底103的顶表面。垂直侧壁提供了在多条密集线的图案化中对心轴线101的宽度“a1”、间隙“b1”和间距“p1”进行尺寸控制的优点。
图2描绘了根据一些实施例的示例性半导体结构200的示意性俯视图(顶部)和截面图(底部)，其中，半导体结构200具有一群2N个不连续心轴线对212，其中，N是任意整数。为了简化起见，本公开内容的图2至图9A描绘了两个不连续心轴线对212(即，N＝1)。不连续心轴线对212包括两端表面212e，其中，在两端表面212e之间的距离包括具有尺寸为“g”的间隙(gap)。
不连续心轴线对212的形成包括：使用第一掩模(未图示)暴露出2N个相邻心轴线101的一部分，移除2N个心轴线的暴露部分，形成2N个不连续心轴线对212，以及形成间隙线216与间隙沟道218的N个交叉214，其中，间隙线216平行于心轴线101，并且其中，间隙信道218垂直于心轴线101。暴露并移除2N个相邻心轴线101的一部分可使用相似于对心轴线101进行图案化工艺的技术，包括类似的光刻工艺和后面的类似的蚀刻工艺。用于形成2N个不连续心轴线212的第一掩模上的设计特征可具有宽度“g”和长度“2N(b1+a1)”。因此，在第一掩模与半导体结构200之间的光刻对准可以具有约“b1/2”的容差。
在一些实施例中，半导体结构200可具有一组或多组不连续心轴线对212，并且所述一组或多组可包括不同数量的不连续心轴线对212。
图2中也示出了半导体结构200沿着线102的截面图，其中，在不连续心轴线对212的位置处移除了2N个心轴线101的一部分。
图3描绘了根据一些实施例的示例性半导体结构300的示意性俯视图(顶部)和截面图(底部)，其中，第二介电质层320是沉积在半导体结构200(在图2中)上，覆盖半导体结构200的所有表面。
第二介电质层320可包括不同于心轴线101的任何合适介电质材料，例如，氧化硅、氮化硅、氮氧化硅、高k介电质膜，例如，氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧薄膜、和/或其组合。可以使用诸如CVD、PVD、PECVD、LPCVD、HDP-CVD、RTCVD、MOCVD、ALD、溅射、热氧化或热氮化、使用炉系统的CVD和/或其组合等技术来沉积第二介电质层320。
第二介电质层320包括在心轴线101和不连续心轴线对212的侧壁上的厚度“d1”。第二介电质层320的厚度“d1”取决于心轴线101和不连续心轴线对212的侧壁的轮廓，和/或用于第二介电质层320的沉积技术。第二介电质层320也可包括在不连续心轴线对212的端表面212e上的厚度“d2”。第二介电质层320还包括在水平面(例如，心轴线101、不连续心轴线对212以及第一介电质层106的顶面)上的厚度“d3”。在心轴线101和不连续心轴线对212的侧壁上的厚度“d1”可以与厚度“d3”和“d2”相同，并且，在本例中，介电质间隙壁是“共形(conformal)”于心轴线101和不连续心轴线对212。在一些实施例中，厚度“d1”或“d2”也可大于或小于厚度“d3”。在某些实施例中，第二介电质层320的高度相等于心轴线101或不连续心轴线对212之高度“H”，其中，高度“H”可大于厚度“d3”。在一些实施例中，第二介电质层320的厚度“d1”可小于间隙“b1”的一半尺寸，使得第二介电质层320不会中断两个相邻心轴线101或不连续心轴线对212之间的间隙。在一些实施例中，第二介电质层320的厚度“d2”也可以小于间隙“g”的一半尺寸，使得第二介电质层320不会中断位于交叉214的间隙沟道218。
图4描绘了根据一些实施例的示例性半导体结构400的示意性俯视图(顶部)以及截面图(底部)，其中，介电质间隙壁422是在心轴线101的侧壁上形成的，并且其中，介电质间隙壁424是在不连续心轴线对212的侧壁上形成的。半导体结构400还包括形成在不连续心轴线对212的端表面212e上的介电质间隙壁424e。介电质间隙壁422/424/424e的形成包括各向异性蚀刻工艺，例如RIE。在一些实施例中，第二介电质层320可以是氮化硅。在本例中，RIE工艺包括蚀刻剂，例如，O2/N2/CF4、NF3、CHF3、C4F8和/或其组合。各向异性RIE可包括低压等离子系统，以增加离子的平均自由路径并减少随机散射。在各向异性蚀刻期间，离子在垂直于衬底103的垂直方向上轰击半导体结构400。在一些实施例中，第二介电质层320的高度“H”(图3中所示)可大于在水平面(例如，心轴线101、不连续心轴线对212和第一介电质层106的顶部)上的厚度“d3”。因此，在水平面上的第二介电质层320可以被移除，而留下在心轴线101、不连续心轴线对212以及端面212e之侧壁上的第二介电质层320，形成具有厚度“d4”的介电质间隙壁422/424以及具有厚度“d5”的介电质间隙壁424e。在一些实施例中，第二介电质层的厚度“d1”可以与图3中的厚度“d2”相同。在本例中，介电质间隙壁422/424的厚度“d4”可与介电质间隙壁424e的厚度“d5”相同。
图5描绘了根据一些实施例的示例性半导体结构500的示意性俯视图(顶部)和截面图(底部)。半导体结构500的形成包括从半导体结构400(在图4中示出)移除心轴线101和不连续心轴线对212的牺牲材料，留下单独的介电质间隙壁522和524/524e(也意指间隙壁掩模522/524/524e)。间隙壁掩模522意指沿着心轴线101形成的单独的介电质间隙壁，也意指介电质间隙壁线。间隙壁掩模524/524e意指沿着不连续心轴线对212形成的单独的介电质间隙壁，也意指不连续介电质间隙壁线和介电质间隙壁横条(cross-bar)，其中，间隙壁掩模524和524e分别平行和垂直于间隙壁掩模522。
移除心轴线101和不连续心轴线对212的牺牲材料包括对介电质间隙壁422/424/424e(图4中所示)具有选择性的任何合适的干法蚀刻或湿法蚀刻工艺，例如，对牺牲材料以与蚀刻介电质间隙壁422/424/424e相比更高的蚀刻速率进行蚀刻。在一些实施例中，介电质间隙壁422可以是氮化硅，而心轴线101和不连续心轴线对212可以是氧化硅。在本例中，心轴线101和不连续心轴线对212的牺牲材料可以使用湿化学法来移除，例如，使用氢氟酸(HF)或缓冲氧化物蚀刻剂(BOE)。牺牲材料也可以使用CF4、CHF3、C2F6或C3F6等等RIE来移除。
在一些实施例中，半导体结构500包括具有宽度“d6”的间隙壁掩模522。半导体结构500还包括在平行于间隙壁掩模522的方向上具有宽度“d6”的间隙壁掩模524。半导体结构500还包括在垂直于间隙壁掩模522的方向上具有宽度“d7”的间隙壁掩模524e。间隙壁掩模522/524/524e的宽度“d6”以及“d7”分别由介电质间隙壁厚度“d4”以及“d5”来确定。在一些实施例中，宽度“d4”可以与宽度“d5”具有相同的数值。在本例中，宽度“d6”可以与宽度“d7”具有相同数值。
在形成半导体结构500后，在两个相邻间隙壁掩模522之间的间隙包括间隙“c6”，其中，“c6＝b6-2d6”，即，间隙“b6”减去两倍的间隙壁掩模的宽度“d6”的尺寸。在两个相邻间隙壁掩模522之间也包括间隙“a6”，其中“a6”是根据心轴线101(图1中所示)的宽度“a1”而确定的。间隙壁掩模522的间距包括间距“p6”或间距“p7”。间距“p6”意指宽度“a6”以及宽度“d6”的总和，也就是“p6＝a6+d6”。间距“p7”意指间隙“c6”以及宽度“d6”的总和，也就是“p7＝c6+d6”。间距“p6”以及间距“p7”的总和相等于“a6”和“b6”的总和，也就是“p7+p6＝a6+d6+c6+d6＝a6+b6”，其可以与心轴线101的间距“p1”相同，其中，间距“p1”意指宽度“a1”以及宽度“b1”的总和，也就是“p1＝a1+b1”。因此，通过上述工艺(例如，牺牲心轴和间隙壁制作)，心轴线101(图1中示出)的大间距“p1”可以被划分成较小的间距“p6”和“p7”(图5中示出)。使用间隙壁图像转移，可以通过较大间距的心轴实现具有小间距的密集线。
在一些实施例中，间隙壁掩模522/524可以具有固定间距。固定间距意指间距“p6”和“p7”具有相同数值的情况。可以经由布局设计和/或工艺来形成相等的间距“p6”与间距“p7”。在一些实施例中，间隙“a6”以及“c6”可具有相同尺寸，其中，“a6”可根据心轴线101的宽度“a1”来确定，而“c6”可根据“b6-2d6”来确定，例如，心轴线101的间隙和间隙壁掩模522的宽度。在本例中，定义为“p6＝a6+d6”的间距“p6”可以与定义为“p7＝c6+d6”的间距“p7”相同。
在一些实施例中，间隙壁掩模522/524可具有相等的线宽d6以及间隙a6和c6，还具有固定间距p6/p7。在本例中，“d6＝a6＝c6”。因为，通过定义c6＝b6-2d6，因此，b6＝3d6＝3a6。换句话说，间隙壁掩模522/524的宽度d6以及间隙a6可以是心轴线101的尺寸“b6”的三分之一。因为间隙a6以及尺寸b6可依据图1中的心轴线101的宽度a1以及间隙b1来确定，在本例中，心轴线101的宽度“a1”可以是间隙“b1”的三分之一。举例而言，“a1”或“a6”可以被设计为20nm，并且“b1”或“b6”可以被设计为60nm，而在间隙壁掩模形成后，“d6”也可被选定为20nm。在此例子中，间隙“c6”可以为“c6＝b6-2d6＝20nm”。因此，半导体结构500可以具有20nm的相同线宽与间隙，并具有40nm的固定间距p6以及p7。在本例中，用于形成两个不连续心轴线212的第一掩模上的设计特征可以具有160nm的长度，并且第一掩模与半导体结构200之间的光刻对准可具有约30nm的容差。
本公开内容的半导体结构可包括例如由光刻、蚀刻和/或沉积所造成的工艺变型。因此，特征尺寸(例如，宽度、间隙、间距和/或厚度)可以与本文描述的尺寸不同。这些尺寸之间的关系和公式可以相应地修改。这些调整是相关领域技术人员已知的，为简化说明在此省略。
由于间隙壁掩模522形成在心轴线101的侧壁上，间隙壁掩模522可以是心轴线101数量的两倍。在一些实施例中，半导体结构200(图2)包括一组或多组的不连续心轴线对212，其中一组包括2N个不连续心轴线对212(N可以是任意整数)。因此，半导体结构400(图4)包括4N个介电质间隙壁424和4N个介电质间隙壁424e。因此，半导体结构500包括4N个间隙壁掩模524和4N个间隙壁掩模524e。在图2至图5中，为了说明的目的，N设定为1。
半导体结构500还包括间隙线516与间隙沟道518的N个交叉514，其中间隙线516平行于间隙壁掩模524，而间隙信道518垂直于间隙壁掩模524。
在一些实施例中，间隙壁掩模524(平行于间隙壁掩模522)还可具有宽度“d6”以及间隙“a6”。间隙线516可具有类似于间隙“c6”的尺寸。间隙壁掩模524也包括与间隙壁掩模522相似的间距“p6”与“p7”。
形成于不连续心轴线对212的端表面212e上的间隙壁掩模524e(介电质间隙壁横条)包括宽度“d7”。因此，间隙沟道518可具有被描述为“g-2d7”的宽度，即，间隙“g”减去两倍的间隙壁掩模524e宽度“d7”。
图6描绘了根据一些实施例的示例性半导体结构600的示意性俯视图(顶部)和截面图(底部/左侧)。半导体结构600包括使用第二掩模(未图示)的一组或多组阻挡区630，其中，各组的形成包括在N个交叉514上沉积第二掩模(图5中示出，其中，N＝1)，形成N个阻挡区630并断开对应的间隙线516与间隙沟道518。阻挡区630包括在间隙壁掩模522的垂直方向上测量的宽度“s”。阻挡区630还包括与间隙壁掩模522的平行方向测量的长度“t”。由第二掩模形成的阻挡区630沿着间隙壁掩模524的方向进行延伸，并包括与交叉514处的间隙线516相邻的各间隙壁掩模524J的至少一部分。在一些实施例中，由第二掩模所形成的阻挡区630包括大于间隙“g”的长度“t”。在一些实施例中，由第二掩模所形成的阻挡区630包括大于间隙“c6”的宽度“s”。由第二掩模所形成的阻挡区630还包括宽度“s”，其中，该宽度“s”可小于尺寸“b6”。在一些实施例中，第二掩模(或阻挡区)的对准容差可以小于间隙壁掩模524的宽度“d6”的一半，使得阻挡区630不会覆盖相邻的间隙“a6”。在一些实施例中，第二掩模(或阻挡区)的对准容差可以小于尺寸
Figure BDA0002105890630000141
使得阻挡区630不覆盖与间隙壁掩模524相邻的间隙631。举例而言，若a6＝d6＝c6＝20nm且b6＝60nm，则阻挡区630的宽度“s”可以设计为40nm。第二掩模的光刻对准容差可以锁定为10nm，以阻挡间隙线516，但不会阻挡相邻的间隙“a6”。用于第二掩模的光刻对准容差也可以是约50nm，以更进一步阻挡两个相邻间隙“a6”，但不会覆盖间隙631。
图6还示出了沿着线102和线632的截面图，其中，在沿着线102的截面图中所看到的阻挡区630的宽度是宽度“s”，而在沿着线632的截面图中所看到的阻挡区连同间隙壁掩模524一起的宽度可以类似于尺寸“b6”。用于形成阻挡区630的第二掩模可以是光刻胶或硬掩模，例如，氧化硅、氮化硅或聚合物，并且可以使用类似于心轴线101的光刻和/或图案化工艺。
图7描绘了根据一些实施例的示例性半导体结构700的示意性俯视图(顶部)和截面图(底部/左侧)。半导体结构700的制作包括：利用间隙壁掩模522/524/524e和由第二掩模形成的阻挡区630的结合，形成多个开口740，所述多个开口740延伸穿过第一介电质层106。在沿着线102和线632的截面图中所示，开口740延伸穿过第一介电质层106，并暴露出绝缘层104的至少一部分。开口740的形成包括干法蚀刻，例如，RIE。在一些实施例中，第一介电质层106可以是氧化硅，而第一介电质层106的蚀刻可包括使用CF4、CHF3、C2F6或C3F6等RIE。在一些实施例中，绝缘层104可以是氮化硅。在本例中，绝缘层104可以用作制作开口740期间的蚀刻停止层，其中，绝缘层104的蚀刻率可低于第一介电质层106的蚀刻率。
图8描绘了根据一些实施例的示例性半导体结构800的示意性俯视图(顶部)和截面图(底部/左侧)，其中，间隙壁掩模522/524/524e和第二掩模被移除，且暴露出第一介电质层的顶表面。半导体结构800包括与图7中开口740相对应的多个开口840。间隙壁掩模522/524/524e和阻挡区630的图案可以转移到具有相近尺寸的第一介电质层106，其中，第一介电质层106中的尺寸也可表示为间隙“a6”和“c6”、宽度“d6”和“s”、以及尺寸“b6”以及“t”。如前所述，为了简化说明，在此省略由于工艺变型所造成的尺寸变化，并且尺寸变化可以包含有由相关领域技术人员所进行的修改。
图9A描绘根据一些实施例的示例性半导体结构900(N＝1)的示意性俯视图(顶部)和截面图(底部/左侧)。图9B描绘了根据一些实施例的示例性半导体结构901(N＝2)的示意俯视图。半导体结构900以及半导体结构901的形成包括在开口840(示于图8中)中沉积目标材料并形成目标线950以及不连续线对960，并且顶表面950s与第一介电质层106的顶表面106s位于同一平面，其中，形成同一平面的方法包括平坦化工艺，例如，化学机械研磨。在一些实施例中，半导体结构900/901的绝缘层104可包括与目标线950/960相接触的一个或多个导电结构。在本例中，半导体结构950/960可以是金属级别M2，而在绝缘层104中的导电结构可以是金属级别M1和/或连接通孔。
用于目标线950/960的目标材料可以包括半导体或导体。导体可包括钨、钴、铜或铝。半导体可包括掺杂或未掺杂的硅、硅化锗、多晶硅、多晶硅锗、非晶硅或非晶硅锗。
在一些实施例中，半导体结构900/901包括形成在第一介电质层106中的多个目标线950。半导体结构900/901也包括一个或多个分裂区955，其中，一个分裂区955包括3N个不连续线对960/960s。在图9A中示出了具有N＝1的示例性半导体结构900，而图9B描绘了具有N＝2的示例性半导体结构901。半导体结构900/901还包括2N个横条，其中，各个横条与相邻于分裂区955的目标线950J垂直相交。分裂区955包括与目标线950相似的目标材料和结构，例如，与第一介电质层106位于同一平面。
在一些实施例中，目标线950包括心轴线101的两倍数量。与图6和图7中的半导体结构600和半导体结构700相比，半导体结构900包括看起来“相反”的图案，例如，图6和图7中的半导体结构600/700的线(间隙壁掩模522/524/524e)变成了间隙(图9A和图9B中的第一介电质层106)，而间隙(间隙“a6”和“c6”)变成了线(图9A和图9B中的目标线950和不连续线对960)。换句话说，目标线950和不连续线对960具有与间隙“a6”和/或“c6”相同的线宽。目标线950和不连续线对960还具有可与间距“p6”或间距“p7”相同的间距，其中，在前文所述的情况下，间距“p6”可相等于间距“p7”。与心轴线101的间距“p1”相比较，目标线950和不连续线对960可以具有更小的间距“p6”和“p7”。在一些实施例中，目标线950和不连续线对960包括的宽度“a6”或“c6”位于范围约5nm至40nm之间、约10nm至约35nm之间、约15nm至约30nm之间、约19nm至约29nm之间等，而间隙“d6”位于范围约5nm至40nm之间、约10nm至约35nm之间、约15nm至约30nm之间、约10nm至约20nm之间等。
在分裂区955中，不连续线对960包括间隙，其中，间隙可以是图2中的间隙“g”，并可由第一掩模所确定。在两个相邻的不连续线对960之间的距离也包括类似于尺寸“b6”的尺寸，所述尺寸可由第一掩模所决定。最靠近的两个横条之间的距离可由第二掩模所确定，在本文中叫做“s”。位于两个不连续线对960之间的不连续线对960s包括距离“t”，其是由第二掩模所确定的。
请参看回图2和图6，第一掩模(图2中)以及第二掩模(图6中)的结合用于利用自对准双重图案光刻(SADP)通过间隙壁图案转移来切割密集线图案，以形成半导体结构900。使用两个切割掩模，可以提高光刻对准容差或工艺窗口(process window)。使用单个切割掩模时，对准容差是间隙“d6”的一半，使得切割图形不会沉积到相邻线之上。使用两个切割掩模，对准容差可以增加到用于第一掩模(见图2)的心轴线的间隙“b1”的一半和用于第二掩模(见图6)的
Figure BDA0002105890630000161
使用前面描述的类似的例子，“a1”或“a6”可以设计为20nm，而“b1”或“b6”可设计为60nm。在本例中，心轴线101的间距“p1”可以是80nm，而图2中用于形成不连续心轴线212的第一掩模的对准容差可以是30nm。间隙壁掩模的宽度“d6”可以选定为20nm。因此，在本例中，间隙“c6”也可以是“c6＝b6-2d6＝20nm”。半导体结构900可具有20nm的相等的线宽“a6”、“c6”和间隙“d6”，并且间距p6等于p7 40nm。用于第二掩模的对准容差可以是50nm。使用用于20nm/20nm线/间距的单个切割掩模，光刻工艺的对准容差可以小至10nm。因此，使用两个切割掩模可以大幅改善工艺窗口。
图10描绘了根据一些实施例的使用自对准双重图案化的切割密集线图案化的示例性方法。方法1000的工艺步骤可用来形成图1至图9B的半导体结构。方法1000中所示的工艺步骤不是最详尽(exhaustive)的，并且其他工艺步骤也可以在所示出的任何工艺步骤之前、之后或之间执行。在一些实施例中，为了简单起见，可以省略示例性方法1000的一些工艺步骤，或者可以添加这里未描述的其他工艺步骤。在一些实施例中，方法1000的工艺步骤可以以不同的顺序和/或变化来执行。
在工艺步骤1010中，在衬底上沉积绝缘层，并且在绝缘层上沉积第一介电质层。衬底可以是图1的衬底103。类似地，绝缘层可以是绝缘层104，以及第一介电质层可以是第一介电质层106。衬底、绝缘层以及第一介电质层可分别包括类似于衬底103、绝缘层104以及第一介电质层106的材料，并可使用类似的技术进行沉积。第一介电质层可包括氮化硅、氧化硅、氮氧化硅或其组合。
同样在工艺步骤1010中，在第一介电质层的顶部上沉积牺牲材料。牺牲材料可以是用来制作图1中的中心轴线101的牺牲材料。然后，图案化牺牲材料以在第一介电质层上形成多个心轴线。图案化工艺包括光刻以及蚀刻。
在工艺步骤1020中，使用第一掩模来形成一组或多组不连续心轴线对。不连续心轴线可以是图2中的不连续心轴线212。一组不连续心轴线对可包括2N个不连续心轴线对、以及间隙线与间隙沟道的N个交叉，其中，N可以是任意整数。一组不连续心轴线对的形成包括：使用第一掩模以暴露出2N个相邻心轴线的一部分，移除2N个心轴线的暴露部分，以及形成平行于心轴线的间隙线以及垂直于心轴线的间隙沟道。
在工艺步骤1030中，在心轴线和不连续心轴线对上沉积第二介电质层。第二介电质层可以是图3中的第二介电质层320，并可包括类似的材料以及可通过类似技术来沉积。第二介电质层可包括氮化硅、氧化硅、氮氧化硅或其组合。
在工艺步骤1040中，在心轴线以及不连续心轴线对的侧壁上形成介电质间隙壁，其中，介电质间隙壁可以是图4中的介电质间隙壁422/424，并且可使用类似技术来形成。
在工艺步骤1050中，移除心轴线以及不连续心轴线对，以形成独立的介电质间隙壁或间隙壁掩模。间隙壁掩模可以是图5中的间隙壁掩模522/524，并且可以使用类似技术来形成。
在工艺步骤1060中，使用第二掩模来形成一组或多组阻挡区。阻挡区可以是图6中的阻挡区630，并可使用类似技术来形成。使用第二掩模以形成一组阻挡区的方法包括：在间隙线与间隙沟道的N个交叉上沉积第二掩模，以及利用阻挡区使得间隙线和间隙沟道断开连接。通过第二掩模形成的阻挡区沿着间隙壁掩模的方向延伸，并且包括与交叉处的间隙线相邻的各个间隙壁掩模的至少一部分。通过第二掩模形成的阻挡区还包括不大于两个相邻心轴线之间距离的宽度。通过第二掩模形成的阻挡区还可包括不大于一个或多个不连续间隙壁掩模之间距离的宽度。
在工艺步骤1070中，利用间隙壁掩模和第二掩模的结合在第一介电质层中形成开口。开口可以是图7中的开口740，并可使用类似技术来形成。
在工艺步骤1080中，移除间隙壁掩模和第二掩模，以暴露出第一介电质层的顶表面。所述结构类似于图8中的结构800。
在工艺步骤1090中，在开口中沉积目标材料，并且形成顶表面与第一介电质层的顶表面位于同一平面的目标线。目标线类似于图9A和图9B中的目标线950，并可使用类似技术来形成。目标材料可包括半导体或导体。导体包括钨、钴、铜或铝。半导体包括硅、硅化锗、多晶硅、多晶硅锗、非晶硅或非晶硅锗。
在开口中形成顶表面与第一介电质层的顶表面位于同一平面的目标线的方法包括平坦化工艺，例如，化学机械研磨。
目标线包括位于以下范围内的宽度和间隙，所述宽度的范围在约5nm至40nm之间、约10nm至约35nm之间、约15nm至约30nm之间、约19nm至约29nm之间等，而所述间隙的范围在约5nm to 40nm之间、约10nm至约35nm之间、约15nm至约30nm之间、约10nm至约20nm之间等。
在一些实施例中，用来形成半导体结构的方法包括：在衬底上沉积绝缘层，以及在绝缘层的顶部上沉积第一介电质层。所述方法还包括：在第一介电质层上形成多个心轴线。所述方法还包括：利用第一掩模形成一组或多组不连续心轴线对，其中，所述一组或多组中的每一组包括2N个不连续心轴线对以及间隙线与间隙沟道的N个交叉，其中，N是整数。所述方法还包括：在心轴线和不连续心轴线对上沉积第二介电质层，在心轴线和不连续心轴线对的侧壁上形成介电质间隙壁，以及移除心轴线和不连续心轴线对以形成间隙壁掩模。所述方法还包括：使用第二掩模以形成一组或多组阻挡区，利用间隙壁掩模与第二掩模的结合来形成延伸穿过第一介电质层的开口，以及移除间隙壁掩模和第二掩模，以暴露出第一介电质层的顶表面。所述方法还包括：在开口中沉积目标材料，以及形成目标线，其顶表面与第一介电质层的顶表面位于同一平面。
在一些实施例中，半导体结构包括形成于第一介电质层中的多个目标线以及一个或多个分裂区，其中，所述一个或多个分裂区中的每一个包括3N个不连续线对和2N个横条，均与相邻于分裂区的目标线垂直相交，其中，N是整数。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，他人可以在没有过度实验的情况下，针对各种应用，通过应用相关领域技术范围内的知识，轻易地将这些具体实施例修改和/或调整，而不脱离本公开内容的通用构思。因此，基于这里给出的公开内容和指导，这样的调整和修改旨在位于所公开的实施例的同等含义及范围内。应当理解，本文中的措辞或术语是为了描述的目的而非限制，使得本说明书的术语或措辞将由相关领域技术人员根据本公开内容和指导来解释。
以上本公开内容的实施例已借助于功能构建块来描述，所述功能构建块示出了具体功能和其关系的实现。为了描述的方便，这些功能构建块的范围在本文中是被任意定义的。在适当地实现所指定的功能及关系时，可以定义出替代的范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求。
本公开内容的广度及范围不应当受上述任何示范性实施例限制，而应当仅根据以下权利要求及其均等物来限定。

Claims (13)

1.一种用于采用第一掩模和第二掩模的结合进行自对准双重图案光刻（SADP）通过间隙壁图案转移来切割密集线图案以形成半导体结构的方法，包括：
在衬底上沉积绝缘层；
在所述绝缘层上沉积第一介电质层；
在所述第一介电质层上形成多个心轴线，所述心轴线包括垂直侧壁，所述垂直侧壁垂直于所述衬底的顶表面；
利用第一掩模在较大间距下切割所述心轴线以形成一组或多组不连续心轴线对，其中所述一组或多组中的每一组包括：
2N个的不连续心轴线对；以及
间隙线与间隙沟道的N个交叉，
其中N是整数；
在所述心轴线以及所述不连续心轴线对上沉积第二介电质层；
在所述心轴线以及所述不连续心轴线对的侧壁上形成介电质间隙壁；
移除所述心轴线以及所述不连续心轴线对，以形成间隙壁掩模；
使用第二掩模来形成一组或多组阻挡区；
利用所述间隙壁掩模和所述第二掩模的结合，形成延伸穿过所述第一介电质层的多个开口；
移除所述间隙壁掩模和所述第二掩模，以暴露所述第一介电质层的顶表面；
在所述开口中沉积目标材料；以及
形成具有顶表面与所述第一介电质层的顶表面位于同一平面的目标线，
其中，所述一组或多组不连续心轴线对还包括：
2M个不连续心轴线对；以及
多个间隙线与间隙沟道的M个交叉，
其中，M是与N不同的整数，
并且其中，与所述心轴线的较大间距相比较，密集线具有更小的间距。
2.如权利要求1所述的方法，其中，形成一组不连续心轴线对的步骤包括：
暴露出2N个相邻心轴线的一部分；
移除所述2N个相邻心轴线的暴露部分；以及
形成与所述心轴线平行的所述间隙线、以及垂直于所述心轴线的所述间隙沟道。
3.如权利要求1所述的方法，其中，使用所述第二掩模来形成一组阻挡区的步骤包括：
在所述间隙线和所述间隙沟道的N个交叉上沉积所述第二掩模；以及
利用所述阻挡区，使所述间隙线和所述间隙沟道不连接。
4.如权利要求1所述的方法，其中，通过所述第二掩模形成的所述阻挡区被形成为沿着所述间隙壁掩模的方向进行延伸，并包括与位于所述交叉处的各个所述间隙线相邻的各个所述间隙壁掩模的至少一部分。
5.如权利要求1所述的方法，其中，通过所述第二掩模形成的所述阻挡区被形成为包括不大于两个相邻心轴线之间距离的宽度。
6.如权利要求1所述的方法，其中，所述第一介电质层和第二介电质层被形成为包括氮化硅、氧化硅、氮氧化硅或其组合。
7.如权利要求1所述的方法，其中，所述目标材料被形成为包括半导体或导体。
8.如权利要求7所述的方法，其中，所述导体被形成为包括钨（tungsten）、钴（cobalt）、铜（copper）或铝（aluminum）。
9.如权利要求7所述的方法，其中，所述半导体被形成为包括硅、硅化锗（silicongermanium）、多晶硅、多晶硅锗、非晶硅或非晶硅锗。
10.如权利要求1所述的方法，其中，所述目标线被形成为包括范围在19 nm与29 nm之间的宽度。
11.如权利要求1所述的方法，其中，所述目标线被形成为包括范围在10 nm与20 nm之间的间隙。
12.一种根据权利要求1-11中任一项所述的方法形成的半导体结构，包括：
在第一介电质层中形成的多个目标线；以及
一个或多个分裂区，其中，所述一个或多个分裂区中的每一个包括：
3N个不连续线对；以及
2N个横条，每横条均垂直相交于与所述分裂区相邻的所述目标线，
其中，N为整数，
其中，所述一个或多个分裂区还包括：
3M个不连续线对；以及
2M个横条，每横条均垂直相交于与所述分裂区相邻的所述目标线，
其中，M是与N不同的整数。
13.如权利要求12所述的半导体结构，其中，所述绝缘层包括与所述目标线相接触的导电结构。
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