TW202147579A - 三維記憶體元件中的階梯結構及其形成方法 - Google Patents

三維記憶體元件中的階梯結構及其形成方法 Download PDF

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Abstract

3D記憶體元件及其製作方法。3D記憶體元件包括記憶體陣列結構，以及階梯結構，其位於記憶體陣列結構的中間處並且將記憶體陣列結構沿第一方向區分為第一記憶體陣列結構和第二記憶體陣列結構。階梯結構包括（i）階梯部，包括沿著該第一方向延伸的多個階梯，以及（ii）橋接部，用於將階梯電連接到第一記憶體陣列結構和第二記憶體陣列結構的其中至少一者。各階梯包括位在其頂表面上且與橋接部接觸並電連接的導體部分，以及與導體部分位在相同之層級且與導體部分接觸的介電質部分。沿著垂直於第一方向的第二方向，導體部分的寬度是不變的。

Description

三維記憶體元件中的階梯結構及其形成方法
本發明是關於半導體元件，特別是關於一種三維記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，當平面式記憶體單元的特徵尺寸接近下限時，製程技術變得越來越有挑戰性且造價昂貴，使得平面式記憶體單元的儲存密度受到限制。
三維（three dimensional, 3D）記憶體元件架構可以解決平面式記憶體的密度限制。3D記憶體元件架構包括記憶體陣列和用於控制傳送和接收來自記憶體陣列的信號的外圍元件。
本發明目的在於提供一種三維(3D)記憶體元件及其製作方法。
根據本發明一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構以及一階梯結構。該階梯結構位於該記憶體陣列結構的中間處，並且在一第一方向上將該記憶體陣列結構區分為一第一記憶體陣列結構和一第二記憶體陣列結構。其中，該階梯結構包括（i）一階梯部，該階梯部包括沿著該第一方向延伸的多個階梯，其中各該階梯位在一個或多個介電質對上方，以及（ii）與該第一記憶體陣列結構和該第二記憶體陣列結構接觸的一橋接部，其中該階梯是通過該橋接部電連接到該第一記憶體陣列結構和該第二記憶體陣列結構的其中至少一者。其中，各該階梯包括一導體部分，位在該階梯的一頂表面上且與該橋接部接觸並電連接；以及一介電質部分，與該導體部分在相同之層級且與該導體部分接觸，其中沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
根據本發明另一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構，以及和該記憶體陣列結構接觸的一著陸結構。該著陸結構包括多個著陸區域，其中各該著陸區域位於一深度處並且沿一第一方向延伸；以及橋接部，其中該橋接部與該記憶體陣列結構接觸。該多個著陸區域分別包括位在一頂表面上的一導體部分，以及位於相同之層級並與該導體部分接觸的一介電質部分。該導體部分是通過該橋接部而電連接到該記憶體陣列結構，並且該導體部分的一寬度沿著垂直於該第一方向的一第二方向是不變的。該多個著陸區各是位在一個或多個介電質對之上。
根據本發明又另一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構以及一階梯結構。該階梯結構包括沿著一第一方向延伸的多個階梯。其中，各該階梯包括一導體部分以及一介電質部分。該導體部分位在該階梯的一頂表面上。該介電質部分與該導體部分位在相同的之層級處並且與該導體部分接觸，其中該導電部分電連接到該記憶體陣列結構，而且沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
根據本發明又另一實施例提供的一種用於形成三維（3D）記憶體元件的階梯結構的方法，包括以下步驟。首先，形成多個階梯，該多個階梯包括交替疊層的多個第一犧牲層和多個第一介電質層。接著，形成與該多個階梯接觸的一橋接部，該橋接部包括交替疊層的多個第二犧牲層和多個第二介電質層，各該第一犧牲層與相同層級之相應的一該第二犧牲層接觸，以及各該第一介電質層與相同層級之相應的一該第二介電質層接觸。然後，在至少一該階梯的該第一犧牲層中形成一犧牲部分。然後，進行一第一蝕刻製程來去除該些第二犧牲層以形成多個橫向凹槽。然後，進行一第二蝕刻製程來去除該犧牲部分以形成一橫向凹槽部分。後續，形成在該些橫向凹槽中的多個導體層，以及在該橫向凹槽部分中並且與一相應之該導體層接觸的一導體部分。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層（其中形成有接觸、互連線和/或垂直互連插塞（VIA））以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「記憶體串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如在本文使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
在一些3D記憶體元件中，用於存儲數據的存儲單元是通過堆疊的存儲結構（例如存儲堆疊）垂直地堆疊的。3D記憶體元件通常包括為了例如字元線扇出之類的目的而形成在堆疊的存儲結構附近的階梯結構(staircase structure)。隨著本領域對於更高存儲容量的需求不斷增加，堆疊的存儲結構的垂直層級的數量也增加。於是，在不打穿接觸點以避免字元線之間的短路的情況下，在階梯上形成字元線VIA接觸點的製程控制變得越來越困難。舉例來說，字元線VIA接觸點通常是通過在階梯結構上的絕緣結構中形成與階梯接觸的開口（例如，階梯的著陸區域）然後用導電材料填充開口而形成。一般而言，這些開口被形成為具有不同深度，以分別與不同深度/高度的階梯接觸，並且是以相同的蝕刻製程而同時形成。然而，由於開口深度的變化，經常導致蝕刻開口的製程發生深度不均勻或不期望的形狀。例如，與較低的階梯接觸的開口（例如，較深的開口）和與較高的階梯接觸的開口（例如，較淺的開口）是在相同的蝕刻步驟中經歷相同的蝕刻時間，因此容易導致與較高的階梯接觸的開口(較淺的開口)被過度蝕刻。過度蝕刻會導致較高的階梯的頂表面上的導體層（例如，字元線）被不期望地損壞甚或被蝕刻穿，使得該字元線的字元線VIA接觸點可能不期望地與位該字元線的導體層下面的其它導體層(其他層級的字元線)接觸，從而導致造成短路或不期望的擊穿（punch-through）洩漏。為了解決上述問題，本領域已採用例如將用於進行著陸的導體層厚度加厚的方法，然而較厚的著陸區域的導體層仍存在被擊穿的可能性，並且還可能造成其他製程步驟的挑戰。
有鑑於上述問題，本發明內容的各種實施例提供了一種階梯結構及其製造方法。具有多個階梯的階梯結構可以包括在其中至少一個階梯的頂表面處的一導體部分和位在該導體部分下方且包括一個或多個介電質對的一介電質結構。該導體部分至少覆蓋住相應的階梯的著陸區域（例如，階梯的一部分），使得字元線VIA接觸點可以與相應的階梯接觸並電連接。介電質結構的厚度可以等於從導體部分的底表面至基底的頂表面的距離，並且具有足夠的厚度，以防止在不同的階梯處的導體部分之間由於擊穿而產生干擾。在一些實施例中，沿著階梯延伸的方向的導體部分的尺寸標稱上與階梯的尺寸相同。也就是說，導體部分不橫向延伸至任何上層級之階梯（即，任何上層階梯的導體部分）的下面。在一些實施例中，導體部分與其所在之層級處的一介電質部分接觸，並且是位在其所在之層級的階梯的一下部的一介電質層上方。在一些實施例中，導體部分是位在該介電質層上的一第二介電質部分上方。在一些實施例中，導體部分是位在一個或多個介電質對上方，其中每個介電質對包括位於較低層級的階梯的介電質部分和介電質層。在一些實施例中，在一階梯的導體部分下面的介電質對的數量等於在該階梯下面的階梯/層級的數量。在一些實施例中，階梯結構(staircase structure)之各階梯中包括不在其上層級之階梯下面延伸的導體部分（即，任何上層階梯的導體部分）以及位在該導體部分下面的一介電質結構（例如，除了底部階梯中的導體部分之外）。通過本發明之設計，即使在任何導體部分上發生蝕穿，字元線VIA接觸點也不會與任何下層級之階梯的導體部分（或字元線）接觸，因此可減少/消除洩漏或短路的問題，提升了開口之蝕刻製程的餘裕度。
在各個實施例中，階梯被設置為階梯結構，該階梯結構位於記憶體陣列結構的中間部分處或在記憶體陣列結構的側面部份處。階梯結構可以包括橋接部，該橋接部包括交錯(交替層疊)的多個導體層和介電質層。導體層用於導電地連接到記憶體陣列結構中的存儲單元。階梯結構的各階梯的導體部分可以沿與階梯延伸的方向(第一方向)垂直的一方向(第二方向)與位於相同之層級的橋接部的導體層接觸，從而使字元線VIA接觸點可以通過屬於相同之層級的階梯結構的導體部分和橋接部的導體層將電壓施加到記憶體陣列的存儲單元。
在本發明一些實施例中，可以通過在閘極置換製程中用相應的導體部分置換每個階梯的頂表面處的一犧牲部分來形成該導體部分。在一些實施例中，犧牲部分可包括位在階梯的頂表面處的一經電漿處理的部分，其相較於該犧牲部分未被電漿處理的其他部分可具有較低的速率來蝕刻。在一些實施例中，可分別應用兩種不同的蝕刻劑來去除用於形成字元線的犧牲層（例如，在橋接部中的犧牲層）以及階梯的犧牲部分。通過控制蝕刻時間，可使第一蝕刻製程去除掉橋接部中的犧牲層，並保留犧牲部分和位在犧牲部分下面的部分介電質結構。後續，再進行第二蝕刻製程以去除犧牲部分，同時保留位在犧牲部分下面的該部分介電質結構。第一蝕刻製程和第二蝕刻製程後，在階梯結構和橋接部中會形成多個橫向凹陷。接著，沉積導體材料以填入每個階梯處的橫向凹陷部分和橋接部中的橫向凹陷，獲得位在橋接部中的多個導體結構，以及在階梯結構中與該些導體結構相應的多個導體部分，其中各導體部分是位在其所在層級之階梯下面的一介電質結構上方。
第1A圖至第1C圖和第2A圖至第2C圖示出了根據本發明一些實施例之具有階梯結構的3D記憶體元件100和3D記憶體元件200的示意圖。具體地，第1A圖至第1C圖示出了3D記憶體元件100的階梯結構位於存儲平面的中間部分處的佈局，第2A圖至第2C圖示出了3D記憶體元件200的階梯位於存儲器平面的兩側處的佈局。本發明內容的階梯結構可以形成在如3D記憶體元件100和3D記憶體元件200中。為了便於解釋本發明內容，下文各實施例主要是描述3D記憶體元件100中的階梯結構的結構和製造過程。在一些實施例中，3D記憶體元件200中的階梯結構可以以用類似的製造製程形成。應注意，在第1A圖和第2A圖中示出的x方向和y方向是指位於晶圓平面中的兩個正交（垂直）方向。x方向代表3D記憶體元件的字元線方向， y方向代表3D記憶體元件的位元線方向。應注意，本發明內容中的結構僅用於說明目的，不表示實際產品中的尺寸、比率或形狀。
第1A圖示出了根據本發明內容的一些實施例的具有階梯結構102的示例性3D記憶體元件100的示意圖。在一些實施例中，3D記憶體元件100包括多個存儲平面。存儲器平面可以包括第一記憶體陣列結構104-1、第二記憶體陣列結構104-2以及位在第一記憶體陣列結構104-1和第二記憶體陣列104-2的之間的階梯結構102。第一記憶體陣列結構104-1和第二記憶體陣列結構104-2一起被視為3D記憶體元件100的記憶體陣列結構，可以具有相同或不同的的面積。在一些實施例中，階梯結構102在第一記憶體陣列結構104-1和第二記憶體陣列結構104-2的中間處。例如，第一記憶體陣列結構104-1和第二記憶體陣列結構104-2可以相對於階梯結構102在x方向上對稱。應理解，在一些示例中，階梯結構102可以在第一記憶體陣列結構104-1和第二記憶體陣列結構104-2之間的任何位置處，但是不可以在第一記憶體陣列結構104-1和第二記憶體陣列結構104-2的正中間（中心）處，使得第一記憶體陣列結構104-1和第二記憶體陣列結構104-2可以具有不同大小和/或不同數量的存儲器單元。在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中存儲單元是以第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的NAND存儲串的陣列（第1A圖中未示出）的形式提供。第一記憶體陣列結構104-1和第二記憶體陣列結構104-2可以包括任何其它合適的組件，包括但不限於閘極線縫隙（GLS）、貫通陣列接觸點（TAC）、陣列共用源極（ACS）等。
在存儲平面上沿x方向橫向延伸的每條字元線（第1A圖中未顯示）可以由階梯結構102分成兩部分，例如包括延伸穿過第一記憶體陣列結構104-1的第一字元線部分，以及延伸穿過跨第二記憶體陣列結構104-2的第二字元線部分。每條字元線的兩個部分可以通過橋接部（在第1B圖和1C中被示為階梯結構102中的橋接部108）在階梯結構102中的相應層級的階梯處被電連接。行解碼器（未示出）可以是在相應的階梯結構102的正上方、下方或附近。每個行解碼器可以從存儲平面的中部依照相反的方向雙向地驅動字元線。
第1B圖和第1C圖中示出了階梯結構102的詳細結構。第1B圖示出了3D記憶體元件100中的階梯結構102的上視透視圖。第1C圖示出了階梯結構102的俯視圖及階梯結構102和相鄰的第一記憶體陣列結構104-1和第二記憶體陣列結構104-2的空間關係。為了便於說明，第1C圖僅描繪了一個階梯結構102。在各個實施例中，3D記憶體元件100包括在第一記憶體陣列結構104-1和第二記憶體陣列結構104-2之間的多個階梯結構，例如，沿y方向與階梯結構102對準。例如，另一階梯結構可以沿y方向與階梯結構102和鏡射階梯結構102相同。另外，為了便於說明，在階梯結構102中省略了例如虛設階梯的其它可能的結構。
第1B圖描繪了階梯結構102的彼此接觸的階梯部106和橋接部108。階梯結構102可以是位在一基底（未示出）上，該基底可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其它合適的材料。
階梯部106可以包括沿字元線方向（例如，x方向或第一方向）延伸的多個階梯114。每個階梯114可以沿著z方向(垂直方向)可具有不同的深度，並具有一著陸區域，用於與對應的字元線VIA接觸點形成電性接觸。階梯部106的各層級之階梯114可以包括一個或多個材料層對。在一些實施例中，每個階梯114的頂部材料層包括一導體部分，該導體部分用於與字元線VIA接觸點形成垂直方向上的互連。在一些實施例中，階梯部106兩個相鄰的階梯114在z方向上位移標稱上相同的距離，並且在x方向上位移標稱上相同的距離。因此，每個「位移」形成一「著陸區域」，用於在垂直方向(z方向)上與3D記憶體元件的字元線VIA接觸點形成互連。在一些實施例中，每個階梯114包括位在其導體部分下面的至少一個介電質層。本發明中，階梯部又可被稱為著陸結構。
橋接部108可以包括沿著垂直方向(z方向)交錯的多個導體層和多個介電質層（未示出）。橋接部108的導體層（例如，金屬層或多晶矽層）可以用作字元線的一部分。階梯部106中的字元線在x方向（例如，在正x方向上，在負x方向上，或在兩者上）從記憶體陣列結構（例如圖1A示出的第一記憶體陣列結構104-1和/或第二記憶體陣列結構104-2）被切斷。不同於階梯部106，橋接部108中的字元線可以被保留以橋接在階梯114上著陸的字元線VIA接觸點和記憶體陣列結構（例如第一記憶體陣列結構104-1和/或第二記憶體陣列結構104-2），以實現雙向字元線驅動方案。在一些實施例中，階梯部106中的至少一個階梯114是通過橋接部108電連接到第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的至少一者的。至少一條字元線可以在記憶體陣列結構（例如第一記憶體陣列結構104-1和/或第二記憶體陣列結構104-2）和橋接部108中橫向延伸，使得至少一個階梯114可以通過橋接部108由至少一條字元線電連接到記憶體陣列結構(例如第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的至少一者)。在一個示例中，階梯部106中的階梯114可以通過在負x方向上延伸穿過橋接部108的相應的字元線部分，（在負x方向上）電連接到第一記憶體陣列結構104-1。在一些實施例中，階梯部106中的至少一個階梯114通過橋接部108電連接到第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的每一者，例如由分別在負x方向和正x方向上延伸的相應的字元線部分。
階梯部106中的導體部分和橋接部108中的導電層可以各自包括導電材料，例如包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽（多晶矽）、摻雜的矽、矽化物或其任何組合。階梯部106和橋接部108中的介電質層可以包括介電質材料，例如包括但不限於氧化矽、氮化矽、氧氮化矽或其任何組合。在一些實施例中，階梯部106中的導體部分和橋接部108中的導體層可包括相同的材料，例如都包括金屬，例如都包括鎢。在一些實施例中，階梯部106中的介電質層和橋接部108中的介電質層可包括相同的材料，例如都包括氧化矽。
第1C圖示出了第一記憶體陣列結構104-1和第二記憶體陣列結構104-2之間的階梯結構102。如第1C圖所示，階梯部106可以包括沿x方向延伸的多個階梯114，並且字元線VIA接觸點116被形成在至少一個（例如，每個）階梯114上。第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的每一者可以包括一個或多個存儲塊，並且每個存儲塊包括一個或多個存儲指120。在一些實施例中，階梯結構102可以沿y方向設置在一對存儲指120之間。每個存儲指120可以包括沿垂直方向 (例如第1B圖的z方向)延伸的多個存儲串112。存儲串112可以包括通道結構，該通道結構具有在通道孔中且從通道孔側壁朝向通道孔的中心徑向地依序佈置的阻擋層、存儲層、穿隧層、半導體層以及可選的介電質芯。存儲串112可以與多個字元線（例如，存儲指120中的導體層）相交，從而形成多個存儲單元。存儲單元可以在相應的記憶體陣列結構中形成存儲單元陣列。在一些實施例中，沿x方向和z方向延伸的閘極線縫隙(GLS) 110將第一記憶體陣列結構104-1和第二記憶體陣列結構104-2中的存儲單元沿y方向劃分為多個存儲指120。
為了實現雙向字元線驅動方案，根據本發明一些實施例，橋接部108連接（物理地連接和電性連接）第一記憶體陣列結構104-1和/或第二記憶體陣列結構104-2。也就是說，根據本發明一些實施例，階梯結構102沒有完全切斷記憶體陣列結構的中間部分，而是使第一記憶體陣列結構104-1和第二記憶體陣列結構104-2通過階梯結構102的橋接部108彼此連接。因此，每條字元線可以通過橋接部108從3D記憶體元件100的中間處的相應的字元線VIA接觸點116被雙向地驅動（在正x方向和負x方向上）。第1C圖進一步示出了具有階梯結構102的雙向字元線驅動方案的示例性電流路徑。箭頭指示的電流路徑分別表示流過處於不同的層級的兩條分開的字元線的電流。
第2A圖至第2C圖示出了3D記憶體元件200的示意圖，該3D記憶體元件200具有分別在記憶體陣列結構204的相對側上的階梯結構202-1和階梯結構202-2。3D記憶體元件200的階梯結構202-1和階梯結構202-2以及記憶體陣列結構204可以設置在基底上，類似於前述之3D記憶體元件100。3D記憶體元件200可以包括在記憶體陣列結構204中具有存儲單元陣列的存儲平面。與3D記憶體元件100不同的地方在於，3D記憶體元件200包括兩個在記憶體陣列結構204的x方向上的相對側處的階梯結構202-1和階梯結構202-2。存儲平面的每個字元線在x方向上橫向地延伸穿過整個存儲平面到階梯結構202-1或階梯結構202-2中的相應層級之階梯（水平）。階梯結構的上方，下方或附近可形成有相應的行解碼器（未示出）。也就是說，每個行解碼器單向地（沿正x方向或負x方向，但不是同時沿這兩個方向）通過一半的字元線來驅動一半的存儲單元，各字元線可穿過整個存儲平面。
階梯結構202-1和階梯結構202-2可以具有相似或相同的結構。第2B圖示出了可以代表階梯結構202-1和階梯結構202-2中的每一者的階梯結構的上方透視圖。階梯結構可以包括階梯部206(類似於第1B圖的階梯部106)，階梯部206具有沿x方向延伸的多個階梯214。階梯結構還包括電連接且物理連接至階梯部206的橋接部208。橋接部208可以包括沿垂直方向(z方向)交錯的多個導體層和多個介電質層(類似於第1B圖的橋接部108)。在一些實施例中，橋接部208可包括沿x方向延伸的多個階梯，每個階梯對應於階梯部206的相應的一階梯。階梯部206可以類似於第1B圖的階梯部106，例如，至少一個階梯214包括處於頂表面的導體部分，並且導體部分電連接到橋接部208中的對應的層級的導體層。橋接部208中的導體層可以是電連接到記憶體陣列結構204中的字元線（例如，導體層）的字元線的一部分。
第2C圖示出了分別位於記憶體陣列結構204的相對側上的階梯結構202-1和階梯結構202-2。如第2C圖所示，階梯部206可以包括沿x方向延伸的多個階梯214，並且字元線VIA接觸點216被形成在至少一個（例如，每個）階梯214上。記憶體陣列結構204可以包括一個或多個存儲塊，並且每個存儲塊包括一個或多個存儲指220。每個存儲指220可以包括多個存儲串212，類似於3D記憶體元件200中的存儲串112。存儲串212可以與多條字元線（例如，存儲指220中的導體層）相交，形成多個存儲單元，該多個存儲單元在相應的記憶體陣列結構中形成存儲單元陣列。在一些實施例中，沿x方向和z方向延伸的閘極線縫隙(GLS) 210將記憶體陣列結構204中的存儲單元沿y方向劃分成多個存儲指220。
根據本發明一些實施例，為了實現單向字元線驅動方案，每個橋接部208都（物理地連接且電性連接）連接記憶體陣列結構204。因此，每條字元線可以通過橋接部208從3D記憶體元件200的一側上的相應的字元線VIA接觸點216被單向地驅動（在正x方向或負x方向上）。如在第2C圖中所示，由箭頭指示的電流路徑分別表示流過處於不同層級的兩條分開的字元線的電流。
第3A圖至第3C圖示出了階梯結構（例如階梯結構102）沿著三個不同切線的剖面圖，每個剖面圖相互正交。具體地，第3A圖和第3B圖分別示出了沿著如第1B圖所示的‘AA’切線方向和BB’切線方向的階梯結構102的剖面圖。如在第1B圖中所示，AA’切線方向位於x-z平面中，而BB’切線方向位於z-y平面中。第3C圖示出了階梯結構102的一階梯(層級)的x-y剖面圖。第3A圖至第3C圖也可以表示階梯結構202-1及/或階梯結構202-2沿相同方向的剖面圖（如第2B圖所示）。不同的是，第2B圖的橋接部208在剖面上可以具有沿z方向的不同數量的導體層/介電質層對。
如前所述，在3D記憶體元件中，階梯結構可以包括階梯部和與階梯部接觸的橋接部。如在第3A圖和第3B圖中所示，階梯結構可以包括階梯部306和與階梯部306接觸的橋接部308（僅在第3B圖中示出的一部分）。階梯結構可以被形成在基底302上，類似於3D記憶體元件中的階梯結構。絕緣結構350可以形成在至少部分階梯部306上方，使得至少部分階梯部306位於絕緣結構350中。多個字元線VIA接觸點316可以被形成在絕緣結構350中並且分別著陸在相應的一階梯的著陸區域上。為了便於說明，圖中僅示出了一條字元線VIA接觸點316。絕緣結構350可以包括任何合適的介電質材料，例如可包括氧化矽、氮化矽和/或氮氧化矽，但不限於此。字元線VIA接觸點316材料可以包括導電材料，例如可包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或其任意組合，但不限於此。類似於3D記憶體元件100，橋接部308可以包括沿著垂直方向(z方向)交錯的多個導體層330和多個介電質層336。
如在第3A圖和第3B圖中所示，階梯部306包括沿x方向(第一方向)(例如字元線方向)延伸排列的多個階梯314。每個階梯314沿z方向可以具有不同的深度。在一些實施例中，除了最頂部的階梯之外，階梯部306的至少一個階梯314的頂表面處可包括一導體部分320，並且導體部分320電連接且物理連接到在橋接部308中的相同的層級處的導體層330。在一些實施例中，階梯部306中的每個階梯314可以包括相應的導體部分320。導體部分320可以與其所在之層級的階梯314的一介電質部分324（例如，沿x方向延伸）接觸。在一些實施例中，導體部分320可以位在其所在之層級的階梯314的一第二介電質部分322上方，並與該第二介電質部分322接觸。階梯314還包括一介電質層326位於第二介電質部分322下方並與第二介電質部分322接觸。在一些實施例中，同層級之階梯314中的導體部分320可以位在介電質層326上並與介電質層326直接接觸，兩者之間沒有任何第二介電質部分322。在一些實施例中，階梯部306中的每個介電質層326與在橋接部308中的相同的層級處的介電質層336接觸。在一些實施例中，導體部分320可以在相應的階梯314中的一個以上介電質層336上方。
如在第3A圖中所示，沿x方向，導體部分320在相應的階梯314的著陸區域中延伸，並且在上層階梯314（例如，緊接在上方的另一階梯314）的邊緣處被切斷（例如，不延伸到其中）。也就是說，沿x方向，在導體部分320和上層階梯314的導體部分320之間幾乎沒有或沒有形成重疊。在一些實施例中，沿x方向，在每個導體部分320和任何上層階梯314之間沒有形成重疊。在一些實施例中，沿x方向，在每個導體部分320和任何下層階梯314之間沒有形成重疊。也就是說，沒有導體部分320在x方向上具有任何重疊。在一些實施例中，沿x方向，導體部分320的寬度d可以等於或小於階梯314的尺寸。在一些實施例中，沿x方向，導體部分320的寬度d等於階梯314的寬度，且沿y方向在標稱上是不變的。
可選地，在階梯314中，可以形成第二介電質部分322。介電質部分324和第二介電質部分322（如果有的話）可以具有相同材料，且該材料不同於介電質層326的材料。在一些實施例中，介電質層326包括氧化矽。在一些實施例中，第二介電質部分322和介電質部分324包括氮化矽。在一些實施例中，沿x方向，第二介電質部分322具有與導體部分320相同的尺寸（例如，相同的寬度d）。在階梯314中，介電質部分324和第二介電質部分322的底表面可以是共平面，或者在z方向上是位於相同高度處。在z方向上，導體部分320的厚度可以等於或小於介電質部分324的厚度，並且第二介電質部分322的厚度可以小於介電質部分324的厚度。
如第3B圖中所示，沿y方向，導體部分320的長度D可以等於或小於相應的階梯314的尺寸。在一些實施例中，沿y方向，長度D可等於相應階梯314的尺寸。在一些實施例中，長度D小於相應的階梯314的尺寸，並且在階梯314的遠離橋接部308的端部處形成第三介電質部分323。第三介電質部分323可以沿z方向具有與介電質部分324相同的厚度，並可以具有與介電質部分324相同的材料。沿x方向，第三介電質部分323的寬度可以小於，等於或大於導體部分320的長度D。導體部分320的長度D和寬度d均可以足夠大以覆蓋相應的階梯314的著陸區域並且允許在期望的位置處形成相應的字元線VIA接觸點316。
如圖在3A和第3B圖中所示，導體部分320可以在其所在之階梯314中的至少相應的一介電質層326上方。在一些實施例中，在每個階梯314中，導體部分320與相應的介電質層326接觸並在其上。同時，介電質部分324可以在階梯部306中，例如沿x方向（例如，沿負x方向）從與相應的導體部分320的邊界延伸到階梯部306與記憶體陣列結構之間的邊界。在一些實施例中，沿z方向，至少一個導體部分320在交錯的多個介電質層326和介電質部分324的上方。例如，導體部分320位在其所在之階梯314中的相應的介電質層326和下層階梯314中的一個或多個介電質層326的上方。類似的，導體部分320可以位在其所在之階梯314中的介電質部分324和下層階梯314中的一個或多個介電質部分324的上方。在一些實施例中，沿z方向，至少一個導體部分320也在同一階梯314中的另一介電質部分上方。如在第3A圖中所示，位於導體部分320下方的所有介電質部分324和介電質層326可以被稱為介電質結構340，其沿z方向的厚度等於相應的導體部分320的底表面與基底302的頂表面之間的距離。在一些實施例中，沿y方向的介電質結構340的長度等於導體部分320的長度（例如，長度D）。在一些實施例中，介電質結構340沿x方向的寬度等於導體部分320的寬度（例如，寬度d）。在一些實施例中，除了底部階梯314（例如，在階梯部306底部的階梯314）之外，介電質結構340包括對應於下層階梯314（例如，沿負z方向處於較低高度/較大深度的階梯314）的至少一對介電質部分324和介電質層326。在一些實施例中，除了底部階梯314之外，每個介電質結構340包括與下層階梯314對應的至少一對介電質部分324和介電質層326、以及在相應的階梯314中的介電質層326。
第3C圖示出了階梯結構的於x-y平面的剖面圖，示出了閘極線縫隙(GLS) 310、導體層330、導體部分320和介電質部分324的空間關係。如在第3B圖和第3C圖中所示，在一些實施例中，階梯部306包括與橋接部308接觸的連接結構321。作為階梯部306的一部分並且沿x方向延伸的連接結構321可以包括在基底302上方交錯的至少一個導體帶和至少一個介電質帶。在一些實施例中，連接結構321沿y方向的長度L等於或大於零。對於相應的階梯314，連接結構321沿x方向的尺寸可以是相應的介電質層326的長度（例如，介電質部分324的寬度和導體部分320的寬度d的總和）。也就是說，沿x方向，連接結構321的尺寸可以與在階梯314和橋接部308之間的接觸區域的長度相同。沿z方向的連接結構321的厚度可以與相應的階梯314的高度相同。即，連接結構321的厚度可以等於從階梯314的導體部分320的頂表面到基底302的頂表面的距離。每個導體帶可以與相同的層級的介電質部分324和導體層330接觸，並且每個介電質帶可以與相同的層級的介電質層336和介電質層326接觸。導體帶的材料可以與導體層330的材料相同，並且介電質帶的材料可以與介電質層336的材料相同。
對於相應的階梯314，頂部導體帶也可以與相應的導體部分320接觸，從而將導體部分320與相同的層級的導體層330電連接。沿z方向，每個導體帶的厚度可以與相應的導體層330的厚度相同。在一些實施例中，作為階梯部306的一部分的導體帶和介電質帶可以被視為導體層330和介電質層336沿y方向並進入階梯部306的延伸部分。在一些實施例中，在相應的階梯314中，介電質結構340與相應的連接結構321接觸。
如第3C圖所示，閘極線縫隙(GLS) 310可以沿x方向延伸並且與橋接部308（例如，或橋接部308中的導體層330）接觸。在一些實施例中，橋接部308可以在閘極線縫隙(GLS)310和階梯部306之間。導體部分320和對應的介電質部分324之間的邊界可以在標稱上平行於y方向，使得導體部分320沿y方向具有不變的寬度d。也就是說，導體部分320（和/或介電質部分324）的輪廓可以在標稱上沿著上層階梯314的邊緣。在一些實施例中，介電質部分324和相應的導體層330（或相應的連接結構321，如果有的話）之間的邊界可以在標稱上平行於x方向。即，在標稱上，介電質部分324可以沿其與相鄰的導體材料（即，連接結構321中的導體部分320和導體層330 /導體帶）的邊界具有直角。
第4A圖至第4F圖示出了根據本發明內容的一些實施例之用於形成3D記憶體元件的示例性階梯結構的製造步驟剖面圖。第5圖是根據一些實施例的用於形成3D記憶體元件的示例性階梯結構的方法的製造步驟流程圖。應理解，在方法500中示出的步驟並非用於限制本發明，方法500繪示的步驟之前、之後或者之間可以包括本文中為了簡化說明而未描述出來的其他選擇性的步驟。此外，在其他實施例中，方法500的步驟可以用不同的順序或同時進行。
參照第5圖，方法500開始於步驟502，形成具有階梯部和橋接部的階梯結構。第4A圖示出了對應的結構。第4A圖示出了步驟502對應的結構。
如在第4A圖中所示，具有階梯部406和橋接部408的階梯結構被形成在基底402上。階梯部406可以與橋接部408接觸。階梯部406可以包括交錯的多個犧牲層429和多個介電質層426，形成多個沿x方向延伸的階梯414（例如，參照第3A圖中的多個階梯314）。每個階梯414可以包括至少一對犧牲層429 /介電質層426。橋接部408可以包括交錯的多個犧牲層439和多個介電質層436。在一些實施例中，每個橋接部408的犧牲層439與相同的層級的相應的階梯部406的犧牲層429接觸，並且每個橋接部408的介電質層436與相同的層級的相應的階梯部406的介電質層436接觸。在一些實施例中，犧牲層439和429包括相同的材料，例如氮化矽。在一些實施例中，介電質層436和426包括相同的材料，例如氧化矽。
形成階梯結構的步驟包括形成一堆疊結構，例如首先形成一材料堆疊。該材料堆疊可以包括垂直交錯的第一介電質材料層和第二介電質材料層。在一些實施例中，該材料堆疊是一介電質堆疊，並且第一材料層和第二材料層包括不同的介電質材料。交錯的第一介電質材料層和第二介電質材料層可以交替地沉積在基底402上方。在一些實施例中，第一介電質材料層包括氮化矽層，並且第二介電質材料層包括氧化矽層。可以通過一種或多種薄膜沉積製程形成該材料堆疊，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合。
材料堆疊的一部分可以被圖案化以形成堆疊結構。在一些實施例中，可以使用分別的蝕刻製程和分別的遮罩(mask)來圖案化材料堆疊以形成堆疊結構的階梯部406和橋接部408。在一些實施例中，階梯部406的形成包括在材料堆疊上方使用蝕刻遮罩（例如圖案化的遮罩層或光阻層）對材料堆疊進行重複蝕刻。例如，可以從所有方向向內且遞增地重複修整該蝕刻遮罩，以暴露材料堆疊中要被蝕刻的部分。修整的光阻層的量可以直接相關於（例如，決定）階梯的尺寸。例如，沿x方向的修整的光阻層的量可以確定階梯414沿x方向的寬度。對光阻層的修整可以使用合適的蝕刻（例如等向性蝕刻，例如濕蝕刻）來獲得。可以連續形成一個或多個光阻層並對其進行修整，以形成階梯結構。在一些實施例中，在對光阻層的修整之後，例如使用例如乾蝕刻和/或濕蝕刻的合適的蝕刻製程來蝕刻材料堆疊。在一些實施例中，在對光阻層的每次修整之後，沿z方向將材料堆疊蝕刻至階梯深度。階梯深度可以等於在階梯中包括的介電質材料層對的數量（例如，第一介電質材料層/第二介電質材料層的數量）。在一些實施例中，介電質材料層對的數量可以為1對。光阻層遮罩的修整製程及接著的材料堆疊蝕刻製程，在本文中稱為修整蝕刻循環。修整蝕刻循環的次數可以確定在材料中形成的階梯層級數。在一些實施例中，在形成階梯之後，第一介電質材料層可以形成階梯部406的犧牲層429，第二介電質材料層可以形成階梯部406的介電質層426，獲得如第4A圖所示階梯部406。在一些實施例中，階梯部406的每個階梯414包括一對犧牲層429和其下方的介電質層426（例如，一對犧牲/介電質對）。
在各個實施例中，可以通過圖案化材料堆疊的另一部分來形成橋接部408。取決於橋接部408的設計，形成橋接部408的過程中可以使用或可以不使用蝕刻遮罩。在各個實施例中，橋接部408可以具有如第1B圖所示的「壁形」結構或如第2B圖所示的階梯形狀。可以通過相同的蝕刻製程或通過不同的蝕刻製程來形成與階梯部406相鄰的橋接部408。在一些實施例中，橋接部408的形成包括微影製程，接著進行合適的蝕刻製程，例如乾蝕刻和/或濕蝕刻。可以形成具有階梯部406和橋接部408的階梯結構。
在一些實施例中，犧牲層429被暴露在相應的階梯414的頂表面處。介電質層426可以在犧牲層429下方。可選地，如在第4A圖中所示，可以在階梯414的頂表面上形成保護層425，以在後續對階梯414進行的電漿處理期間提供犧牲層429緩衝和保護，使得犧牲層429被處理為具有期望的化學/物理性質。保護層425可以至少覆蓋階梯414將要被電漿處理的部分（即，犧牲層429）。例如，保護層425可以至少覆蓋階梯414的著陸區域（或可能的著陸區域）（即，犧牲層429）。保護層425可以包括具有沿z方向的合適的厚度的任何合適的材料，並且可以用任何合適的方法來形成。在一些實施例中，保護層425包括介電質材料層。在一些實施例中，保護層425可以是第二介電質材料層（例如，氧化矽）的一部分，該部分在階梯414的形成期間沒有被完全蝕刻掉。也就是說，緊接在階梯部406中的第一介電質材料層上的第二介電質材料層的一部分可以在材料堆疊的蝕刻期間被保留。在一些實施例中，用來形成階梯414的蝕刻時間被控制以確保保護層425具有期望的厚度。在一些實施例中，除了控制蝕刻之外，也可通過合適的沉積製程（例如CVD、ALD和/或PVD）以在階梯414（即犧牲層429）上沉積介電質材料層(例如氧化矽)來形成保護層425。在一些實施例中，也可不形成保護層425。
參照第5圖，方法500接著進行到步驟504，執行電漿處理以在相應的階梯的頂表面上形成犧牲部分。第4B圖示出了步驟504對應的結構。
如在第4B圖中所示，可以執行電漿處理，以在至少一個階梯414的頂表面上形成犧牲部分419。在一些實施例中，可形成多個犧牲部分419，每個犧牲部分419位在相應的一階梯414上。犧牲部分419可以至少覆蓋相應階梯414的著陸區域。在一些實施例中，如果形成保護層425，則可以在電漿處理期間保留保護層425，使得犧牲部分419可以具有沿z方向的期望的厚度和/或期望的物理性質。在一些實施例中，犧牲部分419覆蓋相應的階梯414的整個寬度（例如，參考第3A圖，沿x方向覆蓋階梯314的寬度d）。犧牲部分419可以在正上方的上層階梯414的邊緣處被切斷，使得犧牲部分419不沿x方向延伸至上層階梯414下面。在各個實施例中，具有長度D的犧牲部分419可以覆蓋或可以不覆蓋相應的階梯414的全長（例如，參照第3B圖，沿y方向覆蓋階梯314的長度D）。犧牲部分419可以在橋接部408和階梯部406之間的邊界處被切斷，使得犧牲部分419可以不沿y方向延伸到橋接部408中。沿z方向，犧牲部分419的厚度可以小於或等於犧牲層429的厚度。
在一些實施例中，犧牲層429的未經電漿處理且在上層階梯414下方的部分（返回參照第3A圖）可以在相應的階梯414中形成介電質部分。該介電質部分可以在正上方的階梯414的邊緣處與犧牲部分419接觸。在一些實施例中，如果犧牲部分419的厚度小於犧牲層429的厚度，則在犧牲部分419下方形成初始的第二介電質部分427。初始的第二介電質部分427可以是位在犧牲部分419下方的未被電漿處理的部分犧牲層429所構成。在一些實施例中，沿x方向的初始的第二介電質部分427的寬度等於d，並且初始的第二介電質部分427沿z方向的厚度小於相應的介電質部分（或犧牲層429）的厚度。在一些實施例中，初始的第二介電質部分427沿y方向的長度可以等於後續形成的導體部分(如第3A圖的導體部分320或第4E圖的導體部分420)的長度（例如，第3B圖的長度D）。在一些實施例中，沿z方向，每個階梯414包括犧牲部分419和至少下方的介電質層426（以及初始的第二介電質部分427，如果形成了的話）。此外，除了底部的階梯414之外，每個階梯414可以在下層之階梯414的一對或多對介電質部分和介電質層426上方。
電漿處理可以改變犧牲層429的被處理部分（即犧牲部分419）的物理和/或化學性質。在一些實施例中，在隨後的閘極置換製程中，用以去除犧牲層429的蝕刻劑可以對犧牲部分419具有較低的蝕刻速率。也就是說，用以去除犧牲層429的蝕刻劑可以選擇性地蝕刻在犧牲部分419下方的犧牲層429。在一些實施例中，犧牲部分419具有比犧牲層429高的密度，使得較難以被用來去除犧牲層429的蝕刻劑所蝕刻。在各個實施例中，電漿處理可以採用任何合適的反應物和條件來達到改變犧牲部分419的前述蝕刻選擇性的目的。可選地，可以在電漿處理之後執行例如退火製程的熱處理。在一些實施例中，在電漿處理之後，例如通過合適的乾蝕刻製程和/或濕蝕刻製程來去除保護層425（如果形成了的話）。在一些實施例中，可選擇保留保護層425（如果形成了的話），變成絕緣結構（例如，第4C圖和第4D圖所示的絕緣結構450）的一部分。
可選地，沿y方向，犧牲部分419可以不完全覆蓋階梯414，並且第三介電質部分423可以形成在犧牲層429未經過電漿處理的部分中。在一些實施例中，第三介電質部分423沿x方向的寬度可以小於、等於或大於相應的階梯414的寬度（例如，寬度d）。在一些實施例中，第三介電質部分423沿z方向的厚度可以等於或小於相應的犧牲層429的厚度。
參照第5圖，方法500進行到步驟506，在橋接部中形成多個橫向凹陷。第4C圖示出了對應的結構。第4C圖示出了步驟506對應的結構。
如在第4C圖中所示，可以在橋接部408中形成多個橫向凹陷428。在一些實施例中，可以在形成橫向凹陷428之前形成與橋接部408接觸的閘極線縫隙(GLS)（例如，縫隙結構，在第3C圖中稱為閘極線縫隙(GLS) 310）。閘極線縫隙(GLS)可以在x-z平面中的階梯結構中延伸，從而暴露基底402和橋接部408中的犧牲/介電質對（例如犧牲層439/介電質層436對）。第一蝕刻製程，採用例如酸磷的第一蝕刻劑，可以用於通過閘極線縫隙(GLS)去除犧牲層439。在一些實施例中，第一蝕刻製程包括濕蝕刻製程。第一蝕刻劑可以是等向性蝕刻劑，並且去除暴露在閘極線縫隙(GLS)的側壁上的所有犧牲層439。可以保留介電質層436，並且可以形成橫向凹陷428。第一蝕刻製程可以同時去除橋接部408中的所有犧牲層439。
在一些實施例中，相對於犧牲部分419，第一蝕刻劑對於犧牲層439具有較高的蝕刻速率。在一些實施例中，可通過控制第一蝕刻製程的蝕刻時間，使得每個犧牲部分419的至少一部分被保留。在一些實施例中，至少大部分犧牲部分419在第一蝕刻製程中被保留，使得犧牲部分419的邊緣仍在階梯部406和橋接部408之間的邊界處。在一些實施例中，因為第一蝕刻劑對於犧牲層429的蝕刻速率高於對於犧牲部分419的蝕刻速率，所以可以通過第一蝕刻劑去除階梯部406之位在犧牲部分419下方的一部分犧牲層429。如在第4C圖中所示，階梯部406的被去除的部分可以包括在犧牲部分419下方的（例如，在下層階梯414中的）介電質層426之間的犧牲層429的部分。在一些實施例中，階梯部406的被去除的部分可以在標稱上具有沿y方向的長度L，並且具有沿x方向的與犧牲層429相同的長度。在一些實施例中，如果沿z方向，犧牲部分419厚度小於犧牲層429的厚度，則第一蝕刻劑還去除每個初始第二介電質部分427的一部分，從而形成第二介電質部分422。
在一些實施例中，在階梯結構上方形成絕緣結構450，使得至少階梯部406在絕緣結構450中。絕緣結構450可以包括合適的介電質材料，並且可以通過例如CVD、ALD和/或PVD的任何合適的沉積方法來沉積。在一些實施例中，絕緣結構450包括氧化矽並且通過CVD來沉積。應當注意，可以在形成階梯部406之後並且在形成字元線VIA接觸點之前的任何合適的時間形成絕緣結構450。用以形成絕緣結構450的特定時機不應受到本發明內容的實施例的限制。
參照第5圖，方法500接著進行到步驟508，從每個犧牲部分形成橫向凹陷部分。第4D圖示出了步驟508對應的結構。
如在第4D圖中所示，可以從相應的犧牲部分419形成橫向凹陷部分418。可以通過採用不同於第一蝕刻劑的第二蝕刻劑來執行第二蝕刻製程，並通過閘極線縫隙(GLS)去除犧牲部分419來形成橫向凹陷部分418。在一些實施例中，相比介電質部分，第二蝕刻劑對於犧牲部分419具有較高的蝕刻速率。即，與未經電漿處理的犧牲材料相比，第二蝕刻劑在經電漿處理的犧牲材料上具有較高的蝕刻速率。在一些實施例中，可通過控制第二蝕刻製程的蝕刻時間，使得在每個橫向凹陷部分418下方的至少期望部分的介電質部分(即犧牲層429的未經電漿處理的部分)得以保留（例如，沿y方向的期望長度）。在一些實施例中，從第一蝕刻製程保留的至少大部分介電質部分(犧牲層429的未經電漿處理的部分)和介電質層426是在第二蝕刻製程中被保留的。在橫向凹陷部分418下方的保留的介電質材料可以形成相應的介電質結構。在一些實施例中，第二蝕刻製程包括等向性蝕刻製程，例如濕蝕刻。
在一些實施例中，橫向凹陷部分418的頂表面與絕緣結構450接觸。在一些實施例中，橫向凹陷部分418橫向地（沿負y方向）與下面的第二介電質部分422和/或第三介電質部分423接觸。在一些實施例中，橫向凹陷部分418與下面的介電質層426接觸。
參照第5圖，方法500接著進行到步驟510，在橫向凹陷中形成多個導體層，並且在相應的橫向凹陷部分中形成導體部分。第4E圖示出了步驟510對應的結構。
如在第4C圖中所示，可以在橋接部408中形成多個導體層430，並且可以在階梯部406中的相應階梯414中形成導體部分420。在一些實施例中，在相同的製程中，可通過例如ALD、CVD和/或PVD的合適的沉積製程，以沉積合適的導體材料以填充橫向凹陷428和橫向凹陷部分418。導體材料可以從閘極線縫隙(GLS)填充橫向凹陷428和橫向凹陷部分418。在一些實施例中，導體材料可以包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或其任意組合，但不限於此。在一些實施例中，導體材料還可以填充階梯部406中位在犧牲部分419（或導體部分420）下方的空間，從而形成連接結構421（返回參照第3C圖）。
參照第5圖，方法500接著進行到步驟512，形成與相應的導體部分接觸的字元線VIA接觸點。第4F圖示出了步驟512對應的結構。
如在第4F圖中所示，字元線VIA接觸點416被形成在絕緣結構450中並與相應的導體部分420接觸。可以通過對絕緣結構450進行圖案化以形成暴露導體部分420的開口，並沉積適當的導電材料以填充該開口，來形成字元線VIA接觸點416。在一些實施例中，對絕緣結構450的圖案化包括微影製程，隨後是合適的蝕刻製程，例如乾蝕刻和/或濕蝕刻。在一些實施例中，導電材料可包括鎢、鈷、銅、鋁、多晶矽、摻雜的矽、矽化物或其任何組合，但不限於此。在一些實施例中，在形成導體層430和導體部分420之後，可在閘極線縫隙(GLS)中形成陣列共用源極（ACS）。
綜合以上，本發明內容的各實施例提供了3D記憶體元件及其製作方法。根據本發明一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構以及一階梯結構。該階梯結構位於該記憶體陣列結構的中間處，並且將該記憶體陣列結構沿一第一方向區分為一第一記憶體陣列結構和一第二記憶體陣列結構。其中，該階梯結構包括（i）一階梯部，該階梯部包括沿著該第一方向延伸的多個階梯，其中各該階梯位在一個或多個介電質對上方，以及（ii）與該第一記憶體陣列結構和該第二記憶體陣列結構接觸的一橋接部，其中該階梯是通過該橋接部電連接到該第一記憶體陣列結構和該第二記憶體陣列結構的其中至少一者。其中，各該階梯包括一導體部分，位在該階梯的一頂表面上且與該橋接部接觸並電連接；以及一介電質部分，與該導體部分在相同之層級且與該導體部分接觸，其中沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
在一些實施例中，各該階梯還包括位在該導體部分和該介電質部分下方的一介電質層。
在一些實施例中，該導體部分和該介電質層均位在該一個或多個介電質對上方。
在一些實施例中，沿著該第一方向，該導體部分的該寬度等於該階梯的一尺寸。
在一些實施例中，沿著該第二方向，該導體部分的一長度等於或小於該階梯的一第二尺寸。
在一些實施例中，沿著一垂直方向，該導體部分的厚度等於或小於該介電質部分的厚度。在一些實施例中，該導體部分位在該介電質層和該導體部分之間的一第二介電質部分之上方。
在一些實施例中，沿著該第一方向，該第二介電質部分的一寬度等於該導體部分的該寬度。
在一些實施例中，該導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的其中至少一種。在一些實施例中，該介電質部分包括氮化矽。在一些實施例中，該介電質層包括氧化矽。
在一些實施例中，該第二介電質部分包括與介電質部分相同的材料。
在一些實施例中，該橋接部包括交錯的多個導體層和介電質層，每個導體層與該第一記憶體陣列結構和該第二記憶體陣列結構的其中至少一者接觸。在一些實施例中，該導體部分與在相同的層級處的相應的一該導體層接觸並電連接。
在一些實施例中，該一個或多個介電質對中的每個該介電質對包括該些階梯位於下層者的介電質層和介電質部分。
根據本發明另一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構，以及和該記憶體陣列結構接觸的一著陸結構。該著陸結構包括多個著陸區域，其中各該著陸區域位於一深度處並且沿一第一方向延伸；以及橋接部，其中該橋接部與該記憶體陣列結構接觸。該多個著陸區域分別包括位在一頂表面上的一導體部分，以及位於相同之層級並與該導體部分接觸的一介電質部分。該導體部分是通過該橋接部而電連接到該記憶體陣列結構，並且沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。該多個著陸區各是位在一個或多個介電質對之上。
在一些實施例中，該多個著陸區域之各者包括在該導體部分和該介電質下方的一介電質層。
在一些實施例中，該導體部分和該介電質層均位在一個或多個介電質對上方。
在一些實施例中，沿該第一方向，該導體部分的該寬度等於相應的一該著陸區域的一尺寸。
在一些實施例中，沿垂直於該第一方向的該第二方向，該導體部分的一長度等於或小於相應的著陸區域的一第二尺寸。
在一些實施例中，該著陸結構包括在該第一方向上延伸的多個階梯。在一些實施例中，該多個著陸區域中的每一個在相應的一該階梯的頂表面上。
在一些實施例中，沿著一垂直方向，該導體部分的一厚度等於或小於該介電質部分的一厚度。在一些實施例中，該導體部分在一第二介電質部分上方，該第二介電質部分位於該介電質層和該導體部分之間。
在一些實施例中，沿該第一方向，該第二介電質部分的一寬度等於階梯的一尺寸。
在一些實施例中，該導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的其中至少一種。在一些實施例中，該介電質部分包括氮化矽。在一些實施例中，該介電質層包括氧化矽。
在一些實施例中，該第二介電質部分包括與介電質部分相同的材料。
在一些實施例中，該橋接部包括交錯的多個導體層和介電質層，各該導體層與該第一記憶體陣列結構和該第二記憶體陣列結構的其中至少一者接觸。在一些實施例中，該導體部分與在相同的層級處的相應的一該導體層接觸並電連接。
在一些實施例中，該一個或多個介電質對中的每個該介電質對包括該些階梯位於下層者的介電質層和介電質部分。
根據本發明又另一實施例提供的一種3D記憶體元件，包括一記憶體陣列結構以及一階梯結構。該階梯結構包括沿著一第一方向延伸的多個階梯。其中，各該階梯包括一導體部分以及一介電質部分。該導體部分位在該階梯的一頂表面上。該介電質部分與該導體部分位在相同的之層級處並且與該導體部分接觸，其中該導電部分電連接到該記憶體陣列結構，而且沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
在一些實施例中，該階梯結構還包括位在該導體部分和該介電質部分下面的一介電質層。
在一些實施例中，該導體部分和該介電質層均位在一個或多個介電質對上方。
在一些實施例中，沿著該第一方向，該導體部分的該寬度等於該階梯的一尺寸。
沿著該第二方向，該導體部分的一長度等於或小於該階梯的一第二尺寸。
在一些實施例中，沿一垂直方向，該導體部分的一厚度等於或小於該介電質部分的一厚度。在一些實施例中，該導體部分位在該介電質層和該導體部分之間的一第二介電質部分之上方。
在一些實施例中，沿該第一方向，該第二介電質部分的一寬度等於該階梯的一尺寸。
在一些實施例中，該導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的其中至少一種。在一些實施例中，該介電質部分包括氮化矽。在一些實施例中，該介電質層包括氧化矽。
在一些實施例中，該第二介電質部分包括與該介電質部分相同的材料。
在一些實施例中，3D記憶體元件還包括與該階梯結構和該記憶體陣列結構接觸的一橋接部。橋接部包括交錯的多個導體層和介電質層，各該導體層與該記憶體陣列結構接觸。該導體部分與在相同的層級處的相應的一該導體層接觸並電連接。該階梯結構是通過該橋接部電連接到該記憶體陣列結構。
在一些實施例中，該一個或多個介電質對中的每個該介電質對包括該些階梯位於下層者的介電質層和介電質部分。
根據本發明又另一實施例提供的一種用於形成三維（3D）記憶體元件的階梯結構的方法，包括以下步驟。首先，形成多個階梯，該多個階梯包括交替疊層的多個第一犧牲層和多個第一介電質層。接著，形成與該多個階梯接觸的一橋接部，該橋接部包括交替疊層的多個第二犧牲層和多個第二介電質層，各該第一犧牲層與相同層級之相應的一該第二犧牲層接觸，以及各該第一介電質層與相同層級之相應的一該第二介電質層接觸。然後，在至少一該階梯的該第一犧牲層中形成一犧牲部分。然後，進行一第一蝕刻製程來去除該些第二犧牲層以形成多個橫向凹槽。然後，進行一第二蝕刻製程來去除該犧牲部分以形成一橫向凹槽部分。後續，形成在該些橫向凹槽中的多個導體層，以及在該橫向凹槽部分中並且與一相應之該導體層接觸的一導體部分。
在一些實施例中，在該第一蝕刻製程中，該犧牲部分的蝕刻速率低於該些第二犧牲層的蝕刻速率。
在一些實施例中，該第二蝕刻製程中，該犧牲部分的蝕刻速率高於該第一犧牲層的蝕刻速率。
在一些實施例中，形成該犧牲部分的步驟包括對至少一該階梯的該第一犧牲層的一暴露部分進行一電漿處理，以改變該第一犧牲層的該暴露部分於該第一蝕刻製程中的一蝕刻速率。
在一些實施例中，還包括在第一犧牲層的至少上部分上執行電漿處理。
在一些實施例中，該方法還包括在該電漿處理之前，在該第一犧牲層上形成一保護層。
在一些實施例中，該方法還包括保留位於該犧牲部分下面的部分該第一犧牲層和部分該第一介電質層。
在一些實施例中，該方法還包括通過第一蝕刻製程去除該第一犧牲層和該第一介電質層在該犧牲部分下方的另一部分。
在一些實施例中，該方法還包括在該階梯結構中形成一縫隙結構，並通過該縫隙結構去除該些第二犧牲層和該犧牲部分。
在一些實施例中，形成該些導體和該導體部分包括沉積一導體材料以填充在該橫向凹陷和該橫向凹陷部分中。
在一些實施例中，該方法還包括在該導體部分上形成一接觸點。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 以上所述僅為本發明之較佳實施例，本發明內容的廣度和範圍不應由以上所述的示例性實施例中的任一者限制，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 102:階梯結構 106:階梯部 108:橋接部 110:閘極線縫隙 114:階梯 116:字元線VIA接觸點 120:存儲指 200:3D記憶體元件 204:記憶體陣列結構 206:階梯部 208:橋接部 210:閘極線縫隙 212:存儲串 214:階梯 216:字元線VIA接觸點 220:存儲指 302:基底 306:階梯部 308:橋接部 310:閘極線縫隙 314:階梯 316:字元線VIA接觸點 320:導體部分 321:連接結構 322:第二介電質部分 323:第三介電質部分 324:介電質部分 326:介電質層 330:導體層 336:介電質層 340:介電質結構 350:絕緣結構 402:基底 406:階梯部 408:橋接部 414:階梯 416:字元線VIA接觸點 418:橫向凹陷部分 419:犧牲部分 420:導體部分 421:連接結構 422:第二介電質部分 423:第三介電質部分 425:保護層 426:介電質層 427:第二介電質部分 428:橫向凹陷 429:犧牲層 430:導體層 436:介電質層 439:犧牲層 450:絕緣結構 500:方法 502:步驟 504:步驟 506:步驟 508:步驟 510:步驟 512:步驟 104-1:第一記憶體陣列結構 104-2:第二記憶體陣列結構 202-1:第一記憶體陣列結構 202-2:第二記憶體陣列結構 AA':切線 BB':切線 d:寬度 D:長度 L:長度 x:方向 y:方向 z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1A圖示出了根據本發明內容的一些實施例的具有階梯結構的示例性3D記憶體元件的示意圖。 第1B圖示出了根據本發明內容的一些實施例的在第1A圖中所示的3D記憶體元件的示例性階梯結構的上視角透視圖。 第1C圖示出了根據本發明內容的一些實施例的在第1A圖中所示的示例性3D記憶體元件的平面圖。 第2A圖示出了根據本發明內容的一些實施例的具有階梯結構的另一示例性3D記憶體元件的示意圖。 第2B圖示出了根據本發明內容的一些實施例的在第2A圖中所示的3D記憶體元件的示例性階梯結構的上視角透視圖。 第2C圖示出了根據本發明內容的一些實施例的在第2A圖中所示的示例性3D記憶體元件的平面圖。 第3A圖示出了根據本發明內容的一些實施例的具有階梯結構的示例性3D記憶體元件的剖面圖。 第3B圖示出了根據本發明內容的一些實施例的在第3A圖所示的3D記憶體元件的另一剖面圖。 第3C圖示出了根據本發明內容的一些實施例的在第3A圖所示的3D記憶體元件的另一剖面圖。 第4A圖至第4F圖示出了根據本發明內容的一些實施例之用於形成3D記憶體元件的示例性階梯結構的製造步驟剖面圖。 第5圖是根據一些實施例的用於形成3D記憶體元件的示例性階梯結構的方法的製造步驟流程圖。 將參考附圖描述本發明內容的實施例。
302:基底
306:階梯部
314:階梯
316:字元線VIA接觸點
320:導體部分
322:第二介電質部分
324:介電質部分
326:介電質層
340:介電質結構
350:絕緣結構
d:寬度
x:方向
z:方向

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 一記憶體陣列結構；以及 一階梯結構，該階梯結構位於該記憶體陣列結構的中間處，並且將該記憶體陣列結構沿一第一方向區分為一第一記憶體陣列結構和一第二記憶體陣列結構，其中該階梯結構包括（i）一階梯部，該階梯部包括沿著該第一方向延伸的多個階梯，其中各該階梯位在一個或多個介電質對上方，以及（ii）與該第一記憶體陣列結構和該第二記憶體陣列結構接觸的一橋接部，其中該階梯是通過該橋接部電連接到該第一記憶體陣列結構和該第二記憶體陣列結構的其中至少一者，其中各該階梯包括： 一導體部分，位在該階梯的一頂表面上且與該橋接部接觸並電連接；以及 一介電質部分，與該導體部分在相同之層級且與該導體部分接觸，其中沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中各該階梯還包括位在該導體部分和該介電質部分下方的一介電質層。
  3. 根據申請專利範圍第2項所述的3D記憶體元件，其中該導體部分和該介電質層均位在該一個或多個介電質對上方。
  4. 根據申請專利範圍第2項所述的3D記憶體元件，其中沿著該第一方向，該導體部分的該寬度等於該階梯的一尺寸。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中沿著該第二方向，該導體部分的一長度等於或小於該階梯的一第二尺寸。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，其中： 沿著一垂直方向，該導體部分的厚度等於或小於該介電質部分的厚度；以及 該導體部分位在該介電質層和該導體部分之間的一第二介電質部分之上方。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，其中沿著該第一方向，該第二介電質部分的一寬度等於該導體部分的該寬度。
  8. 根據申請專利範圍第1項所述的3D記憶體元件，其中： 該導體部分包括鎢、鈷、銅、鋁、矽化物和多晶矽中的其中至少一種； 該介電質部分包括氮化矽；以及 該介電質層包括氧化矽。
  9. 一種三維（3D）記憶體元件，包括： 一記憶體陣列結構；以及 一階梯結構，該階梯結構包括沿著一第一方向延伸的多個階梯，各該階梯包括： 一導體部分，位在該階梯的一頂表面上；以及 一介電質部分，與該導體部分位在相同的之層級處並且與該導體部分接觸，其中該導電部分電連接到該記憶體陣列結構，而且沿著垂直於該第一方向的一第二方向，該導體部分的一寬度是不變的。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中該階梯結構還包括位在該導體部分和該介電質部分下面的一介電質層。
  11. 根據申請專利範圍第10項所述的3D記憶體元件，其中該導體部分和該介電質層均位在一個或多個介電質對上方。
  12. 根據申請專利範圍第9項所述的3D記憶體元件，其中沿著該第一方向，該導體部分的該寬度等於該階梯的一尺寸。
  13. 根據申請專利範圍第9項所述的3D記憶體元件，其中沿著該第二方向，該導體部分的一長度等於或小於該階梯的一第二尺寸。
  14. 根據申請專利範圍第9項所述的3D記憶體元件，其中： 沿一垂直方向，該導體部分的一厚度等於或小於該介電質部分的一厚度； 該導體部分位在該介電質層和該導體部分之間的一第二介電質部分之上方；以及 沿該第一方向，該第二介電質部分的一寬度等於該階梯的一尺寸。
  15. 一種用於形成三維（3D）記憶體元件的階梯結構的方法，包括： 形成多個階梯，該多個階梯包括交替疊層的多個第一犧牲層和多個第一介電質層； 形成與該多個階梯接觸的一橋接部，該橋接部包括交替疊層的多個第二犧牲層和多個第二介電質層，各該第一犧牲層與相同層級之相應的一該第二犧牲層接觸，以及各該第一介電質層與相同層級之相應的一該第二介電質層接觸； 在至少一該階梯的該第一犧牲層中形成一犧牲部分； 進行一第一蝕刻製程來去除該些第二犧牲層以形成多個橫向凹槽； 進行一第二蝕刻製程來去除該犧牲部分以形成一橫向凹槽部分；以及 形成（i）在該些橫向凹槽中的多個導體層，以及（ii）在該橫向凹槽部分中並且與一相應之該導體層接觸的一導體部分。
  16. 根據申請專利範圍第15項所述的方法，其中在該第一蝕刻製程中，該犧牲部分的蝕刻速率低於該些第二犧牲層的蝕刻速率。
  17. 根據申請專利範圍第15項所述的方法，其中該第二蝕刻製程中，該犧牲部分的蝕刻速率高於該第一犧牲層的蝕刻速率。
  18. 根據申請專利範圍第15項所述的方法，其中形成該犧牲部分的步驟包括： 對至少一該階梯的該第一犧牲層的一暴露部分進行一電漿處理，以改變該第一犧牲層的該暴露部分於該第一蝕刻製程中的一蝕刻速率。
  19. 根據申請專利範圍第18項所述的方法，還包括： 在該電漿處理之前，在該第一犧牲層上形成一保護層。
  20. 根據申請專利範圍第15項所述的方法，還包括： 保留位於該犧牲部分下面的部分該第一犧牲層和部分該第一介電質層。
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