JP2019204965A - 導電性ラインを含むデバイスを形成する方法 - Google Patents

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Abstract

【課題】各々が、導電性ラインの他の部分よりも実質的に大きな面積を有する、接点パッド用の広がった部分を含んでいる導電性ラインおよび半導体デバイスを生成する方法を提供する。【解決手段】半導体デバイス２００において、接点パッドは、導電線２４４を伴う接点（コンタクト）を形成するために導電性コンタクト２５０用のより広い面積を提供する。端部分２２８の接点パッドは、導電性コンタクト２４８を形成するためのより広い領域を、導電線２４４の端部分２２８に提供する。接点パッドを１つおきの導電線２４４に提供することと、接点パッドを導電線２４４の端部分２２８に提供することにより、導電性コンタクト２４８、２５０は、広い接点面積を有する。従って、導電性コンタクト２４８、２５０は、ライン間のスペースが約２０ｎｍ以下の導電線２４４に形成される。【選択図】図１４

Description

＜優先権主張＞
本出願は、「導電性ラインを含む半導体デバイス、および、導電性ラインを含む半導体デバイスの製造方法」について２０１５年８月２８日に出願された米国特許出願整理番号１４／８３８，７６８号の出願日の利益を享受する権利を主張する。
＜技術分野＞
本明細書で開示された実施例は、導電性ライン（導電性ラインの各々が、導電性ラインの他の部分よりも実質的に大きな面積を有する、接点パッド用の広がった部分（拡張部分）を含んでいる）を有する半導体デバイス、ならびに、このような導電性ラインおよび半導体デバイスを生成する方法に関連する。
メモリデバイスは電子システムの記憶装置を提供する。メモリデバイスは、メモリセルからのデータの読み出しやデータの書き込みを行うためのアクセスライン（例えば、ワード線）やデータライン（例えば、ビット線などのデジット線）などの１または複数の導電線に稼動可能に接続されたメモリセルを含み得る。個々のメモリセルは、バイトやワードなどの個別にアドレス可能なグループに分けられる。アドレス可能なグループは、読み出し操作、プログラム操作、もしくは、消去操作のために、ワード線やビット線を用いたアドレスデコード回路を介してアクセスされる。メモリセルはワード線とビット線の交点（例えば、３次元（３Ｄ）クロスポイントメモリなどのクロスポイントアレイ中）に位置していても良い。個々のワード線と個々のデジット線は、メモリセルと電気的に導通しうる。個々のメモリセルをアドレス指定するために、メモリセルに導通可能なワード線やデジット線に電圧が加えられうる。
いくつかのメモリアレイでは、ワード線もしくはデジット線への接点（コンタクト）は、いわゆる「シャークジョー」レイアウト（"sharkjaw" layout）を用いて形成される。図１は、各々が接点パッド１４に接続された導電線（導電性ライン）２を含む「シャークジョー」レイアウトを示す。導電線２は、接点パッド１４上に形成された接点（コンタクト）１６によって、電圧源に接続されている。
「シャークジョー」レイアウトでは、導電線２は実質的にＬ字型であり、個々の接点パッド１４のペアは、隣接した接点パッド１４のペアからずらされている。しかし、個々の接点パッド１４のペアが隣接した接点パッド１４のペアからずらされるため、「シャークジョー」レイアウトでは、半導体デバイス上の面積を浪費してしまう。半導体デバイスの設計サイズが小さくなっているので、面積の浪費によって、半導体デバイス上に形成することができる導電線２の総数が小さくなってしまう。
さらに、より小さい構造（feature）を備える半導体デバイスが形成されるので、隣接する導電線の間の間隔が近いことは、導電線に導電性コンタクトを形成する際に問題になり得る。例えば、構造の大きさが小さい場合、導電性コンタクトを導電線に重ね合わせたり、位置合わせしたりすることは困難になる。導電性コンタクトの配置を誤ると、複数の導電線に広がってしまい、導電性コンタクトによって導電線間のショートを引き起こしてしまう。「シャークジョー」レイアウトは、デバイスの構造が小さくなることによって発生する位置合わせや配列の問題を解決できない。
本発明の一態様に係る、デバイスを形成する方法は、フォトレジスト材料のラインの側面にスペーサを形成することと、前記フォトレジスト材料の前記ラインを除去して、前記スペーサのパターンを形成することと、前記スペーサの前記パターンを酸化物材料に転写し、かつ、前記スペーサを除去して、前記酸化物材料を含む第１のラインを形成することと、前記第１のライン上に窒化物材料を形成することと、前記窒化物材料上に別の酸化物材料を形成することと、前記別の酸化物材料の一部分を除去して前記窒化物材料の少なくとも一部分を露出させる一方で、前記別の酸化物材料の少なくとも別の部分をそのまま残すことと、前記窒化物材料の露出部分を除去して、隣接する第１のライン間に、前記別の酸化物材料及び前記窒化物材料を含む第２のラインを形成することと、前記第１のライン及び前記第２のラインのパターンを導電性材料に転写して、導電性ラインを形成することと、を含む。
本発明の他の態様に係る、デバイスを形成する方法は、デバイス上にフォトレジスト材料のラインを形成することであって、前記フォトレジスト材料の各ラインは、フォトレジスト材料のそれぞれの前記ラインの別の部分と比べて拡幅された部分を含む、ことと、前記フォトレジスト材料の前記ラインの側壁にスペーサを形成することと、前記フォトレジスト材料の前記ラインを除去することと、前記スペーサ間の開口を介して、犠牲材料及び酸化物材料の一部分を除去することと、前記スペーサ及び前記犠牲材料を除去し、かつ、前記酸化物材料の第１のループをそのまま残すことと、前記酸化物材料上に窒化物材料を形成し、かつ、前記窒化物材料上に別の酸化物材料を形成することと、前記窒化物材料の一部分を除去して、前記窒化物材料及び前記別の酸化物材料を含む第２のループを形成することと、前記第１のループ及び前記第２のループのパターンをその下の導電性材料に転写して、導電性ラインのパターンを形成することであって、前記導電性ラインのうちの少なくとも幾つかは、前記それぞれの導電性ラインの別の部分と比べて拡幅された部分を有する、ことと、を含む。
いわゆる「シャークジョー」レイアウトを有する従来の導電線構造の概略図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの断面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示の他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示のさらなる他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示のさらなる他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。 本開示のさらなる他の実施形態に沿った製造のある段階での半導体デバイスの平面図である。
本明細書に添えて含まれている図面は、いかなる特定のシステムないし半導体デバイスの実際の見え方を意図したものではなく、単に、本明細書で実施形態を説明するために使われる、理想化された表現に過ぎない。図面同士の間で共通の要素および構造は、同じ数値表示を保持することがある。
以下の説明は、本明細書に記述される実施形態の完全な記述を与えるために、材料の種類や、材料の厚さや、加工条件などの具体的詳細を与えている。しかし、本明細書に開示されている実施形態が、これらの具体的詳細を用いることなく実施されてもよい、ということを当業者は理解するだろう。実際、実施形態は、半導体工業で使われている従来の製造技法とともに実施されてもよい。さらに、本明細書で与えられる説明は、導電線（導電性ライン）もしくは半導体デバイスを製造するための完全な工程の流れをなす訳ではなく、また、以下に記述する半導体デバイスは、完全な半導体デバイスをなす訳ではない。本明細書に記述される実施形態を理解するのに必要な、工程上の行為および構造のみが、以下で詳しく記述される。完全な半導体デバイスを形成するための付加的な行為が、従来の技法によって行われてもよい。
本明細書では、「水平の」や「垂直の」という語句は、下部にある材料の向きに関係なく、構造の相対的な位置を定義する。構造についての記述で参照されている図面に示されているように、「水平」と「垂直」は、互いに直行する方向である。本明細書では、「垂直」は、「水平」という語で言及している方向と実質的に垂直の方向を意味し、かつ含む。「水平」は、図面では、その図面の左側と右側の間に延びるものとして示されている。
本明細書では、半導体基板もしくは半導体デバイスの「アレイ領域」という語は、半導体基板もしくは半導体デバイスのメモリセルもしくはコンタクトアレイに近い位置などの、半導体基板もしくは半導体デバイスのうちで導電線が延びている領域を意味し、かつ含む。アレイ領域は、少なくとも、導電線の両端部分の間に位置する導電線部分を含む半導体基板もしくは半導体デバイスの領域を含み得るが、アレイ領域は導電線の両端部分も含み得る。従って、アレイ領域は少なくとも導電線の内部を含み得る。
本明細書では、半導体基板もしくは半導体デバイスの「周辺領域」という語は、半導体基板もしくは半導体デバイスのアレイ領域以外の領域を意味し、かつ含む。例えば、周辺領域は、導電線の両端部分を含みうるが、アレイ領域は両端部分の間の導電線の内部を含みうる。別の場合では、周辺領域は導電線を含まない領域を含みうる。
特に記載しない限り、本明細書に記載されている個々の材料は、従来の手法を用いて形成され得る。例えば、本明細書に記載されている材料は、スパッタリング、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、または他の好適な蒸着プロセスによって形成され得る。
いくつかの実施形態では、導電線（導電性ライン）を含む半導体デバイスが開示されている。個々の導電線は、導電線の他の部分に比べて大きな断面積を有する広がった部分（拡張部分）を含みうる。少なくともいくつかの広がった部分は、広がった部分を有する導電線各々の両端部分の間に位置しうる。他の導電線は、比較的大きな断面積を導電線の端部分（例えば、末端）に有しうる。導電線の断面積が比較的大きな部分に接点（コンタクト）パッドが形成され得る。従って、接点パッドは、いくつかの導電線では、その導電線の両端部分の間にある広がった領域に形成され得るし、他の導電線のうちの少なくともいくつかでは、その線の端部分に形成され得る。導電性コンタクトは、半導体アレイ中に位置するメモリセルの電気回路と電気接続を形成するために接点パッド上に形成され得る。導電性コンタクトと接点パッドは、導電線の断面積が比較的大きな部分に形成されるので、構造の大きさが小さくなり続けても、適切な位置合わせ及び重ね合わせが可能になる。さらに、半導体デバイス上のメモリセルの数を大きくすることができる。導電線を含む半導体デバイスが開示されるのと同様に、導電線や導電線のための接点（コンタクト）を形成する方法が開示される。
図２Ａは、本開示の実施形態に従った、図２ＢのＡ−Ａの切断線における半導体デバイス２００の一部の断面図を拡大したものを示している。半導体デバイス２００は、半導体材料２０２を覆っている窒化物材料２０４を含み得る。半導体材料２０２は、例えば、従来型のシリコン基板のような半導体基板上の底部電極、底部電極と中間電極（middle electrode）の間の相変化材料、中間電極と上部電極（top electrode）の間のメモリ材料を含む材料の積層のようなアレイ材料を含み得る。基板は、半導体基板か、支持基板上のベース半導体材料か、金属電極か、または、一つ以上の材料、構造体、もしくは領域がその上に形成された半導体基板であってもよい。基板は、従来のシリコン基板か、または、半導体材料を含む他のバルク基板であってもよい。本明細書で用いられる場合、「バルク基板」という用語は、シリコン・ウェーハを意味し、かつ含むだけではなく、とりわけ、シリコン・オン・サファイア（「ＳＯＳ」）基板もしくはシリコン・オン・グラス（「ＳＯＧ」）基板のようなシリコン・オン・インシュレータ（「ＳＯＩ」）基板、ベース半導体下地の上のシリコンのエピタキシャル層、または、シリコン・ゲルマニウム（Ｓｉ１−ｘＧｅｘ、ここでｘは、例えば０．２から０．８の間のモル分率である）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、もしくはリン化インジウム（ＩｎＰ）のような、他の半導体材料もしくは光電子材料をも、意味し、かつ含む。さらに、以下の説明において「基板」を参照する場合には、材料、領域、または接合をベース半導体構造体または下地に形成するために、前の工程段階が利用されたことがあってもよい。いくつかの実施形態では、半導体材料２０２は、例えば信号バスなどのコンピュータバスを含み得る。
半導体材料２０２は、半導体デバイス２００に行と列の形で配列されたメモリセルをさらに含み得る。個々のメモリセルは、例えば、ワード線とビット線の交点に位置しうる。メモリセルは、３Ｄクロスポイントメモリデバイス等の３Ｄアレイ中に積層されうる。半導体材料２０２に含まれる少なくともいくつかの材料は、高温に敏感でありえる（例えば、炭素を含む電極、カルコゲニドを含むメモリ材料もしくは相変化材料など）。いくつかの実施形態では、半導体材料２０２の上部は、例えば、ソース領域およびドレイン領域、コンデンサ、ワード線、ビット線、メモリセルに接続する導電性材料などの活性化領域を含み得る。
導電性材料２０２Ａが半導体材料２０２を覆っても良い。導電性材料２０２Ａは、例えば、銅、タングステン、アルミニウム、チタン、ポリシリコン、もしくは、その他の導電性材料等の電気的伝導性材料を含み得る。以下に説明するように、導電線（導電性ライン）は、導電性材料２０２Ａからパターニングされ、形成されうる。
窒化物材料２０４が導電性材料２０２Ａを覆っても良い。窒化物材料２０４は、窒化シリコン、シリコン酸窒化物、もしくは、これらの組み合わせを含み得る。酸化物材料２０６が窒化物材料２０４を覆っても良い。いくつかの実施形態では、酸化物材料２０６は、オルトケイ酸テトラエチル（ＴＥＯＳ）を含む。
他の窒化物材料２０８が酸化物材料２０６を覆っても良い。他の窒化物材料２０８は、窒化シリコン、酸窒化シリコン、もしくは、これらの組み合わせを含み得る。いくつかの実施形態では、他の窒化物材料２０８は窒化物材料２０４と同じであっても良い。
エッチング選択性材料（etch selective material）２１０が、他の窒化物材料２０８を覆っても良い。エッチング選択性材料２１０は、半導体デバイス２００の酸化物（例えば、酸化物材料２０６）、ならびに、窒化物（例えば、窒化物材料２０４および他の窒化物材料２０８）のエッチング選択性に対してエッチング選択性を示す。このため、酸化物材料や窒化物材料は、エッチング選択性材料２１０に対して選択的に除去されうる。エッチング選択性材料２１０は、半導体デバイス２００の製造中に使用される高温に対する感受性が低くてもよい。ある実施形態では、エッチング選択性材料２１０は、アモルファスシリコンのようなシリコンである。
酸化シリコン材料２１２がエッチング選択性材料２１０を覆っても良い。いくつかの実施形態では、酸化シリコン材料２１２は二酸化シリコン（ＳｉＯ２）である。
犠牲材料２１４が酸化シリコン材料２１２を覆っても良い。いくつかの実施形態では、犠牲材料２１４は、スピンオン炭素材料（例えば、スピンオン炭素ハードマスク）などの炭素含有マスクである。犠牲材料２１４は、半導体デバイス２００の加工温度において熱的に安定であり得る。
誘電性反射防止コーティング（ＤＡＲＣ）材料２１６は、犠牲材料２１４を覆っても良い。いくつかの実施形態では、誘電性反射防止コーティング材料２１６は、窒化シリコン材料、ＳｉｘＯｙＮｚ（ここで、ｘは約１０〜約６０、ｙは約２０〜約５０、ｚは約１０〜約２０）のような酸窒化シリコン材料、もしくは、その他の既知の好適なＤＡＲＣ材料を含む。
フォトレジスト材料２１８がＤＡＲＣ材料２１６を覆っても良い。フォトレジスト材料２１８は、半導体デバイス２００の上に形成されても良く、従来のフォトリソグラフィー技術の限界の範囲内の大きさでパターニングされても良い。フォトレジスト材料２１８の形成とパターニングは、本明細書では詳細に記載しない従来技術に従って行われても良い。フォトレジスト材料２１８の隣接部分は、間隔（間隙）２２０で隔てられても良い。フォトレジスト材料２１８は、通常の１９３ｎｍフォトレジスト、通常の２４８ｎｍフォトレジスト、もしくは、異なる波長の照射に感受性のある通常のフォトレジスト材料であり得る。フォトレジスト材料２１８は、ポジティブフォトレジスト、もしくは、ネガティブフォトレジストであり得る。ポジティブフォトレジスト、および、ネガティブフォトレジストのようなレジスト材料は、当技術分野で知られているので本明細書では詳細に記載しない。
図２Ｂは、図２Ａの半導体デバイス２００の平面図を示す。フォトレジスト材料２１８は、各々の幅がＷ（図２Ａ）のフォトレジストライン２２２のパターンに形成され得る。フォトレジストライン２２２は半導体デバイス２００の周辺領域で終わってもよい。フォトレジストライン２２２は、個々に、第１部分２２４と第２部分２２６を含んでもよい。第１部分２２４は、半導体デバイス２００の一方の端部分から、半導体デバイス２００の他方の端部分まで延びていてもよい。ある実施形態では、第１部分２２４は、フォトレジストライン２２２の縦軸（長手軸）に沿ってほぼ鉛直方向に延びてもよい。第２部分２２６は、実質的に第１部分２２４（および、フォトレジストライン２２２の縦軸に対して）と直角でありうる。従って、第２部分２２６は、ほぼ水平な方向、すなわちフォトレジストライン２２２の縦軸に対して直角に延びていてもよい。
第１部分２２４は、第１線形部分２２４ａ、第１線形部分２２４ａから横方向に（例えば、水平に）ずらされた（offset from）第２線形部分２２４ｂ、および、広がった部分（拡張部分）２３０を含みうる。第１線形部分２２４ａおよび第２線形部分２２４ｂは、広がった部分２３０を介してつながっていてもよい。フォトレジストライン２２２は、広がった部分２３０で、第１線形部分２２４ａと第２線形部分２２４ｂのいずれかよりも大きな断面積を有しうる。例えば、いくつかの実施形態では、広がった部分２３０は、第１線形部分２２４ａと第２線形部分２２４ｂのいずれかよりも広い幅を有しうる。隣り合ったフォトレジストライン２２２の広がった部分２３０は、複数の広がった部分２３０が横方向と縦方向に互いにずれるように、半導体デバイス２００を横切ってほぼ斜め方向に延びていてもよい。本明細書でさらに詳細に説明するように、広がった部分２３０でのより広い断面積は、導電線上に接点パッド、および、対応する導電パッドを形成するために使用可能な増加した領域を提供しうる。図２Ｂに示すように、フォトレジストライン２２２は、ウィーブパターン（weave pattern）を有し、それに対応したウィーブパターンを有する間隔（間隙）２２０（図２Ａ）で互いに隔てられている。以下にさらに詳しく記載するように、パターンは下層の材料に転写され、断面積が比較的広い部分を有する導電線を形成するようにピッチマルチプリケーションが行われる。
広がった部分（拡張部分）２３０は、フォトレジストライン２２２の他の部分よりも幅が広げられた部分（拡幅された部分）を含みうる。例えば、広がった部分２３０は、フォトレジストライン２２２の他の部分よりも広い断面積を有しうる。フォトレジストライン２２２の広がった部分２３０は、フォトレジストライン２２２の複数の端部分２２８の間（例えば、半導体デバイス２００のアレイ領域中）に位置しうる。いくつかの実施形態では、広がった部分２３０は、フォトレジストライン２２２の第１部分２２４から、フォトレジストライン２２２の縦軸に対して約１０度から約３０度の角度（例えば、２０度）で延びる。いくつかの実施形態では、広がった部分２３０は、少なくとも１つのアーチ状（例えば、カーブした）もしくは半ばアーチ状の表面を含む。
個々のフォトレジストライン２２２の少なくとも１つの端部分２２８は、個々のフォトレジストライン２２２の第１部分２２４と第２部分２２６の交点に位置しうる。図２Ｂに図示するように、約半分のフォトレジストライン２２２は、第１部分２２４と第２部分２２６の交点を伴う端部分２２８を半導体デバイス２００の一方の端に有し、約半分のフォトレジストライン２２２は、このような端部分２２８を半導体デバイス２００の反対側の端に有する。いくつかの実施形態では、端部分２２８は半導体デバイス２００の周辺領域に位置し、広がった部分２３０は半導体デバイス２００のアレイ領域に位置する。
再度図２Ａを参照すると、フォトレジスト材料２１８の複数のフォトレジストライン２２２のうちの１つ（図２Ｂ）の広がった部分２３０が破線で図示されている。本明細書に図示されている断面図は、広がった部分２３０や広がった部分２３０に対応した、より広い断面積を含む材料を図示していない場合もある。しかしながら、このようなより広い断面積は、本明細書の平面図により明確に図示されており、本明細書の断面図は、平面図のＡ−Ａの切断線における半導体デバイス２００の一部の拡大された断面図であるということは理解される。
図３を参照すると、間隔２２０を広げ且つフォトレジストライン２２２の幅を狭めるために、フォトレジスト材料２１８の一部が除去され（例えば、トリムされ）得る。フォトレジスト材料２１８の一部は、例えば、二酸化硫黄、酸素、塩素ガス、ＨＣｌ、ＨＢｒ、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ８、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、ＳＦ６、および、これらの組み合わせなどのドライエッチャント（例えば、プラズマ）によって除去され得る。従って、フォトレジストライン２２２の大きさは、従来のフォトリソグラフィー技術で形成可能なサイズよりも小さいサイズに減少され得る。限定的でない例示として、フォトレジスト材料２１８の一部は、残ったフォトレジスト材料２１８の幅が、約２０ｎｍ〜約３０ｎｍの間、もしくは、約３０ｎｍ〜約４０ｎｍの間のような、約２０ｎｍ〜約４０ｎｍの間の範囲になるように除去され得る。いくつかの実施形態では、フォトレジスト材料２１８は、フォトレジストライン２２２のピッチの約４分の１〜約８分の３の大きさにトリムされる。ここで、フォトレジストライン２２２のピッチは、当技術分野で理解される用語のとおり、隣接するフォトレジストライン２２２の中心間の距離に等しい。
スペーサー材料２３２が、トリムされたフォトレジスト材料２１８を覆ってもよい。スペーサー材料２３２は、トリムされたフォトレジスト材料２１８の側壁、および、上部の表面、ならびに、ＤＡＲＣ材料２１６の上部の表面にコンフォーマルに形成され得る。スペーサー材料２３２は、酸化シリコン（ＳｉＯｘ）材料のような酸化物材料を含みうる。いくつかの実施形態では、スペーサー材料２３２は、二酸化シリコン（ＳｉＯ２）を含む。スペーサー材料２３２は、酸化シリコン材料２１２と同じ材料であってもよい。いくつかの実施形態では、スペーサー材料２３２は、原子層堆積で形成され得る。いくつかの実施形態では、スペーサー材料２３２は、フォトレジストラインのピッチの約８分の１の厚さに形成され得る。
図４Ａに示すように、スペーサー材料２３２の一部は除去されて、トリムされたフォトレジスト材料２１８の側壁に複数のスペーサー２３４を形成し、かつ、ＤＡＲＣ材料２１６の一部をむき出しにする。いくつかの実施形態では、スペーサー材料２３２は、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ８、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、ＳＦ６、および、これらの組み合わせのうちの１つ以上を含む、フッ化炭素系のドライエッチング剤（dry etch chemistry）、もしくは、スペーサー材料２３２のエッチングに適した他の気体を用いた反応性イオンエッチングで除去される。図４Ｂを参照すると、スペーサー材料２３２は、スペーサー２３４のつながったループ２３５を、トリムされたフォトレジスト材料２１８の周囲に形成しうる。
図５Ａを参照すると、スペーサー２３４のループ２３５の中のトリムされたフォトレジスト材料２１８は、隙間（開口）２３６を形成するために除去され得る。トリムされたフォトレジスト材料２１８は、ストリッピング処理のように、トリムされたフォトレジスト材料２１８を除去するために調製された溶媒に、トリムされたフォトレジスト材料２１８をさらすことによって除去され得る。
図５Ｂに図示するように、トリムされたフォトレジスト材料２１８の一部は、ループ２３５の端部分２２８に残っていてもよい。いくつかの実施形態では、少なくともいくらかのフォトレジスト材料２１８が半導体デバイス２００の端部分２２８のスペーサー２３４に付着しうる。本明細書に記載するように、半導体デバイス２００に残っているトリムされたフォトレジスト材料２１８は、以後の処理行為の間、接点パッドが形成され得る端部分２２８により大きな表面領域を提供しつつ、端部分２２８を保護しうる。
図６Ａを参照すると、ＤＡＲＣ材料２１６および犠牲材料２１４の一部が、スペーサー２３４をマスクとして用いて除去されることにより、酸化シリコン材料２１２が選択的にむき出しになる。図６Ａは、ＤＡＲＣ材料２１６および犠牲材料２１４の一部がスペーサー２３４を通して除去された後の半導体デバイス２００を図示する。ＤＡＲＣ材料２１６および犠牲材料２１４は、ＤＡＲＣ材料２１６および犠牲材料２１４を除去するために、例えば、Ｃ２Ｆ６、Ｏ２、Ｎ２、および、それらの組み合わせを含むプラズマにさらされてもよい。他の実施形態では、当技術分野で知られているように、ＤＡＲＣ材料２１６および犠牲材料２１４は、フッ酸、リン酸（Ｈ３ＰＯ４）、および、それらの組み合わせ、または、ＤＡＲＣ材料２１６および犠牲材料２１４を除去するのに好適な他のエッチャントを含む溶液にさらされてもよい。図６Ｂを参照すると、ＤＡＲＣ材料２１６および犠牲材料２１４の一部を除去した後でも、トリムされたフォトレジスト材料２１８は、端部分２２８に残っていてもよい。
図７Ａを参照すると、酸化シリコン材料２１２をパターニングするために、酸化シリコン材料２１２の一部が、スペーサー２３４、ＤＡＲＣ材料２１６および犠牲材料２１４を用いて除去され得る。スペーサー２３４、酸化シリコン材料２１２、および、ＤＡＲＣ材料２１６は、フッ酸、硝酸（ＨＮＯ３）、水酸化カリウム、水酸化ナトリウム、もしくは、当技術分野で知られている他のウェットエッチャントのうちの、１つ以上を含む溶液のようなエッチャントを用いて除去されてもよい。他の実施形態では、スペーサー２３４、酸化シリコン材料２１２、および、ＤＡＲＣ材料２１６は、ＣＦ４、Ｏ２、Ｎ２、ＣＨＦ３、ＳＯ２、もしくは、二酸化シリコンを除去するために当技術分野で知られている他のエッチャントなどの、ドライエッチャントを用いて除去されてもよい。
図７Ｂを参照すると、犠牲材料２１４の一部がエッチング選択性材料２１０の端部分２２８に残っていてもよい。従って、エッチング選択性材料２１０は端部分２２８では実質的にむき出しになっていなくてもよく、端部分２２８に残っている犠牲材料２１４の一部によって保護されていてもよい。
図８Ａを参照すると、犠牲材料２１４は、酸素、二酸化硫黄、これらの組み合わせ、もしくは、犠牲材料２１４を除去するために好適な他のエッチャントを含むプラズマに犠牲材料２１４をさらす処理などのドライエッチング処理によって除去され得る。酸化シリコン材料２１２が犠牲材料２１４を除去した後のエッチング選択性材料２１０上に残っていてもよい。図８Ｂを参照すると、酸化シリコン材料２１２のループ２１５のパターンが、半導体材料２０２を覆っていてもよい（図８Ａ）。酸化シリコン材料２１２のループ２１５は、ループ２３５（図７Ｂ）に対応しうる。少なくともループ２１５の端部分２２８の一部は、酸化シリコン材料２１２で覆われてもよい。
図９から図１１Ａを参照すると、酸化シリコン材料２１２のループ２１５（図８Ｂ）は、エッチング選択性材料２１０に、酸化シリコン材料２１２のピッチの約半分のピッチを有するパターンを形成するために、ピッチマルチプリケーション処理に使用され得る。図９を参照すると、エッチング選択性材料２１０および酸化シリコン材料２１２の上など、半導体デバイス２００のむき出しになっている表面上に、窒化物スペーサー材料２３８がコンフォーマルに形成され得るし、窒化物スペーサー材料２３８が実質的に半導体デバイス２００を覆い得る。窒化物スペーサー材料２３８は、少なくとも部分的に、酸化シリコン材料２１２の隣接する部分の間の間隔（間隙）２２０（図３）、および、隙間（開口）２３６（図５Ａ）を満たし得る。いくつかの実施形態では、窒化物スペーサー材料２３８は、フォトレジストライン２２２（図２Ｂ）のピッチの約８分の１の厚さに形成される。
窒化物スペーサー材料２３８は、窒化シリコン、酸窒化シリコン、ＴｉＮ、ＴａＮ、ＡｌＮ、ＷＮなどのような金属窒化物、もしくは、半導体デバイス２００上にコンフォーマルに形成され得る他の窒化物を含みうる。窒化物スペーサー材料２３８は、スパッタリング、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、もしくは、他の好適な蒸着（堆積）処理で形成され得る。
図１０を参照すると、他の酸化物材料２４０が窒化物スペーサー材料２３８を覆って形成されうる。他の酸化物材料２４０は、例えば、窒化物スペーサー材料２３８を覆って全面的に蒸着されても良く、また、窒化物スペーサー材料２３８の隣接する部分の間にある隙間を実質的に満たしても良い。
他の酸化物材料２４０は、二酸化シリコンなどのような酸化シリコン材料を含み得る。いくつかの実施形態では、他の酸化物材料２４０は、スペーサー材料２３２（図３）もしくは酸化シリコン材料２１２と同じである。他の実施形態では、他の酸化物材料２４０は、スペーサー材料２３２と酸化シリコン材料２１２のいずれとも異なる。他の酸化物材料２４０は、スパッタリング、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、もしくは、他の好適な蒸着処理で形成され得る。
図１１Ａを参照すると、他の酸化物材料２４０および窒化物スペーサー材料２３８のループ２４５は、少なくとも他の酸化物材料２４０の上部を除去して、窒化物スペーサー材料２３８の少なくともいくらかをむき出しにし、窒化物スペーサー材料２３８の他の部分を他の酸化物材料２４０で保護されたままにすることによって、形成されうる。むき出しになった窒化物スペーサー材料２３８は、他の酸化物材料２４０およびエッチング選択性材料２１０と比較して、窒化物スペーサー材料２３８を選択的に除去するエッチャントにさらされる。むき出しになった窒化物スペーサー材料２３８（すなわち、他の酸化物材料２４０で覆われていない窒化物スペーサー材料２３８）は、ループ２４５と隣接する酸化シリコン材料２１２の間にスペース２４２を形成するために除去され得る。図８Ａと図１１Ａを参照すると、隣接する酸化シリコン材料２１２の部分の間の隙間２２０および間隔２３６があった場所に、ループ２４５が形成され得る。換言すると、隣接する酸化シリコン材料２１２の部分の間の隙間２２０および間隔２３６があった場所に、ループ２４５が位置しうる。他の酸化物材料２４０および窒化物スペーサー材料２３８の隣接する部分の間のピッチは、実質的に、隣接する酸化シリコン材料２１２の間のピッチと同じであり得るが、酸化シリコン材料２１２からピッチのおよそ半分ずれていても良い。
いくつかの実施形態では、他の酸化物材料２４０、窒化物スペーサー材料２３８、および、エッチング選択性材料２１０の各々は、互いに異なるエッチング選択性を示しうる。他の酸化物材料２４０、窒化物スペーサー材料２３８、および、エッチング選択性材料２１０として用いられる材料の具体的な組み合わせは本明細書に記載されているが、望ましいエッチング選択性を有する材料の他の組み合わせが使用されうる。
図１１Ａの参照を続けると、その後、半導体デバイス２００は、残っている他の酸化物材料２４０および窒化物スペーサー材料２３８のループ２４５を実質的に除去することなく、エッチング選択性材料２１０を選択的に除去するように調製されたエッチャントにさらされ得る。
図１１Ｂを参照すると、酸化シリコン材料２１２は、他の酸化物材料２４０および窒化物スペーサー材料２３８の除去の後で、酸化シリコン材料２１２のループ２１５（図８Ｂ）の端部分２２８に残っていても良い。
図１２Ａを参照すると、酸化シリコン材料２１２のループ２１５（図８Ｂ）およびループ２４５（図１１Ａ）は、半導体デバイス２００から除去されうる。いくつかの実施形態では、酸化シリコン材料２１２、他の酸化物材料２４０、および、窒化物スペーサー材料２３８は、実質的にエッチング選択性材料２１０を除去することなく、半導体デバイス２００から実質的に完全に除去される。上述のように、エッチング選択性材料２１０は、他の酸化物材料２４０、窒化物スペーサー材料２３８、および、酸化シリコン材料２１２に対して選択的にエッチングされ得る。いくつかの実施形態では、他の酸化物材料２４０、窒化物スペーサー材料２３８、および、酸化シリコン材料２１２は、例えば、Ｏ２、ＳＦ６、ＣＨ４、ＮＦ３、もしくは、エッチング選択性材料２１０を実質的に除去することなく酸化物と窒化物を除去するための当技術分野で知られている他のエッチャントの１つ以上を含むプラズマに、半導体デバイス２００をさらすことによって除去されうる。
図１２Ｂを参照すると、他の酸化物材料２４０および窒化物スペーサー材料２３８のループ２４５、ならびに、酸化シリコン材料２１２のループ２１５が前にあったところに、エッチング選択性材料２１０のパターンがあっても良い。エッチング選択性材料２１０の少なくともいくらかの部分２２８は、エッチング選択性材料２１０の他の部分に比べて大きな断面積を有してもよい。
図１３Ａを参照すると、エッチング選択性材料２１０のパターンが、半導体材料２０２を覆っている（図２Ａ）導電性材料２０２Ａに転写されうる。いくつかの実施形態では、選択エッチング材料２１０のパターンは、他の窒化シリコン料２０８、酸化物材料２０６、および、窒化シリコン材料２０４を通して、導電性材料２０２Ａに転写されうる。導電性材料２０２Ａ中のパターンは、エッチング選択性材料２１０をマスクとして使用し、他の窒化シリコン材料２０８、酸化物材料２０６、および、窒化シリコン材料２０４のむき出しになっている部分を除去することによって形成されうる。他の窒化シリコン材料２０８、酸化物材料２０６、および、窒化シリコン材料２０４にパターンを転写する方法は当技術分野で知られているので、本明細書には詳細に記載しない。
導電性材料２０２Ａの一部は、電気的に互いに分離された導電線２４４を形成するために除去され得る。図１３Ｂを参照すると、初めに形成されたフォトレジストライン２２２（図２Ｂ）ごとに、４本の導電線２４４が形成され得る。隣り合う導電線２４４は、互いに、約１０ｎｍ〜約２０ｎｍだけ離れていて、約１０ｎｍ〜約２０ｎｍの幅を有しうる。しかしながら、導電線２４４が異なる距離だけ互いに離れていても良く、また、導電線２４４が異なる太さであっても良く、本開示はこのような距離や太さを限定するものではないことが想定される。個々の導電線２４４は、電気的に互いに分離され得る。
いくつかの実施形態では、複数の開口部を有するマスクが、半導体デバイス２００の上で、導電性材料２０２Ａの一部を除去して導電性材料２０２Ａ中に間隔（開口）２４６を形成することが望ましい位置に設置され得る。いくつかの実施形態では、少なくともいくつかの間隔２４６が端部分２２８の近傍に形成されうる。約半分の間隔２４６は半導体デバイス２００の第１の端（例えば、図１３Ｂに図示する半導体デバイスの上部）に形成されても良く、約半分の間隔２４６は半導体デバイス２００の逆の第２の端（例えば、図１３Ｂに図示する半導体デバイス２００の下部）に形成されても良い。間隔２４６の形はほとんどの場合長方形であるが、他の実施形態では、間隔２４６の形は、三角形、円形、もしくは、互いに電気的に分離された導電線２４４を形成するために適した任意の形であり得る。
図１３Ｂの参照を続けると、１つおきの導電線２４４は、個々の導電線２４４の他の部分よりも広い部分（フォトレジスト材料２１８（図２Ｂ）の広がった部分２３０に対応し、従って、導電線２４４の端部分２２８の間に位置する）を含み得る。少なくともいくつかの導電線２４４は、導電線２４４の広がった部分（導電線２４４の端部分２２８間に位置する広がった部分）を含む接点パッド２５２を含み得る。接点パッド２５２は、ループ２４５（図１１Ａ）の位置に対応する導電線２４４上に形成され得る。導電性コンタクトが個々の接点パッド２５２上に形成され得る。接点パッド２５２は、互いに近接する複数の導電線２４４の複数の接点パッド２５２が横方向と縦方向に互いにずれるように、半導体デバイス２００を横切ってほぼ斜め方向に延びていてもよい。少なくともいくつかの導電線２４４は、アレイ領域中に接点パッド２５２を含む導電線２４４ではなくても良い。このような導電線２４４のいくつかは、このような導電線２４４の端部分２８８に接点パッド２５４を含み得る。接点パッド２５４は、個々の導電線２４４の他の部分に比べてより大きな断面積を有しうる。端部分２２８の接点パッド２５４は、導電線２４４（もしくは、メモリアレイ）の約半分の接点パッドを含み得る。接点パッド２５４を有する導電線２４４は、酸化シリコン材料２１２のループ２１５（図１１Ｂ）があった位置に形成された導電線２４４に対応しうる。
図１４を参照すると、導電性コンタクト２４８、２５０が個々の導電線２４４の接点パッド２５２、２５４（図１３Ｂ）に形成され得る。導電性コンタクト２５０は、導電線２４４の端部分２２８間の接点パッド２５２の上に形成され得るし、導電性コンタクト２４８は、導電線２２８の端部分２２８の接点パッド２５４の上に形成され得る。
接点パッド２５２は、導電線２４４を伴う接点（コンタクト）を形成するために導電性コンタクト２５０用のより広い面積（例えば、より大きな断面積を有しうる）を提供しうる。端部分２２８の接点パッド２５４は、導電性コンタクト２４８を形成するためのより広い領域を、導電線２４４の端部分２２８に提供しうる。接点パッド２５２を１つおきの導電線２４４に提供することと、接点パッド２５４を導電線２４４の端部分２２８に提供することにより、導電性コンタクト２４８、２５０は、従来の半導体デバイスよりも広い接点面積を有しうる。従って、導電性コンタクト２４８、２５０は、ライン間のスペースが約２０ｎｍ以下の導電線２４４に形成され得る。有利なことに、導電性コンタクト２４８、２５０は、半導体デバイス２００上の利用可能な領域を減らしてしまう「シャークジョー」パターンで配置されていない。
導電性コンタクト２４８、２５０は導電線２４４上に形成されるように記載されているが、導電性コンタクト２４８、２５０は、導電線２４４上に直接設置されるのではなく、導電線２４４と電気的に導通しうることも想定される。例えば、いくつかの実施形態では、導電線２４４の他の部分より大きな断面積を有する、広がった部分（拡張部分）２３０、および、端部分２２８を含む導電線２４４（例えば、接点パッド２５２、２５４を含む）が、導電性コンタクト２４８、２５０上に形成され得る。従って、導電性コンタクト２４８、２５０は、接点パッド２５２、２５４と電気的に導通できるように形成され得る。
従って、半導体デバイス上の面積を浪費することなく、導電線の太さが従来のフォトリソグラフィー技術の解像限界未満である半導体デバイスの導電線上に、導電性コンタクトのピッチが形成され得る。導電性コンタクトは、導電線の広がった部分（拡張部分）に形成された接点パッド上に形成され得る。導電線の広がった部分は、導電線の他の部分に比べて比較的広い断面表面積（cross-sectional surface area）を有するので、接点パッドおよび導電性コンタクトを形成するための余地（margins）は増加し得る。接点パッドおよび導電性コンタクトを個々の導電線に配置することができる程度に、接点パッドおよび導電性コンタクトは大きい。同様に、導電性コンタクトは、個々の導電線が１つの導電性コンタクトと電気的に導通可能になるように、個々の導電線に位置合わせされうる。導電線は、導電性コンタクトが個々の導電性コンタクトと対応する導電線の間を十分に接続できる程度に大きいままで、隣接する線の導電性コンタクトが複数の導電線にわたって広がらないように、パターニングされ得る。
従って、１つの実施形態では、半導体デバイスは、
個々に第１の部分、第２の部分、および、広がった部分（拡張部分）を含む複数の第１の導電線（前記広がった部分は、前記第１の導電線の前記第１の部分と前記第２の部分とを接続している）、
複数の第２の導電線（前記第２の導電線の少なくともいくつかは一組の前記第１の導電線の間に配置されており、個々の第２の導電線は、前記第２の導電線の端部分に前記第２の導電線の他の部分よりも大きな断面積を含む）、ならびに、
前記複数の第１の導電線、および、前記複数の第２の導電線の各々の上のパッド
を含み、
前記複数の第２の導電線の各々の上のパッドは、前記第２の導電線の各々の前記端部分に位置し、
前記複数の第１の導電線の各々の上のパッドは、前記第１の導電線の各々の前記広がった部分に位置する。
他の実施形態では、半導体デバイスは、メモリセルを含む半導体基板上の導電線を含む。ここで、少なくともいくつかの前記導電線は、個々の導電線の両端部分の間に位置する広がった部分を含み（前記広がった部分は前記個々の導電線の他の部分よりも幅が広い）、少なくともいくつかの前記導電線は、その導電線の他の部分よりも大きな断面積を有する端部分を含む。
さらに他の実施形態では、半導体デバイスは、半導体デバイスのメモリセルにわたって延びる導電線を含む。ここで、１つおきの導電線は、前記導電線の両端の間に広がった部分を含み、前記広がった部分は前記導電線の他の部分よりも大きな断面積を有する。
さらに他の実施形態は、半導体デバイス上に導電線を形成するステップを含む、半導体デバイスを形成する方法である。
（ここで、前記導電線を形成するステップは、
１つおきの導電線を、第１の部分、および、広がった部分によって前記第１の部分につながっている第２の部分を有するように形成するステップ、
少なくともいくつかの前記導電線について、個々の前記導電線の端部分にパッドを形成するステップ、ならびに、
少なくともいくつかの前記導電線の前記広がった部分に、パッドを形成するステップ
を含む）
半導体デバイスを形成する他の方法は、
フォトレジスト材料のラインを半導体デバイス上に形成するステップ（個々の前記フォトレジスト材料のラインは、個々の前記フォトレジスト材料のラインの他の部分に比べて広がった部分を含み）、
前記フォトレジスト材料のラインの側壁にスペーサーを形成するステップ、
前記フォトレジスト材料のラインを除去するステップ、
窒化物材料を前記スペーサーの上に形成するステップ、
前記スペーサーを囲む前記窒化物材料のループを形成するために、前記窒化物材料の一部を除去するステップ、ならびに、
導電線のパターンを形成するために、前記窒化物材料のループ、および、前記スペーサーのパターンを、下層の導電性材料に転写するステップ（少なくともいくつかの導電線は、個々の前記導電線の他の部分よりも広がった部分を有する）
を含む。
導電性コンタクト２４８、２５０は、１つのフォトレジストライン２２２（図２Ｂ）から４本の導電線２４４を形成するために、ピッチダブリングおよびピッチマルチプリケーションの１つの方法を用いて形成されたように記述され、説明されているが、他の半導体デバイスよりも大きな接点領域を有する導電性コンタクト２４８、２５０を形成するために、ピッチダブリングおよびピッチマルチプリケーションの他の方法が用いられても良いことが想定される。
図１５Ａ〜１５Ｅを参照すると、接点パッド３５２、３５４（図１５Ｅ）を形成するための他の実施形態が説明されている。図１５Ａを参照すると、その方法は、図２Ａと図２Ｂを参照しながら説明したフォトレジスト材料２１８と同様に、半導体デバイス上にフォトレジストライン３２２を形成するためにフォトレジスト材料３１８をパターニングするステップを含み得る。フォトレジストライン３２２は、本明細書に記載するように、少なくともいくつかの接点パッドが形成され得る広がった領域を有する端部分３２８を含み得る。フォトレジストライン３２２は、図２Ｂを参照しながら説明した広がった部分２３０と同様に、フォトレジストライン３２２の他の部分に比べて大きな断面積を有する広がった部分３３０を個々に含み得る。例えば、広がった部分３３０は、フォトレジストライン３２２の端部分３２８間に位置しうる。図３を参照しながら記載したように、フォトレジストライン３２２は、従来のフォトリソグラフィー技術を用いて形成され得るし、その後、フォトレジストライン３１８の一部は望ましい幅になるように除去され得る。フォトレジストライン３２２の端部分３２８は、半導体デバイスのアレイ領域内に位置しうる。
図１５Ｂを参照すると、図３から図５Ｂを参照しながら前述したように、スペーサー３１２はフォトレジスト材料３１８の側壁にピッチダブリング処理によって形成され得る。フォトレジスト材料３１８は、スペーサー３１２をフォトレジスト材料３１８の側壁に形成した後で、半導体デバイスから除去され得る。端部分３２８は、半導体デバイスの他の部分よりも、スペーサー材料３１２の材料の大きな断面積を含み得る。スペーサー材料３１２のループ３１５は、フォトレジスト材料３１８を除去した後でも残り得る。
図１５Ｃを参照すると、他のスペーサー材料３４０のループ３４５を形成するために、他のスペーサー材料３４０がスペーサー３１２の周りに形成され得る。いくつかの実施形態では、スペーサー３１２のループ３１５の数の２倍の数の他のスペーサー材料３４０のループ３４５がある。このような実施形態のいくつかでは、スペーサー３１２のループ３１５の各々は、ループ３１５の外側の壁が１つのループ３４５で囲まれ得るし、ループ３１５の内側の壁が１つのループ３４５で囲まれ得る。
図１５Ｄを参照すると、スペーサー３１２は、他のスペーサー材料３４０を残して半導体デバイスから除去され得る。複数の開口部を有するマスクが、半導体デバイスの上に間隔（開口）３４６（図１５Ｄの点線で示す）を形成するために、半導体デバイスに設置され得る。いくつかの実施形態では、マスクは斜め方向に伸びるほぼ長方形の形をした１つの開口部を含み得る。間隔３４６を形成するステップは、他のスペーサー材料３４０の複数のループ３４５を分離させ得るし、他のスペーサー材料３４０のラインのパターンを形成し得る。
図１５Ｅを参照すると、他のスペーサー材料３４０のパターンは、半導体デバイスを覆っている導電性材料のパターンを形成して、導電線３４４を形成するために、反転され得る。換言すると、導電線３４４のパターンは、他のスペーサー材料３４０のパターンと逆であるので、開口部やスペーサーが前に位置していた場所に導電線３４４が位置する。導電線３４４は、半導体デバイスの基板を覆っている導電性材料に形成され得る。フォトレジストライン（図１５Ａ）の４倍の数の導電線２４４があり得る。
図１４を参照しながら記載したように、接点パッド３５４は、少なくともいくつかの導電線３４４の端部分３２８に形成され得るし、接点パッド３５２は、少なくともいくつかの導電線３４４上に、少なくともいくつかの導電線３４４の端部分３２８間に形成され得る。接点パッド３５２は、１つおきの導電線３４４ごとに広がった部分３３０に形成され得る。接点パッド３５４は、１つおきの導電線３４４ごとに、導電線３４４の末端部分に形成され得る。導電性コンタクトは、個々の接点パッド３５２、３５４の上に形成され得る。従って、導電性コンタクトは、半導体デバイスのアレイ領域中に形成され得る。少なくともいくつかの導電性コンタクトは、導電線３４４上の個々の導電線３４４の端部分３２８間に形成され得るし、少なくともいくつかの導電性コンタクトは、導電線３４４の端部分３２８に形成され得る。
図１６Ａから図１６Ｃは、本開示の他の実施形態に沿った接点パッドの製造方法を説明する。図１６Ａを参照すると、フォトレジスト材料４１８は、半導体デバイス上にフォトレジストライン４２２を形成するためにパターニングされ得る。フォトレジスト材料４１８は、図２Ａを参照しながら説明したフォトレジスト材料２１８と実質的に同様であり得る。フォトレジストライン４２２のいくつかは、ほぼ水平方向に延びていても良く、フォトレジストライン４２２のいくつかは、ほぼ縦方向に延びていても良い。ほぼ水平方向に延びている複数のフォトレジストライン４２２、および、ほぼ縦方向に延びている複数のフォトレジストライン４２２は、互いに隔てられており、さらに、互いに実質的に直交する向きとなり得る。フォトレジストライン４２２の各々は、本明細書に記載しているように、接点パッドが形成される広がった部分４３０を含み得る。個々のフォトレジストライン４２２の端部分４２８は、接点パッドが形成される比較的大きな部分を含み得る。
個々のフォトレジストライン４２２の端部分４２８は、半導体デバイスの隅で互いに分離され得る。
図１６Ｂを参照すると、フォトレジスト材料４１８の側壁にスペーサー４１２が形成され得るし、図３から図５Ｂを参照しながら前述したように、フォトレジスト材料４１８の一部は半導体デバイスから除去され得る。スペーサー４１２のループ４１５は、フォトレジスト材料４１８を除去した後でも残り得る。
図１６Ｃを参照すると、図１５Ｃと図１５Ｄを参照しながら説明したように、導電性材料中の導電線４４４のパターンが半導体デバイスにわたって形成され得る。例えば、スペーサー４１２のループ４１５に対して、図１５Ｃを参照しながら上述したように、ピッチダブリング処理が行われても良い。結果として得られたパターンは、図１５Ｄと図１５Ｅを参照しながら上述したように、導電線４４４を形成するために導電性材料に転写され得る。導電線４４４のいくつかは第１の方向（水平方向）に延びていても良く、導電線４４４のいくつかは第２の方向（第１の方向と直角をなす縦方向）に延びていても良い。
間隔（開口）４４６は、導電線４４４の各々を電気的に分離する。導電線４４４は、接点パッド４５４を少なくともいくつかの導電線４４４の端部分４２８に含み得るし、接点パッド４５２を少なくともいくつかの導電線４４４上に、個々の導電線４４４の複数の端部分４２８の間になるように含み得る。いくつかの実施形態では、接点パッド４５２は、半導体デバイスのアレイ領域中に位置し得る。接点パッド４５２は、１つおきの導電線４４４の広がった部分４３０に形成され得る。導電性コンタクトは個々の接点パッド４５２、４５４の上に形成され得る。従って、導電性コンタクトは半導体デバイスのアレイ領域中に形成され得る。少なくともいくつかの導電性コンタクトは、導電線４４４上の導電線４４４の複数の端部分４２８の間に形成され得るし、少なくともいくつかの導電性コンタクトは、導電線４４４の端部分４２８に形成され得る。いくつかの実施形態では、端部分４２８は半導体デバイスのアレイ領域中に位置し得る。
図面に関連して、ある種の例示的な実施形態を記述してきたが、本開示に含まれる実施形態が、本明細書において明示的に示されて記述されたそれらの実施形態に限られるわけではないということを、当業者は認識し、かつ、よく理解するだろう。むしろ、本明細書に記述した実施形態に対する多くの追加や削除や改変が、この後に請求項に記述したもの（法的な均等物を含む）などのように、本開示に含まれる実施形態の範囲から逸脱することなく、なされ得る。さらに、開示された一つの実施形態の特徴を、開示された別の実施形態の特徴と組み合わせてもよく、これは、発明者らによって想定されているとおり、本開示の範囲内に依然として含まれる。

Claims (18)

  1. デバイスを形成する方法であって、
    フォトレジスト材料のラインの側面にスペーサを形成することと、
    前記フォトレジスト材料の前記ラインを除去して、前記スペーサのパターンを形成することと、
    前記スペーサの前記パターンを酸化物材料に転写し、かつ、前記スペーサを除去して、前記酸化物材料を含む第１のラインを形成することと、
    前記第１のライン上に窒化物材料を形成することと、
    前記窒化物材料上に別の酸化物材料を形成することと、
    前記別の酸化物材料の一部分を除去して前記窒化物材料の少なくとも一部分を露出させる一方で、前記別の酸化物材料の少なくとも別の部分をそのまま残すことと、
    前記窒化物材料の露出部分を除去して、隣接する第１のライン間に、前記別の酸化物材料及び前記窒化物材料を含む第２のラインを形成することと、
    前記第１のライン及び前記第２のラインのパターンを導電性材料に転写して、導電性ラインを形成することと、
    を含む方法。
  2. 前記窒化物材料の露出部分を除去することは、前記別の酸化物材料に対して前記窒化物材料の前記露出部分を選択的に除去することを含む、請求項１に記載の方法。
  3. 前記導電性ラインのうちの約半数の端部の近傍に導電性コンタクトを形成することを更に含む、請求項１に記載の方法。
  4. 前記導電性ラインのうちの別の約半数の両端部間に導電性コンタクトを形成することを更に含む、請求項３に記載の方法。
  5. 前記第１のライン及び前記第２のラインのパターンを導電性材料に転写して導電性ラインを形成することは、前記導電性材料の一部分を除去して、前記導電性ラインを電気的に互いに分離することを含む、請求項１に記載の方法。
  6. 前記第１のライン及び前記第２のラインのパターンを導電性材料に転写して導電性ラインを形成することは、
    前記導電性ラインのうちの約半数を、その両端部間に拡張部分を有するように形成することと、
    前記導電性ラインのうちの別の約半数を、その一端部における断面積が他端部における断面積よりも大きくなるよう形成することと、
    を含む、請求項１に記載の方法。
  7. 前記導電性ラインのうちの少なくとも幾つかに導電性コンタクトを形成することを更に含み、前記導電性コンタクトは、横方向及び縦方向に互いにずれている、請求項１に記載の方法。
  8. 前記導電性ラインのうちの少なくとも別の導電性ライン上に追加の導電性コンタクトを形成することを更に含み、前記追加の導電性コンタクトのうちの幾つかは、前記追加の導電性コンタクトのうちの少なくとも幾つかと縦方向に位置合わせされており、かつ、前記追加の導電性コンタクトのうちの別の追加の導電性コンタクトから縦方向にずれている、請求項７に記載の方法。
  9. 前記フォトレジスト材料の前記ラインを、その両端部間に拡張部分を有するように形成することを更に含む、請求項１に記載の方法。
  10. 前記導電性ラインのうちの少なくとも幾つかの端部に導電性コンタクトを形成することを更に含み、前記端部における前記導電性コンタクトは、横方向及び縦方向に互いにずれている、請求項１に記載の方法。
  11. デバイスを形成する方法であって、
    デバイス上にフォトレジスト材料のラインを形成することであって、前記フォトレジスト材料の各ラインは、フォトレジスト材料のそれぞれの前記ラインの別の部分と比べて拡幅された部分を含む、ことと、
    前記フォトレジスト材料の前記ラインの側壁にスペーサを形成することと、
    前記フォトレジスト材料の前記ラインを除去することと、
    前記スペーサ間の開口を介して、犠牲材料及び酸化物材料の一部分を除去することと、
    前記スペーサ及び前記犠牲材料を除去し、かつ、前記酸化物材料の第１のループをそのまま残すことと、
    前記酸化物材料上に窒化物材料を形成し、かつ、前記窒化物材料上に別の酸化物材料を形成することと、
    前記窒化物材料の一部分を除去して、前記窒化物材料及び前記別の酸化物材料を含む第２のループを形成することと、
    前記第１のループ及び前記第２のループのパターンをその下の導電性材料に転写して、導電性ラインのパターンを形成することであって、前記導電性ラインのうちの少なくとも幾つかは、前記それぞれの導電性ラインの別の部分と比べて拡幅された部分を有する、ことと、
    を含む方法。
  12. 前記フォトレジスト材料の前記ラインの両端部間から前記フォトレジスト材料を除去する一方で、前記フォトレジスト材料の一部分を前記フォトレジスト材料の前記ラインの両端部に残すこと、を更に含む、請求項１１に記載の方法。
  13. 導電性ラインのパターンを形成することは、前記フォトレジスト材料のラインの４倍の数の導電性ラインを形成することを含む、請求項１１に記載の方法。
  14. 導電性ラインのパターンを形成することは、その端部に前記拡幅された部分を含む、前記導電性ラインのうちの約半数を形成すると共に、両端部間に前記拡幅された部分を含む、前記導電性ラインのうちの約半数を形成することを含む、請求項１１に記載の方法。
  15. 前記導電性ラインの前記拡幅された部分に導電性コンタクトを形成することを更に含み、前記導電性ラインの前記拡幅された部分に導電性コンタクトを形成することは、
    第１の組の導電性ラインの両端部間に、導電性コンタクトを、別の導電性コンタクトから縦方向及び横方向にずれるように形成することと、
    第２の組の導電性ラインの端部に導電性コンタクトを形成することであって、前記第２の組の導電性ラインの端部における前記導電性コンタクトのうちの幾つかは、前記第２の組の導電性ラインの別の導電性コンタクトから縦方向にずれている、ことと、
    を含む、請求項１１に記載の方法。
  16. 前記フォトレジスト材料の前記ラインの側壁にスペーサを形成する前に、前記フォトレジスト材料の前記ラインをトリムすることを更に含む、請求項１１に記載の方法。
  17. 前記フォトレジスト材料の前記ラインをトリムすることは、約２０ｎｍから約４０ｎｍまでの範囲内の幅を有する前記フォトレジスト材料のラインを形成することを含む、請求項１６に記載の方法。
  18. 導電性ラインのパターンを形成することは、前記導電性ラインの前記パターンのうちの隣接する導電性ラインを、約１０ｎｍから約２０ｎｍまでの間だけ互いに離間するように形成することを含む、請求項１１に記載の方法。
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