KR20120134216A - Ｄｐｔ를 이용한 메탈 콘택 형성 방법 - Google Patents

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Abstract

본 발명의 사상은 반도체 소자 칩 사이즈 감소에 따른, 스트링 오버헤드를 최소화할 수 있는 메탈 콘택 형성 방법을 제공한다. 그 메탈 콘택 형성 방법은 셀 영역과 페리 영역이 정의된 타겟 층 상에 제1 절연층 및 제1 마스크층을 순차적으로 형성하는 단계; 상기 제1 마스크층을 식각하여, 상기 셀 영역에 제1 방향으로 연장하는 라인 형태를 가지며 상기 제1 절연층을 노출시키는 제1 개구부 및 상기 페리 영역에 상기 제1 절연층을 노출시키는 제1 홀을 구비한 제1 마스크 패턴을 형성하는 단계; DPT(Double Patterning Technology) 공정을 이용하여, 상기 셀 영역의 상기 제1 마스크 패턴 및 노출된 상기 제1 절연층 상에 상기 제1 방향에 수직인 제2 방향으로 연장하는 라인 형태의 제1 희생층 패턴을 형성하는 단계; 상기 제1 마스크 패턴 및 제1 희생층 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 상기 타겟 층을 노출시키는 콘택 홀을 형성하는 단계; 및 상기 콘택 홀을 메탈 물질로 채워 메탈 콘택을 형성하는 단계;를 포함한다.

Description

ＤＰＴ를 이용한 메탈 콘택 형성 방법{Method for fabricating metal contact using DPT(Double Patterning Technology)}
본 발명의 사상은 반도체 소자 제조 방법에 관한 것으로, 특히 DPT를 이용한 반도체 소자의 메탈 콘택을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 피치 또한 급격히 감소하고 있는 추세이다. 이러한 추세에 따라, 포토 리소그라피 공정의 해상 한계를 초월하는 미세한 폭과 간격을 가지는 미세 패턴들이 구현되고 있다. 한편, 반도체 소자의 집적도 증가와 함께 셀 영역에 배치되는 메탈 콘택을 위한 공간도 감소하고 있는 추세이다.
본 발명의 사상이 해결하고자 하는 과제는 반도체 소자 칩 사이즈 감소에 따른, 스트링 오버헤드를 최소화할 수 있는 메탈 콘택 형성 방법 및 그 메탈 콘택을 포함한 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 셀 영역과 페리 영역이 정의된 타겟 층 상에 제1 절연층 및 제1 마스크층을 순차적으로 형성하는 단계; 상기 제1 마스크층을 식각하여, 상기 셀 영역에 제1 방향으로 연장하는 라인 형태를 가지며 상기 제1 절연층을 노출시키는 제1 개구부 및 상기 페리 영역에 상기 제1 절연층을 노출시키는 제1 홀을 구비한 제1 마스크 패턴을 형성하는 단계; DPT(Double Patterning Technology) 공정을 이용하여, 상기 셀 영역의 상기 제1 마스크 패턴 및 노출된 상기 제1 절연층 상에 상기 제1 방향에 수직인 제2 방향으로 연장하는 라인 형태의 제1 희생층 패턴을 형성하는 단계; 상기 제1 마스크 패턴 및 제1 희생층 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 상기 타겟 층을 노출시키는 콘택 홀을 형성하는 단계; 및 상기 콘택 홀을 메탈 물질로 채워 메탈 콘택을 형성하는 단계;를 포함하는 DPT를 이용한 메탈 콘택 형성 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 희생층 패턴을 형성하는 단계는, 상기 제1 마스크 패턴 및 노출된 상기 제1 절연층을 덮는 제1 희생층을 형성하는 단계; 상기 제1 희생층 상에 제2 희생층 및 반사 방지층을 순차적으로 형성하는 단계; 상기 셀 영역의 상기 반사 방지층 상에 상기 제2 방향으로 연장하는 라인 형태의 PR 패턴을 형성하는 단계; 상기 PR 패턴을 마스크로 하여 상기 반사 방지층 및 제2 희생층을 식각하여 상기 제1 희생층을 노출시키는 제2 개구부를 형성하는 단계; 상기 제2 개구부의 측벽에 스페이서를 형성하는 단계; 상기 제2 희생층을 제거하는 단계; 및 상기 스페이서를 마스크로 하여 상기 제1 희생층을 식각하여, 상기 제1 마스크 패턴을 노출시키는 제3 개구부를 구비한 상기 제1 희생층 패턴을 완성하는 단계;를 포함할 수 있다.
또한, 상기 PR 패턴을 형성하는 단계에서, 상기 페리 영역에는 상기 PR 패턴이 형성되지 않으며, 상기 제1 희생층 패턴을 완성하는 단계에서, 상기 페리 영역의 제1 마스크 패턴이 노출되며, 상기 콘택 홀 형성시에, 상기 셀 영역에는 상기 제1 개구부에 의해 한정되고, 상기 제1 희생층 패턴에 대응되는 콘택 홀이 형성되며, 상기 페리 영역에는 상기 제1 홀에 대응하는 콘택 홀이 형성될 수 있다.
한편, 상기 스페이서를 형성하는 단계는, 상기 반사 방지층 및 제2 희생층, 그리고 노출된 상기 제1 희생층을 덮은 스페이서층을 형성하는 단계; 및 상기 제2 희생층이 노출될 때까지 상기 스페이서층을 에치-백(etch-back)하여 상기 스페이서를 완성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 희생층 패턴을 형성하는 단계는, 상기 셀 영역의, 상기 제1 마스크 패턴 및 상기 노출된 상기 제1 절연층을 덮는 제1 희생층을 형성하는 단계; 상기 제1 희생층 상에 반사 방지층을 형성하는 단계; 상기 반사 방지층 상에 상기 제2 방향으로 연장하는 라인 형태의 PR 패턴을 형성하는 단계; 상기 PR 패턴의 측벽에 스페이서를 형성하는 단계; 상기 PR 패턴을 제거하는 단계; 및 상기 스페이서를 마스크로 하여 상기 제1 희생층을 식각하여, 상기 제1 마스크 패턴을 노출시키는 제2 개구부를 구비한 상기 제1 희생층 패턴을 완성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 콘택을 플래시 메모리에 형성하는 경우에, 상기 플래시 메모리의 서로 인접하는 2개의 스트링 선택 라인들(SSL) 사이의 영역인 스트링 오버헤드에 상기 메탈 콘택을 형성하고, 상기 제1 개구부의 상기 제2 방향 폭에 따라 상기 스트링 오버헤드의 상기 제2 방향 폭이 결정될 수 있다. 또한, 상기 메탈 콘택을 DRAM 메모리에 형성하는 경우에, 상기 타겟 층 내에 활성 영역이 소자 분리층에 의해 상기 제1 방향을 따라 바 형태로 정의되며, 게이트 라인이 상기 제1 방향에 대해 소정 각도를 갖도록 형성되며, 상기 제1 개구부를 상기 활성 영역에 대응되는 부분에 형성하며, 상기 제1 개구부에 의해 한정되는 부분에 적어도 3개의 상기 콘택 홀을 형성할 수 있다.
본 발명의 사상은 또한, 상기 과제를 해결하기 위하여, 셀 영역과 페리 영역이 정의된 타겟 층 상에 제1 절연층을 형성하는 단계; 상기 셀 영역의 서로 인접하는 2개의 스트링 선택 라인들 사이의 스트링 오버헤드에 제1 개구부 및 상기 페리 영역에 제1 홀을 구비한 마스크 패턴을 상기 제1 절연층 상에 형성하는 단계; DPT 공정을 이용하여, 상기 셀 영역의 상기 마스크 패턴 상에 라인-스페이스 형태의 제1 희생층 패턴을 형성하는 단계; 상기 마스크 패턴 및 제1 희생층 패턴을 마스크로 하여 상기 제1 절연층을 식각하여, 상기 셀 영역의 상기 스트링 오버헤드에 상기 제1 개구부에 의해 한정되고 상기 제1 희생층 패턴에 대응하는 제1 콘택 홀 및 상기 페리 영역에 상기 제1 홀에 대응하는 제2 콘택 홀을 형성하는 단계; 상기 제1 및 제2 콘택 홀을 메탈 물질로 채워 상기 셀 영역 및 페리 영역의 상기 타겟 층에 연결되는 메탈 콘택을 형성하는 단계;를 포함하는 DPT를 이용한 메탈 콘택 형성 방법을 제공한다.
더 나아가, 본 발명의 사상은 상기 과제를 해결하기 위하여, 셀 영역 및 페리 영역이 정의된 반도체 기판; 상기 셀 영역의 상기 반도체 기판 상에 형성되고, 다수의 셀 트랜지스터들, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터를 각각 구비한 다수의 셀 스트링; 상기 다수의 셀 스트링의 대응하는 셀 트랜지스터들의 게이트 전극들에 각각 연결된 다수의 게이트 라인; 상기 다수의 셀 스트링의 접지 선택 트랜지스터들의 게이트 전극들에 연결된 접지 선택 라인; 상기 다수의 셀 스트링의 스트링 선택 트랜지스터의 게이트 전극들에 연결된 스트링 선택 라인; 서로 인접하는 2개의 스트링 선택 라인들 사이의 스트링 오버헤드의 상기 반도체 기판 상에 형성된 제1 메탈 콘택; 및 상기 페리 영역의 상기 반도체 기판 상에 형성된 제2 메탈 콘택;를 포함하고, 상기 제1 메탈 콘택은 소정 폭과 간격을 가지고 상기 스트링 선택 라인이 연장하는 제1 방향을 따라 일렬로 배치되며, 상기 제1 방향에 수직인 제2 방향의 상기 제1 메탈 콘택의 폭에 따라 상기 스트링 오버헤드의 상기 제2 방향 폭이 결정되는 것을 특징으로 하는 메탈 콘택을 포함한 반도체 소자를 제공한다.
본 발명의 사상에 따른 DPT 이용한 메탈 콘택 형성 방법은 2개의 스트링 선택라인 사이의 스트링 오버헤드에 DPT 공정을 통해 메탈 콘택을 형성함으로써, 스트링 오버헤드를 대폭적으로 축소시킬 수 있다. 즉, 스트링 오버헤드는 DPT 공정을 통해 형성되는 메탈 콘택의 제2 방향 폭에 따라 그 사이즈가 대폭적으로 감소할 수 있다. 이러한 스트링 오버헤드의 사이즈 감소에 따라, 반도체 소자의 전체 사이즈가 대폭적으로 축소될 수 있다.
또한, 페리 영역의 메탈 콘택을 셀 영역의 메탈 콘택과 함께 형성하기 때문에, 반도체 소자 전체의 메탈 콘택 형성 공정을 단순화시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 포함된 메모리 셀 어레이의 회로도이다.
도 2는 도 1의 메모리 셀 어레이의 스트링 오버헤드를 확대하여 보여주는 평면도이다.
도 3a ~ 도 12c는 본 발명의 일 실시예에 따른 DPT 공정을 이용한 메탈 콘택 형성 방법에 대한 과정을 보여주는 평면도들 및 단면도들이다.
도 13a ~ 도 18b는 본 발명의 일 실시예에 따른 DPT 공정을 이용한 메탈 콘택 형성 방법에 대한 과정을 보여주는 평면도들 및 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 메탈 콘택을 포함한 반도체 소자에 대한 레이아웃이다.
도 20은 도 19의 반도체 소자에 DPT 공정을 이용한 메탈 콘택을 형성하는 방법을 개략적으로 설명하기 위한 평면도이다.
도 21은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 채용하는 메모리 시스템의 블록 다이어그램이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자에 포함된 메모리 셀 어레이의 회로도이다.
도 1을 참조하면, 플래시 메모리와 같은 메모리 소자는 다수의 메모리 셀 어레이(1000A, 1000B)를 포함할 수 있다. 또한, 다수의 메모리 셀 어레이 중 어느 하나, 예컨대 상부의 메모리 셀 어레이(1000A)는 복수의 셀 스트링(1010A)을 포함할 수 있는데, 각각의 셀 스트링(1010A)은 직렬로 연결된 복수의 메모리 셀(1020A)을 포함할 수 있다. 하나의 셀 스트링(1010A)에 포함되어 있는 복수의 메모리 셀(1020A)의 게이트 전극은 각각 서로 다른 워드 라인 WL0, WL1, ..., WLm -1, WLm 에 연결될 수 있다.
셀 스트링(1010A)의 양단에는 각각 접지 선택 라인(GSLA)에 연결되는 접지 선택 트랜지스터(1040A)와, 스트링 선택 라인(SSLA)에 연결되는 스트링 선택 트랜지스터(1060A)가 배치될 수 있다. 접지 선택 트랜지스터(1040A) 및 스트링 선택 트랜지스터(1060A)는 복수의 메모리 셀(1020A)과 비트 라인 BL0, BL1, ..., BLn -1, BLn 및 공통 소스 라인(CSLA)과의 전기적 연결을 제어한다. 복수의 셀 스트링(1010A)에 걸쳐서 1 개의 워드 라인에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성할 수 있다.
이러한 구조의 플래시 메모리 소자에서 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, X-디코더 블록(미도시) 및 Y-디코더 블록(미도시)을 이용하여 메모리 셀 어레이(1000A)의 상기 워드 라인 WL0, WL1, ..., WLm-1, WLm 및 비트 라인 BL0, BL1, ..., BLn -1, BLn 을 선택하여 해당 메모리 셀을 선택하게 된다.
한편, 하부에 배치된 메모리 셀 어레이(1000B)는 상부의 메모리 셀 어레이(1000A)와 유사한 구조를 갖는다. 다만, 선택 트랜지스터(1040B)와 접지 선택 라인(GSLB), 스트링 선택 트랜지스터(1060B)와 스트링 선택 라인(SSLB), 그리고 공통소스라인(CSLB)의 위치는 상부 메모리 셀 어레이(1000A)와 반대로 배치될 수 있다. 그에 따라, 인접하는 2개의 메모리 셀 어레이(1000A, 1000B) 각각의 스트링 선택 라인(SSLA, SSLB)은 서로 인접하며, 이러한 인접하는 2개의 스트링 선택 라인(SSLA, SSLB) 사이의 영역을 스트링 오버헤드(SO: String Overhead)이라고 한다. 이러한 스트링 오버헤드(SO)에는 각 스트링의 액티브 영역, 예컨대 드레인 영역을 비트 라인 BL0, BL1, ..., BLn -1, BLn 에 연결하는 메탈 콘택(MC)이 형성될 수 있다.
최근의 플래시 메모리 소자는 복수의 메모리 셀이 도 1에서와 같이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 칩 사이즈의 축소(shrink)를 위해 플래시 메모리 소자의 디자인 룰 (design rule)이 더욱 감소되고 있고, 이러한 디자인 룰 감소에 따라, 메탈 콘택(MC)이 형성되는 스트링 오버헤드(SO)의 사이즈 감소도 함께 요구되고 있다.
그에 따라, 본 실시예의 메모리 소자에서는 스트링 오버헤드(SO)로 형성되는 메탈 콘택(MC)을 DPT(Double Patterning Technology) 공정을 통해 형성한다. 또한 본 실시예의 메모리 소자에서 메탈 콘택(MC)이 DPT 공정을 통해 형성됨으로써, 메탈 콘택(MC)은 스트링 선택 라인이 달리는 제1 방향을 따라 일렬로 배치될 수 있으며, 제1 방향에 수직인 제2 방향의 메탈 콘택(MC)의 폭에 따라 스트링 오버헤드(SO)의 사이즈가 감소할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 스트링 오버헤드를 확대하여 보여주는 평면도이다.
도 2를 참조하면, 전술한 바와 같이 2개의 인접하는 스트링 선택 라인(SSLA, SSLB) 사이의 스트링 오버헤드(SO)에 메탈 콘택(MC)이 제1 방향(x 방향)을 따라 일렬로 배치될 수 있다. 스트링 오버헤드(SO)의 제2 방향(y 방향) 폭은 메탈 콘택(MC)의 제2 방향 폭(W1)에 의해 결정될 수 있다. 즉, 스트링 오버헤드(SO)의 제2 방향의 사이즈를 메탈 콘택(MC)의 제2 방향 폭(W1)까지 감소시킬 수 있음을 의미한다.
본 실시예의 메탈 콘택(MC)은 DPT 공정을 통해 형성되며, 그러한 메탈 콘택(MC)의 형성 방법은 이하의 도 3a 내지 도 18b에 대한 설명 부분에서 상세히 기술한다. 여기서, 메탈 콘택(MC) 각각은 드레인 영역이 형성되는 ACT 영역(ACT) 각각에 형성될 수 있다.
도 3a ~ 도 12c는 본 발명의 일 실시예에 따른 DPT 공정을 이용한 메탈 콘택 형성 방법에 대한 과정을 보여주는 평면도들 및 단면도들이다. 여기서, 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a는 본 실시예에 따른 메탈 콘택 형성 과정의 각 단계에 대한 평면도들이고, 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 및 12b는 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a 각각의 Ⅰ-Ⅰ'부분을 절단한 단면도들이며, 도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 및 12c는 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a 각각의 Ⅱ-Ⅱ'부분을 절단한 단면도들이다.
도 3a 내지 3c를 참조하면, 먼저, 타겟 층(110) 상에 제1 절연층(120) 및 제1 마스크층(미도시)을 순차적으로 형성한다. 여기서, 여기서 타겟 층(110)은 액티브 영역이 형성되는 반도체 기판일 수 있다. 또한, 타겟 층(110)은 메모리 셀들이 형성되는 셀 영역(RCell)과 셀 영역 주변의 페리 영역(RPeri)으로 구분될 수 있다.
한편, 제1 절연층(120)은 산화막, 질화막 또는 이들의 조합으로 형성될 수 있다. 제1 마스크층은 제1 절연층(120)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 절연층(120)은 산화막 계통, 즉, 열산화막, CVD(chemical vapor deposition) 산화막, USG막(undoped silicate glass film) 및 HDP 산화막(high density plasma oxide film) 등으로 형성될 수 있다. 또한, 제1 마스크층은 질화막, 예컨대, SiON, SiN, 및 SiBN 등으로 형성될 수 있다. 본 실시예에서 제1 마스크층은 실리콘질화막(SiN)으로 형성될 수 있다. 제1 마스크층은 제1 절연층(100)에 비해 매우 얇은 두께, 예컨대 300 Å 두께로 형성될 수 있다.
제1 절연층(120) 및 제1 마스크층 형성 후, 제1 마스크층 상에 포토레지스트(PR: Photo Resist)층(미도시) 형성하고, 포토 리소그라피 공정을 통해 소정 PR 패턴(미도시)을 형성한다. PR 패턴은 셀 영역(RCell)에서는 제1 방향(x 방향)으로 연장하는 라인 형태의 오픈 영역을 구비하며, 페리 영역(RPeri)에서는 형성하고자 하는 메탈 콘택의 형태, 예컨대, 원형의 오픈 영역을 구비할 수 있다.
이후, PR 패턴을 마스크로 하여 제1 마스크층을 식각하여 제1 마스크 패턴(130)을 형성할 수 있다. 제1 마스크 패턴(130)은 PR 패턴과 동일한 형태를 가질 수 있다. 즉, 제1 마스크 패턴(130)은 셀 영역(RCell)에서 제1 방향(x 방향)으로 연장하는 라인 형태를 갖는 제1 개구부(T1)를 구비하며, 페리 영역(RPeri)에서 원형의 제1 홀(H1)을 구비할 수 있다. 제1 개구부(T1) 및 제1 홀(H1)을 통해 하부의 제1 절연층(120)의 상면 일부가 노출될 수 있다. 여기서, 도 3a 내지 3c는 제1 마스크 패턴(130) 형성 후, PR 패턴이 제거된 후의 모습을 보여준다.
한편, 제1 개구부(T1)의 제2 방향(y 방향)의 폭(W1)은 차후에 형성되는 메탈 콘택의 제2 방향 폭을 고려하여 결정될 수 있다. 또한, 제1 개구부(T1)는 스트링 오버헤드의 제2 방향의 폭을 고려하여 결정될 수 있다. 즉, 제1 개구부(T1)의 제2 방향의 폭(W1)은 스트링 오버헤드의 제2 방향의 폭에 의해 제한될 수 있고, 그에 따라, 스트링 오버헤드의 제2 방향의 폭의 축소는 제1 개구부(T1)의 제2 방향의 폭(W1)에 의해 결정될 수 있다.
도 4a 내지 4c를 참조하면, 제1 마스크 패턴(130) 형성 후, 제1 마스크 패턴(130) 상부에, 제1 희생층(140), 제2 희생층(150), 및 반사 방지층(160)을 순차적으로 형성한다. 제1 희생층(140)은 제1 절연층(120) 및 제1 마스크 패턴(130)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 절연층(120)이 산화막으로 형성되고, 제1 마스크 패턴(130)이 질화막으로 형성된 경우, 제1 희생층(140)은 폴리 실리콘으로 형성될 수 있다.
제2 희생층(150)은 제1 희생층(140)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 희생층(140)이 폴리 실리콘으로 형성된 경우, 제2 희생층(150)은 ACL(amorphous carbon layer), SOH(Spin-On Hard Mask)로 형성될 수 있다. 여기서, SOH는 탄소 함량이 총 중량을 기준으로 약 85 ? 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 하드 마스크막을 일컫는다. 반사 방지층(160)은 포토 리소그라피 공정 중에 빛의 반사를 방지하는 층으로서, 일반적으로 실리콘산화질화막(SiON)으로 형성될 수 있다.
도 5a 내지 5c를 참조하면, 셀 영역(RCell)의 반사 방지층(160) 상에 라인-스페이스 형태의 PR 패턴(170)을 형성한다. 제2 방향으로 연장하는 라인 형태의 패턴의 제1 방향 폭은 제2 폭(W2)을 가지며, 패턴 간의 간격은 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)의 3배에 해당할 수 있다. 한편, 페리 영역(RPeri)의 반사 방지층(160) 상에는 PR 패턴이 형성되지 않을 수 있다.
도 6a 내지 6c를 참조하면, 셀 영역(RCell)의 PR 패턴(170)을 마스크로 하여, 하부의 반사 방지막(160)과 제2 희생층(150)을 식각하여 반사 방지막 패턴(160a) 및 제2 희생층 패턴(150a)을 형성하고, PR 패턴(170)을 제거한다. 반사 방지막 패턴(160a) 및 제2 희생층 패턴(150a)에는 제1 희생층(140)의 상면 일부를 노출시키는 제2 개구부(T2)가 형성될 수 있다.
한편, 페리 영역(RPeri)의 경우, PR 패턴이 형성되지 않았으므로, 반사 방지막(160)과 제2 희생층(150)이 모두 식각되어 제1 희생층(150) 상면 전부가 노출될 수 있다.
도 7a 내지 7c를 참조하면, 반사 방지막 패턴(160a), 제2 희생층 패턴(150a) 및 노출된 제1 희생층(140)을 덮는 스페이서층(180)을 형성한다. 스페이서층(180)은 균일한 두께, 예컨대 제2 희생층 패턴(150a)의 제1 폭(W2)의 동일한 두께로 형성될 수 있다. 그에 따라, 제2 개구부(T2) 부분에서 제2 폭(W2)을 갖는 그루부(G)가 형성될 수 있다.
이러한 스페이서층(180)은 MTO(Medium Temperature Oxide) 등과 같은 산화막으로 형성될 수 있다. 스페이서층(180)을 균일한 두께로 형성하기 위하여 원자층 증착(ALD: Atomic Layer Deposition) 공정이 이용될 수 있다. 그에 따라, 스페이서층(180)은 ALD막으로 일컬어지기도 한다.
한편, 페리 영역(RPeri)의 경우, 반사 방지막 패턴(160a) 및 제2 희생층 패턴(150a)이 존재하지 않기 때문에, 스페이서층(180)이 제1 희생층(140)의 상면 전체를 덮게 된다.
도 8a 내지 8c를 참조하면, 제2 희생층 패턴(150a)이 노출될 때까지 스페이서층(180)을 에치-백(etch-back)하여 제2 희생층 패턴(150a)의 측벽, 또는 제2 개구부(T2)의 측벽에 스페이서(180a)를 형성한다. 한편, 스페이서(180a) 형성 중에 그루부(G)의 하부 면도 식각되어 제1 희생층(140)이 그루부(G)를 통해 노출될 수 있다. 한편, 스페이서(180a) 사이의 간격은 그루부(G)의 폭에 해당하는 제2 폭(W2)을 가질 수 있다.
한편, 페리 영역(RPeri)의 경우, 스페이서층(180)이 에치-백(etch-back)을 통해 모두 제거됨으로써, 제1 희생층(140) 상면 전체가 노출될 수 있다.
도 9a 내지 9c를 참조하면, 제1 희생층(140) 상에 스페이서(180a)만을 남기고 제2 희생층 패턴(150a)을 제거한다. 제2 희생층 패턴(150a)의 제거는 스페이서(180a)의 식각이 억제되는 조건하에서 행해질 수 있다. 예컨대, 제2 희생층 패턴(150a)은 스트립 (strip), 건식 또는 습식 식각 공정을 통해 제거될 수 있다. 제2 희생층 패턴(150a) 제거 후, 셀 영역(RCell)의 제1 희생층 상에는 폭과 간격이 제2 폭(W2)인 스페이서(180a)만 잔존하게 된다.
도 10a 내지 10c를 참조하면, 스페이서(180a)를 마스크로 하여 제1 희생층(140)을 식각하여, 제3 개구부(T3)를 구비한 제1 희생층 패턴(140a)을 형성한다. 제3 개구부(T3)를 통해 제1 마스크 패턴(130) 및 제1 절연층(120)이 노출될 수 있다. 제1 절연층(120)은 제1 방향을 따라 교번적으로 노출되는데, 이는 도 3a 및 3b에서 볼 수 있듯이, 제1 개구부(T1)을 통해 노출된 제1 절연층(120) 부분만이 제3 개구부(T3)를 통해 노출되기 때문이다. 즉, 제1 개구부(T1)와 제3 개구부(T1)가 겹치는 부분에 제1 절연층(120)이 노출될 수 있다.
한편, 페리 영역(RPeri)의 경우, 스페이서가 존재하지 않기 때문에, 제1 희생층 전체가 제거되어 제1 마스크 패턴(130) 및 제1 홀(H1)을 통한 제1 절연층(120)이 노출될 수 있다.
일반적으로, 도 4a ~ 도 10c까지의 공정을 DPT 공정이라고 한다. 또한, 본 실시예서와 같이 스페이서를 마스크로 이용하는 DPT 공정을 특히 SARP(Self-Aligned Reverse Patterning) 공정이라고 한다.
도 11a 내지 11c를 참조하면, 셀 영역(RCell)에서, 제1 희생층 패턴(140a) 및 제1 마스크 패턴(130)을 마스크로 하여 제1 절연층(120)을 식각 한다. 또한, 페리 영역(RPeri)에서는 제1 마스크 패턴(130)만을 마스크로 하여 제1 절연층을 식각한다. 이러한 제1 절연층(120) 식각 공정에 의해, 타겟 층(110), 예컨대 반도체 기판의 상면을 노출시키는 제1 절연층 패턴(120a)이 형성될 수 있다.
셀 영역(RCell)에서는 제1 희생층 패턴(140a) 및 제1 마스크 패턴(130)이 마스크가 되므로, 셀 영역(RCell)의 제1 절연층 패턴(120a)에는 제1 방향을 따라 교번하는 제1 콘택 홀(MCCell)이 형성될 수 있다. 제1 콘택 홀(MCCell)의 제1 방향 폭은 제2 폭(W2)을 가질 수 있고, 제2 방향 폭은 제1 폭(W1)을 가질 수 있다.
한편, 페리 영역(RPeri)에는 제1 홀을 구비한 제1 희생층 패턴(140a)만이 마스크가 되므로, 페리 영역(RPeri)의 제1 절연층 패턴(120a)에는 제1 홀에 대응되는 제2 콘택 홀(MCPeri)이 형성될 수 있다. 여기서, 도 11a 내지 11c는 제1 절연층 패턴(120a) 형성 후, 상부의 제1 희생층 패턴(140a) 및 제1 마스크 패턴(130)을 제거한 후의 모습을 보여준다.
도 12a 내지 12c를 참조하면, 셀 영역(RCell)의 제1 콘택 홀(MCCell) 및 페리 영역(RPeri)의 제2 콘택 홀(MCPeri)을 메탈 물질로 채우는 증착 공정 및 제1 절연층 패턴(120a) 상면에 잔존하는 메탈 물질을 제거하는 평탄화 공정을 수행함으로써, 셀 영역(RCell) 및 페리 영역(RPeri)에 동시에 메탈 콘택(190)을 형성한다.
본 실시예의 DPT 공정을 이용한 메탈 콘택 형성 방법은 반도체 소자, 예컨대 플래시 메모리 소자에서, 스트링 오버헤드의 제2 방향 폭을 대폭적으로 축소 가능하게 한다. 즉, 요구되는 스트링 오버헤드의 제2 방향 폭에 따라, 셀 영역의 제1 마스크 패턴(130)의 제1 개구부의 제2 방향의 폭을 적절히 조절하고, 그 후 DPT 공정을 수행하여 메탈 콘택을 형성함으로써, 스트링 오버헤드에 적합한 메탈 콘택이 형성될 수 있다. 스트링 오버헤드의 제2 방향 폭의 축소에 따라 플래시 메모리 소자의 사이즈도 대폭적으로 축소될 수 있음은 물론이다.
한편, 본 실시예에서, 메탈 콘택의 폭과 간격은 제2 폭(W2)을 갖는 것으로 형성하였지만, 그에 한정하지 않고 다양한 폭과 간격을 가지도록 형성할 수 있다. 즉, 도 5a 또는 5b에서 PR 패턴의 폭과 간격을 조절함으로써, 메탈 콘택의 폭과 간격이 조절될 수 있다. 예컨대, PR 패턴의 폭을 제2 폭(W2)으로 하고 PR 패턴 간의 간격을 제2 폭의 5배로 하는 경우에, 최종적으로 형성되는 메탈 콘택의 폭은 제2 폭이 되고 메탈 콘택 간의 간격은 제2 폭의 3배가 될 수 있다.
한편, 본 실시예에, 타겟 층(110)이 일체로서 동일 물질층으로 도시되고 있지만, 타겟 층(110)이 액티브 영역이 형성된 반도체 기판인 경우, 제1 방향을 따라서 액티브 영역을 한정하는 소자 분리막들이 형성될 수 있다. 그에 따라, 액티브 영역으로 연결되는 메탈 콘택의 폭과 간격은 액티브 영역의 폭과 간격에 의해 결정될 수 있다.
도 13a ~ 도 18b는 본 발명의 일 실시예에 따른 DPT 공정을 이용한 메탈 콘택 형성 방법에 대한 과정을 보여주는 평면도들 및 단면도들로서, 전술한 도 3a ~ 도 12c의 메탈 콘택 형성 과정 중 DPT 공정 부분, 즉, 도 4a ~ 도 10c 부분의 과정과 다른 DPT 방법을 보여주는 평면도들 및 단면도들이다. 그에 따라, 도 3a ~ 도 3c, 및 도 11a ~ 도 12c의 과정은 본 실시예의 메탈 콘택 형성 방법에 동일하게 적용될 수 있고, 따라서 설명의 편의를 위해 생략되었다. 여기서, 도 13a, 14a, 15a, 16a, 17a, 및 18a는 본 실시예에 따른 DPT 공정의 각 단계에 대한 평면도들이고, 도 13b, 14b, 15b, 16b, 17b, 및 18b는 도 13a, 14a, 15a, 16a, 17a, 및 18a 각각의 Ⅰ-Ⅰ'부분을 절단한 단면도들이다.
도 13a 및 13b를 참조하면, 먼저, 타겟 층(210) 상에 제1 절연층(220) 및 제1 마스크 패턴(230)이 도 3a ~ 도 3c에서 설명한 바와 같이 형성되고, 제1 마스크 패턴(230) 상부에, 제1 희생층(240), 및 반사 방지층(260)을 순차적으로 형성한다. 제1 희생층(240)은 예컨대, 폴리 실리콘으로 형성할 수 있다. 또한, 반사 방지층(160)은 예컨대, 실리콘산화질화막(SiON)으로 형성할 수 있다. 본 실시예에서는 전술한 도 4a ~ 도 4c에서와 달리 제2 희생층은 형성되지 않는다.
도 14a 및 14b를 참조하면, 셀 영역(RCell)의 반사 방지층(260) 상에 라인-스페이스 형태의 PR 패턴(270)을 형성한다. 제2 방향으로 연장하는 라인 형태의 패턴의 제1 방향 폭은 제2 폭(W2)을 가지며, 패턴 간의 간격은 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)의 3배에 해당할 수 있다. 한편, 페리 영역(RPeri)의 반사 방지층(260) 상에는 PR 패턴이 형성되지 않는다.
도 15a 및 15b를 참조하면, PR 패턴(270) 및 노출된 반사 방지층(260)을 덮는 스페이서층(280)을 형성한다. 스페이서층(280)은 원자층 증착 공정에 의해 형성된 ALD막일 수 있다. 또한 스페이서층(280)의 두께는 제2 폭(W2)을 가질 수 있고, 제2 개구부(T2) 부분에서 제2 폭(W2)을 갖는 그루부(G)가 형성될 수 있다.
한편, 페리 영역(RPeri)의 경우, 반사 방지층(260) 상면이 전부 노출되어 있으므로, 스페이서층(280)이 반사 방지층(260)의 상면 전체로 형성될 수 있다.
도 16a 및 16b를 참조하면, PR 패턴(270)이 노출될 때까지 스페이서층(280)을 에치-백(etch-back)하여 PR 패턴(270)의 측벽에 스페이서(280a)를 형성한다. 한편, 스페이서(280a) 형성 중에 그루부(G)의 하부 면도 식각되어 반사 방지층(260)이 그루부(G)를 통해 노출될 수 있다. 한편, 스페이서(280a) 사이의 간격은 그루부(G)의 폭에 해당하는 제2 폭(W2)을 가질 수 있다.
한편, 페리 영역(RPeri)의 경우, 스페이서층(280)이 에치-백(etch-back)을 통해 모두 제거됨으로써, 반사 방지층(260) 상면 전체가 노출될 수 있다.
도 17a 및 17b를 참조하면, 반사 방지층(260) 상에 스페이서(280a)만을 남기고 PR 패턴(270)을 제거한다. PR 패턴(270)은 애싱(ashing) 및 스트립 (strip) 공정을 통해 제거하거나, 건식 또는 습식 식각 공정을 통해 제거될 수 있다. PR 패턴(270) 제거 후, 셀 영역(RCell)의 반사 방지층(260) 상에는 폭과 간격이 제2 폭(W2)인 스페이서(280a)만 잔존하게 된다.
도 18a 및 18b를 참조하면, 스페이서(280a)를 마스크로 하여 반사 방지층(260) 및 제1 희생층(240)을 식각하여, 제2 개구부(T2)를 구비한 반사 방지층 패턴(260a) 및 제1 희생층 패턴(240a)을 형성한다. 제2 개구부(T2)를 통해 제1 마스크 패턴(230) 및 제1 절연층(220)이 노출될 수 있다. 제1 절연층(220)은 제1 방향을 따라 중심 부분에 교번적으로 노출되는데, 이는 도 3a 및 3b에서 볼 수 있듯이, 제1 개구부(T1)을 통해 노출된 제1 절연층(220) 부분만이 제2 개구부(T2)를 통해 노출되기 때문이다. 즉, 제1 개구부(T1)와 제2 개구부(T2)가 겹치는 부분에 제1 절연층(220) 노출될 수 있다.
한편, 페리 영역(RPeri)의 경우, 스페이서가 존재하지 않기 때문에, 반사 방지층(260) 및 제1 희생층(240) 전체가 제거되어, 제1 마스크 패턴(230) 및 제1 홀(H1)을 통한 제1 절연층(220)이 노출될 수 있다.
이후의 과정은 도 11a ~ 도 12c 부분에서 설명한 과정과 동일하다. 즉, 반사 방지층 패턴(260a), 제1 희생층 패턴(240a) 및 제1 마스크 패턴(230)을 마스크로 하여 제1 절연층(220)을 식각하여 콘택 홀을 형성하고, 콘택 홀을 메탈 물질로 채워 메탈 콘택을 형성할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메탈 콘택을 포함한 반도체 소자에 대한 레이아웃으로서, 특히 DRAM 메모리 소자에 대한 레이아웃이다.
도 19를 참조하면, 본 실시예에 따른 반도체 소자(2000), 예컨대 DRAM 메모리 소자는 소자 분리막(미도시)에 의해 정의된 활성 영역들(ACT) 및, 활성 영역들(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(DC: Direct Contact), 및 매몰 콘택(BC: Buried Contact) 등을 포함할 수 있다.
활성 영역들(ACT)은 반도체 소자의 디자인 룰의 감소에 따라, 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 즉, 활성 영역(ACT)은 반도체 소자(2000) 내에 형성되는, x축 방향으로 연장된 게이트 라인(Gate Line: GL)에 대하여 90°미만의 소정 각도를 가질 수 있다.
콘택 배열들은 전술한 바와 같이 다이렉트 콘택(DC), 및 매몰 콘택(BC)을 포함할 수 있는데, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인에 연결시키는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미한다. 본 실시예의 반도체 소자(2000)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
한편, 게이트 라인(GL)은 반도체 소자(1000)의 기판 내에 매몰된 구조로 형성될 수 있고, 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이에 활성 영역(ACT)을 가로질러 형성될 수 있다. 도시된 바와 같이 하나의 활성 영역(ACT)에 2개의 게이트 라인(GL)이 가로질러 형성되며, 활성 영역(ACT)과 게이트 라인(GL)은 90°미만의 소정 각도를 가질 수 있다.
도시된 바와 같이, 다이렉트 콘택(DC) 및 매몰 콘택(BC)은 x축 및 y축을 따라 일 직선 상에 배치되지 않을 수 있다. 이와 같이 다이렉트 콘택(DC) 및 매몰 콘택(BC)이 일 직선 상으로 배치되지 않는 경우에, 반도체 소자의 사이즈 축소에 따따, 콘택을 위한 패터닝 공정이 용이하지 않을 수 있다. 그러나 본 실시예의 경우 DPT 공정을 통해 일 직선 상에 배치되지 않는 다이렉트 콘택(DC) 및 매몰 콘택(BC)을 용이하게 형성할 수 있다. 그에 대해서는 이하 도 20의 설명 부분에서 기술한다.
도 20은 도 19의 반도체 소자에 DPT 공정을 이용한 메탈 콘택을 형성하는 방법을 개략적으로 설명하기 위한 평면도이다.
도 20을 참조하면, 도 19에서와 같은 구조의 반도체 소자(2000), 예컨대 DRAM 메모리 소자에 대해서, 도 3a ~ 도 3c에서와 같이 제1 절연층(320) 및 제1 마스크 패턴(320)을 형성한다. 제1 마스크 패턴(320)은 셀 영역(RCell)에 제1 방향으로 연장하는 라인 형태의 제1 개구부(T1)를 구비하며, 페리 영역(RPeri)에 제1 홀(H1)을 구비할 수 있다.
여기서, 제1 개구부(T1)가 연장하는 제1 방향은 액티브 영역이 연장하는 방향일 수 있고, 제1 개구부(T1)는 액티브 영역에 대응하는 부분(점선 부분)의 제1 절연층(320) 부분을 노출시킬 수 있다. 한편, 제1 방향은 도 19에서의 게이트 라인이 연장되는 방향(x 방향)에 대하여 소정 각도를 가질 수 있다.
이와 같이 제1 마스크 패턴(320) 형성 후에, 도 4b ~ 도 10c 또는 도 13a ~ 도 18b와 같은 DPT 공정을 진행하여 제1 희생층 패턴을 형성하고, 제1 희생층 패턴, 및 제1 마스크 패턴을 마스크로 하여 제1 절연층을 식각함으로써, 액티브 영역에 콘택하는 메탈 콘택을 형성할 수 있다. 한편, 최초에 형성되는 라인-스페이스 형태의 PR 패턴은 도 20에 점선으로 표시된 것과 같이 제1 방향에 대해 수직인 제2 방향으로 형성될 수 있다. 또한, 하나의 액티브 영역 각각에 2개의 제1 희생층 패턴(해칭된 라인)이 가로지르도록 형성될 수 있고, 그에 따라 하나의 액티브 영역에 1개의 BC 콘택과 2개의 DC 콘택이 형성될 수 있다.
지금까지 플래시 메모리 소자와 DRAM 메모리 소자를 예를 들어 DPT 공정을 이용한 메탈 콘택 형성하는 방법을 설명하였지만, 본 실시예의 DPT 공정을 이용한 메탈 콘택 형성 방법의 적용이 플래시 메모리 소자와 DRAM 메모리 소자에 한정되는 것은 아니다. 즉, 본 실시예의 DPT 공정을 이용한 메탈 콘택 형성 방법은 다양한 반도체 소자들의 메탈 콘택 형성에 적용될 수 있다. 예컨대, 본 실시예의 DPT 공정을 이용한 메탈 콘택 형성 방법은 시스템 LSI(Large Scale Integration)의 다양한 메탈 콘택 형성에도 적용할 수 있다.
도 21은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 21을 참조하면, 메모리 카드(1200)는 명령 및 어드레스 신호 C/A를 생성하는 메모리 콘트롤러(1220)와, 메모리 모듈(1210)을 포함한다. 메모리 모듈(1210)은, 예컨대 1 개 또는 복수의 플래시 메모리 소자를 포함한다. 메모리 콘트롤러(1220)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(1223)와, 명령 및 어드레스 신호를 다시 메모리 모듈(1210)에 전송하거나 이들 신호를 메모리 모듈(1210)로부터 수신하는 메모리 인터페이스(1225)를 포함한다. 호스트 인터페이스(1223), 콘트롤러(1224), 및 메모리 인터페이스(1225)는 공통 버스 (common bus)를 통해 SRAM과 같은 콘트롤러 메모리(1221) 및 CPU와 같은 프로세서(1222)와 통신한다.
메모리 모듈(1210)은 메모리 콘트롤러(1220)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(1210) 상의 메모리 소자 중 적어도 하나에 데이터를 저장하거나 상기 메모리 소자 중 적어도 하나로부터 데이터를 독출한다. 각 메모리 소자는 복수의 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작 중에 어드레스 가능한 메모리 셀 중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 카드(1200)의 각 구성품들, 예컨대, 메모리 콘트롤러(1220)에 포함되는 전자 소자들 (1221, 1222, 1223, 1224, 1225), 및 메모리 모듈(1210)은 본 발명의 기술적 사상에 의한 상기 실시예들에 따른 DPT 공정을 이용하여 형성된 메탈 콘택을 포함할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 채용하는 메모리 시스템의 블록 다이어그램이다.
도 22를 참조하면, 메모리 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340, RAM), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 버스(1360)를 통해 메모리 카드(1310)에 신호를 전송하고 메모리 카드(1310)로부터 신호를 수신한다. 메모리 카드(1310)와 함께 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함하는 메모리 시스템(1300)의 각 구성품들은 본 발명의 기술적 사상에 의한 상기 실시예들에 따른 DPT 공정들을 이용하여 형성된 메탈 콘택을 포함할 수 있다. 메모리 시스템(1300)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD(solid state drives), CIS(CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다.
본 명세서에서 개시된 메모리 시스템들 및 소자들은 예를 들면, BGA(ball grid arrays), CSP(chip scale packages), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), MCP(multi-chip package), WFP(wafer-level fabricated package), WSP(wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 어느 하나의 형태로 패키지될 수 있다. 그러나, 패키지 구조가 상기 예시된 바에 한정되는 것은 아니다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 210: 타겟 층, 120, 220, 320: 제1 절연층
120a: 제1 절연층 패턴 130, 230, 330: 제1 마스크 패턴
140, 240: 제1 희생층 140a, 240a: 제1 희생층 패턴
150: 제2 희생층 150a: 제2 희생층 패턴
160, 260: 반사 방지층 160a, 260a: 반사 방지층 패턴
170, 270: PR 패턴 180, 280: 스페이서층
180a, 280a: 스페이서 190: 메탈 콘택

Claims (10)

  1. 셀 영역과 페리 영역이 정의된 타겟 층 상에 제1 절연층 및 제1 마스크층을 순차적으로 형성하는 단계;
    상기 제1 마스크층을 식각하여, 상기 셀 영역에 제1 방향으로 연장하는 라인 형태를 가지며 상기 제1 절연층을 노출시키는 제1 개구부 및 상기 페리 영역에 상기 제1 절연층을 노출시키는 제1 홀을 구비한 제1 마스크 패턴을 형성하는 단계;
    DPT(Double Patterning Technology) 공정을 이용하여, 상기 셀 영역의 상기 제1 마스크 패턴 및 노출된 상기 제1 절연층 상에 상기 제1 방향에 수직인 제2 방향으로 연장하는 라인 형태의 제1 희생층 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 및 제1 희생층 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 상기 타겟 층을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀을 메탈 물질로 채워 메탈 콘택을 형성하는 단계;를 포함하는 DPT를 이용한 메탈 콘택 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 희생층 패턴을 형성하는 단계는,
    상기 제1 마스크 패턴 및 노출된 상기 제1 절연층을 덮는 제1 희생층을 형성하는 단계;
    상기 제1 희생층 상에 제2 희생층 및 반사 방지층을 순차적으로 형성하는 단계;
    상기 셀 영역의 상기 반사 방지층 상에 상기 제2 방향으로 연장하는 라인 형태의 PR 패턴을 형성하는 단계;
    상기 PR 패턴을 마스크로 하여 상기 반사 방지층 및 제2 희생층을 식각하여 상기 제1 희생층을 노출시키는 제2 개구부를 형성하는 단계;
    상기 제2 개구부의 측벽에 스페이서를 형성하는 단계;
    상기 제2 희생층을 제거하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 제1 희생층을 식각하여, 상기 제1 마스크 패턴을 노출시키는 제3 개구부를 구비한 상기 제1 희생층 패턴을 완성하는 단계;를 포함하는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  3. 제2 항에 있어서,
    상기 PR 패턴을 형성하는 단계에서, 상기 페리 영역에는 상기 PR 패턴이 형성되지 않으며,
    상기 제1 희생층 패턴을 완성하는 단계에서, 상기 페리 영역의 제1 마스크 패턴이 노출되며,
    상기 콘택 홀 형성시에, 상기 셀 영역에는 상기 제1 개구부에 의해 한정되고, 상기 제1 희생층 패턴에 대응되는 콘택 홀이 형성되며, 상기 페리 영역에는 상기 제1 홀에 대응하는 콘택 홀이 형성되는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  4. 제2 항에 있어서,
    상기 PR 패턴의 상기 제1 방향의 폭은 제1 폭이고 간격은 상기 제1 폭의 3배이며,
    상기 제2 희생층 제거 후에 상기 스페이서의 상기 제1 방향의 폭과 간격은 상기 제1 폭을 갖는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  5. 제1 항에 있어서,
    상기 제1 희생층 패턴을 형성하는 단계는,
    상기 셀 영역의, 상기 제1 마스크 패턴 및 상기 노출된 상기 제1 절연층을 덮는 제1 희생층을 형성하는 단계;
    상기 제1 희생층 상에 반사 방지층을 형성하는 단계;
    상기 반사 방지층 상에 상기 제2 방향으로 연장하는 라인 형태의 PR 패턴을 형성하는 단계;
    상기 PR 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 PR 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 제1 희생층을 식각하여, 상기 제1 마스크 패턴을 노출시키는 제2 개구부를 구비한 상기 제1 희생층 패턴을 완성하는 단계;를 포함하는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  6. 제1 항에 있어서,
    상기 메탈 콘택을 플래시 메모리, DRAM 메모리 및 시스템 LSI 중 적어도 어느 하나에 형성하는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  7. 제6 항에 있어서,
    상기 메탈 콘택을 플래시 메모리에 형성하는 경우에,
    상기 플래시 메모리의 서로 인접하는 2개의 스트링 선택 라인들(SSL) 사이의 영역인 스트링 오버헤드에 상기 메탈 콘택을 형성하고,
    상기 제1 개구부의 상기 제2 방향 폭에 따라 상기 스트링 오버헤드의 상기 제2 방향 폭이 결정되는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  8. 제6 항에 있어서,
    상기 메탈 콘택을 DRAM 메모리에 형성하는 경우에,
    상기 타겟 층 내에 활성 영역이 소자 분리층에 의해 상기 제1 방향을 따라 바 형태로 정의되며,
    게이트 라인이 상기 제1 방향에 대해 소정 각도를 갖도록 형성되며,
    상기 제1 개구부를 상기 활성 영역에 대응되는 부분에 형성하며,
    상기 제1 개구부에 의해 한정되는 부분에 적어도 3개의 상기 콘택 홀을 형성하는 것을 특징으로 하는 DPT를 이용한 메탈 콘택 형성 방법.
  9. 셀 영역과 페리 영역이 정의된 타겟 층 상에 제1 절연층을 형성하는 단계;
    상기 셀 영역의 서로 인접하는 2개의 스트링 선택 라인들 사이의 스트링 오버헤드에 제1 개구부 및 상기 페리 영역에 제1 홀을 구비한 마스크 패턴을 상기 제1 절연층 상에 형성하는 단계;
    DPT 공정을 이용하여, 상기 셀 영역의 상기 마스크 패턴 상에 라인-스페이스 형태의 제1 희생층 패턴을 형성하는 단계;
    상기 마스크 패턴 및 제1 희생층 패턴을 마스크로 하여 상기 제1 절연층을 식각하여, 상기 셀 영역의 상기 스트링 오버헤드에 상기 제1 개구부에 의해 한정되고 상기 제1 희생층 패턴에 대응하는 제1 콘택 홀 및 상기 페리 영역에 상기 제1 홀에 대응하는 제2 콘택 홀을 형성하는 단계;
    상기 제1 및 제2 콘택 홀을 메탈 물질로 채워 상기 셀 영역 및 페리 영역의 상기 타겟 층에 연결되는 메탈 콘택을 형성하는 단계;를 포함하는 DPT를 이용한 메탈 콘택 형성 방법.
  10. 셀 영역 및 페리 영역이 정의된 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 상에 형성되고, 다수의 셀 트랜지스터들, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터를 각각 구비한 다수의 셀 스트링;
    상기 다수의 셀 스트링의 대응하는 셀 트랜지스터들의 게이트 전극들에 각각 연결된 다수의 게이트 라인;
    상기 다수의 셀 스트링의 접지 선택 트랜지스터들의 게이트 전극들에 연결된 접지 선택 라인;
    상기 다수의 셀 스트링의 스트링 선택 트랜지스터의 게이트 전극들에 연결된 스트링 선택 라인;
    서로 인접하는 2개의 스트링 선택 라인들 사이의 스트링 오버헤드의 상기 반도체 기판 상에 형성된 제1 메탈 콘택; 및
    상기 페리 영역의 상기 반도체 기판 상에 형성된 제2 메탈 콘택;를 포함하고,
    상기 제1 메탈 콘택은 소정 폭과 간격을 가지고 상기 스트링 선택 라인이 연장하는 제1 방향을 따라 일렬로 배치되며, 상기 제1 방향에 수직인 제2 방향의 상기 제1 메탈 콘택의 폭에 따라 상기 스트링 오버헤드의 상기 제2 방향 폭이 결정되는 것을 특징으로 하는 메탈 콘택을 포함한 반도체 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012321B1 (en) 2013-10-07 2015-04-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US9419000B2 (en) 2013-11-13 2016-08-16 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having buried contacts and related semiconductor devices
US9966262B2 (en) 2015-09-04 2018-05-08 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
WO2020068697A1 (en) * 2018-09-28 2020-04-02 General Electric Company Techniques for fabricating charge balanced (cb) trench-metal-oxide-semiconductor field-effect transistor (mosfet) devices

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI473205B (zh) * 2011-11-24 2015-02-11 Powerchip Technology Corp 接觸窗開口的形成方法
DE112014000543B4 (de) * 2013-01-24 2017-06-22 Ps5 Luxco S.A.R.L. Verfahren zum Fertigen eines Halbleiterbauelements
DE102013107947A1 (de) * 2013-07-25 2015-02-19 Acquandas GmbH Verfahren zur Herstellung einer medizinischen Vorrichtung, Verfahren zum Modifizieren der Oberfläche einer medizinischen Vorrichtung, medizinische Vorrichtung und Schichtverbund mit einem Substrat
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR102607278B1 (ko) * 2016-04-28 2023-11-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
CN109003937B (zh) * 2017-06-07 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体存储器件的制作方法
US20190027364A1 (en) * 2017-07-21 2019-01-24 Nanya Technology Corporation Semiconductor structure and method for preparing the same
CN116741626A (zh) * 2022-03-04 2023-09-12 长鑫存储技术有限公司 一种半导体结构的制备方法及半导体结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817090B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 반도체 소자의 제조 방법
KR20090011901A (ko) 2007-07-27 2009-02-02 삼성전자주식회사 반도체 소자의 형성방법
KR20090049379A (ko) 2007-11-13 2009-05-18 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100942078B1 (ko) 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20090127007A (ko) 2008-06-05 2009-12-09 삼성전자주식회사 공유 비트라인을 구비한 비휘발성 메모리 소자 및 그메모리 소자 제조방법
KR101515907B1 (ko) * 2008-10-23 2015-04-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012321B1 (en) 2013-10-07 2015-04-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US9419000B2 (en) 2013-11-13 2016-08-16 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having buried contacts and related semiconductor devices
US9953981B2 (en) 2013-11-13 2018-04-24 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having buried contacts and related semiconductor devices
US9966262B2 (en) 2015-09-04 2018-05-08 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
US10319592B2 (en) 2015-09-04 2019-06-11 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
WO2020068697A1 (en) * 2018-09-28 2020-04-02 General Electric Company Techniques for fabricating charge balanced (cb) trench-metal-oxide-semiconductor field-effect transistor (mosfet) devices

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