CN100411150C

CN100411150C - 非易失性存储器的制造方法

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Publication number: CN100411150C
Application number: CNB2005100873530A
Authority: CN
Inventors: 薛铭祥; 蔡世昌
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2005-07-28
Filing date: 2005-07-28
Publication date: 2008-08-13
Anticipated expiration: 2025-07-28
Also published as: CN1905162A

Abstract

本发明是有关于一种非易失性存储器的制造方法，其是先于基底上依序形成第一介电层与虚拟栅极层。然后，定义虚拟栅极层以形成多个虚拟栅极。接着，以虚拟栅极为罩幕，于基底中形成一掺杂区。之后，于对应掺杂区的第一介电层上形成第二介电层。继之，移除虚拟栅极层，暴露出部分第一介电层表面。随后，于基底上方形成一导体层，以覆盖第二介电层与第一介电层。

Description

非易失性存储器的制造方法

技术领域

本发明是有关于一种存储器的制造方法，且特别是有关于一种非易失性存储器的制造方法。

背景技术

存储器，顾名思义便是用以储存资料或数据的半导体元件。当电脑微处理器的功能越来越强，软件所进行的程式与运算越来越庞大时，存储器的需求也就越来越高，为了制造容量大且便宜的存储器以满足这种需求的趋势，制作存储器元件的技术与制程，已成为半导体科技持续往高积集度挑战的驱动力。

在各种存储器产品中，具有可进行多次资料的存入、读取或抹除等动作，且存入的资料在断电后也不会消失的优点的非易失性存储器，已成为个人电脑和电子设备所广泛采用的一种存储器元件。

图1A至图1E所绘示为习知一种非易失性存储器元件的制造流程的剖面示意图。

首先，请参照图1A，提供一基底100，此基底100中已形成有沟渠隔离结构(未绘示)而定义出主动区。接着，在基底100上形成一层氧化硅层102。然后，在氧化硅层102上形成一层第一多晶硅层(poly1)104，在第一多晶硅层104上形成一层氮化硅层106。

之后，请参照图1B，于氮化硅层106上形成一图案化的光阻层(未绘示)，并以图案化的光阻层为罩幕，图案化氮化硅层106，以形成氮化硅层106a。于去除图案化的光阻层之后，再以氮化硅层106a为罩幕，对第一多晶硅层104进行蚀刻制程，以形成第一多晶硅层104a。

接着，请参照图1C，以氮化硅层106a为罩幕，于基底100中形成多个源极/汲极区108。然后，以高密度电浆化学气相沉积法(HDP-CVD)于基底100上形成一层介电层110。

随后，请参照图1D，进行一平坦化制程，以移除部分介电层110至露出氮化硅层106a的顶角。然后，再进行一湿式蚀刻制程，以移除部分介电层110，以于源极/汲极区108上方形成介电层110a。之后，移除氮化硅层106a。

继之，请参照图1E，于基底100上方形成第二多晶硅层(poly3)112，其中第二多晶硅层112与第一多晶硅层104a垂直交错，以当做是存储器元件的字元线(word line)。之后，更可进行习知的非易失性存储器的相关制程，关于这些制程为熟知此技艺者所周知，因此于此不再赘述。

然而，在上述形成非易失性存储器元件的制程具有下述的问题：

在定义第一多晶硅层104的步骤中，常因蚀刻制程误差或控制不易等问题造成多晶硅残留(residue)，而使得所形成的第一多晶硅层104a为倾斜轮廓(taper profile)(如图1B所示的箭头113)。如此一来，于后续形成第二多晶硅层112(字元线)时，则字元线与字元线之间会产生一桥接(bridge)现象，而引起漏电流(current leakage)使元件的可靠度(reliability)降低。

除此之外，蚀刻制程中的副产物残留的问题(如图1B所示的箭头114)，会导致在后续蚀刻介电层110的制程中，蚀刻剂对蚀刻副产物及氧化层102反应而形成贯穿氧化硅层102的孔隙(如图1D所示的箭头116)。因此，在接着形成第二多晶硅层112(字元线)时，会造成第二多晶硅层112(字元线)填入孔隙中(如图1E所示的箭头118)，而使得第二多晶硅层112(字元线)与基底100电性不正常连接，进而导致元件短路，而致使元件失效，影响产品良率。

发明内容

本发明的目的就是在提供一种非易失性存储器的制造方法，能够避免因多晶硅残留而造成的种种问题，而导致元件短路，进而影响产品良率。

本发明提出一种非易失性存储器的制造方法，是先于基底上依序形成第一介电层与虚拟栅极层。然后，定义虚拟栅极层以形成多个虚拟栅极。接着，以虚拟栅极为罩幕，于基底中形成一掺杂区。之后，于对应掺杂区的第一介电层上形成第二介电层。继之，移除虚拟栅极层，暴露出部分第一介电层表面。随后，于基底上方形成一导体层，该导体层直接接触第一介电层并覆盖在第二介电层上。

依照本发明的实施例所述，上述的虚拟栅极层的材质例如是氮化硅，而其形成方法例如是化学气相沉积法。

依照本发明的实施例所述，上述的第一介电层例如是一穿隧氧化层。其中，穿隧氧化层的材质例如是氧化硅，其形成方法例如是热氧化法(thermaloxidation)。

依照本发明的实施例所述，上述的第一介电层例如是一复合介电层。其中，复合介电层例如是氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)层，其复合介电层的形成方法例如是化学气相沉积法。

依照本发明的实施例所述，上述的移除虚拟栅极的方法例如是进行一蚀刻制程。

依照本发明的实施例所述，上述的第二介电层的材质例如是氧化硅，而其形成方法例如是高密度电浆化学气相沉积法(HDP-CVD)。

依照本发明的实施例所述，上述的导体层的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。

依照本发明的实施例所述，上述的掺杂区的形成方法例如是离子植入法。

本发明是利用先形成虚拟栅极以作为习知的第一多晶硅层(poly1)，接着，在移除虚拟栅极后，于基底上形成导体层，导体层可填入原虚拟栅极的位置，以同时形成习知的第一多晶硅层与第二多晶硅层(字元线)。如此一来，即可避免产生贯穿第一介电层的孔隙等缺陷，而使得导电层与基底电性不正常连接，进而导致元件短路的问题。

另一方面，由于以介电材料所形成的虚拟栅极可具有较为垂直的轮廓(vertical profile)，因此不会有习知因多晶硅残留(residue)造成字元线之间桥接(bridge)的问题，进而导致元件短路，影响产品良率。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1A至图1E所绘示为习知一种非易失性存储器元件的制造流程的剖视图。

图2A至图2G为依照本发明所绘示的非易失性存储器的制造流程的剖视图。

100、200：基底

102：氧化硅层

104、104a：第一多晶硅层

106、106a：氮化硅层

108：源极/汲极区

110、110a、202、208、209：介电层

112：第二多晶硅层

113、114、116、118：箭头

203：虚拟栅极层

204：虚拟栅极

206：掺杂区

210：导体层

具体实施方式

图2A至图2G为依照本发明所绘示的非易失性存储器的制造流程的剖面示意图。

首先，请参照图2A，提供一基底200，此基底200中已形成有沟渠隔离结构(未绘示)而定义出主动区。接着，在基底200上形成介电层202。其中，介电层202可例如是一穿隧氧化层，其材质例如是氧化硅，形成方法例如是热氧化法(thermal oxidation)。在一实施例中，介电层202亦可例如是一复合介电层，复合介电层例如是氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，ONO)层，而其形成方法例如是化学气相沉积法。

之后，请继续参照图2A，于介电层202上形成一虚拟栅极层203。其中，虚拟栅极层203的材质例如是氮化硅或其他合适的介电材料，而其形成方法例如是化学气相沉积法。

然后，请参照图2B，定义虚拟栅极层203，以形成多个虚拟栅极204。其中，虚拟栅极204的形成方法例如是于虚拟栅极层203上形成图案化的光阻层(未绘示)，然后进行一蚀刻制程形成。

接着，请参照图2C，以虚拟栅极204为罩幕，于基底200中形成掺杂区206，掺杂区206的形成方法例如是进行一离子植入法。其中，掺杂区206是作为存储器的源极/汲极区。

随后，请参照图2D，于基底200上方形成介电层208，介电层208的材质例如是氧化硅，而其形成方法例如是高密度电浆化学气相沉积法(HDP-CVD)。

然后，请参照图2E，进行一化学机械研磨(CMP)制程，以移除部分介电层208至暴露出虚拟栅极204的顶角。

接着，请参照图2F，进行一非等向性蚀刻制程，移除部分介电层208，以于对应掺杂区206的介电层202上形成介电层209。然后，移除虚拟栅极204，暴露出部分介电层202表面。其中，移除虚拟栅极204的方法例如是进行一蚀刻制程。

继之，请参照图2G，于基底200上方形成一导体层210，覆盖介电层202与介电层209。其中，导体层210的材质例如是多晶硅，而其形成方法例如是化学气相沉积法。

之后，更可进行习知的非易失性存储器的相关制程，关于这些制程为熟知此技艺者所周知，因此于此不再赘述。

特别是，本发明是先以虚拟栅极204当作习知的第一多晶硅层。接着，在移除虚拟栅极204后，于基底200上形成导体层210，导体层210可填入原虚拟栅极204的位置，以同时形成习知的第一多晶硅层与第二多晶硅层(字元线)。详细说明，本发明的制造方法较习知的二次多晶硅制程(double polyprocess)更为简易，其仅需进行一次多晶硅制程(single poly process)，因此可较为节省制程成本。

另一方面，由于以介电材料所形成的虚拟栅极204可具有较为垂直的轮廓(vertical profile)，因此不会有习知因多晶硅残留(residue)造成字元线之间桥接(bridge)的问题，进而导致元件短路，影响产品良率。

而且，因为本发明的制造方法是于后续制程中进行一次多晶硅制程，以同时形成习知的第一多晶硅层与第二多晶硅层(字元线)，因此不会产生贯穿介电层202的孔隙等缺陷，而使得导电层与基底电性不正常连接，进而导致元件短路的问题，而致使元件失效，影响产品良率。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1. 一种非易失性存储器的制造方法，其特征在于其包括：

于一基底上形成一第一介电层；

于该第一介电层上形成一虚拟栅极层；

定义该虚拟栅极层，以形成多个虚拟栅极；

以该多个虚拟栅极为罩幕，于该基底中形成一掺杂区；

于对应该掺杂区的该第一介电层上形成一第二介电层；

移除该多个虚拟栅极，暴露出部分该第一介电层表面；以及

于该基底上方形成一导体层，该导体层直接接触该第一介电层并覆盖在该第二介电层上。

2. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述虚拟栅极层的材质包括氮化硅。

3. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述虚拟栅极层的形成方法包括化学气相沉积法。

4. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述第一介电层包括一穿隧氧化层。

5. 根据权利要求4所述的非易失性存储器的制造方法，其特征在于其中所述穿隧氧化层的材质包括氧化硅。

6. 根据权利要求4所述的非易失性存储器的制造方法，其特征在于其中所述穿隧氧化层的形成方法包括热氧化法。

7. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述第一介电层包括一复合介电层。

8. 根据权利要求7所述的非易失性存储器的制造方法，其特征在于其中所述复合介电层包括氧化硅/氮化硅/氧化硅层。

9. 根据权利要求7所述的非易失性存储器的制造方法，其特征在于其中所述复合介电层的形成方法包括化学气相沉积法。

10. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中移除该多个虚拟栅极的方法包括进行一蚀刻制程。

11. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述第二介电层的材质包括氧化硅。

12. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述第二介电层的形成方法包括高密度电浆化学气相沉积法。

13. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述导体层的材质包括多晶硅。

14. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述导体层的形成方法包括化学气相沉积法。

15. 根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述掺杂区的形成方法包括离子植入法。