JP3243156B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にセルアレイ部のビット線とセンスアンプ部のビ
ット線が接続されるトランスファーゲートの配置を改良
した半導体記憶装置に関するものである。
り、特にセルアレイ部のビット線とセンスアンプ部のビ
ット線が接続されるトランスファーゲートの配置を改良
した半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、ダイナミック型半導体記憶装置
（ＤＲＡＭ）に於いては、複数のメモリセルアレイによ
るセンスアンプの共有や、センスアンプに接続するビッ
ト線の切換え等のために、メモリセルアレイ部のビット
線とセンスアンプ部のビット線とをトランスファーゲー
ト部を介して接続することがある。
（ＤＲＡＭ）に於いては、複数のメモリセルアレイによ
るセンスアンプの共有や、センスアンプに接続するビッ
ト線の切換え等のために、メモリセルアレイ部のビット
線とセンスアンプ部のビット線とをトランスファーゲー
ト部を介して接続することがある。
【０００３】また、ＤＲＡＭのチップサイズを縮少する
ために、メモリセルアレイ部に於いては、ビット線幅や
ビット線間隔を可能な限り縮小することが一般的に行わ
れている。
ために、メモリセルアレイ部に於いては、ビット線幅や
ビット線間隔を可能な限り縮小することが一般的に行わ
れている。
【０００４】こうした従来のトランスファーゲート部の
配置構成が、図９乃至図１１に示される。例えば、図９
に於いて、チップ１上に配置されたトランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
２に対して、メモリセルアレイ部のビット線３ａまたは
センスアンプ部のビット線３ｂが、コンタクト４を介し
て接続されている。そして、上記トランジスタ領域２上
には、更にトランスファーゲート制御線５ａ、５ｂが配
線されている。
配置構成が、図９乃至図１１に示される。例えば、図９
に於いて、チップ１上に配置されたトランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
２に対して、メモリセルアレイ部のビット線３ａまたは
センスアンプ部のビット線３ｂが、コンタクト４を介し
て接続されている。そして、上記トランジスタ領域２上
には、更にトランスファーゲート制御線５ａ、５ｂが配
線されている。
【０００５】また、図１０に示されるＤＲＡＭの場合
は、チップ１′上でビット線３ａまたは３ｂに接続され
たトランジスタ領域２ａ上にトランスファーゲート制御
線５ａ、５ｂが、同様にトランジスタ領域２ｂ上にはト
ランスファーゲート制御線５ｃが配線されている。
は、チップ１′上でビット線３ａまたは３ｂに接続され
たトランジスタ領域２ａ上にトランスファーゲート制御
線５ａ、５ｂが、同様にトランジスタ領域２ｂ上にはト
ランスファーゲート制御線５ｃが配線されている。
【０００６】図１１は、一般的なＤＲＡＭのトランスフ
ァーゲート部の配置構成を示したものである。チップ
１″上に配置されたトランスファーゲートトランジスタ
のドレイン・ソースのトランジスタ領域２に対してビッ
ト線３が、コンタクト４を介して接続されている。そし
て、上記トランジスタ領域２上には、トランスファーゲ
ート制御線５が配線されている。
ァーゲート部の配置構成を示したものである。チップ
１″上に配置されたトランスファーゲートトランジスタ
のドレイン・ソースのトランジスタ領域２に対してビッ
ト線３が、コンタクト４を介して接続されている。そし
て、上記トランジスタ領域２上には、トランスファーゲ
ート制御線５が配線されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たようなＤＲＡＭの配置構成によれば、チップサイズの
縮小化に対して、トランスファーゲート部に於けるビッ
ト線とトランスファーゲートトランジスタのドレイン・
ソースとのコンタクトと、ビット線との合わせ余裕が十
分とれない、ビット線間隔が狭くなる、トランスファー
ゲートトランジスタのゲート幅を十分大きくとることが
できないために、十分な電流駆動能力が得られない等の
問題が生ずる。
たようなＤＲＡＭの配置構成によれば、チップサイズの
縮小化に対して、トランスファーゲート部に於けるビッ
ト線とトランスファーゲートトランジスタのドレイン・
ソースとのコンタクトと、ビット線との合わせ余裕が十
分とれない、ビット線間隔が狭くなる、トランスファー
ゲートトランジスタのゲート幅を十分大きくとることが
できないために、十分な電流駆動能力が得られない等の
問題が生ずる。
【０００８】本発明は上記実情に鑑みてなされたもので
あり、ビット線とトランスファーゲートトランジスタの
ドレイン・ソースとのコンタクトとビット線との合わせ
余裕、ビット線間隔、トランスファーゲートトランジス
タのゲート幅を大きくとることの可能な半導体記憶装置
を提供することを目的としている。
あり、ビット線とトランスファーゲートトランジスタの
ドレイン・ソースとのコンタクトとビット線との合わせ
余裕、ビット線間隔、トランスファーゲートトランジス
タのゲート幅を大きくとることの可能な半導体記憶装置
を提供することを目的としている。
【０００９】
【課題を解決するための手段】すなわち本発明は、複数
本のワード線と複数本のビット線との交点位置にメモリ
セルが配置されるもので、該ワード線方向からの交点位
置の３個のうち２個にメモリセルが配置され、該ビット
線方向からの交点位置の３個のうち２個にメモリセルが
配置されるセルアレイを備えた半導体記憶装置に於い
て、上記セルアレイ内に設けられたトランスファーゲー
トは、そのドレインとソースにセルアレイ部のビット線
とセンスアンプ部のビット線がそれぞれ接続され、且つ
上記セルアレイ部のビット線３本毎に、ビット線長方向
にシフトして配置されることを特徴とする。
本のワード線と複数本のビット線との交点位置にメモリ
セルが配置されるもので、該ワード線方向からの交点位
置の３個のうち２個にメモリセルが配置され、該ビット
線方向からの交点位置の３個のうち２個にメモリセルが
配置されるセルアレイを備えた半導体記憶装置に於い
て、上記セルアレイ内に設けられたトランスファーゲー
トは、そのドレインとソースにセルアレイ部のビット線
とセンスアンプ部のビット線がそれぞれ接続され、且つ
上記セルアレイ部のビット線３本毎に、ビット線長方向
にシフトして配置されることを特徴とする。
【００１０】また、本発明は、複数本のワード線と複数
本のビット線との交点位置にメモリセルが配置されるも
ので、該ワード線方向からの交点位置の４個のうち２個
にメモリセルが配置され、該ビット線方向からの交点位
置の４個のうち２個にメモリセルが配置されるセルアレ
イを備えた半導体記憶装置に於いて、上記セルアレイ内
に設けられたトランスファーゲートは、そのドレインと
ソースにセルアレイ部のビット線とセンスアンプ部のビ
ット線がそれぞれ接続され、且つ上記ワード線長方向に
隣接する２つのトランスファーゲートを１組として、該
ビット線長方向にシフトして配置されていることを特徴
とする。
本のビット線との交点位置にメモリセルが配置されるも
ので、該ワード線方向からの交点位置の４個のうち２個
にメモリセルが配置され、該ビット線方向からの交点位
置の４個のうち２個にメモリセルが配置されるセルアレ
イを備えた半導体記憶装置に於いて、上記セルアレイ内
に設けられたトランスファーゲートは、そのドレインと
ソースにセルアレイ部のビット線とセンスアンプ部のビ
ット線がそれぞれ接続され、且つ上記ワード線長方向に
隣接する２つのトランスファーゲートを１組として、該
ビット線長方向にシフトして配置されていることを特徴
とする。
【００１１】本発明による半導体記憶装置では、複数本
のワード線と複数本のビット線との交点位置に於いて、
該ワード線方向からの交点位置の３個のうち２個にメモ
リセルが配置され、該ビット線方向からの交点位置の３
個のうち２個にメモリセルが配置されるセルアレイを備
えている。そして、上記セルアレイ内に設けられたトラ
ンスファーゲートは、セルアレイ部のビット線とセンス
アンプ部のビット線がドレインとソースにそれぞれ接続
され、セルアレイ部のビット線３本毎に、ビット線長方
向にシフトして配置されている。
のワード線と複数本のビット線との交点位置に於いて、
該ワード線方向からの交点位置の３個のうち２個にメモ
リセルが配置され、該ビット線方向からの交点位置の３
個のうち２個にメモリセルが配置されるセルアレイを備
えている。そして、上記セルアレイ内に設けられたトラ
ンスファーゲートは、セルアレイ部のビット線とセンス
アンプ部のビット線がドレインとソースにそれぞれ接続
され、セルアレイ部のビット線３本毎に、ビット線長方
向にシフトして配置されている。
【００１２】また、本発明による半導体記憶装置は、複
数本のワード線と複数本のビット線との交点位置に於い
て、該ワード線方向からの交点位置の４個のうち２個に
メモリセルが配置され、該ビット線方向からの交点位置
の４個のうち２個にメモリセルが配置されるセルアレイ
を備えている。そして、上記セルアレイ内に設けられた
トランスファーゲートは、そのドレインとソースにセル
アレイ部のビット線とセンスアンプ部のビット線がそれ
ぞれ接続される。また、上記ワード線長方向に隣接する
２つのトランスファーゲートを１組として、該ビット線
長方向にシフトして配置されている。
数本のワード線と複数本のビット線との交点位置に於い
て、該ワード線方向からの交点位置の４個のうち２個に
メモリセルが配置され、該ビット線方向からの交点位置
の４個のうち２個にメモリセルが配置されるセルアレイ
を備えている。そして、上記セルアレイ内に設けられた
トランスファーゲートは、そのドレインとソースにセル
アレイ部のビット線とセンスアンプ部のビット線がそれ
ぞれ接続される。また、上記ワード線長方向に隣接する
２つのトランスファーゲートを１組として、該ビット線
長方向にシフトして配置されている。
【００１３】これにより、ビット線とトランスファーゲ
ートのドレイン・ソースとのコンタクトとビット線との
合わせ余裕、ゲート線間隔、トランスファーゲートトラ
ンジスタのゲート幅を大きくとることが可能となる。
ートのドレイン・ソースとのコンタクトとビット線との
合わせ余裕、ゲート線間隔、トランスファーゲートトラ
ンジスタのゲート幅を大きくとることが可能となる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図２は、本発明の第１の実施の形
態に係る半導体記憶装置の回路構成の一部を示したもの
である。この半導体記憶装置は、オープン／フォールデ
ッド・ビットライン（Open/Folded Bit Line）方式によ
るものである。
施の形態を説明する。図２は、本発明の第１の実施の形
態に係る半導体記憶装置の回路構成の一部を示したもの
である。この半導体記憶装置は、オープン／フォールデ
ッド・ビットライン（Open/Folded Bit Line）方式によ
るものである。
【００１５】図２に於いて、フォールデッド・ビットラ
イン（Folded Bit Line ：以下フォールデッドＢＬと記
す）側のセンスアンプ部１１は、該センスアンプ部１１
の複数のビット線１２ａに接続された複数のセンスアン
プ１３により構成されている。そして、上記センスアン
プ部１１には、フォールデッドＢＬ側のトランスファー
ゲート部１４の一方が接続されている。このトランスフ
ァーゲート部１４は、図示の如く接続された複数のトラ
ンスファーゲートトランジスタ１５により構成される。
尚、図中１６ａ、１６ｂは、トランスファーゲートトラ
ンジスタ１５用のトランスファーゲート制御線である。
イン（Folded Bit Line ：以下フォールデッドＢＬと記
す）側のセンスアンプ部１１は、該センスアンプ部１１
の複数のビット線１２ａに接続された複数のセンスアン
プ１３により構成されている。そして、上記センスアン
プ部１１には、フォールデッドＢＬ側のトランスファー
ゲート部１４の一方が接続されている。このトランスフ
ァーゲート部１４は、図示の如く接続された複数のトラ
ンスファーゲートトランジスタ１５により構成される。
尚、図中１６ａ、１６ｂは、トランスファーゲートトラ
ンジスタ１５用のトランスファーゲート制御線である。
【００１６】上記トランスファーゲート部１４の他方に
は、メモリセルアレイ部１７が接続されている。このメ
モリセルアレイ部１７では、複数のメモリセルアレイ部
のビット線１２ｂと複数のワード線１８の交差する部分
で、図中○印の位置にメモリセル１９を配置している。
は、メモリセルアレイ部１７が接続されている。このメ
モリセルアレイ部１７では、複数のメモリセルアレイ部
のビット線１２ｂと複数のワード線１８の交差する部分
で、図中○印の位置にメモリセル１９を配置している。
【００１７】この場合、トランスファーゲートトランジ
スタ１５は、図１に示されるように、メモリセルアレイ
部１７のビット線３本毎に、ビット線長方向にずらして
配置される。
スタ１５は、図１に示されるように、メモリセルアレイ
部１７のビット線３本毎に、ビット線長方向にずらして
配置される。
【００１８】メモリセルアレイ部１７には、上記ビット
線１２ｂを介してオープン・ビットライン（Open Bit L
ine ：以下オープンＢＬと記す）側のトランスファーゲ
ート部２０が接続されている。このトランスファーゲー
ト部２０は、複数のトランスファーゲートトランジスタ
２１と、トランスファーゲート制御線２２ａ、２２ｂに
より構成される。
線１２ｂを介してオープン・ビットライン（Open Bit L
ine ：以下オープンＢＬと記す）側のトランスファーゲ
ート部２０が接続されている。このトランスファーゲー
ト部２０は、複数のトランスファーゲートトランジスタ
２１と、トランスファーゲート制御線２２ａ、２２ｂに
より構成される。
【００１９】そして、このトランスファーゲート部２０
は、オープンＢＬ側のセンスアンプ部２３のセンスアン
プ２４の一方に接続されている。このように、フォール
デッドＢＬ側のセンスアンプ部１１、トランスファーゲ
ート部１４、メモリセルアレイ部１７及びオープンＢＬ
側のトランスファーゲート２０により、第１のアレイが
構成される。そして、センスアンプ２４の他方にも同様
のフォールデッドＢＬ側のセンスアンプ部１１′、トラ
ンスファーゲート部１４′、メモリセルアレイ部１７′
及びオープンＢＬ側のトランスファーゲート２０′が設
けられることにより、第２のアレイが構成される。
は、オープンＢＬ側のセンスアンプ部２３のセンスアン
プ２４の一方に接続されている。このように、フォール
デッドＢＬ側のセンスアンプ部１１、トランスファーゲ
ート部１４、メモリセルアレイ部１７及びオープンＢＬ
側のトランスファーゲート２０により、第１のアレイが
構成される。そして、センスアンプ２４の他方にも同様
のフォールデッドＢＬ側のセンスアンプ部１１′、トラ
ンスファーゲート部１４′、メモリセルアレイ部１７′
及びオープンＢＬ側のトランスファーゲート２０′が設
けられることにより、第２のアレイが構成される。
【００２０】図１は、図２の構成のフォールデッドＢＬ
側のトランスファーゲート部１４の素子の配置の一部を
示す平面図である。トランスファーゲート部１４のチッ
プ２６1 上に於いて、メモリセルアレイ部のビット線１
２ｂ及びセンスアンプ部のビット線１２ａは、トランス
ファーゲートトランジスタ１５のドレイン・ソースのト
ランジスタ領域２７に、コンタクト２８を介して接続さ
れている。上記トランスファーゲートトランジスタ１５
は、トランスファーゲート制御線１６ａ、１６ｂにより
制御される。これにより、ビット線１２ａに電気的に接
続されるビット線１２ｂが選択される。
側のトランスファーゲート部１４の素子の配置の一部を
示す平面図である。トランスファーゲート部１４のチッ
プ２６1 上に於いて、メモリセルアレイ部のビット線１
２ｂ及びセンスアンプ部のビット線１２ａは、トランス
ファーゲートトランジスタ１５のドレイン・ソースのト
ランジスタ領域２７に、コンタクト２８を介して接続さ
れている。上記トランスファーゲートトランジスタ１５
は、トランスファーゲート制御線１６ａ、１６ｂにより
制御される。これにより、ビット線１２ａに電気的に接
続されるビット線１２ｂが選択される。
【００２１】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。
【００２２】また、ビット線の間隔やコンタクトとビッ
ト線の合わせ余裕をも大きくすることが可能となる。こ
れは、最もビット線間隔の狭い図中Ａ−Ａ′について考
えると、メモリセルアレイ部のビット線６本について、
コンタクト部でのビット線幅と他部分でのビット線幅の
差分だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じるからである。
ト線の合わせ余裕をも大きくすることが可能となる。こ
れは、最もビット線間隔の狭い図中Ａ−Ａ′について考
えると、メモリセルアレイ部のビット線６本について、
コンタクト部でのビット線幅と他部分でのビット線幅の
差分だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じるからである。
【００２３】例えば、図９に示される従来のチップの場
合、メモリセルアレイ部のビット線６本について、コン
タクト部は２個形成されている。しかしながら、図１の
ように構成することにより、メモリセルアレイ部のビッ
ト線６本について、コンタクト部は１個形成すれば良
い。したがって、従来に比べてコンタクト部が１個減少
する分だけ、ビット線間隔またはコンタクトとビット線
の合わせ部分に余裕が生じる。
合、メモリセルアレイ部のビット線６本について、コン
タクト部は２個形成されている。しかしながら、図１の
ように構成することにより、メモリセルアレイ部のビッ
ト線６本について、コンタクト部は１個形成すれば良
い。したがって、従来に比べてコンタクト部が１個減少
する分だけ、ビット線間隔またはコンタクトとビット線
の合わせ部分に余裕が生じる。
【００２４】次に、本発明の第２の実施の形態について
説明する。図３は、本発明の第２の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。
説明する。図３は、本発明の第２の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。
【００２５】尚、以下の実施の形態に於いては、上述し
た第１の実施の形態と異なる部分のみ説明し、同じ構成
要素には同一の参照番号を付して説明を省略するものと
する。
た第１の実施の形態と異なる部分のみ説明し、同じ構成
要素には同一の参照番号を付して説明を省略するものと
する。
【００２６】図３に示されるように、トランスファーゲ
ート部のチップ２６2 上で、トランスファーゲートトラ
ンジスタ１５のトランジスタ領域２７は、ビット線１２
ｂの３本毎に、ビット線長方向に３段にずらして配置さ
れている。
ート部のチップ２６2 上で、トランスファーゲートトラ
ンジスタ１５のトランジスタ領域２７は、ビット線１２
ｂの３本毎に、ビット線長方向に３段にずらして配置さ
れている。
【００２７】このように構成することにより、トランス
ファーゲートトランジスタ１５のゲート幅、ビット線間
隔、コンタクトとビット線の合わせ余裕を大きくするこ
とが可能となる。
ファーゲートトランジスタ１５のゲート幅、ビット線間
隔、コンタクトとビット線の合わせ余裕を大きくするこ
とが可能となる。
【００２８】これは、最もビット線間隔の狭い図中Ａ−
Ａ′について考えると、メモリセルアレイ部のビット線
９本について、コンタクト部でのビット線幅と他の部分
でのビット線幅の差分の２倍だけ、ビット線間隔または
コンタクトとビット線の合わせ部分に余裕が生じる。つ
まり、メモリセルアレイ部のビット線９本について、コ
ンタクト部は１個形成すれば良いことがわかる。
Ａ′について考えると、メモリセルアレイ部のビット線
９本について、コンタクト部でのビット線幅と他の部分
でのビット線幅の差分の２倍だけ、ビット線間隔または
コンタクトとビット線の合わせ部分に余裕が生じる。つ
まり、メモリセルアレイ部のビット線９本について、コ
ンタクト部は１個形成すれば良いことがわかる。
【００２９】次に、本発明の第３の実施の形態について
説明する。図４は、本発明の第３の実施の形態に係る半
導体記憶装置の回路構成の一部を示したもので、フォー
ルデッド・リード及びオープン／フォールデッド・リス
トア・ビットライン（Folded Read and Open/Folded Re
store Bit Line）方式による半導体記憶装置である。
説明する。図４は、本発明の第３の実施の形態に係る半
導体記憶装置の回路構成の一部を示したもので、フォー
ルデッド・リード及びオープン／フォールデッド・リス
トア・ビットライン（Folded Read and Open/Folded Re
store Bit Line）方式による半導体記憶装置である。
【００３０】図４に於いて、センスアンプ部３１は、該
センスアンプ部３１の複数のビット線３２ａに接続され
たセンスアンプ３３により構成されている。そして、上
記センスアンプ部３１には、トランスファーゲート部３
４の一方が接続されている。このトランスファーゲート
部３４は、図示の如く接続された複数のトランスファー
ゲートトランジスタ３５により構成される。尚、図中３
６ａ、３６ｂ、３６ｃは、トランスファーゲートトラン
ジスタ３５用のトランスファーゲート制御線である。
センスアンプ部３１の複数のビット線３２ａに接続され
たセンスアンプ３３により構成されている。そして、上
記センスアンプ部３１には、トランスファーゲート部３
４の一方が接続されている。このトランスファーゲート
部３４は、図示の如く接続された複数のトランスファー
ゲートトランジスタ３５により構成される。尚、図中３
６ａ、３６ｂ、３６ｃは、トランスファーゲートトラン
ジスタ３５用のトランスファーゲート制御線である。
【００３１】上記トランスファーゲート部３４の他方に
は、メモリセルアレイ部３７が接続されている。このメ
モリセルアレイ部３７では、複数のメモリセルアレイ部
のビット線３２ｂと複数のワード線３８の交差する部分
で、図中○印の位置にメモリセル３９を配置している。
は、メモリセルアレイ部３７が接続されている。このメ
モリセルアレイ部３７では、複数のメモリセルアレイ部
のビット線３２ｂと複数のワード線３８の交差する部分
で、図中○印の位置にメモリセル３９を配置している。
【００３２】この場合、トランスファーゲートトランジ
スタ３５は、図５に示されるように、メモリセルアレイ
部３７のビット線３本毎に、ビット線長方向にずらして
配置される。
スタ３５は、図５に示されるように、メモリセルアレイ
部３７のビット線３本毎に、ビット線長方向にずらして
配置される。
【００３３】メモリセルアレイ部３７には、上記ビット
線３２ｂを介してトランスファーゲート部４０が接続さ
れている。このトランスファーゲート部４０は、複数の
トランスファーゲートトランジスタ４１と、トランスフ
ァーゲート制御線４２ａ、４２ｂ、４２ｃにより構成さ
れる。
線３２ｂを介してトランスファーゲート部４０が接続さ
れている。このトランスファーゲート部４０は、複数の
トランスファーゲートトランジスタ４１と、トランスフ
ァーゲート制御線４２ａ、４２ｂ、４２ｃにより構成さ
れる。
【００３４】そして、このトランスファーゲート部４０
は、センスアンプ部４３のセンスアンプ４４の一方に接
続されている。このように、センスアンプ部３１、トラ
ンスファーゲート部３４、メモリセルアレイ部３７及び
トランスファーゲート４０により、第１のアレイが構成
される。そして、センスアンプ４４の他方にも同様のセ
ンスアンプ部３１′、トランスファーゲート部３４′、
メモリセルアレイ部３７′及びトランスファーゲート４
０′が設けられることにより、第２のアレイが構成され
る。
は、センスアンプ部４３のセンスアンプ４４の一方に接
続されている。このように、センスアンプ部３１、トラ
ンスファーゲート部３４、メモリセルアレイ部３７及び
トランスファーゲート４０により、第１のアレイが構成
される。そして、センスアンプ４４の他方にも同様のセ
ンスアンプ部３１′、トランスファーゲート部３４′、
メモリセルアレイ部３７′及びトランスファーゲート４
０′が設けられることにより、第２のアレイが構成され
る。
【００３５】図５は、図４の構成のトランスファーゲー
ト部３４の素子の配置の一部を示す平面図である。トラ
ンスファーゲート部３４のチップ４６1 上に於いて、メ
モリセルアレイ部のビット線３２ｂ及びセンスアンプ部
のビット線３２ａは、トランスファーゲートトランジス
タ３５のドレイン・ソースのトランジスタ領域４７ａ、
４７ｂに、コンタクト４８を介して接続されている。上
記トランスファーゲートトランジスタ３５は、トランス
ファーゲート制御線３６ａ、３６ｂ、３６ｃにより制御
される。これらトランスファーゲート制御線３６ａ、３
６ｂ、３６ｃの選択により、ビット線３２ａに電気的に
接続されるビット線３２ｂが選択される。
ト部３４の素子の配置の一部を示す平面図である。トラ
ンスファーゲート部３４のチップ４６1 上に於いて、メ
モリセルアレイ部のビット線３２ｂ及びセンスアンプ部
のビット線３２ａは、トランスファーゲートトランジス
タ３５のドレイン・ソースのトランジスタ領域４７ａ、
４７ｂに、コンタクト４８を介して接続されている。上
記トランスファーゲートトランジスタ３５は、トランス
ファーゲート制御線３６ａ、３６ｂ、３６ｃにより制御
される。これらトランスファーゲート制御線３６ａ、３
６ｂ、３６ｃの選択により、ビット線３２ａに電気的に
接続されるビット線３２ｂが選択される。
【００３６】このように、トランスファーゲート部３４
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、該ビット線３２ｂの３本毎にビ
ット線長方向にずらして配置されている。これにより、
トランスファーゲートトランジスタ３５のゲート幅、ビ
ット線間隔、コンタクトとビット線の合わせ余裕を大き
くすることが可能となる。
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、該ビット線３２ｂの３本毎にビ
ット線長方向にずらして配置されている。これにより、
トランスファーゲートトランジスタ３５のゲート幅、ビ
ット線間隔、コンタクトとビット線の合わせ余裕を大き
くすることが可能となる。
【００３７】このことは、最もビット線間隔の狭い図中
Ｂ−Ｂ′について考えると、メモリセルアレイ部のビッ
ト線６本について、コンタクト部でのビット線幅と他部
分でのビット線幅の差分だけ、ビット線間隔、またはコ
ンタクトとビット線の合わせ部分に余裕が生じる。言換
えれば、メモリセルアレイ部３７のビット線６本につい
て、コンタクト部は１個形成されているだけである。
Ｂ−Ｂ′について考えると、メモリセルアレイ部のビッ
ト線６本について、コンタクト部でのビット線幅と他部
分でのビット線幅の差分だけ、ビット線間隔、またはコ
ンタクトとビット線の合わせ部分に余裕が生じる。言換
えれば、メモリセルアレイ部３７のビット線６本につい
て、コンタクト部は１個形成されているだけである。
【００３８】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。
ファーゲートトランジスタのゲート幅を大きくすること
が可能となり、大きなトランスファーゲートトランジス
タの電流駆動能力を得ることが可能となる。
【００３９】次に、本発明の第４の実施の形態について
説明する。図６は、本発明の第４の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示した平面図である。この第４の実施の形態は、
上述した第２の実施の形態とトランスファーゲート形状
が異なり、且つ分割されている場合の配置例である。
尚、第４の実施の形態による半導体記憶装置の回路構成
は、図４と同様である。
説明する。図６は、本発明の第４の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示した平面図である。この第４の実施の形態は、
上述した第２の実施の形態とトランスファーゲート形状
が異なり、且つ分割されている場合の配置例である。
尚、第４の実施の形態による半導体記憶装置の回路構成
は、図４と同様である。
【００４０】図６に示されるように、トランスファーゲ
ート部３４のチップ４６2 上で、トランスファーゲート
トランジスタ３５のトランジスタ領域４７ａ、４７ｂ
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、ビット線３２ｂの３本毎にビッ
ト線長方向３段にずらして配置されている。すなわち、
メモリセルアレイ部３７のビット線９本について、コン
タクト部は１個形成されているだけである。
ート部３４のチップ４６2 上で、トランスファーゲート
トランジスタ３５のトランジスタ領域４７ａ、４７ｂ
は、メモリセルアレイ部３７のビット線３２ｂの３本分
で１組を形成し、且つ、ビット線３２ｂの３本毎にビッ
ト線長方向３段にずらして配置されている。すなわち、
メモリセルアレイ部３７のビット線９本について、コン
タクト部は１個形成されているだけである。
【００４１】これにより、トランスファーゲートトラン
ジスタ３５のゲート幅、ビット線間隔、コンタクトとビ
ット線の合わせ余裕を大きくすることが可能となる。ま
た、最もビット線間隔の狭い図中Ｂ−Ｂ′について考え
ると、メモリセルアレイ部のビット線９本につき、コン
タクト部でのビット線幅を他の部分でのビット線幅の差
分の２倍だけ、ビット線間隔またはコンタクトとビット
線の合わせ部分に余裕が生じる。
ジスタ３５のゲート幅、ビット線間隔、コンタクトとビ
ット線の合わせ余裕を大きくすることが可能となる。ま
た、最もビット線間隔の狭い図中Ｂ−Ｂ′について考え
ると、メモリセルアレイ部のビット線９本につき、コン
タクト部でのビット線幅を他の部分でのビット線幅の差
分の２倍だけ、ビット線間隔またはコンタクトとビット
線の合わせ部分に余裕が生じる。
【００４２】次に、本発明の第５の実施の形態を説明す
る。図７は、本発明の第５の実施の形態に係る半導体記
憶装置のトランスファーゲート部の素子の配置の一部を
示す平面図である。
る。図７は、本発明の第５の実施の形態に係る半導体記
憶装置のトランスファーゲート部の素子の配置の一部を
示す平面図である。
【００４３】トランスファーゲート部のチップ５０1 上
に於いて、メモリセルアレイ部のビット線５１ｂ及びセ
ンスアンプ部のビット線５１ａは、トランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
５２ａ、５２ｂに、コンタクト５３を介して接続されて
いる。上記トランスファーゲートトランジスタは、トラ
ンスファーゲート制御線５４ａ、５４ｂにより制御され
る。これにより、ビット線５１ａに電気的に接続される
ビット線５１ｂが選択される。
に於いて、メモリセルアレイ部のビット線５１ｂ及びセ
ンスアンプ部のビット線５１ａは、トランスファーゲー
トトランジスタのドレイン・ソースのトランジスタ領域
５２ａ、５２ｂに、コンタクト５３を介して接続されて
いる。上記トランスファーゲートトランジスタは、トラ
ンスファーゲート制御線５４ａ、５４ｂにより制御され
る。これにより、ビット線５１ａに電気的に接続される
ビット線５１ｂが選択される。
【００４４】このように、トランスファーゲートはビッ
ト線毎に１つ設置され、制御線５４ａ、５４ｂで制御さ
れる。トランスファーゲートは、隣接する２つを１組と
してビット線長方向にずらして１組ずつ配置される。こ
れにより、トランスファーゲートトランジスタのゲート
幅、ビット線間隔、コンタクトとビット線の合わせ余裕
を大きくすることが可能となる。
ト線毎に１つ設置され、制御線５４ａ、５４ｂで制御さ
れる。トランスファーゲートは、隣接する２つを１組と
してビット線長方向にずらして１組ずつ配置される。こ
れにより、トランスファーゲートトランジスタのゲート
幅、ビット線間隔、コンタクトとビット線の合わせ余裕
を大きくすることが可能となる。
【００４５】この場合、最もビット線間隔の狭い図中Ｃ
−Ｃ′について考えると、ビット線４本につき、コンタ
クト部でのビット線幅と他の部分でのビット線幅の差分
の２倍だけ、ビット線間隔またはコンタクトまたはコン
タクトとビット線の合わせ部分に余裕が生じる。
−Ｃ′について考えると、ビット線４本につき、コンタ
クト部でのビット線幅と他の部分でのビット線幅の差分
の２倍だけ、ビット線間隔またはコンタクトまたはコン
タクトとビット線の合わせ部分に余裕が生じる。
【００４６】次に、本発明の第６の実施の形態について
説明する。図８は、本発明の第６の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。この第６の実施の形態は、上
述した第５の実施の形態に於いて、トランスファーゲー
トをビット線長方向に２段ずらしていたものを３段にず
らして設置した例である。
説明する。図８は、本発明の第６の実施の形態に係る半
導体記憶装置のトランスファーゲート部の素子の配置の
一部を示す平面図である。この第６の実施の形態は、上
述した第５の実施の形態に於いて、トランスファーゲー
トをビット線長方向に２段ずらしていたものを３段にず
らして設置した例である。
【００４７】すなわち、トランスファーゲート部のチッ
プ５０2 上に於いて、メモリセルアレイ部のビット線５
１ｂ及びセンスアンプ部のビット線５１ａは、トランス
ファーゲートトランジスタのドレイン・ソースのトラン
ジスタ領域５２ａ、５２ｂに、コンタクト５３を介して
接続されている。上記トランスファーゲートトランジス
タは、トランスファーゲート制御線５４ａ、５４ｂ、５
４ｃにより制御される。これにより、ビット線５１ａに
電気的に接続されるビット線５１ｂが選択される。
プ５０2 上に於いて、メモリセルアレイ部のビット線５
１ｂ及びセンスアンプ部のビット線５１ａは、トランス
ファーゲートトランジスタのドレイン・ソースのトラン
ジスタ領域５２ａ、５２ｂに、コンタクト５３を介して
接続されている。上記トランスファーゲートトランジス
タは、トランスファーゲート制御線５４ａ、５４ｂ、５
４ｃにより制御される。これにより、ビット線５１ａに
電気的に接続されるビット線５１ｂが選択される。
【００４８】このように構成することにより、トランス
ファーゲートトランジスタのゲート幅、ビット線間隔、
コンタクト部とビット線の合わせ余裕を大きくすること
が可能となる。また、最もビット線間隔の狭い図中Ｃ−
Ｃ′について考えると、ビット線６本につき、コンタク
ト部でのビット線幅と他の部分でのビット線幅の差分の
４倍だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じる。
ファーゲートトランジスタのゲート幅、ビット線間隔、
コンタクト部とビット線の合わせ余裕を大きくすること
が可能となる。また、最もビット線間隔の狭い図中Ｃ−
Ｃ′について考えると、ビット線６本につき、コンタク
ト部でのビット線幅と他の部分でのビット線幅の差分の
４倍だけ、ビット線間隔またはコンタクトとビット線の
合わせ部分に余裕が生じる。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
トランスファーゲートトランジスタのゲート幅、ビット
線間隔、ビット線とトランスファーゲートトランジスタ
のドレイン・ソースとのコンタクトとビット線の余裕を
大きくすることが可能な半導体記憶装置を提供すること
ができる。
トランスファーゲートトランジスタのゲート幅、ビット
線間隔、ビット線とトランスファーゲートトランジスタ
のドレイン・ソースとのコンタクトとビット線の余裕を
大きくすることが可能な半導体記憶装置を提供すること
ができる。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置のフォールデッドＢＬ側のトランスファーゲート部の
素子の配置の一部を示す平面図である。
置のフォールデッドＢＬ側のトランスファーゲート部の
素子の配置の一部を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装
置の回路構成の一部を示した図である。
置の回路構成の一部を示した図である。
【図３】本発明の第２の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
【図４】本発明の第３の実施の形態に係る半導体記憶装
置の回路構成の一部を示した図である。
置の回路構成の一部を示した図である。
【図５】図４のトランスファーゲート部３４の素子の配
置の一部を示す平面図である。
置の一部を示す平面図である。
【図６】本発明の第４の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示し
た平面図である。
置のトランスファーゲート部の素子の配置の一部を示し
た平面図である。
【図７】本発明の第５の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
【図８】本発明の第６の実施の形態に係る半導体記憶装
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
置のトランスファーゲート部の素子の配置の一部を示す
平面図である。
【図９】従来の半導体記憶装置のトランスファーゲート
部の配置構成の一例を示す平面図である。
部の配置構成の一例を示す平面図である。
【図１０】従来のＤＲＡＭのトランスファーゲート部の
配置構成の一例を示す平面図である。
配置構成の一例を示す平面図である。
【図１１】従来の一般的なＤＲＡＭのトランスファーゲ
ート部の配置構成の一例を示す平面図である。
ート部の配置構成の一例を示す平面図である。
１１…センスアンプ部（フォールデッドＢＬ側）、１２
ａ、１２ｂ…ビット線、１３、２４…センスアンプ、１
４…トランスファーゲート部（フォールデッドＢＬ
側）、１５、２１…トランスファーゲートトランジス
タ、１６ａ、１６ｂ、２２ａ、２２ｂ…トランスファー
ゲート制御線、１７…メモリセルアレイ部、１８…ワー
ド線、１９…メモリセル、２０…トランスファーゲート
部（オープンＢＬ側）、２３…センスアンプ（オープン
ＢＬ側）、２６1 、２６2 …チップ、２７…トランジス
タ領域、２８…コンタクト。
ａ、１２ｂ…ビット線、１３、２４…センスアンプ、１
４…トランスファーゲート部（フォールデッドＢＬ
側）、１５、２１…トランスファーゲートトランジス
タ、１６ａ、１６ｂ、２２ａ、２２ｂ…トランスファー
ゲート制御線、１７…メモリセルアレイ部、１８…ワー
ド線、１９…メモリセル、２０…トランスファーゲート
部（オープンＢＬ側）、２３…センスアンプ（オープン
ＢＬ側）、２６1 、２６2 …チップ、２７…トランジス
タ領域、２８…コンタクト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−150061（ＪＰ，Ａ) 特開 平４−22169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 27/108
Claims (2)
- 【請求項１】 複数本のワード線と複数本のビット線と
の交点位置にメモリセルが配置されるもので、該ワード
線方向からの交点位置の３個のうち２個にメモリセルが
配置され、該ビット線方向からの交点位置の３個のうち
２個にメモリセルが配置されるセルアレイを備えた半導
体記憶装置に於いて、 上記セルアレイ内に設けられたトランスファーゲート
は、そのドレインとソースにセルアレイ部のビット線と
センスアンプ部のビット線がそれぞれ接続され、且つ上
記セルアレイ部のビット線３本毎に、ビット線長方向に
シフトして配置されることを特徴とする半導体記憶装
置。 - 【請求項２】 複数本のワード線と複数本のビット線と
の交点位置にメモリセルが配置されるもので、該ワード
線方向からの交点位置の４個のうち２個にメモリセルが
配置され、該ビット線方向からの交点位置の４個のうち
２個にメモリセルが配置されるセルアレイを備えた半導
体記憶装置に於いて、 上記セルアレイ内に設けられたトランスファーゲート
は、そのドレインとソースにセルアレイ部のビット線と
センスアンプ部のビット線がそれぞれ接続され、且つ上
記ワード線長方向に隣接する２つのトランスファーゲー
トを１組として、該ビット線長方向にシフトして配置さ
れていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23440595A JP3243156B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23440595A JP3243156B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982910A JPH0982910A (ja) | 1997-03-28 |
| JP3243156B2 true JP3243156B2 (ja) | 2002-01-07 |
Family
ID=16970499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23440595A Expired - Fee Related JP3243156B2 (ja) | 1995-09-12 | 1995-09-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243156B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324817B1 (ko) * | 1999-05-13 | 2002-02-28 | 박종섭 | 반도체 메모리 소자 |
| KR20010060046A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 반도체 메모리 소자 |
| JP4987415B2 (ja) * | 2006-10-10 | 2012-07-25 | 株式会社東芝 | 半導体メモリ |
| JP5431189B2 (ja) * | 2010-01-29 | 2014-03-05 | 株式会社東芝 | 半導体装置 |
| US9911693B2 (en) | 2015-08-28 | 2018-03-06 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
-
1995
- 1995-09-12 JP JP23440595A patent/JP3243156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982910A (ja) | 1997-03-28 |
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