JP2014216438A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】切断対象のパターンの一部が長い微小ラインとして残ることを抑制可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態による半導体装置の製造方法は、半導体基板上に、第１方向に延びる線状部を有する１本以上の第１のパターンと、前記第１方向に延びる第１および第２の線状部と、前記第１の線状部の端部と前記第２の線状部の端部とを接続する接続部とを有し、前記第１のパターンと隣接する１本以上の第２のパターンとを形成し、前記第１および第２のパターン上にレジスト膜を形成することを含む。前記方法はさらに、前記レジスト膜に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部を、前記曲線部が前記第２のパターンと重なるように形成することを含む。前記方法はさらに、前記レジスト膜を利用したエッチングにより、前記第２のパターンを前記第１の線状部と前記第２の線状部とに分断することを含む。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
リソグラフィの解像限界未満の寸法を有するパターンは、例えば、側壁パターンを利用したエッチングにより形成可能である。しかしながら、側壁パターンや、側壁パターンをマスクとして形成される配線パターンは、閉ループ形状を有する場合があり、この場合、閉ループをカットするためのリソグラフィ工程やエッチング工程が必要となる。また、閉ループカット用のレジストマスクを形成する際には、ループカット対象のパターンの近くの別のパターンがエッチングされないようなレジスト開口部を形成する必要がある。この際、レジスト開口部の形成位置がループカット対象のパターン側にずれると、ループカット対象のパターンの一部が、長い微小ラインとしてエッチング後に残ることがあり、半導体装置の歩留まりや信頼性の低下や、半導体製造ラインの汚染を招くおそれがある。
特開平７−２６３６７７号公報 特開平８−５５９０８号公報 特開２００６−１８６１０４号公報 特開２００６−１５６６５７号公報 特許第４７８９１５８号公報
切断対象のパターンの一部が長い微小ラインとして残ることを抑制可能な半導体装置およびその製造方法を提供する。
一の実施形態による半導体装置の製造方法は、半導体基板上に、第１方向に延びる線状部を有する１本以上の第１のパターンと、前記第１方向に延びる第１および第２の線状部と、前記第１の線状部の端部と前記第２の線状部の端部とを接続する接続部とを有し、前記第１のパターンと隣接する１本以上の第２のパターンとを形成することを含む。前記方法はさらに、前記第１および第２のパターン上にレジスト膜を形成することを含む。前記方法はさらに、前記レジスト膜に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部を、前記曲線部が前記第２のパターンと重なるように形成することを含む。前記方法はさらに、前記レジスト膜を利用したエッチングにより、前記第２のパターンを前記第１の線状部と前記第２の線状部とに分断することを含む。
第１実施形態の半導体装置の製造方法を示す断面図および平面図(1/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(2/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(3/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(4/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(5/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(6/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(7/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(8/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(9/10)である。 第１実施形態の半導体装置の製造方法を示す断面図および平面図(10/10)である。 第１実施形態の半導体装置の製造方法の詳細を示す平面図である。 比較例の半導体装置の製造方法を示す平面図(1/2)である。 比較例の半導体装置の製造方法を示す平面図(2/2)である。 第１実施形態の変形例の半導体装置の製造方法を示す平面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第２実施形態の半導体装置の製造方法を示す断面図および平面図(3/5)である。 第２実施形態の半導体装置の製造方法を示す断面図および平面図(4/5)である。 第２実施形態の半導体装置の製造方法を示す断面図および平面図(5/5)である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１〜図１０は、第１実施形態の半導体装置の製造方法を示す断面図および平面図である。図１(ａ)は、図１(ｂ)のＡ−Ａ線に沿った断面を示している（図２(ａ)〜図１０(ｂ)も同様）。
まず、図１に示すように、半導体基板１上に、下地層２と、被加工膜である配線材料３と、マスク材料４と、芯材５とを順に形成し、リソグラフィおよびエッチングにより芯材５を複数の芯材パターン５ａ〜５ｄに加工する。
半導体基板１は、例えばシリコン基板であり、下地層２は、例えばシリコン酸化膜である。配線材料３は、例えば、Ｃｕ（銅）層、Ｗ（タングステン）層、またはＡｌ（アルミニウム）層である。マスク材料４は、例えばシリコン酸化膜であり、芯材５は、例えばアモルファスシリコン膜である。
図１は、半導体基板１の表面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１の表面に垂直なＺ方向とを示している。Ｙ方向とＸ方向は、それぞれ第１方向と第２方向の例である。本明細書は、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１と下地層２との位置関係は、半導体基板１が下地層２の下方に位置していると表現される。
芯材５は、Ｙ方向に延びる線状部を有する第１の芯材パターン５ａ、５ｄと、Ｙ方向に延びる第１および第２の線状部Ｐ1、Ｐ2と、第１の線状部Ｐ1の端部と第２の線状部Ｐ2の端部とを接続する接続部Ｐ3とを有し、第１の芯材パターン５ａ、５ｄと隣接する第２の芯材パターン５ｂ、５ｃとに加工される。本実施形態の芯材パターン５ａ〜５ｄは、リソグラフィの解像限界に近い一定の線幅（例えば４０ｎｍ）を有している。
なお、第２の芯材パターン５ｂ、５ｃは、第１の線状部Ｐ1の一方の端部と第２の線状部Ｐ2の一方の端部とを接続する接続部Ｐ3に加え、第１の線状部Ｐ1の他方の端部と第２の線状部Ｐ2の他方の端部とを接続する別の接続部（図示せず）を有しており、閉ループ形状を有している。これらの接続部は例えば、第２の芯材パターン５ｂ、５ｃのパターン倒れを防ぐ機能を有している。
また、第１の芯材パターン５ａ、５ｄの線状部は、第２の芯材パターン５ｂ、５ｃの第１、第２の線状部Ｐ1、Ｐ2よりも長くなっている。第１の芯材パターン５ａ、５ｄの各々は、１本の線状部のみで構成されていてもよいし、第２の芯材パターン５ｂ、５ｃと同様に閉ループ形状を有していてもよい。
次に、図２に示すように、異方性エッチング等により、芯材パターン５ａ〜５ｄを細くするスリミング処理を行う。本実施形態のスリミング処理は、芯材パターン５ａ〜５ｄの線幅が、リソグラフィの解像限界の約１／２の線幅（例えば２０ｎｍ）になるように行われる。なお、本実施形態の接続部Ｐ3の線幅は、スリミング処理により細くならないことに留意されたい。
次に、図３に示すように、半導体基板１の全面に側壁材料６を堆積し、異方性エッチング等により側壁材料６を加工する。その結果、芯材パターン５ａ〜５ｂの側面に、複数の側壁パターン６ａ〜６ｈが形成される。
本実施形態の側壁材料６は、芯材５に対するエッチング選択比が高い材料により形成される。例えば、芯材５がアモルファスシリコン膜である場合、側壁材料６の例はシリコン窒化膜である。
側壁材料６は、Ｙ方向に延びる線状部を有する第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈと、Ｙ方向に延びる第１および第２の線状部Ｑ1、Ｑ2と、第１の線状部Ｑ1の端部と第２の線状部Ｑ2の端部とを接続する接続部Ｑ3とを有し、第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈと隣接する第２の側壁パターン６ｃ〜６ｆとに加工される。本実施形態の側壁パターン６ａ〜６ｈは、リソグラフィの解像限界の約１／２の一定の線幅（例えば２０ｎｍ）を有している。
なお、第２の側壁パターン６ｃ〜６ｆは、第２の芯材パターン５ｂ、５ｃと同様、接続部Ｑ3と不図示の別の接続部とを有しており、閉ループ形状を有している。
また、第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈの線状部は、第２の側壁パターン６ｃ〜６ｆの第１、第２の線状部Ｑ1、Ｑ2よりも長くなっている。
次に、図４に示すように、ＣＤＥ（Chemical Dry Etching）等のドライエッチングにより、側壁パターン６ａ〜６ｈを残存させつつ芯材パターン５ａ〜５ｄを除去する。
こうして得られる第１、第２の側壁パターン６ａ〜６ｈは、それぞれ第１、第２のパターンの例である。また、第２の側壁パターン６ｃ、６ｅは、第２の側壁パターン６ｃ〜６ｆのうちで第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈに最も近接する最近接の第２のパターンの例である。また、第１の側壁パターン６ｂ、６ｇは、第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈのうちで第２の側壁パターン６ｃ〜６ｆに最も近接する最近接の第１のパターンの例である。
次に、図５に示すように、半導体基板１の全面にレジスト膜７を形成し、側壁パターン６ａ〜６ｈをレジスト膜７で覆う。次に、図５に示すように、レジスト膜７に円形のレジスト開口部７ａを形成する。
レジスト開口部７ａは、輪郭線の少なくとも一部に曲線部を有するレジスト開口部の例である。レジスト開口部７ａの輪郭線の形状は円（真円）であるため、輪郭線全体が曲線部に相当している。
レジスト開口部７ａは、輪郭線（曲線部）が第２の側壁パターン６ｃ〜６ｆと重なるように形成される。その結果、後述するエッチングによる第２の側壁パターン６ｃ〜６ｆの切り口は、曲線状になる（図６参照）。
また、レジスト開口部７ａは、輪郭線が第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈと重ならないように形成される。よって、後述するエッチングの際に、第１の側壁パターン６ａ、６ｂ、６ｇ、６ｈはエッチングされないこととなる（図６参照）。
本実施形態のレジスト開口部７ａは、輪郭線が、第２の側壁パターン６ｃ〜６ｆのうちの少なくとも１本の接続部Ｑ3と重なるように形成される。例えば、図５のレジスト開口部７ａは、輪郭線が、最近接の第２の側壁パターン６ｃ、６ｅの接続部Ｑ3と重なるように形成されている。また、図５のレジスト開口部７ａは、輪郭線が、最近接の第２の側壁パターン６ｃ、６ｅの第２の線状部Ｑ2と重なり、最近接の第２の側壁パターン６ｃ、６ｅの第１の線状部Ｑ2と重ならないように形成されている。また、本実施形態のレジスト開口部７ａの輪郭線は、各第２の側壁パターン６ｃ〜６ｅと２箇所で重なっている。
なお、本実施形態では、第２の側壁パターン６ｃ〜６ｆの接続部Ｑ3付近に、レジスト開口部７ａが形成される他、第２の側壁パターン６ｃ〜６ｆの別の接続部付近にも、別のレジスト開口部が形成される。これらのレジスト開口部を有するレジスト膜７を利用したエッチングにより、第２の側壁パターン６ｃ〜６ｆの閉ループカットが行われる。
また、符号ｄ1は、最近接の第１の側壁パターン６ｂの線状部と、最近接の第２の側壁パターン６ｃの第１の線状部Ｑ1との間のスペース幅を表す。また、符号ｄ2は、最近接の第２の側壁パターン６ｃの第１の線状部Ｑ1の線幅を表す。また、符号ｄ3は、第２の側壁パターン６ｃ、６ｄの第１の線状部Ｑ1間のスペース幅を表す。これらの幅ｄ1〜ｄ3は、同じ値でもよいし、互いに異なる値でもよい。これらの幅ｄ1〜ｄ3については、後にリソグラフィの位置合わせずれ等に対するマージン（裕度）について説明する際に参酌する。
次に、図６に示すように、レジスト膜７を利用したエッチングにより、第２の側壁パターン６ｃ〜６ｆの閉ループカットを行う。その結果、第２の側壁パターン６ｃ〜６ｆが、第１の線状部Ｑ1と第２の線状部Ｑ2とに分断される。
本実施形態では、第２の側壁パターン６ｃ〜６ｆのうちの少なくとも１本が、第１の線状部Ｑ1と接続部Ｑ3とを含む第１の部分と、第２の線状部Ｑ2を含む第２の部分とに分断される。図６では、最近接の第２の側壁パターン６ｃ、６ｅが、第１の線状部Ｑ1と接続部Ｑ3とを含む第１の部分と、第２の線状部Ｑ2を含む第２の部分とに分断されている。ただし、これら最近接の第２の側壁パターン６ｃ、６ｅは、接続部Ｑ3の一部がエッチングされるため、第２の部分に含まれる分断後の接続部Ｑ3の長さが、分断前の接続部Ｑ3の長さよりも短くなっている。
次に、図７に示すように、側壁パターン６ａ〜６ｈをマスクとして利用して、マスク材料４をエッチングする。その結果、マスク材料４が、側壁パターン６ａ〜６ｈと同一形状を有する複数のマスクパターン４ａ〜４ｈに加工される。マスク材料４のエッチングは、例えば、ＣＦ４、ＣＨＦ３等のガスを用いたドライエッチングにより行われる。
次に、図８に示すように、ウェットエッチング等により、側壁パターン６ａ〜６ｈを除去する。図８は、線状部を有する第１のマスクパターン４ａ、４ｂ、４ｇ、４ｈと、第１および第２の線状部Ｒ1、Ｒ2と接続部Ｒ3とを有し、第１のマスクパターン４ａ、４ｂ、４ｇ、４ｈと隣接する第２のマスクパターン４ｃ〜４ｆとを示している。
次に、図９に示すように、マスクパターン４ａ〜４ｈをマスクとして利用して、配線材料３をエッチングする。その結果、配線材料３が、マスクパターン４ａ〜４ｈと同一形状を有する複数の配線パターン３ａ〜３ｈに加工される。
次に、図１０に示すように、ウェットエッチング等により、マスクパターン４ａ〜４ｈを除去する。図１０は、線状部を有する第１の配線パターン３ａ、３ｂ、３ｇ、３ｈと、第１および第２の線状部Ｓ1、Ｓ2と接続部Ｓ3とを有し、第１の配線パターン３ａ、３ｂ、３ｇ、３ｈと隣接する第２の配線パターン３ｃ〜３ｆとを示している。こうして、リソグラフィの解像限界未満の線幅を有する配線パターン３ａ〜３ｈが形成される。
なお、配線パターン３ａ〜３ｈの形状は、エッチング時の加工変換差により、実際には図１１に示すような形状となる。図１１は、第１実施形態の半導体装置の製造方法の詳細を示す平面図である。
図１１に示すように、第２の配線パターン３ｃ〜３ｆの端部Ｔ1の幅は、第２の配線パターン３ｃ〜３ｆの端部Ｔ1以外の部分の幅よりも太くなる。また、最近接の第１の配線パターン３ｂ、３ｇは、最近接の第２の配線パターン３ｃ、３ｅの接続部Ｓ3の付近において、第２の配線パターン３ｃ〜３ｆの方向の線幅が拡がった領域Ｔ2を有する。
図１１に示す破線の円は、レジスト開口部７ａが形成されていた領域を示す。図１１の第２の配線パターン３ｃ〜３ｆの端部Ｔ1は、図１０の配線パターン３ｃ〜３ｆの端部と同様、おおむねこの円上に位置している。
なお、第２の配線パターン３ｃ〜３ｆの端部Ｔ1は、コンタクトを落とすための領域として利用してもよい。この場合には、第２の配線パターン３ｃ〜３ｆの端部Ｔ1上にコンタクトプラグが形成される。
（１）第１実施形態と比較例との比較
図１２および図１３は、比較例の半導体装置の製造方法を示す平面図である。図１２、図１３の工程はそれぞれ、図５、図６の工程に対応している。
図１２のレジスト膜７は、第２の側壁パターン６ｃ〜６ｆの閉ループカット用に、長方形のレジスト開口部７ａを有している。このレジスト開口部７ａは、Ｙ方向に平行な長方形の辺が、最近接の第１の側壁パターン６ｂ、６ｇと最近接の第２の側壁パターン６ｃ、６ｅとの間にくるように形成することが望ましい。しかしながら、図１２のレジスト開口部７ａのこれらの辺は、リソグラフィの位置合わせずれ等が原因で、最近接の第２の側壁パターン６ｃ、６ｅ上に位置している。
よって、このレジスト膜７を利用して第２の側壁パターン６ｃ〜６ｆをエッチングすると、図１３に示すように、最近接の第２の側壁パターン６ｃ、６ｅの一部が、長い微小ラインＵ1、Ｕ2としてエッチング後に残ってしまう。
一般に、側壁パターン６ａ〜６ｈの線幅は、リソグラフィの解像限界未満に設定されている。よって、微小ラインＵ1、Ｕ2は、多くの場合、リソグラフィの解像限界よりも細い線幅を有している。このような微小ラインＵ1、Ｕ2は、ドライエッチング工程や薬液処理工程において、パターン飛びを発生させるリスクが高い。
微小ラインＵ1、Ｕ2の発生を防止するためには、レジスト開口部７ａのＹ方向に平行な辺が、最近接の第１の側壁パターン６ｂ、６ｇと最近接の第２の側壁パターン６ｃ、６ｅとの間のスペースにくるように、レジスト開口部７ａを形成する必要がある。しかしながら、この場合のリソグラフィの合わせ尤度は、このスペースの幅ｄ1の１／２しかない。一般に、幅ｄ1もリソグラフィの解像限界未満に設定されているため、この尤度でのリソグラフィの合わせ制御は困難である。
よって、長方形のレジスト開口部７ａを採用する場合、微小ラインＵ1、Ｕ2の発生を回避することは困難である。微小ラインＵ1、Ｕ2によりパターン飛びが発生すると、ウェハ上にダストが残存したり、加工処理チャンバが汚染される原因となり、半導体装置の歩留まりや信頼性の低下や、半導体製造ラインの汚染を招くおそれがある。
これに対し、本実施形態では、図５に示すような円形のレジスト開口部７ａを採用している。円形のレジスト開口部７ａの輪郭線は、Ｙ方向に平行な直線部を含まないため、本実施形態では、レジスト開口部７ａをどのような位置に配置しても、比較例のような長い微小ラインの発生は回避することができる。よって、本実施形態によれば、このような微小ラインに起因するパターン飛びの発生を抑制し、半導体装置の歩留まりや信頼性の低下や、半導体製造ラインの汚染を抑制することが可能となる。
また、本実施形態のレジスト開口部７ａの位置やサイズは、最近接の第２の側壁パターン６ｃ、６ｅの接続部Ｑ3の少なくとも一部がエッチング後に残存するように設定することが望ましい。これは、図５に示すように、レジスト開口部７ａの輪郭線が最近接の第２の側壁パターン６ｃ、６ｅの接続部Ｑ3と重なるように、レジスト開口部７ａを配置することで実現可能である。
この場合、レジスト開口部７ａの位置やサイズの誤差が、ｄ1＋ｄ2＋ｄ3よりも小さければ、最近接の第１の側壁パターン６ｂ、６ｇが誤ってエッチングされることを回避することができる。すなわち、この場合のリソグラフィの合わせ尤度は、ｄ1＋ｄ2＋ｄ3である。よって、本実施形態によれば、リソグラフィの合わせ尤度を十分に確保することが可能となる。
なお、最近接の第２の側壁パターン６ｃ、６ｅの接続部Ｑ3の少なくとも一部がエッチング後に残存する場合、図１１に示す最近接の第２の配線パターン３ｃ、３ｅの端部Ｔ1の膨らみは、第１の線状部Ｓ1ではなく、接続部Ｓ3に生じる。この膨らみが第１の線状部Ｓ1に生じた場合には、端部Ｔ1が領域Ｔ2とショートするおそれがある。よって、上記の接続部Ｑ3の少なくとも一部がエッチング後に残存することには、このようなショートを抑制できるという利点もある。
（２）第１実施形態の変形例
図１４は、第１実施形態の変形例の半導体装置の製造方法を示す平面図である。図１４の工程は、図５の工程に対応している。
図１４のレジスト開口部７ａの輪郭線の形状は、惰円となっている。また、この惰円のＹ方向の径は、Ｘ方向の径よりも長く設定されている。よって、Ｙ方向の径は長径に相当しており、Ｘ方向の経は短径に相当している。
このように、本実施形態のレジスト開口部７ａの輪郭線の形状は、円でもよいし、惰円でもよい。ただし、側壁パターン６ａ〜６ｈの寸法精度を向上させるためには、レジスト開口部７ａの輪郭線の形状は、惰円よりも円の方が望ましい。なお、側壁パターン６ａ〜６ｈの寸法精度の向上は、例えば、楕円形のレジスト開口部７ａの長径と短径との差を小さくして、惰円を円に近付けることでも実現可能である。
また、レジスト開口部７ａの形状は、円や惰円のように輪郭線全体が曲線部である形状とする代わりに、輪郭線の一部のみに曲線部を有する形状としてもよい。このような輪郭線の形状の例としては、１つの正方形または長方形と２つの半円とにより構成される長円が挙げられる。この長円の輪郭線は、２つの直線部と２つの曲線部（円弧部）とを含んでいる。
以上のように、本実施形態では、レジスト膜７に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部７ａを、この曲線部が切断対象のパターン（第２の側壁パターン６ｃ〜６ｆ）と重なるように形成する。よって、本実施形態によれば、切断対象のパターンの一部が長い微小ラインとして残ることを抑制することが可能となる。
（第２実施形態）
図１５〜図１９は、第２実施形態の半導体装置の製造方法を示す断面図および平面図である。第２実施形態では、ダマシン法により複数の配線パターンを形成する。以下、第２実施形態の方法を、第１実施形態の方法との共通事項の説明を省略しつつ説明する。
まず、図１５(ａ)に示すように、半導体基板１上に、下地層２と、マスク材料４と、芯材５とを順に形成し、リソグラフィおよびエッチングにより芯材５を複数の芯材パターン５ｘに加工する。なお、符号５ｘは、図１５(ａ)に示す個々の芯材パターンを示す（以下同様）。
次に、図１５(ｂ)に示すように、異方性エッチング等により、芯材パターン５ｘを細くするスリミング処理を行う。
次に、図１５(ｃ)に示すように、半導体基板１の全面に側壁材料６を堆積し、異方性エッチング等により側壁材料６を加工する。その結果、芯材パターン５ｘの側面に、複数の側壁パターン６ｘが形成される。
次に、図１５(ｄ)に示すように、ＣＤＥ等のドライエッチングにより、側壁パターン６ｘを残存させつつ芯材パターン５ｘを除去する。
次に、図１６(ａ)に示すように、側壁パターン６ｘをマスクとして利用して、マスク材料４をエッチングする。その結果、マスク材料４が、側壁パターン６ｘと同一形状を有する複数のマスクパターン４ｘに加工される。
次に、図１６(ｂ)に示すように、ウェットエッチング等により、側壁パターン６ｘを除去する。
次に、図１６(ｃ)に示すように、半導体基板１の全面に配線材料３を形成する。配線材料３は例えば、Ｃｕ層、Ｗ層、またはＡｌ層であり、スパッタ法またはメッキ法により形成される。
次に、図１６(ｄ)に示すように、ＣＭＰ（Chemical Mechanical Poloshing）により、配線材料３の表面を、マスクパターン４ｘの表面に到達するまで平坦化する。その結果、マスクパターン４ｘ間の溝内に、複数の配線パターン３ｘが形成される。
次に、図１７に示すように、ウェットエッチング等により、マスクパターン４ｘを除去する。こうして、リソグラフィの解像限界未満の線幅を有する配線パターン３ａ〜３ｉが形成される（図１７以降は、符号３ｘに代わり符号３ａ〜３ｉを使用する）。
本実施形態の配線パターン３ａ〜３ｉは、Ｙ方向に延びる線状部を有する第１の配線パターン３ａ、３ｂ、３ｇ〜３ｉと、Ｙ方向に延びる第１および第２の線状部Ｓ1、Ｓ2と、第１の線状部Ｓ1の端部と第２の線状部Ｓ2の端部とを接続する接続部Ｓ3とを有し、第１の配線パターン３ａ、３ｂ、３ｇ〜３ｉと隣接する第２の配線パターン３ｃ〜３ｆとを含んでいる。また、第２の配線パターン３ｃ〜３ｆは、接続部Ｓ3と不図示の別の接続部とを有しており、閉ループ形状を有している。第１、第２の配線パターン３ａ〜３ｉは、それぞれ第１、第２のパターンの例である。
次に、図１８に示すように、半導体基板１の全面にレジスト膜７を形成し、配線パターン３ａ〜３ｉをレジスト膜７で覆う。次に、図１８に示すように、レジスト膜７に円形のレジスト開口部７ａを形成する。
レジスト開口部７ａは、輪郭線（曲線部）が第２の配線パターン３ｃ〜３ｆと重なるように形成される。その結果、後述するエッチングによる第２の配線パターン３ｃ〜３ｆの切り口は、曲線状になる（図１９参照）。
また、レジスト開口部７ａは、輪郭線が第１の配線パターン３ａ、３ｂ、３ｇ〜３ｉと重ならないように形成される。よって、後述するエッチングの際に、第１の配線パターン３ａ、３ｂ、３ｇ〜３ｉはエッチングされないこととなる（図１９参照）。
次に、図１９に示すように、このレジスト膜７を利用したエッチングにより、第２の配線パターン３ｃ〜３ｆの閉ループカットを行う。その結果、第２の配線パターン３ｃ〜３ｆが、第１の線状部Ｓ1と第２の線状部Ｓ2とに分断される。
以上のように、本実施形態では、レジスト膜７に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部７ａを、この曲線部が切断対象のパターン（第２の配線パターン３ｃ〜３ｆ）と重なるように形成する。よって、本実施形態によれば、切断対象のパターンの一部が長い微小ラインとして残ることを抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体基板、２：下地層、３：配線材料、３ａ〜３ｈ、３ｘ：配線パターン、
４：マスク材料、４ａ〜４ｈ、４ｘ：マスクパターン、
５：芯材、５ａ〜５ｄ、５ｘ：芯材パターン、
６：側壁材料、６ａ〜６ｈ、６ｘ：側壁パターン、
７：レジスト膜、７ａ：レジスト開口部

Claims (6)

  1. 半導体基板上に、第１方向に延びる線状部を有する１本以上の第１のパターンと、前記第１方向に延びる第１および第２の線状部と、前記第１の線状部の端部と前記第２の線状部の端部とを接続する接続部とを有し、前記第１のパターンと隣接する１本以上の第２のパターンとを形成し、
    前記第１および第２のパターン上にレジスト膜を形成し、
    前記レジスト膜に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部を、前記曲線部が前記第２のパターンと重なるように形成し、
    前記レジスト膜を利用したエッチングにより、前記第２のパターンを前記第１の線状部と前記第２の線状部とに分断する、
    ことを含み、
    前記レジスト開口部の前記輪郭線の形状は、円または楕円であり、
    前記レジスト開口部は、前記曲線部が、前記第２のパターンのうちの少なくとも１本の前記接続部と重なるように形成され、
    前記第２のパターンのうちの少なくとも１本は、前記第１の線状部と前記接続部とを含む第１の部分と、前記第２の線状部を含む第２の部分とに分断される、
    半導体装置の製造方法。
  2. 半導体基板上に、第１方向に延びる線状部を有する１本以上の第１のパターンと、前記第１方向に延びる第１および第２の線状部と、前記第１の線状部の端部と前記第２の線状部の端部とを接続する接続部とを有し、前記第１のパターンと隣接する１本以上の第２のパターンとを形成し、
    前記第１および第２のパターン上にレジスト膜を形成し、
    前記レジスト膜に対し、輪郭線の少なくとも一部に曲線部を有するレジスト開口部を、前記曲線部が前記第２のパターンと重なるように形成し、
    前記レジスト膜を利用したエッチングにより、前記第２のパターンを前記第１の線状部と前記第２の線状部とに分断する、
    ことを含む半導体装置の製造方法。
  3. 前記レジスト開口部の前記輪郭線の形状は、円または楕円である、請求項２に記載の半導体装置の製造方法。
  4. 前記レジスト開口部は、前記曲線部が、前記第２のパターンのうちの少なくとも１本の前記接続部と重なるように形成される、
    請求項２または３に記載の半導体装置の製造方法。
  5. 前記第２のパターンのうちの少なくとも１本は、前記第１の線状部と前記接続部とを含む第１の部分と、前記第２の線状部を含む第２の部分とに分断される、
    請求項２から４のいずれか１項に記載の半導体装置の製造方法。
  6. 半導体基板と、
    前記半導体基板上に形成され、第１方向に延びる線状部を有する１本以上の第１の配線パターンと、
    前記半導体基板上に前記第１の配線パターンと隣接して形成され、前記第１方向に延びる線状部を有する１本以上の第２の配線パターンとを備え、
    前記１本以上の第２の配線パターンの端部は、同一の円または楕円上に位置しており、
    前記第２の配線パターンのうちの少なくとも１本は、前記線状部と、前記線状部の端部に対して前記第１方向に垂直な第２方向側で接続された接続部とを有する、
    半導体装置。
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