TWI730421B - 集成晶片及其形成方法 - Google Patents

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TWI730421B
TWI730421B TW108134114A TW108134114A TWI730421B TW I730421 B TWI730421 B TW I730421B TW 108134114 A TW108134114 A TW 108134114A TW 108134114 A TW108134114 A TW 108134114A TW I730421 B TWI730421 B TW I730421B
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黃文鐸
李秉澄
施宏霖
劉珀瑋
許祐凌
才永軒
林佳盛
楊世匡
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台灣積體電路製造股份有限公司
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Abstract

本申請的各種實施例涉及一種集成記憶體晶片，其包括具有繫接單元架構的記憶體陣列，繫接單元架構減少不同繫接單元類型的數量並且降低繫接線密度。在一些實施例中，記憶體陣列限於三種不同類型的繫接單元：源極線/抹除閘(SLEG)繫接單元；控制閘/字元線(CGWL)繫接單元；以及字元線繫接單元。少量不同的繫接單元類型簡化記憶體陣列的設計，且更簡化對應互連結構的設計。此外，在一些實施例中，三種不同的繫接單元類型將字元線、抹除閘和控制閘電性耦合於互連結構之不同金屬化層中的對應繫接線。藉由在不同的金屬化層中鋪展繫接線，減少繫接線密度。

Description

集成晶片及其形成方法
本揭露實施例關於一種集成晶片及其形成方法。
嵌入式閃存是與一般集成電路(IC)晶片上的邏輯元件集成的快閃記憶體。此集成藉由消除晶片之間的互連結構來提高性能，並藉由共享快閃記憶體與邏輯元件之間的製程步驟來降低製造成本。一些類型的快閃記憶體包括堆疊閘快閃記憶體(stacked gate flash memory)以及分離閘快閃記憶體(split gate flash memory)。與堆疊閘快閃記憶體相比，分離閘快閃記憶體具有更低的功耗、更高的注入效率(injection efficiency)、更少的短通道效應影響、以及過抹除抗擾度(over erase immunity)。
依據本揭露實施例，一種集成晶片包含記憶體陣列、字元線及控制閘、字元線繫接線、以及控制閘繫接線。記憶體陣列包含呈多個列及多個行之多個單元，此些單元包 含沿著記憶體陣列之第一列間隔開之多個第一型繫接單元，並且更包含沿著第一列間隔開之多個第二型繫接單元。字元線及控制閘沿第一列延伸並部分地定義該記憶體陣列在第一列中之單元。字元線繫接線沿第一列延伸在記憶體陣列上方之第一高度，並電性耦合於在第一型繫接單元及第二型繫接單元處之字元線。控制閘繫接線沿第一列延伸在記憶體陣列上方之第二高度處，並且電性耦合於在第一型繫接單元處而非在第二型繫接單元處之控制閘，其中第一高度及第二高度不同。
依據本揭露實施例，一種集成晶片包含記憶體陣列、抹除閘及控制閘、抹除閘繫接線、以及控制閘繫接線。記憶體陣列包含呈複數列及複數行之複數個單元，其中這些列包含第一列。抹除閘及控制閘沿第一列延伸，其中抹除閘及控制閘部分地定義記憶體陣列在第一列中的單元。抹除閘繫接線沿著第一列延伸在記憶體陣列上方之第一高度處，其中抹除閘繫接線電性耦合於在沿第一列之複數個第一位置處之抹除閘。控制閘繫接線沿第一列延伸在記憶體陣列上方之不同於第一高度之第二高度處，其中控制閘繫接線電性耦合於在沿第一列之複數個第二位置處之控制閘。
依據本揭露實施例，一種形成集成晶片之方法包含：形成控制閘沿控制閘長度延伸，其中控制閘部分地定義沿控制閘長度間隔開之多個記憶體單元以及多個第一型繫接單元；沉積閘層覆蓋控制閘；圖案化閘層以形成字元線和抹除閘，字元線與抹除閘平行控制閘延伸且部分地定義記 憶體單元與第一型繫接單元，其中控制閘位於字元線與抹除閘之間並與字元線及抹除閘相鄰；以及形成多個控制閘接觸介層窗和多個字元線接觸介層窗分別位在控制閘及字元線上，其中控制閘接觸介層窗及字元線接觸介層窗位於第一型繫接單元處，而非記憶體單元處。
100:示意圖
102:邊界單元
104:源極線抹除閘繫接單元
106:控制閘字元線繫接單元
108:字元線繫接單元
110:記憶體單元
112:源極線繫接線
114:抹除閘繫接線
116:控制閘繫接線
118:字元線繫接線
120:導線
120m1:第一層導線
120m2:第二層導線
120m3:第三層導線
120m4:第四層導線
1202:第一介電層
1204:第一導電層
1206:第二介電層
1208:第二導電層
1210:硬遮罩層
122:介層窗
122co:接觸介層窗
122v1:第一層介層窗
122v2:第二層介層窗
122v3:第三層介層窗
124:位元線
126:源極線分流導線
128:抹除閘分流導線
1302:控制閘堆疊
1402:第三介電層
1502:第三導電層
1504:抗反射層
200、300、2100:方塊圖
202:記憶體單元塊
2102-2124:操作
302:周圍元件
304:記憶體區域
306:周圍區域
400A、400B、600A、600B、800A、800B、1000A-1000F:上視佈局
402:基板
402a:抹除閘側元件區域
402b:字元線側元件區域
404:字元線
406:控制閘
408:抹除閘
410:隔離結構
412:間斷
500A、500B、500C、700A、700B、900A、900B、1100A-1100D、1200A-1200D、1300A-1300D、 1400A-1400D、1500A-1500D、1600A-1600D、1700A-1700D、1800A-1800D、1900A-1900D、2000A-2000D:截面圖
502:源/汲區域
504:源極線
506:浮動閘
508:控制閘硬遮罩
510:浮動閘介電層
512:控制閘介電層
514:控制閘側壁間隙壁
516:抹除閘介電層
518:字元線介電層
520:矽化物層
522:互連結構
524:互連介電層
524a:層間介電層
524b:第一金屬間介電層
524c:第二金屬間介電層
524d:第三金屬間介電層
524e:第四金屬間介電層
602:墊區域
A、B、C、D、E:線
BX1、BX2、BX3:框
C1-C287、Cn-Cn+2、Co-Co+1、Cp-Cp+2、Cq-Cq+2:行
CO:接觸介層窗層
Fcgwl:控制閘字元線頻率
Fsleg:源極線抹除閘頻率
Fwl:字元線頻率
L:長度
M1:第一導線層
M2:第二導線層
M3:第三導線層
M4:第四導線層
Pz、Pz+1:記憶體頁面
R1-R1+7、Rm-Rm+15:列
V1:第一介層窗層
V2:第二介層窗層
V3:第三介層窗層
當結合附圖閱讀時，從以下詳細描述可最好地理解本揭露的各方面。請注意，依據業界中的標準實務，未按比例繪製各種特徵。實際上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
〔圖1〕繪示集成晶片的一些實施例的示意圖，集成晶片包括具有增強繫接單元架構的記憶體陣列，且更包括對應增強繫接單元架構的互連結構。
〔圖2〕繪示集成晶片的一些實施例的方塊圖，集成晶片包含具有圖1的增強繫接單元架構的記憶體陣列。
〔圖3〕繪示集成晶片的一些實施例的方塊圖，集成晶片包含具有圖1的增強繫接單元架構的記憶體陣列且更包括圍繞記憶體陣列的周圍元件。
〔圖4A〕及〔圖4B〕繪示包括圖1的邊界單元、圖1的源極線/抹除閘(SLEG)繫接單元以及圖1的記憶體單元的集成晶片之一些實施例的上視佈局。
〔圖5A〕至〔圖5C〕分別繪示圖4A或圖4B的集成晶片在邊界單元，源極線抹除閘繫接單元以及記憶體單元處的的一些實施例的截面圖。
〔圖6A〕及〔圖6B〕繪示包括圖1的控制閘/字元線(CGWL)繫接單元以及圖1的記憶體單元的集成晶片之一些實施例的上視佈局。
〔圖7A〕及〔圖7B〕分別繪示圖6A與6B的集成晶片在控制閘字元線繫接單元處之一些實施例的截面圖。
〔圖8A〕及〔圖8B〕繪示包括圖1的字元線繫接單元及圖1的記憶體單元的集成晶片之一些實施例的上視佈局。
〔圖9A〕及〔圖9B〕分別繪示圖8A及8B的集成晶片在字元線繫接單元處之一些實施例的截面圖。
〔圖10A〕至〔圖10F〕分別繪示圖1的集成晶片在集成晶片之不同高度之一些實施例的上視佈局，其中記憶體陣列包括附加的行。
〔圖11A-11D〕至〔圖20A-20D〕繪示形成集成晶片之方法之一些實施例的一系列截面圖，集成晶片包括具有增強的繫接單元架構的記憶體陣列。
〔圖21〕繪示圖11A-11D至圖20A-20D之方法之一些實施例的方塊圖。
本揭露實施例提供許多不同的實施例或例子，以實施本揭露實施例的不同特徵。部件及配置之特定例子描 述如下，以簡明本揭露實施例。當然，這些僅是例子而非作為限制。舉例來說，在以下的描述中，第一特徵形成於第二特徵上或之上可包含第一特徵與第二特徵以直接接觸形成的實施例，亦可包含其他特徵形成於第一及第二特徵之間的實施例，使得第一特徵與第二特徵可非直接接觸。此外，本揭露實施例可在多個例子中重覆參考符號及/或字母。此重覆是為了簡明目的，而非在本質上規定多個所討論的實施例及/或配置之間的關係。
此外，在此可使用例如「在…之下(beneath)」、「在…下面(below)」、「較低(lower)」、「在…上面(above)」、「較高(upper)」等等的空間關係用語，以簡明描述如圖式所繪示之一元件或特徵與另一(另一些)元件或特徵之關係的敘述。空間關係的用語，除了圖式所描繪的定向之外，亦用以包含元件在使用或操作中之不同的定向。裝置可另外定向(旋轉90度或其他定向)，且在此使用的空間關係敘述可同樣地照此解釋。
在一些實施例中，記憶體陣列包含呈多列及多行的多個分離閘記憶體單元(split-gate memory cells)，亦更包含沿此些列延伸的多個多晶矽線與多個埋線。多晶矽線與埋線局部定義分離閘記憶體單元並有助於對分離閘記憶體單元的讀出與寫入。多晶矽線可例如對應控制閘、字元線(word lines)與抹除閘(erase gates)，且埋線可例如對應源極線。一個挑戰是多晶矽線和埋線具有高電阻，導致沿著多晶矽線和埋線的大電壓降。這種大電壓降增加了最小讀 取及/或寫入電壓，因此降低了功率效率。解決方案是將金屬線繫接於多晶矽線和埋線上，因為金屬線具有較低的電阻。因此，記憶體陣列的一些實施例包括沿多晶矽線和埋線間隔開的繫接單元(strap cells)，用作將金屬線電性耦合於多晶矽線和埋線的位置。
在一些實施例中，記憶體陣列包括四種不同類型的繫接單元：控制閘/源極線(control gate/source line，CGSL)繫接單元；源極線(source line，SL)繫接單元；字元線/抹除閘(word line/erase gate，WLEG)繫接單元；以及抹除閘(erase gate，EG)繫接單元。然而，在設計記憶體陣列時，大量不同類型的繫接單元導致複雜性。另外，在一些實施例中，用於字元線、抹除閘和控制閘的金屬線位於互連結構的單個金屬化層(例如金屬3)中。然而，在記憶體陣列縮小(例如達到製程節點40及小於製程節點40)時，在單個金屬化層中佈置用於字元線、抹除閘和控制閘的金屬線可能帶來挑戰。例如，隨著記憶體陣列的縮小，極低介電常數(ELK)介電材料可用於互連結構的金屬間及/或層間介電層。然而，與具有較高介電常數的非多孔對應物(non-porous counterparts)相比，極低介電常數介電材料傾向於具有高孔隙率並因此具有低時依性介電崩潰(time dependent dielectric breakdown，TDDB)。由於低時依性介電崩潰，金屬線之間的最小間距大於使用非多孔對應物時的最小間距。此外，由於單個金屬化層中的大量金屬線，在不違反最小間隔限制的情況下排除了記憶體陣列的有意 義縮放。違反此限制可能導致元件故障(device failure)及/或金屬線之間的大量漏電流。
本申請的各種實施例涉及一種集成記憶體晶片(integrated memory chip)，其包括具有繫接單元架構的記憶體陣列，繫接單元架構減少不同繫接單元類型的數量並且降低繫接線(strap-line)密度。在一些實施例中，記憶體陣列限於三種不同類型的繫接單元：源極線/抹除閘(源極線抹除閘)繫接單元；控制閘/字元線(控制閘字元線)繫接單元；以及字元線繫接單元。少量不同的繫接單元類型簡化記憶體陣列的設計，更簡化對應互連結構的設計。
三種不同的繫接單元類型可例如將字元線、抹除閘和控制閘電性耦合於互連結構的不同金屬化層中的對應繫接線。例如，字元線可電性耦合金屬2(metal 2)中的字元線繫接線，控制閘可電性耦合金屬3(metal 3)中的控制閘繫接線，並且抹除閘可電性耦合到金屬4(metal 4)中的抹除閘繫接線。然而，其它適當的金屬化層適用於字元線繫接線、控制閘繫接線以及抹除閘繫接線。藉由在不同的金屬化層之間散佈字元線繫接線、控制閘繫接線和抹除閘繫接線，可減小繫接線密度(即增加繫接線間距)。這可增強記憶體陣列的縮放(例如達到製程節點40及小於製程節點40)及/或可使極低介電常數介電材料用於互連結構的層間及/或金屬間介電層。
例如，可以能最小化讀取及/或寫入電壓降、及/或匹配具有四個或更多之不同繫接單元類型的繫接單元架 構之頻率，來佈置三種不同的繫接單元類型，以提供與對應繫接線的電性耦合(上面提到其中一例子)。例如，源極線抹除閘繫接單元可以第一頻率將源極線電性耦合於對應的源極線繫接線，並且控制閘字元線繫接單元與字元線繫接單元可以第二頻率將字元線電性耦合於對應的字元線繫接線，以防止沿源極線與字元線的大讀取電壓降。第一頻率可例如為32位元線或一些其他適當的值。第二頻率可例如是第一頻率的兩倍或一些其他適當的倍數，及/或可例如是64位元線或一些其他適當的值。
參照圖1，提供包括具有增強繫接單元架構之記憶體陣列的集成晶片的一些實施例的示意圖100。如下所示，增強繫接單元架構的「增強」，是在於它減少不同繫接單元類型的數量並降低繫接線密度。記憶體陣列包括呈複數列與複數行之複數個單元。這些列分別標記為R1至R1+7，並且這些行分別標記為C1至C3、Cn至Cn+2以及Co至Co+1。列標籤與行標籤的下標辨識對應的列編號與行編號。此外，1是表示列編號的整數變量，而n和o是表示行編號的整數變量。
所述多個單元包括多個邊界單元102、多個源極線抹除閘繫接單元104、多個控制閘字元線繫接單元106、多個字元線繫接單元108、以及多個記憶體單元110。需注意的是，僅有標記每種類型的單元中的一些。邊界單元102是記憶體陣列的邊界處的未使用單元，並且每個跨越兩列。邊界單元102使記憶體和繫接單元偏離邊界，以保護記 憶體和繫接單元免受特徵密度的大變化，並因此免受邊界處之高度的製程不均勻性。源極線抹除閘繫接單元104、控制閘字元線繫接單元106以及字元線繫接單元108各跨越兩列，且雖然不可見，卻沿著每列重複。源極線抹除閘繫接單元104將源極線(未顯示)與抹除閘(未顯示)電性耦合於對應的源極線繫接線112與對應的抹除閘繫接線114。控制閘字元線繫接單元106將控制閘(未顯示)與字元線(未顯示)電性耦合於對應的控制閘繫接線116與對應的字元線繫接線118。字元線繫接單元108將字元線電性耦合到對應的字元線繫接線118。注意到僅標記一些控制閘繫接線116與一些字元線繫接線118。控制閘、字元線、抹除閘與源極線沿著列延伸並且局部地定義多個單元。記憶體單元110儲存個別的數據位元，並且可例如是第三代超快閃(third geneRation SUPERFLASH，ESF3)記憶體單元或一些其他適當的記憶體單元。
在一些實施例中，記憶體陣列限於三種不同類型的繫接單元：1)源極線抹除閘繫接單元104；2)控制閘字元線繫接單元106；及3)字元線繫接單元108。與具有四種或更多種不同繫接單元類型的記憶體陣列相比，此少量不同的繫接單元類型簡化記憶體陣列的設計，且與用於具有四種或更多種不同繫接單元類型的記憶體陣列之互連結構相比，更簡化用於記憶體陣列之互連結構的設計。
互連結構互連多個單元並且包括多個導線120與多個介層窗122。注意到導線120與介層窗122僅在記憶 體陣列下方的圖例中標記。將導線120分組為多個導線層，並且將介層窗122分組為多個介層窗層。當在截面中觀察集成晶片時，所述之層係對應於記憶體陣列上方的高度。多個導線層包括第一導線層M1、第二導線層M2、第三導線層M3與第四導線層M4。導線層由導線120的厚度示意性地繪示，並且記憶體陣列上方的高度隨著導線厚度而增加。多個介層窗層包括接觸介層窗層CO(即，第零介層窗層)、第一介層窗層V1、第二介層窗層V2及第三介層窗層V3。介層窗層藉由形狀及/或顏色示意性地繪示。例如，黑色圓圈對應接觸介層窗層CO中的介層窗，而白色方形對應第二介層窗層V2中的介層窗。
接觸介層窗層CO中的介層窗從單元延伸到第一導線層M1中的導線，並且第一介層窗層V1中的介層窗從第一導線層M1中的導線延伸到第二導線層M2中的導線。此外，第二介層窗層V2中的介層窗從第二導線層M2中的導線延伸到第三導線層M3中的導線，並且第三介層窗層V3中的介層窗從第三導線層M3中的導線延伸到第四導線層M4中的導線。請注意，在不同層的介層窗直接重疊之處，未顯示介於中間的導線。
多條導線120包括在第一導線層M1中的多條位元線124、源極線分流導線126及抹除閘分流導線128。注意，僅標記一些位元線124。位元線124沿著記憶體單元110所在的行(例如行C3、Cn、Cn+2及Co)延伸，並且經由在接觸介層窗層CO中的介層窗而電性耦合於在對應行中的記 憶體單元。源極線與抹除閘分流導線126、128沿著源極線抹除閘繫接單元104所在的行(例如行C2)延伸，並且經由在接觸介層窗層CO中的介層窗而分別電性耦合於在源極線抹除閘繫接單元104的源極線(未顯示)及抹除閘(未顯示)。
另外，多條導線120包括源極線繫接線112、抹除閘繫接線114、控制閘繫接線116及字元線繫接線118。源極線繫接線及抹除閘繫接線112、114位於第四導線層M4中，並且經由第一、第二及第三介層窗層V1、V2及V3中的介層窗而分別電性耦合於源極線與抹除閘分流導線126、128。控制閘繫接線116位於第三導線層M3中，並且電性耦合於在控制閘字元線繫接單元106處的對應列中的控制閘(未顯示)。這種電性耦合是經由在接觸介層窗層CO及第一與第二介層窗層V1、V2中的介層窗。字元線繫接線118位於第二導線層M2中，並且電性耦合於在控制閘字元線繫接單元106與字元線繫接單元108處的對應列中的字元線(未顯示)。這種電性耦合是經由在接觸介層窗層CO與第一介層窗層V1中的介層窗。
藉由將抹除閘繫接線114、控制閘繫接線116及字元線繫接線118佈置在不同的導線層(例如M2、M3及M4)中，而非在單個導線層(例如M3)中，減小各種繫接線的繫接線密度(即增加繫接線間距)。另外，藉由減小繫接線密度，可按比例縮小記憶體陣列以用於製程節點40及小於製程節點40。
在一些實施例中，繫接線之間的間隔隨著記憶體陣列縮小而減小。如果沒有減小的繫接線密度，繫接線之間的間距可能會小於用以防止時依性介電崩潰的最小間距。此外，在一些實施例中，當記憶體陣列縮小時，極低介電常數介電材料用於金屬間介電(inter-metal dielectric，IMD)層。與具有較高介電常數的非多孔對應物相比，極低介電常數介電材料傾向於具有高孔隙率並因此具有低時依性介電崩潰。由於低時依性介電崩潰，繫接線之間的最小間距高於使用非多孔對應物時的最小間距。因此，將極低介電常數介電材料用於金屬間介電層會加劇時依性介電崩潰的風險並增加減小繫接線密度的重要性。
儘管圖1繪示各種繫接線和各種分流導線處於某些導線層級中，但是在替代實施例中，繫接線中的一些或全部及/或分流導線中的一些或全部可處於不同的導線層中。例如，在替代實施例中，控制閘繫接線116可在第二導線層M2中，並且字元線繫接線118可在第三導線層M3中。作為另一示例，在替代實施例中，抹除閘繫接線114可在第四導線層M4中，並且源極線繫接線112可在第五導線層(未顯示)中，或反之亦然。
參照圖2，提供包括具有圖1的增強繫接單元架構的記憶體陣列的集成晶片的一些實施例的方塊圖200。記憶體陣列包括呈多個列與多個行之多個單元。列分別標記為Rm至Rm+15，並且行分別標記為C1至C287。列標籤和行標籤 的下標標識對應的列編號和行編號，m是表示列編號的整數變量。
多個單元包括多個記憶體單元塊202。注意到僅標記一些記憶體單元塊202。每個記憶體單元塊202包括多個記憶體單元並且具有相同數量的記憶體單元。每個記憶體單元塊的記憶體單元對應於記憶體陣列中的各個行，使得每個記憶體單元塊202跨越多個行。在一些實施例中，如圖所示，每個記憶體單元塊202具有跨越十六行的十六個記憶體單元。在替代實施例中，每個記憶體單元塊202具有跨越一些其他適當數量之行的一些其他適當數量的記憶體單元。記憶體單元塊202的記憶體單元可例如如同圖1繪示及/或描述的記憶體單元110。在一些實施例中，記憶體單元塊202在行C3-18、C20-35、C37-68、C70-85、C87-102、C104-135、C137-152、C154-169、C171-202、C204-219、C221-236、C238-269以及C271-286。然而，其他行是可適用的。
多個單元更包括圖1的邊界單元102、圖1的多個源極線抹除閘繫接單元104、圖1的多個控制閘字元線繫接單元106、以及多個字元線繫接單元108。注意到僅標記一些邊界單元102，並且僅標記了每個繫接單元類型中的一些。如圖1中所討論的，邊界單元102是記憶體陣列的邊界(例如行C1)處的未使用單元，並且每個跨越兩列。此外，源極線抹除閘繫接單元104、控制閘字元線繫接單元106以及字元線繫接單元108的每一個係跨越兩列並沿著列重複。
在一些實施例中，源極線抹除閘繫接單元104位於行C2、C36、C69、C103、C136、C170、C203、C237和C270處。然而，其他行是可適用的。在一些實施例中，源極線抹除閘繫接單元104沿著列均勻地間隔開及/或沿著列以源極線抹除閘頻率Fsleg週期性地重複。源極線抹除閘頻率Fsleg可例如是32個記憶體單元(即32位元線)或一些其他適當數量的記憶體單元及/或位元線。此外，源極線抹除閘頻率Fsleg可例如是兩個記憶體單元塊或一些其他適當的整數個記憶體單元塊。在一些實施例中，源極線抹除閘頻率Fsleg是32個記憶體單元(即32位元線)或更少，因此源極線每32個或更少的記憶體單元可電性耦合對應的源極線繫接線。藉由每32個或更少的記憶體單元將源極線電性耦合於對應的源極線繫接線，沿源極線的電壓降是小的。如果源極線電性耦合對應的源極線繫接線的頻率超過32個記憶體單元，則沿著源極線繫接線的電壓降可能是大的並且可能導致讀取干擾及/或故障。
在一些實施例中，控制閘字元線繫接單元106位於行C19、C153及C287。然而，其他行是可適用的。在一些實施例中，控制閘字元線繫接單元106沿著列均勻地間隔開及/或沿著列以控制閘字元線頻率Fcgwl週期性地重複。控制閘字元線頻率Fcgwl可例如是128個記憶體單元(即128位元線)或一些其他適當數量的記憶體單元及/或位元線。此外，控制閘字元線頻率Fcgwl可例如是8個記憶體單元塊或一 些其他適當的整數個記憶體單元塊及/或可例如是源極線抹除閘頻率Fsleg的4倍或者一些其他適當的整數倍。
在一些實施例中，字元線繫接單元108位於行C86及C220處。然而，其他行是可適用的。在一些實施例中，字元線繫接單元108沿著列均勻地間隔開及/或沿著列以字元線頻率Fwl週期性地重複。字元線頻率Fwl可例如是128個記憶體單元(即128位元線)或一些其他適當數量的記憶體單元及/或位元線。此外，字元線頻率Fwl可例如是8個記憶體單元塊或一些其他適當的整數個記憶體單元塊及/或可例如是源極線抹除閘頻率Fsleg的4倍或者一些其他適當的整數倍。此外，字元線頻率Fwl可例如與控制閘字元線頻率Fcgwl相同。
在一些實施例中，控制閘字元線繫接單元106與字元線繫接單元108沿著列交替且重複，因此字元線每64個(即64位元線)或更少的記憶體單元可電性耦合對應的字元線繫接線。藉由每64個或更少的記憶體單元將字元線電性耦合於對應的字元線繫接線，沿著字元線的電壓降是小的。如果字元線電性耦合對應的字元線繫接線之頻率超過64個記憶體單元，則沿著字元線的電壓降可能是大的並且可能導致讀取干擾及/或故障。
在一些實施例中，框BX1中的記憶體陣列的一部分沿著每個列重複，從邊界單元102開始。在一些實施例中，將記憶體陣列的列分組為多個記憶體頁面。為清楚起見，記憶體頁面分別標記為Pz與Pz+1，其中下標標識對應的 頁碼，z是表示頁碼的整數變量。在一些實施例中，如圖所示，每個記憶體頁面是由8個連續列定義的記憶體陣列的一部分。在替代實施例中，每個記憶體頁面由一個、兩個、十六個或一些其他適當數量的連續列定義。在一些實施例中，框BX2中的記憶體陣列的一部分在每個記憶體頁面處重複及/或在框BX2內獲取圖1的示意圖100。關於後者，圖1的行Co+1可例如與圖2的行C86相同，及/或圖1的列R1可例如與圖2的列Rm相同。
雖然未在圖2中示出，然而互連結構互連多個單元並且包括多個字元線繫接線、多個控制閘繫接線、多個抹除閘繫接線，以及多條源極線繫接線。每列具有沿著列延伸之個別的字元線繫接線，並且更具有沿著列延伸之個別的控制閘繫接線。每個記憶體頁面具有由記憶體頁面的第一列(first rows)共享並沿第一列延伸的個別抹除閘繫接線。類似地，每個記憶體頁面具有由記憶體頁面的第二列(second rows)共享並沿第二列延伸的個別的源極線繫接線。字元線繫接線、控制閘繫接線、抹除閘繫接線及源極線繫接線可例如如同關於圖1所描述及/或示出之它們的對應物。
互連結構更包括多個源極線分流導線和多個抹除閘分流導線。每個記憶體頁面具有多個個別的源極線分流導線，並且每個記憶體頁面具有多個個別的抹除閘分流導線。每個記憶體頁面的個別源極線分流導線分別位於具有源極線抹除閘繫接單元104的行處，並且每個記憶體頁面的個別抹除閘分流導線分別位於具有源極線抹除閘繫接單元 104的行處。源極線分流導線與抹除閘分流導線可例如如同關於圖1所描述及/或示出之它們的對應物。
參照圖3，提供集成晶片的一些實施例的方塊圖300，集成晶片包括具有圖1的增強繫接單元架構的記憶體陣列，更包括圍繞記憶體陣列的周圍元件302。記憶體陣列位於集成晶片的記憶體區域304處，並且包括圖1的邊界單元102、圖1的源極線抹除閘繫接單元104、圖1的控制閘字元線繫接單元106以及圖1的字元線繫接單元108。此外，記憶體陣列包括圖2的記憶體單元塊202。注意，僅標記一些邊界單元102、僅標記一些記憶體單元塊202、並且僅標記每種繫接單元類型的一些。在一些實施例中，在框BX3內獲取圖1的示意圖100。
周圍元件302位於圍繞記憶體區域304之集成晶片的周圍區域306處。注意，僅標記一些周圍元件302。周圍元件302可例如是或包括電晶體及/或一些其他適當的半導體元件。此外，周圍元件302可例如實現讀/寫電路及/或用於記憶體陣列之操作的一些其他適當的電路。藉由將周圍元件302和記憶體陣列集成在一般集成晶片上，記憶體陣列也可稱為嵌入式記憶體陣列。
參照圖4A，提供包括圖1的邊界單元102、圖1的源極線抹除閘繫接單元104及圖1的記憶體單元110之集成晶片之一些實施例的上視佈局400A。邊界單元102、源極線抹除閘繫接單元104及記憶體單元110位於抹除閘側元件區域402a與多個字元線側元件區域402b上。注意，僅標 記一些字元線側元件區域402b。此外，邊界單元102、源極線抹除閘繫接單元104與記憶體單元110部分地由一對字元線404、一對控制閘406、與抹除閘408定義。
抹除閘側和字元線側元件區域402a、402b係對應由隔離結構410圍繞和劃分之基板402的頂部區域(當在截面中觀察時)。邊界單元102、源極線抹除閘繫接單元104與記憶體單元110共享抹除閘側元件區域402a。對於邊界單元102與源極線抹除閘繫接單元104，字元線側元件區域402b是不同的。基板402可為或包括例如塊狀單晶矽基板、絕緣層上矽(silicon-on-insulator，SOI)基板或一些其他適當的半導體基板。隔離結構410可為或包括例如氧化矽及/或一些其他適當的介電材料及/或可為或包括例如淺溝槽隔離(shallow trench isolation，STI)結構或一些其他適當的隔離結構。
字元線404、控制閘406與抹除閘408沿著個別長度L平行地伸長，並且在垂直於或者橫向於長度L的方向上彼此間隔開。注意，只有標記一個長度L。控制閘406位於字元線404之間且分別相鄰於字元線404，並且抹除閘408位於控制閘406之間且相鄰於控制閘406。與字元線404和控制閘406相比，抹除閘408沿其長度分別在邊界單元102與源極線抹除閘繫接單元104處具有間斷412。注意，僅標記一個間斷412。字元線404、控制閘406與抹除閘408可為或包括例如摻雜的多晶矽及/或一些其他適當的導電材料。
接觸介層窗層(即接觸介層窗)處的多個介層窗122係位於源極線抹除閘繫接單元104與記憶體單元110上。注意，僅標記一些介層窗122。源極線抹除閘繫接單元104處的接觸介層窗將抹除閘408電性耦合於對應的抹除閘繫接線(未顯示)，且更將抹除閘408之下的源極線(未顯示)(當在截面中觀察時)電性耦合於對應的源極線繫接線(未顯示)。記憶體單元110處的接觸介層窗將記憶體單元110的個別源極/汲極區域(未顯示)電性耦合於對應的位元線(未顯示)。
參照圖4B，提供圖4A的集成晶片的一些替代實施例的上視佈局400B，其中邊界單元102與源極線抹除閘繫接單元104共享字元線側元件區域402b。
參照圖5A，提供圖4A及/或圖4B的集成晶片在邊界單元102處的一些實施例的截面圖500A。可例如沿圖4A及/或圖4B中的線A截取截面圖500A。字元線404和控制閘406設置於基板402和隔離結構410上。此外，字元線404和控制閘406分別與基板402中的源/汲區域502與源極線504相鄰。字元線404位於源/汲區域502之間並且分別與源/汲區域502相鄰，並且控制閘406分別位於源極線504的相對側。注意，僅標記字元線404中的一個、控制閘406中的一個、以及源/汲區域502中的一個。
源/汲區域502和源極線504是基板402的摻雜區域。源/汲區域502和源極線504可例如共享摻雜類型(例如p型或n型)及/或可例如具有與基板402的鄰接區域相反 的摻雜類型。在集成晶片的操作期間，導電通道(未顯示)可沿著基板402的上表面而形成在字元線404和控制閘406之下。隔離結構410防止導電通道在邊界單元102處從源/汲區域502延伸到源極線504。
控制閘406設置於個別浮動閘506上並且由個別的控制閘硬遮罩508覆蓋。浮動閘506藉由個別的浮動閘介電層510而與基板402隔開並且藉由個別的控制閘介電層512而與控制閘406隔開。注意，僅標記一個浮動閘506、一個控制閘硬遮罩508、一個浮動閘介電層510、以及一個控制閘介電層512。浮動閘506可為或包括例如摻雜的多晶矽及/或一些其他適當的導電材料。浮動閘介電層510可為或包括例如氧化矽及/或一些其他適當的介電質。控制閘硬遮罩508及/或控制閘介電層512可為或包括例如氧化矽、氮化矽、一些其他適當的介電質或前述的任何組合。
控制閘406由個別控制閘側壁間隙壁(control-gate sidewall spacer)514襯裡(lined)，並且浮動閘506與源極線504由抹除閘介電層516襯裡。此外，字元線404由個別字元線介電層518襯裡。注意，僅標記控制閘側壁間隙壁514中的一個以及字元線介電層518中的一個。抹除閘介電層516將抹除閘(視圖外)從浮動閘506、源極線504及控制閘側壁間隙壁514分開。字元線介電層518將字元線404從控制閘側壁間隙壁514及基板402分開。控制閘側壁間隙壁514可為或包括例如氧化矽、氮化矽、一些其他適當的介電質、或前述的任何組合。抹除閘介電層516 及/或字元線介電層518可為或包括例如氧化矽及/或一些其他適當的介電質。
矽化物(silicide)層520分別覆蓋字元線404與源/汲區域502，並且互連結構522覆蓋矽化物層520與邊界單元102。注意，僅標記一些矽化物層520。矽化物層520可例如是或包括矽化鎳(nickel silicide)及/或一些其他適當的矽化物。互連結構522包括互連介電層524，並且更包括多個導線120和堆疊在互連介電層524中的多個介層窗(沒有一個是在圖5A中是可見的)。互連介電層524可例如是或包括極低介電常數介電材料及/或一些其他適當的介電材料。極低介電常數介電材料可例如具有小於約2.5、2.0或一些其它適當值的介電常數、及/或可例如是或包括多孔碳氧化矽(SiOC)及/或一些其他適當的極低介電常數介電材料。
將導線120分組為第一導線層M1、第二導線層M2、第三導線層M3及第四導線層M4，而將介層窗分組為接觸介層窗層CO、第一介層窗層V1、第二介層窗層V2及第三介層窗層V3。在第二導線層M2處，字元線繫接線118分別設置於字元線404上。字元線繫接線11電性耦合在圖5A的截面圖500A之外的字元線404。在第三導線層M3處，控制閘繫接線116分別設置於控制閘406上。控制閘繫接線116電性耦合在圖5A的截面圖500A之外的控制閘406。在第四導線層M4處，抹除閘繫接線114設置於邊界單元102上。抹除閘繫接線114電性耦合在圖5A的截面圖500A之外的抹除閘(未顯示)。
導線120與介層窗具有比字元線404、控制閘406、抹除閘及源極線504低的電阻。因此，將各種繫接線週期性地電性耦合於字元線404、控制閘406、源極線504及抹除閘係減小沿著字元線404、控制閘406、源極線504及抹除閘的電壓降。導線120與介層窗可以是或包括例如銅、鋁銅、鋁、鎢、一些其他適當的金屬、一些其他適當的導電材料、或前述的任何組合。在一些實施例中，字元線404、控制閘406和抹除閘包括摻雜的多晶矽，且源極線504包括摻雜的單晶矽，而導線120和介層窗包括金屬。然而，在替代實施例中，其他材料是可適用的。
參照圖5B，提供圖4A及/或圖4B的集成晶片在源極線抹除閘繫接單元104處的一些實施例的截面圖500B。可例如沿圖4A及/或圖4B中的線B截取截面圖500B。除了源極線504在第一導線層M1處電性耦合源極線分流導線126之外，源極線抹除閘繫接單元104如同圖5A所示及/或描述的邊界單元102。
參照圖5C，提供圖4A及/或圖4B的集成晶片在記憶體單元110處的一些實施例的截面圖500C。可例如沿圖4A及/或圖4B中的線C截取截面圖500C。記憶體單元110如同圖5A所示出及/或描述的邊界單元102，但有一些例外。抹除閘408覆蓋源極線504，並且矽化物層520覆蓋抹除閘408。此外，去除隔離結構410(參見圖5A)並且將源/汲區域502電性耦合於在第一導線層M1處的位元線124。注意，僅標記一些矽化物層520以及其中一個源/汲區域502。
藉由從記憶體單元110下方移除隔離結構410，導電通道(未顯示)可沿著基板402的上表面在記憶體單元110下方形成。此類導電通道可從源/汲區域502延伸到源極線504，以便於讀取及/或寫入記憶體單元110。
參照圖6A，提供包括圖1的控制閘字元線繫接單元106以及圖1的記憶體單元110的集成晶片的一些實施例的上視佈局600A。控制閘字元線繫接單元106和記憶體單元110位於基板402的抹除閘側元件區域402a、基板402的多個字元線側元件區域402b以及隔離結構410上。注意，僅標記一些字元線側元件區域402b。基板402、抹除閘側和字元線側元件區域402a、402b、以及隔離結構410可例如如同關於圖4A所描述的。
一對字元線404、一對控制閘406以及抹除閘408部分地定義控制閘字元線繫接單元106和記憶體單元110。除了抹除閘408在控制閘字元線繫接單元106和記憶體單元110處是連續的之外，字元線404、控制閘406以及抹除閘408可例如如同關於圖4A所描述的。此外，控制閘406在控制閘字元線繫接單元106處具有個別的墊區域602。墊區域602是對角線相對的，並且每個墊區域602從對應的一個控制閘406的單側穿過相鄰的一個字元線404而突出。這轉而引入沿著字元線404的個別長度的間斷。
在接觸介層窗層(即接觸介層窗)處的多個介層窗122位在控制閘字元線繫接單元106和記憶體單元110上。注意，僅標記一些介層窗122。控制閘字元線繫接單元 106處的接觸介層窗將墊區域602電性耦合於對應的控制閘繫接線(未顯示)，且更將字元線404電性耦合於對應的字元線繫接線(未顯示)。記憶體單元110處的接觸介層窗將記憶體單元110的個別源/汲區域(未顯示)電性耦合於對應的位元線(未顯示)。
參照圖6B，提供圖6A的集成晶片的一些替代實施例的上視佈局600B，其中控制閘406的墊區域602各自從對應的一個控制閘406的相對側突出。此外，抹除閘408與墊區域602周圍的形狀一致，並且字元線404在墊區域602處是連續的。
參照圖7A，提供圖6A的集成晶片在控制閘字元線繫接單元106處的一些實施例的截面圖700A。可例如沿圖7A中的線D截取截面圖700A。除了抹除閘408覆蓋源極線504並且最左邊的一個控制閘406具有墊區域602之外，控制閘字元線繫接單元106如同圖5A所繪示及/或描述的邊界單元102。此外，在墊區域602和相鄰的一個源/汲區域502之間沒有字元線。注意，僅標記其中一個控制閘406以及其中一個源/汲區域502。墊區域602經由互連結構522電性耦合在上方的控制閘繫接線116。
參照圖7B，提供圖6B的集成晶片在控制閘字元線繫接單元106處的一些實施例的截面圖700B。可例如沿圖6B中的線D截取截面圖700B，且截面圖700B為圖7A的變形，其中字元線404位於墊區域602與相鄰的源/汲區域502之間。
參照圖8A，提供包括圖1的字元線繫接單元108與圖1的記憶體單元110的集成晶片的一些實施例的上視佈局800A。字元線繫接單元108和記憶體單元110位於基板402的抹除閘側元件區域402a、基板402的多個字元線側元件區域402b以及隔離結構410上。基板402、抹除閘側和字元線側元件區域402a、402b、以及隔離結構410可例如如同關於圖4A所描述的。
一對字元線404、一對控制閘406及抹除閘408部分地定義字元線繫接單元108與記憶體單元110。字元線404、控制閘406及抹除閘408可例如如同關於圖4A所描述的，除了抹除閘408在字元線繫接單元108處是連續的。
在接觸介層窗層(即接觸介層窗)處的多個介層窗122位於字元線繫接單元108和記憶體單元110上。注意，僅標記一些介層窗122。字元線繫接單元108處的接觸介層窗將字元線404電性耦合於對應的字元線繫接線(未顯示)。記憶體單元110處的接觸介層窗將記憶體單元110的個別源/汲區域(未顯示)電性耦合於對應的位元線(未顯示)。
參照圖8B，提供圖8A的集成晶片的一些替代實施例的上視佈局800B，其中省略字元線側元件區域402b或以其他方式將字元線側元件區域402b與抹除閘側元件區域402a整合。
參照圖9A，提供圖8A的集成晶片在字元線繫接單元108處的一些實施例的截面圖900A。可例如沿圖8A中的線E截取截面圖900A。除了抹除閘408覆蓋源極線504 並且隔離結構410位於字元線404下方之外，字元線繫接單元108如同圖5A所繪示及/或描述的邊界單元102。此外，字元線404電性耦合互連結構522中之對應的字元線繫接線118。
參照圖9B，提供圖8B的集成晶片在字元線繫接單元108處的一些實施例的截面圖900B。截面圖900B可例如是沿著圖8B中的線E截取，並且是圖9A的變形，其中從字元線繫接單元108下面省略隔離結構410。
參照圖10A至圖10F，提供分別在圖1的集成晶片不同高度的一些實施例的上視佈局1000A-1000F，其中記憶體陣列包括附加的行。附加的行在行Cn+2和行Co之間並且包括行Cp-Cp+2和行Cq-Cq+2，其中n、o、p及q是表示行編號的整數變量。
邊界單元102沿著行C1重複，並且記憶體單元110沿著行C3、Cn、Cn+2、Cp、Cp+2、Cq、Cq+2和Co重複。然而，其他行也是適用的。另外，請注意，僅標記一個邊界單元和一個記憶體單元。邊界單元102可例如各具有如圖4A及/或圖4B所示的上視佈局，及/或可例如各具有如圖5A所示的截面圖。可例如沿圖10A至圖10F中的線A截取圖5A。記憶體單元110可例如各具有如圖4A、4B、6A、6B、8A及8B的任何一個或組合所示的上視佈局，及/或可例如各具有如圖5C所示的截面圖。可例如沿圖10A至圖10F中的線C截取圖5C。
源極線抹除閘繫接單元104沿著行C2、Cp+1及Cq+1重複，控制閘字元線繫接單元106沿著行Cn+1重複，並且字元線繫接單元108沿著行Co+1重複。但是，其他行是可適用的。另外，請注意，為了可讀性，僅標記每種類型的單元中其中一個。源極線抹除閘繫接單元104可例如各具有如圖4A及/或圖4B所示的上視佈局，及/或可例如各具有如圖5B所示的截面圖。可例如沿圖10A至圖10F中的線B截取圖5B。控制閘字元線繫接單元106可例如各具有如圖6A及/或圖6B所示的上視佈局，及/或可例如各具有如圖7A及/或圖7B所示的截面圖。可例如沿圖10A至圖10F中的線D截取圖7A和7B。字元線繫接單元108可例如各具有如圖8A及/或圖8B所示的上視佈局，及/或可例如各具有如圖9A及/或圖9B所示的截面圖。可例如沿圖10A至圖10F中的線E截取圖9A和9B。
具體參照圖10A的上視佈局1000A，隔離結構410圍繞並劃分抹除閘側元件區域402a及多個字元線側元件區域402b。另外，多個源極線504與多個接觸介層窗122co(即接觸介層窗層的介層窗)位於抹除閘側元件區域402a和字元線側元件區域402b上。注意，僅標記一些字元線側元件區域402b、一些源極線504以及一些接觸介層窗122co。源極線504位於抹除閘側元件區域402a中並沿相應的列延伸。當在截面中觀看時，接觸介層窗122co將抹除閘側元件區域402a的選擇部分(例如源極線504)以及抹除閘 側元件區域402a上的閘結構(未顯示)電性耦合於設置在抹除閘側元件區域402a上之對應的繫接線及位元線。
具體參照圖10B的上視佈局1000B，省略圖10A中的隔離結構410與源極線504。此外，多個字元線404、多個控制閘406及多個抹除閘408位於抹除閘側元件區域402a與字元線側元件區域402b上。注意，僅標記一些字元線404、一些控制閘406、一些抹除閘408、以及一些字元線側元件區域402b。
字元線404、控制閘406及抹除閘408沿對應列平行延伸，並部分地定義各種單元(例如控制閘字元線繫接單元106)。在邊界單元102與源極線抹除閘繫接單元104處，抹除閘408沿個別的長度具有間斷。在控制閘字元線繫接單元106處，控制閘406具有突出穿過字元線404並將間斷引入字元線404的墊區域602。注意，僅標記墊區域602中的一個。字元線404、控制閘406及抹除閘408藉由接觸介層窗122co電性耦合對應的繫接線。此外，抹除閘側元件區域402a的選擇區域藉由接觸介層窗122co電性耦合於對應的繫接線與位元線。注意，僅標記一些接觸介層窗122co。
具體參照圖10C的上視佈局1000C，省略圖10B的字元線404、圖10B的控制閘406以及圖10B的抹除閘408。此外，多個第一層導線120m1和多個第一層介層窗122v1位於抹除閘側元件區域402a和字元線側元件區域402b上。注意，僅標記一些第一層導線120m1、一些第一層介層窗122v1、以及一些字元線側元件區域402b。
第一層導線120m1經由接觸介層窗122co電性耦合下方結構(當在截面中觀看時)並且經由第一層介層窗122v1電性耦合上方的導線(當在截面中觀看時)。第一層導線120m1包括多個源極線分流導線126與多個抹除閘分流導線128。注意，僅標記源極線分流導線126中的一個以及抹除閘分流導線128中的一個。源極線與抹除閘分流導線126、128沿著源極線抹除閘繫接單元104所在的行(例如行C2)延伸，並沿著每個記憶體頁面處的行重複(僅顯示其中一個)。藉著沿每個記憶體頁面的行重複，源極線與抹除閘分流導線126、128在逐個記憶體頁面的基礎上，有助於將圖10A的源極線504與圖10B的抹除閘408電性耦合於對應的源極線繫接線及對應的抹除閘繫接線。
具體參照圖10D的上視佈局1000D，省略圖10C的第一層導線120m1和圖10C的接觸介層窗122co。此外，多個第二層導線120m2與多個第二層介層窗122v2位於抹除閘側元件區域402a及字元線側元件區域402b上。注意，僅標記一些第二層導線120m2、一些第二層介層窗122v2、以及一些字元線側元件區域402b。
第二層導線120m2經由第一層介層窗122v1電性耦合下方的導線(當在截面中觀看時)並且經由第二層介層窗122v2電性耦合上方的導線(當在截面中觀看時)。第二層導線120m2包括多個字元線繫接線118。注意，僅標記一些字元線繫接線118。字元線繫接線118沿對應的列延伸，並分別電性耦合圖10B的字元線404。
具體參照圖10E的上視佈局1000E，省略圖10D的第二層導線120m2及圖10D的第一層介層窗122v1。此外，多個第三層導線120m3和多個第三層介層窗122v3位於抹除閘側元件區域402a與字元線側元件區域402b上。注意，僅標記一些第三層導線120m3、一些第三層介層窗122v3、以及一些字元線側元件區域402b。
第三層導線120m3經由第二層介層窗122v2電性耦合下方的導線(當在截面中觀看時)並且經由第三層介層窗122v3電性耦合上方的導線(當在截面中觀看時)。第三層導線120m3包括多個控制閘繫接線116。注意，僅標記一些控制閘繫接線116。控制閘繫接線116沿對應的列延伸並分別電性耦合圖10B的控制閘406。
具體參照圖10F的上視佈局1000F，省略圖10E的第三層導線120m3和圖10E的第二層介層窗122v2。此外，多個第四層導線120m4位於抹除閘側元件區域402a和字元線側元件區域402b上。注意，僅標記一些第四層導線120m4。此外，因為第四層導線120m4覆蓋字元線側元件區域402b，字元線側元件區域402b未在圖10F中標記。
第四層導線120m4經由第三層介層窗122v3電性耦合於下方的導線(當在截面中觀看時)。第四層導線120m4包括多個源極線繫接線112和抹除閘繫接線114。記憶體頁面有個別的源極線繫接線112，且源極線繫接線112電性耦合個別記憶體頁面中之對應的源極線分流導線126(參見圖10C)。類似地，記憶體頁面有個別的抹除閘繫 接線114，並且抹除閘繫接線114電性耦合個別記憶體頁面中的對應抹除閘分流導線128(參見圖10C)。
參照圖11A-11D至圖20A-20D，提供用於形成包含記憶體陣列與增強繫接單元架構之集成晶片之方法的一些實施例的一系列截面圖1100A-1100D至2000A-2000D。此方法可例如用於形成圖1-3、4A、4B、5A-5C、6A、6B、7A、7B、8A、8B、9A、9B以及10A-10F的任何一個或組合的集成晶片。
在圖11A-11D至圖20A-20D中，圖式標號具有後綴「A」的圖式可例如對應於圖1-3、4A、4B、5A及10A-10F的任何一個或組合中的邊界單元102，及/或可例如沿圖4A、4B及10A-10F的任何一個或組合中的線A截取。圖式標號具有後綴「B」的圖式可例如對應於圖1-3、4A、4B、5B及10A-10F的任何一個或組合中的源極線抹除閘繫接單元104，及/或可例如沿圖4A、4B及10A-10F的任何一個或組合中的線B截取。圖式標號具有後綴「C」的圖式可例如對應於圖1-3、6A、6B、7A、7B及10A-10F的任何一個或組合中的控制閘字元線繫接單元106，及/或可例如沿圖6A、6B及10A-10F的任何一個或組合中的線D截取。圖式標號具有後綴「D」的圖式可例如對應於圖1-3、8A、8B、9A、9B及10A-10F的任何一個或組合中的字元線繫接單元108，及/或可例如沿圖8A、8B及10A-10F的任何一個或組合中的線E截取。
如圖11A-11D所示的截面圖1100A-1100D所示，隔離結構410形成在基板402中，劃分出抹除閘側元件區域402a及一對字元線側元件區域402b。抹除閘側元件區域402a、字元線側元件區域402b以及隔離結構410具有如圖4A、4B、6A、6B、8A、8B及10A-10F的任何一個或組合中所示的上視佈局。在一些實施例中，用於形成隔離結構410的製程包括：1)在基板402上沉積墊氧化物層；2)在墊氧化物層上沉積墊氮化物層；3)利用隔離結構410的佈局圖案化墊氧化物與墊氮化物層；4)在墊氧化物和墊氮化物層就位的情況下對基板402進行蝕刻以形成隔離開口；5)用介電材料填充隔離開口；6)去除墊氧化物層和墊氮化物層。然而，其他製程是可適用的。
如圖12A-12D的截面圖1200A-1200D所示，在隔離結構410的區段之間且在基板402上形成堆疊的第一介電層1202及第一導電層1204(也稱為浮動閘層)。用於形成第一介電層1202及第一導電層1204的製程可例如包括：1)在基板402上沉積第一介電層1202；2)在第一介電層1202和隔離結構410上沉積第一導電層1204；3)對第一導電層1204進行平坦化，直到到達隔離結構410。然而，其他製程是可適用的。第一介電層1202的沉積可例如藉由熱氧化及/或一些其他適當的沉積製程來執行。第一導電層1204的沉積可例如藉由氣相沉積及/或一些其他適當的沉積製程來執行。
亦藉由圖12A-12D的截面圖1200A-1200D所示，在第一導電層1204和隔離結構410之上形成堆疊的第二介電層1206、第二導電層1208(也稱為控制閘層)及硬遮罩層1210。第二介電層1206與硬遮罩層1210可例如是或包括氧化矽、氮化矽、一些其他適當的介電質、或前述的任何組合。在一些實施例中，第二介電層1206為或包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)膜，及/或硬遮罩層1210為或包括氧化物-氮化物-氧化物膜。第二導電層1208可為或包括例如摻雜的多晶矽及/或一些其他適當的導電材料。
如圖13A-13D的截面圖1300A-1300D所示，從第二介電層1206(參見圖12A-12D)、第二導電層1208(參見圖12A-12D)和硬遮罩層1210(參見圖12A-12D)形成多個控制閘堆疊1302。控制閘堆疊1302包括個別的控制閘介電層512、個別的控制閘406以及個別的控制閘硬遮罩508。控制閘406分別位在控制閘介電層512之上，並且控制閘硬遮罩508分別位在控制閘406之上。控制閘堆疊1302可例如具有與圖4A、4B、6A、6B、8A、8B及10B的任何一個或組合中的多個控制閘406相同的上視佈局。然而，其他上視佈局是可適用的。
在一些實施例中，用於形成控制閘堆疊1302的製程包括：1)用控制閘圖案圖案化硬遮罩層1210；2)在硬遮罩層1210就位的情況下對第二介電層1206及第二導電層1208進行蝕刻以轉移控制閘圖案。然而，用於形成控制 閘堆疊1302的其他製程是可適用的。圖案化可例如藉由光微影/蝕刻製程或一些其他適當的圖案化製程來執行。
亦藉由圖13A-13D的截面圖1300A-1300D所示，在控制閘堆疊1302的側壁上形成控制閘側壁間隙壁514。控制閘側壁間隙壁514可例如是或包括氧化矽、氮化矽、一些其他適當的介電質、或者前述的任何組合。在一些實施例中，控制閘側壁間隙壁514為或包括氧化物-氮化物-氧化物膜。在一些實施例中，用於形成控制閘側壁間隙壁514的製程包括：1)沉積側壁間隙壁層覆蓋並加襯控制閘堆疊1302；2)對側壁間隙壁層進行回蝕刻。然而，其他製程是可適用的。
如圖14A-14D的截面圖1400A-1400D所示，分別從第一導電層1204(參見圖13A-13D)及第一介電層1202(參見圖13A-13D)形成浮動閘506和浮動閘介電層510。浮動閘506分別位於控制閘406之下，並且浮動閘介電層510分別位於浮動閘506之下。在一些實施例中，用於形成浮動閘506和浮動閘介電層510的製程包括使用控制閘側壁間隙壁514及控制閘硬遮罩508作為遮罩而對第一導電層1204及第一介電層1202進行蝕刻。然而，其他製程是可適用的。
亦藉由圖14A-14D的截面圖1400A-1400D所示，在控制閘側壁間隙壁514的側壁以及浮動閘506的側壁上形成第三介電層1402(也稱為閘介電層)。此外，形成第三介電層1402而加襯基板402及隔離結構410直到控制閘 堆疊1302的側面。第三介電層1402定義抹除閘介電層516，抹除閘介電層516位於控制閘堆疊1302之間並且將與抹除閘(尚未形成)相鄰。第三介電層1402可為或包括例如氧化矽及/或一些其他適當的介電質。
用於形成第三介電層1402的製程可例如包括：1)沉積第三介電層1402的第一介電部分以覆蓋並加襯控制閘疊層1302；2)回蝕刻第一介電部分；3)在基板402上沉積第三介電層1402的第二介電部分。然而，其它製程是可適用的。第一介電部分可以例如藉由氣相沉積及/或一些其他適當的沉積製程形成，及/或第二介電部分可例如藉由熱氧化及/或一些其他適當的沉積製程形成。
亦藉由圖14A-14D的截面圖1400A-1400D所示，在基板402中且在控制閘堆疊1302之間形成源極線504。源極線504是基板402的摻雜部分，具有與基板402的鄰接部分相反的摻雜類型。源極線504可例如具有圖10A中的任何一個源極線504的上視佈局或一些其他適當的上視佈局。源極線504的形成可例如在第三介電層1402的形成之前，期間或之後執行，及/或可例如藉由離子佈植(ion implantation)及/或一些其他適當的摻雜製程來執行。
如圖15A-15D的截面圖1500A-1500D所示，形成第三導電層1502(也稱為閘層)與抗反射層1504，使其堆疊於基板402和控制閘堆疊1302之上且覆蓋基板402和控制閘堆疊1302。第三導電層1502由於高度的改變而在控制閘堆疊1302的側面處凹陷，並且可例如為或包括摻雜的 多晶矽及/或一些其它適當的導電材料。第三導電層1502可例如是或包括摻雜的多晶矽及/或一些其他適當的導電材料。抗反射層1504可例如是或包括底部抗反射塗佈(bottom antireflective coating，BARC)材料及/或一些其他適當的抗反射材料。
如圖16A-16D的截面圖1600A-1600D所示，第三導電層1502與抗反射層1504(參見圖15A-15D)凹陷而低於控制閘堆疊1302的上表面，隨後去除抗反射層1504。凹陷形成來自第三導電層1502的抹除閘408。抹除閘408覆蓋源極線504，並且可例如具有與圖4A、4B、6A、6B、8A、8B及10B中的抹除閘408中的任何一個相同的上視佈局。然而，其他上視佈局是可適用的。凹陷可例如藉由回蝕刻及/或一些其他適當的製程來執行。回蝕刻可例如包括：1)蝕刻抗反射層1504，直到第三導電層1502未被覆蓋；2)同時蝕刻第三導電層1502和抗反射層1504，直到第三導電層1502的上表面凹陷而低於控制閘堆疊1302的上表面。
如圖17A-17D的截面圖1700A-1700D所示，圖案化第三介電層1402(參見圖16A-16D)與第三導電層1502(參見圖16A-16D)以形成字元線404及字元線介電層518。沿著控制閘堆疊1302的側壁形成字元線404，並且字元線介電層518加襯或對齊字元線404。此外，從邊界單元(即圖17A)與源極線抹除閘繫接單元(即圖17B)去除抹除閘408的一部分(參見圖16A-16D)。字元線404可例如具有與 圖4A、4B、6A、6B、8A、8B及10B中的任何一個字元線404相同的上視佈局。然而，其他上視佈局是可適用的。圖案化可例如藉由光微影/蝕刻製程或一些其他適當的圖案化製程來執行。
如圖18A-18D的截面圖1800A-1800D所示，在控制閘字元線繫接單元(即圖18C)處圖案化控制閘硬遮罩508以形成暴露控制閘406之墊區域602的接觸開口。圖案化可例如藉由光微影/蝕刻製程及/或一些其他適當的圖案化製程來執行。
亦藉由圖18A-18D的截面圖1800A-1800D所示，源/汲區域502形成於基板402中且與字元線404相鄰。源/汲區域502可例如是基板402的摻雜區域，具有與基板402相鄰的區域相反的摻雜類型。
亦藉由圖18A-18D的截面圖1800A-1800D所示，形成矽化物層520分別覆蓋字元線404、抹除閘408與源/汲區域502。矽化物層520可例如是或包括矽化鎳及/或一些其他適當的矽化物。
如圖19A-19D的截面圖1900A-1900D所示，互連結構522部分地形成在字元線404、抹除閘408及控制閘堆疊1302之上。互連結構522包括層間介電(ILD)層524a，更包括在層間介電層524a之上的第一金屬間介電(IMD)層524b。此外，互連結構522包括多個第一層導線120m1及多個接觸介層窗122co。多個接觸介層窗122co與多個第一層導線120m1分別在層間介電層524a與第一金屬間 介電層524b中，並且接觸介層窗122co從第一層導線120m1延伸到繫接單元。在一些實施例中，多個第一層導線120m1包括源極線抹除閘繫接單元處(即圖19B)的源極線分流導線126。源極線分流導線126可例如具有如圖10C所示的上視佈局。
在一些實施例中，用於部分形成互連結構522的製程包括：1)藉由單鑲嵌(single damascene)製程形成接觸介層窗122co；2)隨後藉由單鑲嵌製程形成第一層導線120m1。然而，用於形成互連結構522的其他製程是可適用的。在一些實施例中，單鑲嵌製程包括：1)沉積介電層(例如層間介電層524a或第一金屬間介電層524b)；2)圖案化具有用於單層導電特徵(例如介層窗層或導線層)之開口的介電層；3)用導電材料填充開口以形成單層導電特徵。
如圖20A-20D的截面圖2000A-2000D所示，擴展互連結構522。互連結構522包括堆疊在第一金屬間介電層524b之上的第二金屬間介電層524c、第三金屬間介電層524d以及第四金屬間介電層524e。此外，互連結構522包括在第一、第二、第三及第四金屬間介電層524b-524e中的多個導線及多個介層窗。多個第二層導線120m2、多個第三層導線120m3及多個第四層導線120m4分別位於第二、第三及第四金屬間介電層524c-524e中。多個第一層介層窗122v1位於第二金屬間介電層524c中並且從第二層導線120m2延伸到第一層導線120m1。多個第二層導線120m2包括字元線繫接線118，字元線繫接線118分別在字元線404 之上並藉由下方的導線及介層窗電性耦合字元線404。字元線繫接線118可例如具有如圖10D所示的上視佈局或一些其他適當的上視佈局。多個第三層導線120m3包括控制閘繫接線116，控制閘繫接線116分別設置於控制閘406之上並藉由下方的導線與介層窗電性耦合控制閘406。控制閘繫接線116可例如具有如圖10E所示的上視佈局或一些其他適當的上視佈局。多個第四層導線120m4包括抹除閘繫接線114與源極線繫接線112，抹除閘繫接線114與源極線繫接線112分別設置於抹除閘408與源極線504之上並藉由下方的導線與介層窗電性耦合於抹除閘408與源極線504。抹除閘繫接線114與源極線繫接線112可例如具有如圖10F所示的上視佈局或一些其他適當的上視佈局。
在一些實施例中，用於擴展互連結構522的製程包括：1)藉由雙鑲嵌(dual damascene)製程形成第一層介層窗122v1及第二層導線120m2；2)藉由雙鑲嵌製程形成第三層導線120m3與對應的介層窗(未顯示)；3)藉由雙鑲嵌製程形成第四層導線120m4與對應的介層窗(未顯示)。然而，用於擴展互連結構522的其他製程是可適用的。在一些實施例中，雙鑲嵌製程包括：1)沉積介電層(例如第二、第三或第四金屬間介電層524c-524e)；2)圖案化具有用於二層導電特徵(例如介層窗層及導線層)之開口的介電層；3)用導電材料填充開口以形成二層導電特徵。
儘管圖11A-11D至圖20A-20D描述關於一種方法，但可以理解的是，圖11A-11D至圖20A-20D所示的 結構不限於此方法，而是可以單獨地與此方法分開。此外，儘管圖11A-11D至圖20A-20D描述為一系列動作，但可以理解的是，這些動作不是限制性的，這些動作的順序在其他實施例中是可以改變的，並且所揭露的方法也適用於其他結構。在其他實施例中，可以全部或部分地省略所示出及/或描述的一些動作。
參照圖21，提供圖11A-11D至圖20A-20D的方法的一些實施例的方塊圖2100。
在操作2102，形成隔離結構延伸到基板中並劃分基板的元件區域。例如參見圖11A-11D。
在操作2104，形成浮動閘層於基板的元件區域上。例如參見圖12A-12D。
在操作2106，形成控制閘堆疊於浮動閘層上且沿控制閘長度延伸，其中控制閘堆疊部分地定義沿控制閘長度間隔開的多個記憶體單元與多個繫接單元。例如參見圖12A-12D至圖13A-13D。
在操作2108，圖案化浮動閘層以形成在控制閘堆疊下方的浮動閘。例如參見圖14A-14D。
在操作2110，形成源極線於元件區域中，其中源極線與控制閘堆疊鄰接並且與控制閘堆疊平行地延伸。例如參見圖14A-14D。
在操作2112，形成閘介電層加襯控制閘堆疊與基板直到控制閘堆疊的側面。例如參見圖14A-14D。
在操作2114，形成閘層覆蓋控制閘堆疊及閘介電層。例如參見圖15A-15D。
在操作2116，使閘層凹陷，直到閘層的上表面低於控制閘堆疊的上表面，以形成與控制閘堆疊平行地延伸並在源極線之上的抹除閘。例如參見圖16A-16D。
在操作2118，圖案化閘層以形成字元線，字元線在控制閘堆疊之與抹除閘相對的一側上與控制閘堆疊相鄰並且與控制閘堆疊及抹除閘平行地延伸。例如參見圖17A-17D。
在操作2120，形成源/汲區域於元件區域中並鄰近字元線。例如參見圖18A-18D。
在操作2122，形成矽化物層於源/汲區域、字元線及抹除閘上。例如參見圖18A-18D。
在操作2124，形成互連結構，互連結構包括位於字元線、控制閘，抹除閘及源極線之上之字元線繫接線、控制閘繫接線、抹除閘繫接線及源極線繫接線，字元線繫接線、控制閘繫接線、抹除閘繫接線及源極線繫接線分別電性耦合於在繫接單元處之字元線、控制閘，抹除閘及源極線，其中控制閘繫接線係與字元線繫接線及抹除閘繫接線垂直間隔開並垂直地位於字元線繫接線與抹除閘繫接線之間。例如參見圖19A-19D到圖20A-20D。藉由將控制閘繫接線與字元線繫接線及抹除閘繫接線垂直間隔開，控制閘繫接線、字元線繫接線及抹除閘繫接線位於不同的金屬化層中。這減小繫接線密度(即增加繫接線間距)，這允許增強的縮放(例 如達到製程節點40及小於製程節點40)及/或允許將極低介電常數介電材料用於金屬間介電層。
雖然在此示出並描述圖21的方塊圖2100為一系列動作或事件，但是應當理解，這些動作或事件的所示順序不應以限制意義來解釋。例如，一些動作可以不同的順序發生及/或與除了在此示出及/或描述的動作或事件之外的其他動作或事件同時發生。此外，可能不需要所有示出的動作來實施在此描述的一個或多個方面或實施例，並且在此描繪的一個或多個動作可以在一個或多個單獨的動作及/或階段中執行。
在一些實施例中，本揭露實施例提供一種集成晶片，其包括：記憶體陣列，其包含呈多個列及多個行之多個單元，其中單元包括沿著記憶體陣列之第一列間隔開的多個第一型繫接單元並更包括沿第一列間隔開之多個第二型繫接單元；字元線及控制閘，其沿第一列延伸並部分地定義記憶體陣列在第一列中的單元；字元線繫接線，沿著第一列延伸在記憶體陣列上方之第一高度，並且電性耦合於在第一及第二型繫接單元處之字元線；以及控制閘繫接線，沿第一列延伸在記憶體陣列上方之第二高度處，並且電性耦合於在第一型繫接單元處而非在第二型繫接單元處之控制閘，其中第一高度與第二高度不同。在一些實施例中，字元線和控制閘包括多晶矽，其中字元線繫接線與控制閘繫接線包括金屬。在一些實施例中，第一高度小於第二高度。在一些實施例中，單元更包括沿第一列間隔開的多個第三型繫接單元， 其中集成晶片更包括：抹除閘，其沿第一列延伸並部分地定義記憶體陣列在第一列中的的單元；以及抹除閘繫接線，沿第一列延伸在記憶體陣列上方之第三高度處，並且電性耦合於在第三型繫接單元處而非在第一及第二型繫接單元處之抹除閘，其中第一高度、第二高度及第三高度不同。在一些實施例中，集成晶片更包括：基板，其包括源極線，其中源極線沿第一列延伸並部分地定義記憶體陣列在第一列中的單元；以及源極線繫接線，其沿第一列延伸在第三高度處，並且電性耦合於在第三型繫接單元處而非在第一及第二型繫接單元處之源極線。在一些實施例中，單元更包括沿第一列間隔開的多個第三型繫接單元，其中集成晶片更包括：基板，其包括源極線區域，其中源極線區域沿第一列延伸並部分地定義記憶體陣列在第一列中的單元；以及源極線繫接線，沿第一列延伸在記憶體陣列上方之第三高度處，並且電性耦合於在第三類繫接單元處而非在第一及第二型繫接單元處之源極線區域，其中第一高度、第二高度及第三高度不同。在一些實施例中，字元線繫接線電性耦合於在沿第一列以第一頻率重複的多個第一位置處之字元線，其中源極線繫接線電性耦合於在沿第一列以第二頻率重覆的多個第二位置處之源極線區域，其中第一頻率大於第二頻率並且是第二頻率的整數倍。在一些實施例中，單元包括沿記憶體陣列的第一行間隔開的多個記憶體單元，其中集成晶片更包括：位元線，其沿著第一行延伸在記憶體陣列上方的第三高度處， 並且電性耦合記憶體單元，其中第一高度、第二高度及第三高度不同。
在一些實施例中，本揭露實施例提供另一種集成晶片，包括：記憶體陣列，其包括呈複數列與複數行之複數個單元，其中所述多個列包括第一列；抹除閘及控制閘，其沿第一列延伸，其中抹除及控制閘部分地定義記憶體陣列在第一列中的單元；抹除閘繫接線，沿著第一列延伸在記憶體陣列上方的第一高度處，其中抹除閘繫接線電性耦合於在沿著第一列之多個第一位置處之抹除閘；控制閘繫接線，其沿著第一列延伸在記憶體陣列上方之不同於第一高度之第二高度處，其中控制閘繫接線電性耦合於在沿著第一列的多個第二位置處之控制閘。在一些實施例中，第一高度大於第二高度。在一些實施例中，第一位置沿第一列均勻間隔開並具有第一間距，其中第二位置沿第一列均勻間隔並且具有小於第一間距之第二間距。在一些實施例中，集成晶片更包括：基板，其包括源極線，其中源極線沿第一列延伸並且部分地定義記憶體陣列在第一列中的單元；以及源極線繫接線，沿著第一列延伸在記憶體陣列上方不同於第二高度之第三高度處，其中源極線繫接線電性耦合於在沿第一列的多個第三位置處之源極線。在一些實施例中，第一位置沿第一列間隔開並具有第一間距，其中第三位置沿第一列間隔開並具有第一間距。在一些實施例中，第一與第三高度是相同的。在一些實施例中，集成晶片更包括：字元線，其沿第一列延伸並且部分地定義記憶體陣列在第一列中的單元；以及字元 線繫接線，沿著第一列延伸在記憶體陣列上方之不同於第一高度與第二高度之第三高度處，其中字元線繫接線電性耦合於在沿著第一列的多個第三位置處之字元線。
在一些實施例中，本揭露實施例提供一種形成集成晶片的方法，方法包括：形成控制閘沿控制閘長度延伸，其中控制閘部分地定義沿控制閘長度間隔開的多個記憶體單元以及多個第一型繫接單元；沉積閘層覆蓋控制閘；圖案化閘層以形成字元線和抹除閘，字元線和抹除閘平行控制閘延伸且部分地定義記憶體單元與第一型繫接單元，其中控制閘位於字元線與抹除閘之間並與字元線及抹除閘相鄰；以及形成多個控制閘接觸介層窗與多個字元線接觸介層窗分別位在控制閘和字元線上，其中控制閘接觸介層窗與字元線接觸介層窗位於第一型繫接單元處，而非記憶體單元處。在一些實施例中，控制閘形成以具有多個墊區域，墊區域分別在第一型繫接單元處，而非在記憶體單元處，其中墊區域沿橫向於控制閘長度之方向突出，其中控制閘接觸介層窗分別在墊區域處位於控制閘上。在一些實施例中，控制閘、字元線及抹除閘部分地定義沿控制閘長度間隔開的多個第二型繫接單元，其中方法更包括：摻雜基板以形成與控制閘平行延伸的源極線，其中抹除閘形成在源極線之上並且分別在第二型繫接單元處具有間斷；以及形成多個源極線接觸介層窗於源極線上以及分別於第二型繫接單元上，而非於記憶體單元與第一型繫接單元上。在一些實施例中，方法更包括形成多對抹除閘接觸介層窗於抹除閘上，其中這些對分別位於第 二型繫接單元，而非記憶體單元與第一型繫接單元，其中每一對的抹除閘接觸介層窗分別位於此些間斷的一個對應者的相對側上，並且沿著在間斷的此對應者處的抹除閘的相對側壁。在一些實施例中，方法更包括：形成互連結構於字元線與控制閘之上，其中互連結構包括字元線繫接線，字元線繫接線與字元線平行地延伸並經由字元線接觸介層窗電性耦合字元線；沉積金屬間介電層於互連結構之上；圖案化金屬間介電層以形成與控制閘平行延伸的溝槽；用導電材料填充溝槽，以形成經由互連結構電性耦合於控制閘的控制閘繫接線，其中互連結構經由控制閘接觸介層窗電性耦合控制閘。
前述概述了數個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應該理解，他們可以容易地使用本揭露實施例作為設計或修改其他製程及結構的基礎，以實現在此介紹的實施例的相同的目的及/或達到相同優點。本領域技術人員亦應了解這樣的均等構造不脫離本揭露實施例的精神對範圍，並且在不脫離本揭露實施例的精神和範圍的情況下，他們可以在此進行各種改變、替換及變更。
100:示意圖
102:邊界單元
104:源極線抹除閘繫接單元
106:控制閘字元線繫接單元
108:字元線繫接單元
110:記憶體單元
112:源極線繫接線
114:抹除閘繫接線
116:控制閘繫接線
118:字元線繫接線
120:導線
122:介層窗
124:位元線
126:源極線分流導線
128:抹除閘分流導線
C1-C3、Cn-Cn+2、Co-Co+1:行
CO:接觸介層窗層
M1:第一導線層
M2:第二導線層
M3:第三導線層
M4:第四導線層
R1-R1+7:列
V1:第一介層窗層
V2:第二介層窗層
V3:第三介層窗層

Claims (10)

  1. 一種集成晶片，包含：一記憶體陣列，包含呈多個列及多個行之多個單元，其中該些單元包含沿著該記憶體陣列之一第一列間隔開之多個第一型繫接單元，並且更包含沿著該第一列間隔開之多個第二型繫接單元；一字元線及一控制閘，沿該第一列延伸並部分地定義該記憶體陣列在該第一列中的該些單元；一字元線繫接線，沿該第一列延伸在該記憶體陣列上方之一第一高度，並電性耦合於在該些第一型繫接單元及該些第二型繫接單元處之該字元線；以及一控制閘繫接線，沿該第一列延伸在該記憶體陣列上方之一第二高度處，並且電性耦合於在該些第一型繫接單元處而非在該些第二型繫接單元處之該控制閘，其中該第一高度及該第二高度不同。
  2. 如申請專利範圍第1項所述之集成晶片，其中該字元線及該控制閘包含多晶矽，其中該字元線繫接線與該控制閘繫接線包含金屬。
  3. 如申請專利範圍第1項所述之集成晶片，其中該些單元更包含沿該第一列間隔開的多個第三型繫接單元，其中該集成晶片更包含：一抹除閘，沿該第一列延伸並部分地定義該記憶體陣 列在該第一列中的該些單元；以及一抹除閘繫接線，沿該第一列延伸在該記憶體陣列上方之一第三高度處，並電性耦合於在該些第三型繫接單元處而非在該些第一型繫接單元及該些第二型繫接單元處之該抹除閘，其中該第一高度、該第二高度及該第三高度不同。
  4. 如申請專利範圍第1項所述之集成晶片，其中該些單元更包含沿該第一列間隔開的多個第三型繫接單元，其中該集成晶片更包含：一基板，包含一源極線區域，其中該源極線區域沿該第一列延伸並部分地定義該記憶體陣列在該第一列中的該些單元；以及一源極線繫接線，沿該第一列延伸在該記憶體陣列上方之一第三高度處，且電性耦合於在該些第三型繫接單元處而非在該些第一型繫接單元及該些第二型繫接單元處之該源極線區域，其中該第一高度、該第二高度及該第三高度不同。
  5. 一種集成晶片，包含：一記憶體陣列，包含呈複數列及複數行之複數個單元，其中該些列包含一第一列；一抹除閘及一控制閘，沿該第一列延伸，其中該抹除閘及該控制閘部分地定義該記憶體陣列在該第一列中的該 些單元；一抹除閘繫接線，沿著該第一列延伸在該記憶體陣列上方之一第一高度處，其中該抹除閘繫接線電性耦合於在沿該第一列之複數個第一位置處之該抹除閘；以及一控制閘繫接線，沿該第一列延伸在該記憶體陣列上方之不同於該第一高度之一第二高度處，其中該控制閘繫接線電性耦合於在沿該第一列之複數個第二位置處之該控制閘。
  6. 如申請專利範圍第5項所述之集成晶片，其中該些第一位置沿著該第一列均勻間隔開且具有一第一間距，其中該些第二位置沿著該第一列均勻地間隔開且具有小於該第一間距之一第二間距。
  7. 如申請專利範圍第5項所述之集成晶片，更包含：一基板，包含一源極線，其中該源極線沿該第一列延伸並部分地定義該記憶體陣列在該第一列中的該些單元；以及一源極線繫接線，沿著該第一列延伸在該記憶體陣列上方之不同於該第二高度之一第三高度處，其中該源極線繫接線電性耦合於在沿著該第一列之複數個第三位置處之該源極線。
  8. 一種形成集成晶片之方法，該方法包含：形成一控制閘沿一控制閘長度延伸，其中該控制閘部分地定義沿該控制閘長度間隔開之多個記憶體單元以及多個第一型繫接單元；沉積一閘層覆蓋該控制閘；圖案化該閘層以形成一字元線和一抹除閘，該字元線與該抹除閘平行該控制閘延伸且部分地定義該些記憶體單元與該些第一型繫接單元，其中該控制閘位於該字元線與該抹除閘之間並與該字元線及該抹除閘相鄰；以及形成多個控制閘接觸介層窗和多個字元線接觸介層窗分別位在該控制閘及該字元線上，其中該些控制閘接觸介層窗及該些字元線接觸介層窗位於該些第一型繫接單元處，而非該些記憶體單元處。
  9. 如申請專利範圍第8項所述之方法，其中該控制閘形成以具有多個墊區域，該些墊區域分別在該些第一型繫接單元處，而非在該些記憶體單元處，其中該些墊區域沿橫向於該控制閘長度之一方向突出，其中該些控制閘接觸介層窗分別在該些墊區域處位於該控制閘上。
  10. 如申請專利範圍第8項所述之方法，其中該控制閘、該字元線及該抹除閘部分地定義沿該控制閘長度間隔開的多個第二型繫接單元，其中該方法更包含：摻雜一基板以形成與該控制閘平行延伸之一源極線， 其中該抹除閘形成在該源極線上且分別在該些第二型繫接單元處具有間斷；以及形成多個源極線接觸介層窗於該源極線上以及分別於該些第二型繫接單元上，而非於該些記憶體單元與該些第一型繫接單元上。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861553B2 (en) * 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
DE102019112410A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US11233062B2 (en) * 2019-08-02 2022-01-25 Samsung Electronics Co., Ltd. Semiconductor device
US11239245B2 (en) * 2019-08-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for opening a source line in flash memory
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
CN113539333A (zh) * 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器系统
DE102020127831A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11594645B1 (en) * 2021-08-31 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061801B1 (en) * 2001-04-20 2006-06-13 Samsung Electronics Co., Ltd. Contactless bidirectional nonvolatile memory
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604875B1 (ko) * 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
US8947902B2 (en) * 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US10312248B2 (en) * 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
US9607685B2 (en) 2015-07-30 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with strap cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061801B1 (en) * 2001-04-20 2006-06-13 Samsung Electronics Co., Ltd. Contactless bidirectional nonvolatile memory
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same

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